KR20240035153A - 표시 패널 및 표시 장치 - Google Patents

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capacitor
display panel
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고영현
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시 예들에 따른 표시 패널 및 표시 장치는, 각 서브 픽셀 내 제1 트랜지스터가 제1 액티브층, 제1 액티브층의 일측과 연결된 제1 소스 전극, 제1 액티브층의 타측과 연결된 제1 드레인 전극, 및 제1 액티브층과 중첩되고, 제1 소스 전극의 전체 또는 일부와 중첩되고, 제1 드레인 전극의 전체 또는 일부와 중첩되는 제1 게이트 전극을 포함함으로써, 제1 트랜지스터가 수소나 광에 노출되는 현상을 방지해줄 수 있고, 이를 통해, 수소나 광에 의한 제1 트랜지스터의 소자 성능 저하를 방지해줄 수 있다.

Description

표시 패널 및 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE}
본 개시의 실시 예들은 표시 패널 및 표시 장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다.
특히, 박막 트랜지스터(Thin Film Transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정 표시 장치(Liquid Crystal Display Device) 또는 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치에서 구동 소자(구동 트랜지스터) 또는 스위칭 소자(스위칭 트랜지스터)로 널리 이용되고 있다. 이러한 트랜지스터는 광이나 수소 등에 노출되는 경우, 소자 특성이 변화되어, 트랜지스터는 원하는 소자 성능을 갖지 못할 수 있다.
본 개시의 실시 예들은 광이나 수소 등의 노출에 강인한 구조를 갖는 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 트랜지스터가 광이나 수소 등에 노출될 가능성이 높은 탑 게이트 구조를 갖더라도, 광이나 수소 등에 노출되지 않는 구조를 갖는 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 광이나 수소 등에 노출될 가능성이 높은 상부 발광 구조를 갖는 표시 패널에서, 광이나 수소 등에 노출되지 않는 구조를 갖는 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 광이나 수소 등의 노출에 따른 소자 특성 변화의 유불리에 따라 차별화된 구조를 갖는 다른 종류의 트랜지스터들을 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 데이터 신호를 공급하기 위한 데이터 신호 라인, 스캔 신호를 공급하기 위한 스캔 신호 라인, 및 데이터 신호 라인 및 스캔 신호 라인과 연결되며, 제1 트랜지스터를 포함하는 서브 픽셀을 포함할 수 있다.
제1 트랜지스터는, 제1 액티브층, 제1 액티브층의 일측과 연결된 제1 소스 전극, 제1 액티브층의 타측과 연결된 제1 드레인 전극, 및 제1 액티브층과 중첩되고, 제1 소스 전극의 전체 또는 일부와 중첩되고, 제1 드레인 전극의 전체 또는 일부와 중첩되는 제1 게이트 전극을 포함할 수 있다.
서브 픽셀은 발광 소자, 제2 트랜지스터 및 스토리지 캐패시터를 더 포함할 수 있다.
발광 소자는 제1 전극, 발광층, 및 제2 전극을 포함할 수 있다.
제2 트랜지스터는, 제2 액티브층, 제2 액티브층의 일측과 연결된 제2 소스 전극, 제2 액티브층의 타측과 연결된 제2 드레인 전극, 및 제2 액티브층의 일부와 중첩되고, 제2 소스 전극 및 제2 드레인 전극과 중첩되지 않는 제2 게이트 전극을 포함할 수 있다.
제1 트랜지스터는 구동 트랜지스터이고, 제2 트랜지스터는 스위칭 트랜지스터의 일종인 스캔 트랜지스터일 수 있다.
제1 트랜지스터의 제1 게이트 전극은 제1 액티브층 상에 위치하는 탑 게이트 전극이고, 제2 트랜지스터의 제2 게이트 전극은 제2 액티브층 상에 위치하는 탑 게이트 전극일 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 스토리지 캐패시터와 제1 트랜지스터 사이에 배치되는 사이드 쉴드를 더 포함할 수 있다. 사이드 쉴드는 제2 캐패시터 전극과 제1 게이트 전극이 연결된 트렌치 형태의 컨택 홀 라인을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 기판, 기판 상의 버퍼층, 및 기판과 버퍼층 사이에 위치하고, 제1 액티브층과 중첩되는 하부 쉴드를 더 포함할 수 있다.
하부 쉴드는 제1 소스 전극과 전기적으로 연결될 수 있다.
이와 다르게, 하부 쉴드는 제1 게이트 전극과 전기적으로 연결될 수 있다.
제1 게이트 전극은, 제1 하부 게이트 전극과 제1 상부 게이트 전극을 포함할 수 있다. 제1 하부 게이트 전극은 제2 캐패시터 전극과 컨택되고, 제1 캐패시터 전극과 동일한 물질을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 서브 픽셀의 발광 영역은 스토리지 캐패시터 상부에 위치할 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 제1 게이트 전극은 단일층으로 구성되고, 제1 캐패시터 전극과 동일한 물질을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 서브 픽셀의 발광 영역은 제1 트랜지스터와 중첩되고 제1 트랜지스터의 상부에 위치할 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 제1 소스 전극과 제1 게이트 전극이 중첩되는 면적은 제1 드레인 전극과 제1 게이트 전극이 중첩되는 면적보다는 클 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 제1 소스 전극과 제1 게이트 전극이 중첩됨에 따라 추가 스토리지 캐패시터가 구성될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 및 기판 상의 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다.
제1 트랜지스터는, 제1 액티브층, 제1 액티브층의 일측과 연결된 제1 소스 전극, 제1 액티브층의 타측과 연결된 제1 드레인 전극, 및 제1 액티브층의 전체 또는 일부와 중첩되는 제1 게이트 전극을 포함할 수 있다.
제2 트랜지스터는, 제2 액티브층, 제2 액티브층의 일측과 연결된 제2 소스 전극, 제2 액티브층의 타측과 연결된 제2 드레인 전극, 및 제2 액티브층의 일부와 중첩되는 제2 게이트 전극을 포함할 수 있다.
제1 액티브층과 제1 게이트 전극 사이와 제2 액티브층과 제2 게이트 전극 사이에 배치되는 게이트 절연막을 더 포함할 수 있다.
게이트 절연막에서, 제1 액티브층과 제1 게이트 전극 사이의 부분의 수소 농도 또는 광 노출 량은 제2 액티브층과 제2 게이트 전극 사이의 부분의 수소 농도 또는 광 노출 량보다 낮을 수 있다.
본 개시의 실시 예들에 의하면, 광이나 수소 등의 노출에 강인한 구조를 갖는 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 트랜지스터가 광이나 수소 등에 노출될 가능성이 높은 탑 게이트 구조를 갖더라도, 광이나 수소 등에 노출되지 않는 구조를 갖는 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 광이나 수소 등에 노출될 가능성이 높은 상부 발광 구조를 갖는 표시 패널에서, 광이나 수소 등에 노출되지 않는 구조를 갖는 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 광이나 수소 등의 노출에 따른 소자 특성 변화의 유불리에 따라 차별화된 구조를 갖는 다른 종류의 트랜지스터들을 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 개략적인 시스템 구성도이다.
도 2 및 도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로들이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치의 예시적인 시스템 구성도이다.
도 5는 본 개시의 실시 예들에 따른 표시 패널의 개략적인 구조를 나타낸다.
도 6은 본 개시의 실시 예들에 따른 표시 패널의 단면도이다.
도 7은 도 6의 표시 패널의 평면도이다.
도 8은 도 7의 평면도에서 제1 트랜지스터와 관련된 부분들만을 선택하여 나타낸 평면도이다.
도 9는 도 7의 평면도에서 스토리지 캐패시터와 관련된 부분들만을 선택하여 나타낸 평면도이다.
도 10은 본 개시의 실시 예들에 따른 표시 패널의 빛과 수소의 차단에 관한 차등화 특성을 나타낸다.
도 11은 본 개시의 실시 예들에 따른 표시 패널의 기생 캐패시터 활용 구조를 나타낸다.
도 12는 본 개시의 실시 예들에 따른 표시 패널의 다른 단면도이다.
도 13은 본 개시의 실시 예들에 따른 표시 패널의 또 다른 단면도이다.
도 14는 도 13의 표시 패널의 평면도이다.
도 15는 도 14의 평면도에서 제1 트랜지스터와 관련된 부분들만을 선택하여 나타낸 평면도이다.
도 16은 도 14의 평면도에서 스토리지 캐패시터와 관련된 부분들만을 선택하여 나타낸 평면도이다.
도 17은 본 개시의 실시 예들에 따른 표시 패널의 빛과 수소의 차단에 관한 차등화 특성을 나타낸다.
도 18은 본 개시의 실시 예들에 따른 표시 패널의 기생 캐패시터 활용 구조를 나타낸다.
도 19는 본 개시의 실시 예들에 따른 표시 패널의 또 다른 단면도이다.
이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 개략적인 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 신호 라인(DL) 및 다수의 게이트 신호 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 신호 라인(DL) 및 다수의 게이트 신호 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적 회로 또는 인쇄 회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 신호 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 신호 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 신호 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 신호 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템(150))로부터 수신한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 신호 라인(DL)로 데이터 신호를 공급함으로써, 다수의 데이터 신호 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 신호 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 신호 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 신호 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 신호로 변환하여 다수의 데이터 신호 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다.
컨트롤러(140)는 하나 이상의 레지스터 등의 기억 매체를 포함할 수 있다.
본 실시 예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 실시 예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 실시 예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 실시 예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2 및 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로들이다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 제1 전극(E1)과 제2 전극(E2)을 포함하고, 제1 전극(E1)과 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 제1 전극(E1)은 각 서브 픽셀(SP)마다 배치되는 픽셀 전극일 수 있고, 발광소자(ED)의 제2 전극(E2)은 모든 서브 픽셀(SP)에 공통으로 배치되는 공통 전극일 수 있다. 반대로, 제1 전극(E1)은 공통 전극일 수 있고 제2 전극(E2)은 픽셀 전극일 수 있다. 공통 전극에 해당하는 제2 전극(E2) 또는 제1 전극(E1)에는 디스플레이 구동을 위한 공통 전압의 일종인 기저 전압(EVSS)이 인가될 수 있다.
제1 전극(E1)은 애노드 전극일 수 있고, 제2 전극(E2)은 캐소드 전극일 수 있다. 반대로, 제1 전극(E1)은 캐소드 전극이고 제2 전극(E2)은 애노드 전극일 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 전극(E1)은 픽셀 전극이고 애노드 전극이고, 제2 전극(E2)은 공통 전극이고 캐소드 전극인 경우를 예로 든다.
또한, 예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
제1 트랜지스터(T1)는 발광소자(ED)를 구동하기 위한 구동 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트 노드일 수 있으며, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)의 제2 노드(N2)는 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드일 수 있으며, 제3 트랜지스터(T3)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광소자(ED)의 제1 전극(E1)과도 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)의 제3 노드(N3)는 디스플레이 구동을 위한 공통 전압의 다른 한 종류인 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 게이트 신호의 일종인 스캔 신호(SC)에 의해 온-오프가 제어되며 제1 트랜지스터(T1)의 제1 노드(N1)와 데이터 신호 라인(DL) 사이에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 트랜지스터라고도 한다.
제2 트랜지스터(T2)는, 스캔 신호 라인(SCL)에서 공급되는 스캔 신호(SC)에 따라 턴-온 또는 턴-오프 되어, 데이터 신호 라인(DL)과 제1 트랜지스터(T1)의 제1 노드(N1) 간의 연결을 제어할 수 있다. 여기서, 스캔 신호 라인(SCL)은 게이트 신호 라인(GL)의 한 종류일 수 있으며, 스캔 신호(SC)는 게이트 신호의 한 종류일 수 있다.
제2 트랜지스터(T2)는, 턴-온 레벨 전압을 갖는 스캔 신호(SC)에 의해 턴-온 되어, 데이터 신호 라인(DL)에서 공급된 데이터 신호(Vdata)를 제1 트랜지스터(T1)의 제1 노드(N1)에 전달해줄 수 있다.
여기서, 제2 트랜지스터(T2)가 n 타입 트랜지스터인 경우, 스캔 신호(SC)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 제2 트랜지스터(T2)가 p 타입 트랜지스터인 경우, 스캔 신호(SC)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 제1 트랜지스터(T1)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다.
스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 게이트 신호의 일종인 센싱 신호(SE)에 의해 제어되며 제1 트랜지스터(T1)의 제2 노드(N2)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 제3 트랜지스터(T3)는 센싱 트랜지스터라고도 한다.
다시 말해, 제3 트랜지스터(T3)는, 게이트 신호 라인(GL)의 다른 한 종류인 센싱 신호 라인(SENL)에서 공급된 센싱 신호(SE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 제1 트랜지스터(T1)의 제2 노드(N2) 간의 연결을 제어할 수 있다.
제3 트랜지스터(T3)는, 턴-온 레벨 전압을 갖는 센싱 신호(SE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 제1 트랜지스터(T1)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 제3 트랜지스터(T3)는, 턴-온 레벨 전압을 갖는 센싱 신호(SE)에 의해 턴-온 되어, 제1 트랜지스터(T1)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 제3 트랜지스터(T3)가 n 타입 트랜지스터인 경우, 센싱 신호(SE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 제3 트랜지스터(T3)가 p 타입 트랜지스터인 경우, 센싱 신호(SE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
제3 트랜지스터(T3)가 제1 트랜지스터(T1)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
본 개시에서, 서브 픽셀(SP)의 특성치는 제1 트랜지스터(T1) 또는 발광소자(ED)의 특성치일 수 있다. 제1 트랜지스터(T1)의 특성치는 제1 트랜지스터(T1)의 문턱전압 및 이동도 등을 포함할 수 있다. 발광소자(ED)의 특성치는 발광소자(ED)의 문턱전압을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 각각은 n타입인 것을 예로 든다.
본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 트랜지스터(T1)는 전류 구동을 위한 구동 트랜지스터라고도 하고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 스위칭 기능을 하는 스위칭 트랜지스터라고도 한다.
스토리지 캐패시터(Cst)는, 제1 트랜지스터(T1)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 제1 트랜지스터(T1)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캔 신호 라인(SCL) 및 센싱 신호 라인(SENL)은 서로 다른 게이트 신호 라인(GL)일 수 있다. 이 경우, 스캔 신호(SC) 및 센싱 신호(SE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 제2 트랜지스터(T2)의 온-오프 타이밍과 제3 트랜지스터(T3)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 제2 트랜지스터(T2)의 온-오프 타이밍과 제3 트랜지스터(T3)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캔 신호 라인(SCL) 및 센싱 신호 라인(SENL)은 동일한 게이트 신호 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 제2 트랜지스터(T2)의 게이트 노드와 제3 트랜지스터(T3)의 게이트 노드는 하나의 게이트 신호 라인(GL)에 연결될 수 있다. 이 경우, 스캔 신호(SC) 및 센싱 신호(SE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 제2 트랜지스터(T2)의 온-오프 타이밍과 제3 트랜지스터(T3)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 예시적인 시스템 구성도이다.
도 4를 참조하면, 표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다.
도 4를 참조하면, 데이터 구동 회로(120)가 하나 이상의 소스 드라이버 집적회로(SDIC)를 포함하고 칩 온 필름(COF) 방식으로 구현된 경우, 각 소스 드라이버 집적회로(SDIC)는 표시 패널(110)의 비-표시 영역(NDA)에 연결된 회로필름(SF) 상에 실장 될 수 있다.
도 4를 참조하면, 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입으로 구현될 수 있다. 이 경우, 게이트 구동 회로(130)는 표시 패널(110)의 비-표시 영역(NDA)에 포함된 게이트 구동 회로 영역(GIPA)에 형성될 수 있다. 게이트 구동 회로(130)는 도 4와 다르게, COF (Chip On Film) 타입으로 구현될 수도 있다.
표시 장치(100)는, 하나 이상의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 적어도 하나의 소스 인쇄회로기판(SPCB: Source Printed Circuit Board)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB: Control Printed Circuit Board)을 포함할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)이 연결될 수 있다. 즉, 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)은 일 측이 표시 패널(110)과 전기적으로 연결되고 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는 컨트롤러(140) 및 파워 관리 집적회로(PMIC: Power Management IC, 410) 등이 실장 될 수 있다. 컨트롤러(140)는 표시 패널(110)의 구동과 관련한 전반적인 제어 기능을 수행할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 동작을 제어할 수 있다. 파워 관리 집적회로(410)는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 케이블(CBL)을 통해 회로적으로 연결될 수 있다. 여기서, 연결 케이블(CBL)은, 일 예로, 연성 인쇄 회로(FPC: Flexible Printed Circuit), 연성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는 전압 레벨을 조정하기 위한 레벨 쉬프터(Level Shifter, 400)를 더 포함할 수 있다. 예를 들어, 레벨 쉬프터(400)는 컨트롤 인쇄회로기판(CPCB) 또는 소스 인쇄회로기판(SPCB)에 배치될 수 있다.
특히, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 레벨 쉬프터(400)는 게이트 구동에 필요한 신호들을 게이트 구동 회로(130)로 공급할 수 있다. 예를 들어, 레벨 쉬프터(400)는 복수의 클럭 신호를 게이트 구동 회로(130)로 공급할 수 있다. 이에 따라, 게이트 구동 회로(130)는 레벨 쉬프터(400)로부터 입력된 복수의 클럭 신호에 근거하여 다수의 게이트 신호(예: 스캔 신호(SC), 센싱 신호(SE) 등)를 생성하여 다수의 게이트 신호 라인(GL, 예: 스캔 신호 라인(SCL), 센싱 신호 라인(SENL))으로 출력할 수 있다. 여기서, 다수의 게이트 신호 라인(GL)은 기판(SUB)의 표시 영역(DA)에 배치된 서브 픽셀들(SP)로 다수의 게이트 신호(예: 스캔 신호(SC), 센싱 신호(SE) 등)를 전달할 수 있다.
도 5는 본 개시의 실시 예들에 따른 표시 패널(110)의 개략적인 구조를 나타낸다.
도 5를 참조하면, 표시 패널(110)의 표시 영역(DA)에 배치된 다수의 서브 픽셀들(SP) 각각은, 발광 소자(ED)와, 발광 소자(ED)를 구동하기 위한 제1 트랜지스터(T1), 제1 트랜지스터(T1)의 제1 노드(N1)로 데이터 신호(Vdata)를 전달해주기 위한 제2 트랜지스터(T2), 및 한 프레임 동안 일정 전압을 유지해주기 위한 스토리지 캐패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 데이터 신호(Vdata)가 인가될 수 있는 제1 노드(N1), 발광 소자(ED)와 전기적으로 연결되는 제2 노드(N2) 및 구동 전압 라인(DVL)으로부터 구동 전압(EVDD)이 인가되는 제3 노드(N3)를 포함할 수 있다. 제1 트랜지스터(T1)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있고, 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다. 이하에서는, 설명의 편의를 위하여, 제1 트랜지스터(T1)의 제1 노드(N1)를 게이트 노드 또는 게이트 전극이라고도 하고, 제1 트랜지스터(T1)의 제2 노드(N2)를 소스 노드 또는 소스 전극이라고도 하고, 제1 트랜지스터(T1)의 제3 노드(N3)를 드레인 노드 또는 드레인 전극이라고도 한다.
발광 소자(ED)는 제1 전극(E1), 발광층(EL), 및 제2 전극(E2)을 포함할 수 있다. 발광 소자(ED)의 제1 전극(E1)은 각 서브 픽셀(SP)의 제1 트랜지스터(T1)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 발광 소자(ED)의 제2 전극(E2)은 기저 전압(EVSS)을 인가 받을 수 있다.
예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 무기 발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 발광 소자(ED)가 유기 발광 다이오드(OLED)인 경우, 발광 소자(ED)의 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
제2 트랜지스터(T2)는, 스캔 신호 라인(SCL)을 통해 인가되는 게이트 신호인 스캔 신호(SC)에 의해 온-오프가 제어되며, 제1 트랜지스터(T1)의 제1 노드(N1)와 데이터 신호 라인(DL) 사이에 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 제1 트랜지스터(T1)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다.
도 5를 참조하면, 표시 장치(100)의 표시 패널(110)의 표시 영역(DA)에 배치된 다수의 서브 픽셀들(SP) 각각은 기본적으로, 발광 소자(ED), 2개의 트랜지스터(DRT, SCT) 및 1개의 캐패시터(Cst)를 포함할 수 있다.
표시 장치(100)의 표시 패널(110)의 표시 영역(DA)에 배치된 다수의 서브 픽셀들(SP) 각각은 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함할 수 있다.
도 5를 참조하면, 각 서브 픽셀(SP) 내 회로 소자들(특히, 발광 소자들(ED))은 외부의 수분이나 산소 등에 취약하기 때문에, 표시 패널(100)은 외부의 수분이나 산소가 회로 소자들(특히, 발광 소자들(ED))로 침투되는 것을 방지하기 위한 봉지층(ENCAP)을 포함할 수 있다.
봉지층(ENCAP)은 다양한 타입으로 구성될 수 있다.
예를 들어, 봉지층(ENCAP)은 발광 소자들(ED)을 덮는 형태로 배치될 수 있다. 봉지층(ENCAP)은 하나 이상의 무기막과 하나 이상의 유기막을 포함할 수 있다.
다른 예를 들어, 봉지층(ENCAP)은 봉지 기판, 표시 영역(DA)의 외곽 테두리를 따라 박막 트랜지스터 어레이 기판과 봉지 기판 사이에 위치하는 댐(Dam), 및 댐의 내부 공간에 채워지는 필러(Filler)를 포함할 수 있다.
한편, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB)에서 봉지층(ENCAP)을 향하는 방향으로 빛이 방출되는 상부 발광(Top emission) 구조를 갖거나 봉지층(ENCAP)에서 기판(SUB)을 향하는 방향으로 빛이 방출되는 하부 발광(Bottom emission) 구조를 가질 수 있다. 이하에서는, 설명의 편의를 위하여, 본 개시의 실시 예들에 따른 표시 패널(110)이 상부 발광(Top emission) 구조를 갖는 경우로 예를 든다.
본 개시의 실시 예들에 따른 표시 패널(110)의 각 서브 픽셀(SP)은 데이터 신호(Vdata)를 공급하기 위한 데이터 신호 라인(DL) 및 스캔 신호(SC)를 공급하기 위한 스캔 신호 라인(SCL)과 연결되며, 발광 소자(ED), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)를 포함할 수 있다. 여기서, 발광 소자(ED)는 제1 전극(E1), 발광층(EL), 및 제2 전극(E2)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)의 제조 공정 시, 각 서브 픽셀(SP) 내 구동 트랜지스터의 역할을 하는 제1 트랜지스터(T1)가 수소 또는 광에 의해 노출되는 경우, 제1 트랜지스터(T1)의 문턱 전압이 감소할 수 있다. 문턱 전압이 감소된 제1 트랜지스터(T1)가 포함된 해당 서브 픽셀(SP)은 비 정상적으로 구동될 수 있다. 이러한 구동 불량은 화상 품질 저하로 이어질 수 있다.
제1 트랜지스터(T1)가 게이트 절연막이 에칭 된 구조를 갖거나 탑 게이트(Top gate) 구조를 갖는 경우, 제1 트랜지스터(T1)는 수소 또는 광에 잘 노출될 수 있다.
또한, 제1 트랜지스터(T1)가 산화물 반도체 트랜지스터인 경우, 수소 또는 광에 의해 제1 트랜지스터(T1)의 문턱 전압이 변동되는 현상이 쉽게 발생될 수 있다.
제1 트랜지스터(T1)가 수소나 광에 노출되지 않는 표시 패널(110)을 제작하기 위해서는, 복잡한 공정과 많은 마스크를 이용하여, 표시 패널(110)을 제작해야 하는 어려움이 있다.
여기서, 수소 또는 광은 표시 패널(110)의 제조 과정에서 발생될 수도 있고 표시 패널(110)의 제조가 완료된 이후에도 패널 내부에서 발생될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 상부에 있는 다양한 층(특히, 다양한 종류의 절연층)에서 수소가 발생되어 제1 트랜지스터(T1)를 향할 수 있다. 제1 트랜지스터(T1)의 상부에 있는 발광 소자(ED)에서 방출된 빛이 제1 트랜지스터(T1)를 향할 수 있다. 또한, 제1 트랜지스터(T1)의 상부에서 외부 광이 유입되어 제1 트랜지스터(T1)를 향할 수도 있다.
이에, 본 개시의 실시 예들에 따른 표시 패널(110)은 제1 트랜지스터(T1)가 수소나 광에 노출되지 않는 구조(이하, 수소/광 차단 구조)를 가질 수 있다. 또한, 본 개시의 실시 예들에 따른 표시 패널(110)은 적은 개수의 마스크를 이용하여 제작될 수 있는 구조를 가질 수 있다.
이하에서는, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 수소/광 차단 구조를 갖는 제1 트랜지스터(T1)를 설명한다.
도 6은 본 개시의 실시 예들에 따른 표시 패널(110)의 단면도이다. 도 7은 도 6의 표시 패널(110)의 평면도이다. 도 8은 도 7의 평면도에서 제1 트랜지스터(T1)와 관련된 부분들만을 선택하여 나타낸 평면도이고, 도 9는 도 7의 평면도에서 스토리지 캐패시터(Cst)와 관련된 부분들만을 선택하여 나타낸 평면도이다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 하나의 서브 픽셀(SP)이 형성된 영역에는, 발광 소자(ED), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)가 배치될 수 있다.
이를 위해, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB) 및 기판(SUB) 상의 버퍼층(BUF)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)는 버퍼층(BUF) 상에 형성될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)를 형성하기 위하여, 게이트 절연막(GI을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst) 상에 배치되는 보호층(PAS)을 더 포함할 수 있다. 보호층(PAS)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)를 보호하기 위한 층일 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 제1 및 제2 트랜지스터(T1, T2)에서 제1 및 제2 게이트 전극(G1, G2)과 제1 및 제2 액티브층(ACT1, ACTT2) 사이의 절연을 위한 게이트 절연막(GI)을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 보호층(PAS) 상에 배치되는 뱅크(BK)를 더 포함할 수 있다. 뱅크(BK)는 서브 픽셀(SP)을 정의하기 위한 층이고 서브 픽셀(SP)의 발광 영역(EA)을 형성하기 위한 층일 수 있다.
예를 들어, 보호층(PAS)은 질화규소(SiNx) 또는 산화규소(SiOX) 등의 다양한 절연막 재료를 포함할 수 있다. 특히, 보호층(PAS)은 질화규소(SiNx)를 포함할 수 있다.
예를 들어, 게이트 절연막(GI)은 산화규소(SiOX) 또는 질화규소(SiNx) 등의 다양한 절연막 재료를 포함할 수 있다.
예를 들어, 버퍼층(BUF)은 산화규소(SiOX) 또는 질화규소(SiNx) 등의 다양한 절연막 재료를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 발광 소자(ED)로 수분이나 산소가 침투되는 것을 방지하기 위한 봉지층(ENCAP)을 더 포함할 수 있다.
봉지층(ENCAP)은 제1 봉지층(EPAS1), 제2 봉지층(PCL), 및 제3 봉지층(EPAS2)을 포함할 수 있다. 제1 봉지층(EPAS1)은 발광 소자(ED)의 제2 전극(E2) 상에 위치하며, 제2 봉지층(PCL)은 제1 봉지층(EPAS1) 상에 위치하며, 제3 봉지층(EPAS2)은 제2 봉지층(PCL) 상에 위치할 수 있다. 예를 들어, 제1 봉지층(EPAS1) 및 제3 봉지층(EPAS2)은 무기막이고, 제2 봉지층(PCL)은 유기막일 수 있다.
도 6 내지 도 9를 참조하면, 제1 트랜지스터(T1)는, 제1 액티브층(ACT1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 및 제1 게이트 전극(G1)을 포함할 수 있다.
제1 소스 전극(S1)은 제1 액티브층(ACT1)의 일측과 연결될 수 있다.
제1 드레인 전극(D1)은 제1 액티브층(ACT1)의 타측과 연결될 수 있다.
제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩되고 제1 소스 전극(S1)의 전체 또는 일부와 중첩되고 제1 드레인 전극(D1)의 전체 또는 일부와 중첩될 수 있다.
제1 액티브층(ACT1)은 제1 채널 영역(CH1), 제1 채널 영역(CH1)의 일측에 위치하는 제1 소스 연결 영역(SC1), 및 제1 채널 영역(CH1)의 타측에 위치하는 제1 드레인 연결 영역(DC1)을 포함할 수 있다.
예를 들어, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 예를 들어, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 투명 전도성 산화물을 포함할 수도 있다. 예를 들어, 투명 전도성 산화물(TCO)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium-Gallium-Zinc Oxide), IGZTO (Indium gallium zinc tin oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다.
예를 들어, 제2 게이트 전극(G2)은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 예를 들어, 제2 게이트 전극(G2)은 투명 전도성 산화물을 포함할 수도 있다.
예를 들어, 제1 액티브층(ACT1)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), IGZTO (Indium gallium zinc tin oxide), ZnO (zinc oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide) 등을 포함할 수 있다. 액티브층(ACT)이 산화물 반도체 물질인 경우, 트랜지스터(TR)는 산화물 박막 트랜지스터(Oxide thin film transistor)라고 한다. 제1 액티브층(ACT1)은 단일층 또는 다중층일 수도 있다. 예를 들어, 제1 액티브층(ACT1)이 다중층인 경우, 동일한 반도체 물질로 다중층을 구성하거나 서로 다른 두 가지 이상의 반도체 물질로 다중층을 구성할 수도 있다.
제1 소스 전극(S1)은 제1 액티브층(ACT1)의 제1 소스 연결 영역(SC1) 상에 배치될 수 있다. 제1 드레인 전극(D1)은 제1 액티브층(ACT1)의 제1 드레인 연결 영역(DC1) 상에 배치될 수 있다.
도 6 내지 도 9를 참조하면, 제2 트랜지스터(T2)는, 제2 액티브층(ACT2), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제2 게이트 전극(G2)을 포함할 수 있다.
제2 소스 전극(S2)은 제2 액티브층(ACT2)의 일 측과 연결될 수 있다.
제2 드레인 전극(D2)은 제2 액티브층(ACT2)의 타측과 연결될 수 있다.
제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 일부와 중첩되고, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과 중첩되지 않을 수 있다.
예를 들어, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 예를 들어, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 투명 전도성 산화물을 포함할 수도 있다. 예를 들어, 투명 전도성 산화물(TCO)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium-Gallium-Zinc Oxide), IGZTO (Indium gallium zinc tin oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다.
예를 들어, 제2 게이트 전극(G2)은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 예를 들어, 제2 게이트 전극(G2)은 투명 전도성 산화물을 포함할 수도 있다.
예를 들어, 제2 액티브층(ACT2)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), IGZTO (Indium gallium zinc tin oxide), ZnO (zinc oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide) 등을 포함할 수 있다. 액티브층(ACT)이 산화물 반도체 물질인 경우, 트랜지스터(TR)는 산화물 박막 트랜지스터(Oxide thin film transistor)라고 한다. 제2 액티브층(ACT2)은 단일층 또는 다중층일 수도 있다. 예를 들어, 제2 액티브층(ACT2)이 다중층인 경우, 동일한 반도체 물질로 다중층을 구성하거나 서로 다른 두 가지 이상의 반도체 물질로 다중층을 구성할 수도 있다.
도 6 내지 도 9를 참조하면, 전술한 바와 같이, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩될 뿐만 아니라, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과도 중첩될 수 있다.
이에 따라, 제1 게이트 전극(G1)은 수소 또는 광이 보호층(PAS)에서 제1 트랜지스터(T1)의 제1 액티브층(ACT1)으로 유입되는 것을 차단할 수 있다. 따라서, 제1 트랜지스터(T1)의 문턱 전압이 낮아지는 현상(이하, 문턱 전압의 네거티브 쉬프트 현상이라고도 함)이 방지될 수 있다. 이에 따라, 구동 트랜지스터 역할을 해야 하는 제1 트랜지스터(T1)의 구동 성능이 향상될 수 있다.
도 6 내지 도 9를 참조하면, 전술한 바와 같이, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩될 뿐만 아니라, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩될 수 있지만, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 일부와 중첩될 뿐, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과는 중첩되지 않을 수 있다.
이에 따라, 수소 또는 광이 보호층(PAS)에서 제2 트랜지스터(T2)의 제2 액티브층(ACT2)으로 유입될 수 있다. 이로 인해, 제2 트랜지스터(T2)의 문턱 전압이 낮아지는 현상(문턱 전압의 네거티브 쉬프트 현상)이 발생될 수 있다. 따라서, 스위칭 트랜지스터의 역할을 해야 하는 제2 트랜지스터(T2)의 스위칭 성능 및 신뢰성이 향상될 수 있다.
도 6 내지 도 9를 참조하여 발광 소자(ED), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)의 연결 관계를 간략하게 살펴보면 아래와 같다.
제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제2 트랜지스터(T2)의 제2 소스 전극(S2)이거나 제2 트랜지스터(T2)의 제2 소스 전극(S2)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)은 발광 소자(ED)의 제1 전극(E1)이거나 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)의 제1 드레인 전극(D1)은 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 스캔 신호 라인(SCL)의 일부분이거나 스캔 신호 라인(SCL)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제2 드레인 전극(D2)은 데이터 신호 라인(DL)의 일부분이거나 데이터 신호 라인(DL)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제2 소스 전극(S2)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)이거나 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 제1 캐패시터 전극(PLT1) 및 제2 캐패시터 전극(PLT2)을 포함할 수 있다.
제1 캐패시터 전극(PLT1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)이거나 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
제2 캐패시터 전극(PLT2)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)이거나 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
제2 캐패시터 전극(PLT2)은 제2 하부 캐패시터 전극(PLT2a) 및 제2 상부 캐패시터 전극(PLT2b)를 포함할 수 있다.
제2 하부 캐패시터 전극(PLT2a)은 제1 및 제2 소스 전극(S1, S2)과 제1 및 제2 드레인 전극(D1, D2)과 동일한 물질을 포함할 수 있다. 즉, 제2 하부 캐패시터 전극(PLT2a)은 제1 및 제2 소스 전극(S1, S2)과 제1 및 제2 드레인 전극(D1, D2)과 동일한 물질 층에 배치될 수 있다.
제2 상부 캐패시터 전극(PLT2b)은 제1 및 제2 액티브층(ACT1, ACT2)과 동일한 반도체 물질을 포함할 수 있다. 여기서, 제2 상부 캐패시터 전극(PLT2b)에 포함된 반도체 물질은 도체화 된 상태일 수 있고 비 도체화된 상태일 수도 있다. 즉, 제2 상부 캐패시터 전극(PLT2b)은 제1 및 제2 액티브층(ACT1, ACT2)과 동일한 물질 층에 배치될 수 있다.
한편, 도 6 내지 도 9를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 스토리지 캐패시터(Cst)와 제1 트랜지스터(T1) 사이에 배치되는 사이드 쉴드(SS)를 더 포함할 수 있다.
예를 들어, 사이드 쉴드(SS)는 라인 형태로 배치될 수 있다. 예를 들어, 사이드 쉴드(SS)는 꺾어진 라인 형태를 가질 수 있다. 즉, 사이드 쉴드(SS)는 꺾어진 부분을 포함할 수 있다.
예를 들어, 사이드 쉴드(SS)는 제2 캐패시터 전극(PLT2)과 제1 게이트 전극(G1)이 연결되는 컨택 홀 라인(CNT_N1)으로 구성될 수 있다. 여기서, 컨택 홀 라인(CNT_N1)은 트렌치(trench) 형태로 구성될 수 있다.
한편, 도 6 내지 도 9를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB)과 버퍼층(BUF) 사이에 위치하고, 제1 액티브층(ACT1)과 중첩되는 하부 쉴드(BS)를 더 포함할 수 있다.
예를 들어, 하부 쉴드(BS)는 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
아래에서는, 도 6 내지 도 9를 참조하여 제1 트랜지스터(T1) 및 스토리지 캐패시터(Cst)에 대하여 더욱 상세하게 설명한다.
도 6 내지 도 9를 참조하면, 제1 트랜지스터(T1)의 제1 드레인 전극(D1)은 구동 전압 라인(DVL)과 컨택홀(CNT_N3)을 통해 연결될 수 있고, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 스토리지 캐패시터(Cst)에 포함되는 제1 캐패시터 전극(PLT1)과 컨택홀(CNT_N2)을 통해 연결될 수 있다.
도 6 내지 도 9를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 스토리지 캐패시터(Cst)는 제3 캐패시터 전극(PLT3)을 더 포함할 수 있다.
제3 캐패시터 전극(PLT3)은 컨택홀(CNT_PLT1,3)을 통해 제1 캐패시터 전극(PLT1)과 전기적으로 연결될 수 있다.
제1 캐패시터 전극(PLT1)은 제1 소스 전극(S1)과 전기적으로 전기적으로 연결될 수 있다. 이에 따라, 제3 캐패시터 전극(PLT3)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
다시 말해, 제1 캐패시터 전극(PLT1)과 제3 캐패시터 전극(PLT3)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
제2 캐패시터 전극(PLT2)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에서, 스토리지 캐패시터(Cst)는, 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이의 제1 스토리지 캐패시터(Cst1) 및 제2 캐패시터 전극(PLT2)과 제3 캐패시터 전극(PLT3) 사이의 제2 스토리지 캐패시터(Cst2)를 포함할 수 있다.
제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)는 전기적으로 병렬 연결될 수 있다. 즉, 스토리지 캐패시터(Cst)는 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)가 전기적으로 병렬 연결되어 구성될 수 있다. 이와 같이, 스토리지 캐패시터(Cst)가 이중 캐패시터 병렬 구조를 가짐에 따라, 스토리지 캐패시터(Cst)의 캐패시턴스가 증가할 수 있다.
도 6 내지 도 9를 참조하면, 제2 트랜지스터(T2)의 제2 드레인 전극(D2)은 데이터 신호 라인(DL)과 연결되고, 제2 트랜지스터(T2)의 제2 소스 전극(S2)은 스토리지 캐패시터(Cst)에 포함되는 제2 캐패시터 전극(PLT2)로 구성되거나 제2 캐패시터 전극(PLT2)과 연결될 수 있다. 제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 스캔 신호 라인(SCL)의 일부분일 수 있다.
도 6 내지 도 9를 참조하면, 하부 쉴드(BS)는 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
이에 따라, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 제1 캐패시터 전극(PLT1), 제3 캐패시터 전극(PLT3), 및 하부 쉴드(BS)와 전기적으로 연결될 수 있다.
도 7 및 도 9에 도시된 바와 같이, 하부 쉴드(BS)는 제3 캐패시터 전극(PLT3)과 일체로 형성될 수 있다.
도 6 내지 도 9를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 하부 게이트 전극(G1a)과 제1 상부 게이트 전극(G1b)을 포함할 수 있다.
제1 상부 게이트 전극(G1b)은 제1 하부 게이트 전극(G1a) 상에 위치하고 제1 하부 게이트 전극(G1a)과 컨택되어 배치될 수 있다.
제1 하부 게이트 전극(G1a) 아래에는 게이트 절연막(GI)이 배치될 수 있다. 즉, 제1 하부 게이트 전극(G1a)과 제1 액티브층(ACT1) 사이에 게이트 절연막(GI)이 배치될 수 있다. 여기서, 게이트 절연막(GI)은 에칭 되지 않은 구조(에치리스(etchless) 구조)로 배치될 수 있으며, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 덮으면서 배치될 수 있다.
제1 게이트 전극(G1)이 제1 하부 게이트 전극(G1a)과 제1 상부 게이트 전극(G1b)을 포함하여 이중층 전극 구조를 가짐에 따라, 제1 하부 게이트 전극(G1a)은 제1 액티브층(ACT1)과 중첩되고, 제1 소스 전극(S1)의 전체 또는 일부와 중첩되고, 제1 드레인 전극(D1)의 전체 또는 일부와 중첩될 수 있다.
제1 게이트 전극(G1)이 제1 하부 게이트 전극(G1a)과 제1 상부 게이트 전극(G1b)을 포함하여 이중층 전극 구조를 가짐에 따라, 제1 하부 게이트 전극(G1a)과 제1 상부 게이트 전극(G1b) 중 아래에 위치하는 제1 하부 게이트 전극(G1a)은 제2 캐패시터 전극(PLT2)과 전기적으로 연결될 수 있다.
도 6 내지 도 9를 참조하면, 제1 하부 게이트 전극(G1a)과 제1 상부 게이트 전극(G1b) 중 아래에 위치하는 제1 하부 게이트 전극(G1a)은 제1 캐패시터 전극(PLT1)과 동일한 물질을 포함할 수 있다. 즉, 제1 캐패시터 전극(PLT1)은 제1 하부 게이트 전극(G1a)과 동일한 물질 층에 배치될 수 있다.
예를 들어, 제1 캐패시터 전극(PLT1)과 제1 하부 게이트 전극(G1a)은 픽셀 전극 물질을 포함할 수 있다. 제1 상부 게이트 전극(G1b)은 게이트 금속 물질을 포함할 수 있다.
제1 소스 전극(S1)과 제1 게이트 전극(S2) 사이의 스토리지 캐패시터(Cst)를 구성하는 복수의 캐패시터 전극(제1 내지 제3 캐패시터 전극(PLT1, PLT2, PLT3) 중 최상단 캐패시터 전극인 제1 캐패시터 전극(PLT1)에 포함되는 물질은 제1 게이트 전극(G1)에 포함될 수 있다.
전술한 바와 같이, 제1 캐패시터 전극(PLT1)은 제1 하부 게이트 전극(G1a)과 동일한 물질 층에 배치되고 픽셀 전극에 해당하는 제1 전극(E1)의 역할을 동시에 하기 때문에, 제1 캐패시터 전극(PLT1)과 제1 전극(E1)이 별도로 구성되지 않는다. 따라서, 표시 패널(110) 내 전극 층의 수를 줄여줄 수 있다.
한편, 도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 스토리지 캐패시터(Cst)를 구성하는 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이에는 게이트 절연막(GI)이 배치되고, 제2 캐패시터 전극(PLT2)과 제3 캐패시터 전극(PLT3) 사이에는 버퍼층(BUF)이 배치될 수 있다.
이와 같이, 게이트 절연막(GI)이 트랜지스터들(T1, T2)의 영역에서 에칭 되지 않고 연장되어 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이에 배치됨으로써, 게이트 절연막(GI)은 스토리지 캐패시터(Cst)의 구성을 위한 절연막(유전체)으로 활용될 수 있다. 이에 따라, 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이의 간격을 줄일 수 있다. 따라서, 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시킬 수 있다.
또한, 전술한 바와 같이, 스토리지 캐패시터(Cst)를 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)의 병렬 구조로 구성함으로써, 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시킬 수 있다.
이와 같이, 본 개시의 실시 예들에 따른 표시 패널(110)은 스토리지 캐패시터(Cst)의 캐패시턴스 증가 구조를 가짐으로써, 원하는 캐패시턴스를 갖는 스토리지 캐패시터(Cst)의 설계 시, 스토리지 캐패시터(Cst)의 면적을 줄일 수 있는 설계 상의 이점이 있을 수 있다.
도 6 내지 도 9를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제2 트랜지스터(T2)의 제2 게이트 전극(G1)은 제2 하부 게이트 전극(G2a)과 제2 상부 게이트 전극(G2b)을 포함할 수 있다.
제2 상부 게이트 전극(G2b)은 제2 하부 게이트 전극(G2a) 상에 위치하고 제2 하부 게이트 전극(G2a)과 컨택되어 배치될 수 있다.
제2 하부 게이트 전극(G2a) 아래에는 게이트 절연막(GI)이 배치될 수 있다. 즉, 제2 하부 게이트 전극(G2a)과 제2 액티브층(ACT2) 사이에 게이트 절연막(GI)이 배치될 수 있다. 여기서, 게이트 절연막(GI)은 에칭 되지 않은 상태로 배치될 수 있으며, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 덮으면서 배치될 수 있다.
보호층(PAS)은 제1 캐패시터 전극(PLT1), 제1 게이트 전극(G1), 및 제2 게이트 전극(G2) 상에 배치되고, 뱅크(BK)는 보호층(PAS) 상에 배치될 수 있다.
발광층(EL)은 뱅크(BK) 상에 배치되고, 제2 전극(E2)은 발광층(EL) 상에 배치될 수 있다.
제1 캐패시터 전극(PLT1)은 제1 전극(E1)일 수 있다.
발광층(EL)의 일 부분은, 뱅크(BK) 및 보호층(PAS)의 홀을 통해, 제1 전극(E1)에 해당하는 제1 캐패시터 전극(PLT1)의 상면과 컨택될 수 있다.
도 6을 참조하면, 서브 픽셀(SP)의 발광 영역(EA)은 스토리지 캐패시터(Cst)와 중첩될 수 있다. 즉, 서브 픽셀(SP)의 발광 영역(EA)은 스토리지 캐패시터(Cst)의 상부에 위치할 수 있다.
도 10은 본 개시의 실시 예들에 따른 표시 패널(110)의 빛과 수소의 차단에 관한 차등화 특성을 나타낸다.
도 10을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 각 서브 픽셀(SP)에 포함된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 서로 다른 게이트 전극 구조를 가질 수 있다.
도 10을 참조하면, 제1 트랜지스터(T1)의 이중층으로 구성된 제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩될 뿐만 아니라, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩될 수 있다.
이에 따라, 제1 게이트 전극(G1)은 수소 또는 광이 보호층(PAS)에서 제1 트랜지스터(T1)의 제1 액티브층(ACT1)으로 유입되는 것을 차단할 수 있다. 따라서, 제1 트랜지스터(T1)의 문턱 전압이 낮아지는 현상(이하, 문턱 전압의 네거티브 쉬프트 현상이라고도 함)이 방지될 수 있다. 이에 따라, 구동 트랜지스터 역할을 해야 하는 제1 트랜지스터(T1)의 구동 성능이 향상될 수 있다.
도 10을 참조하면, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩되고 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과도 중첩될 수 있지만, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 일부와 중첩될 뿐 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과는 중첩되지 않을 수 있다.
이에 따라, 수소 또는 광이 보호층(PAS)에서 제2 트랜지스터(T2)의 제2 액티브층(ACT2)으로 유입될 수 있다. 이로 인해, 제2 트랜지스터(T2)의 문턱 전압이 낮아지는 현상(문턱 전압의 네거티브 쉬프트 현상)이 발생될 수 있다. 따라서, 스위칭 트랜지스터의 역할을 해야 하는 제2 트랜지스터(T2)의 스위칭 성능 및 신뢰성이 향상될 수 있다.
도 10을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB) 및 기판(SUB) 상의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다.
제1 트랜지스터(T1)는, 제1 액티브층(ACT1), 제1 액티브층(ACT1)의 일측과 연결된 제1 소스 전극(S1), 제1 액티브층(ACT1)의 타측과 연결된 제1 드레인 전극(D1), 및 제1 액티브층(ACT1)의 전체 또는 일부와 중첩되는 제1 게이트 전극(G1)을 포함할 수 있다.
제2 트랜지스터(T2)는, 제2 액티브층(ACT2), 제2 액티브층(ACT2)의 일측과 연결된 제2 소스 전극(S2), 제2 액티브층(ACT2)의 타측과 연결된 제2 드레인 전극(D2), 및 제2 액티브층(ACT2)의 일부와 중첩되는 제2 게이트 전극(G2)을 포함할 수 있다.
도 10을 참조하면, 제1 액티브층(ACT1)과 제1 게이트 전극(G1) 사이와 제2 액티브층(ACT2)과 제2 게이트 전극(G2) 사이에 배치되는 게이트 절연막(GI)을 더 포함할 수 있다.
제1 게이트 전극(G1)의 상부에서 발생된 수소나 빛은 제1 게이트 전극(G1)에 의해 차단되어 제1 게이트 전극(G1)의 아래로 유입되지 않는다.
하지만, 제2 게이트 전극(G2)의 상부에서 발생된 수소나 빛은 제2 게이트 전극(G2)에 의해 차단되지 못하고 제2 게이트 전극(G2)의 옆으로 유입되어 제2 게이트 전극(G2)의 아래에 위치하는 제2 액티브층(ACT2)에 유입될 수 있다.
이에 따라, 게이트 절연막(GI)에서, 제1 액티브층(ACT1)과 제1 게이트 전극(G1) 사이의 부분의 수소 농도 또는 광 노출량은 제2 액티브층(ACT2)과 제2 게이트 전극(G2) 사이의 부분의 수소 농도 또는 광 노출량보다 낮을 수 있다.
한편, 도 6 내지 도 10을 참조하면, 제1 트랜지스터(T1)에서, 제1 게이트 전극(G1)이 제1 소스 전극(S1)과 중첩되고 제1 드레인 전극(D1)과 중첩되기 때문에, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이의 기생 캐패시터의 캐패시턴스와 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이의 기생 캐패시터의 캐패시턴스가 증가할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 소자 성능이 떨어질 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 제1 게이트 전극(G1)이 제1 소스 전극(S1)과 중첩되고 제1 드레인 전극(D1)과 중첩됨에도 불구하고, 기생 캐패시터에 의한 소자 성능 저하를 방지해줄 수 있는 소스-드레인 비대칭 구조를 가질 수 있다. 이하에서는, 본 개시의 실시 예들에 따른 표시 패널(110)의 소스-드레인 비대칭 구조를 도 11을 참조하여 설명한다.
도 11은 본 개시의 실시 예들에 따른 표시 패널(110)의 기생 캐패시터 활용 구조를 나타낸다.
도 11을 참조하면, 제1 트랜지스터(T1)에서, 제1 게이트 전극(G1)이 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩되기 때문에, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 제1 기생 캐패시터(Cgs)가 형성되고, 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이에 제2 기생 캐패시터(Cgd)가 형성될 수 있다.
도 11을 참조하면, 스토리지 캐패시터(Cst)의 캐패시턴스는 커질수록 디스플레이 구동에 유리하다. 이러한 스토리지 캐패시터(Cst)는 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성될 수 있다.
도 11을 참조하면, 제1 기생 캐패시터(Cgs)와 스토리지 캐패시터(Cst)는 형성 위치가 동일하기 때문에, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 제1 기생 캐패시터(Cgs)의 캐패시턴스가 증가하는 것은 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시킬 수 있다.
따라서, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 제1 기생 캐패시터(Cgs)의 캐패시턴스가 증가하는 것은 디스플레이 구동 측면에서는 유리할 수 있다.
하지만, 제2 기생 캐패시터(Cgd)는 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이에 형성되기 때문에, 제2 기생 캐패시터(Cgd)의 캐패시턴스가 증가하는 것은 디스플레이 구동 측면에서는 불리할 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성되는 제1 기생 캐패시터(Cgs)는 추가 스토리지 캐패시터(AUX_Cst)일 수 있다. 즉, 제1 소스 전극(S1)과 제1 게이트 전극(G1)이 중첩됨에 따라 추가 스토리지 캐패시터(Cgs)가 구성될 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 제1 소스 전극(S1)의 면적이 제1 드레인 전극(D1)의 면적보다 큰 구조를 가질 수 있다. 이러한 구조를 소스-드레인 비 대칭 구조라고 한다.
다시 말해, 본 개시의 실시 예들에 따른 표시 패널(110)의 소스-드레인 비 대칭 구조에 따르면, 제1 소스 전극(S1)과 제1 게이트 전극(G1)이 중첩되는 면적은 제1 드레인 전극(D1)과 제1 게이트 전극(G1)이 중첩되는 면적보다는 클 수 있다.
도 11을 참조하면, 제1 소스 전극(S1)의 어느 한 방향의 길이(Ls1)은 제1 드레인 전극(D1)의 어느 한 방향의 길이(Ld1)보다 길 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)의 소스-드레인 비 대칭 구조에 따르면, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성되는 제1 기생 캐패시터(Cgs)의 캐패시턴스가 최대한 커지고, 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이에 형성되는 제2 기생 캐패시터(Cgd)의 캐패시턴스가 최대한 작아질 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)의 소스-드레인 비 대칭 구조에 따르면, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성되는 제1 기생 캐패시터(Cgs)에 해당하는 추가 스토리지 캐패시터(AUX_Cst)에 의한 캐패시턴스 증가분이 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이에 형성되는 제2 기생 캐패시터(Cgd)의 캐패시턴스보다 훨씬 클 수 있다.
따라서, 제1 게이트 전극(G1)이 확장되어 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩되더라도, 제1 트랜지스터(T1)는 소스-드레인 비 대칭 구조를 가지기 때문에, 기생 캐패시터(Cgd, Cgs)에 의한 소자 성능 저하가 방지될 수 있다.
제1 트랜지스터(T1)가 소스-드레인 비 대칭 구조를 가지기 때문에, 스토리지 캐패시터(Cst)에 추가 스토리지 캐패시터(AUX_Cst)가 더해져서, 디스플레이 구동에 유리해질 수 있다.
예를 들어, 제1 트랜지스터(T1)는 탑 게이트 트랜지스터 및/또는 산화물 반도체 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 게이트 절연막(GI)이 에칭 되지 않은 구조를 가질 수 있다.
예를 들어, 제2 트랜지스터(T2)는 탑 게이트 트랜지스터 및/또는 산화물 반도체 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 게이트 절연막(GI)이 에칭 되지 않은 구조를 가질 수 있다.
도 6 내지 도 11을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서는, 제1 및 제2 트랜지스터(T1, T2)의 소스 전극들(S1, S2) 및 드레인 전극들(D1, D2)을 형성할 때, 별도의 마스크를 사용하지 않고, 하프톤 마스크를 사용하여 액티브층들(ACT1, ACT2)을 형성할 때 함께 형성할 수 있다. 따라서, 본 개시의 실시 예들에 따른 표시 패널(110)은, 패널 제작 시 필요한 마스크 수를 저감해줄 수 있는 구조를 갖는다고 볼 수 있다.
도 12는 본 개시의 실시 예들에 따른 표시 패널(110)의 다른 단면도이다.
도 12의 단면 구조(수직 구조)는, 도 6의 단면 구조(수직 구조)와 하부 쉴드(BS)의 연결 구조만 다를 뿐, 나머지는 모두 동일하다.
도 12를 참조하면, 하부 쉴드(BS)는 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결되지 않고, 게이트 절연막(GI) 및 버퍼층(BUF)의 홀(CNT_BS)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
이 경우, 제1 게이트 전극(G1)은 제1 트랜지스터(T1)의 탑 게이트 전극(top gate electrode)이고, 하부 쉴드(BS)는 제1 트랜지스터(T1)의 바텀 게이트 전극(bottom gate electrode)일 수 있다.
다시 말해, 하부 쉴드(BS)가 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결되는 경우, 제1 트랜지스터(T1)는 탑 게이트 전극과 바텀 게이트 전극을 모두 포함하는 더블 게이트 전극 구조를 가질 수 있다.
도 12를 참조하면, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 제1 캐패시터 전극(PLT1) 및 제3 캐패시터 전극(PLT3)과 전기적으로 연결될 수 있다.
도 12를 참조하면, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제2 캐패시터 전극(PLT2) 및 하부 쉴드(BS)와 전기적으로 연결될 수 있다.
도 13은 본 개시의 실시 예들에 따른 표시 패널(110)의 단면도이다. 도 14는 도 13의 표시 패널(110)의 평면도이다. 도 15는 도 14의 평면도에서 제1 트랜지스터(T1)와 관련된 부분들만을 선택하여 나타낸 평면도이고, 도 16은 도 14의 평면도에서 스토리지 캐패시터(Cst)와 관련된 부분들만을 선택하여 나타낸 평면도이다.
도 13을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 게이트 전극(G1)은 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩될 수 있다. 이는 도 6의 표시 패널(110)과 공통된 특징이다.
하지만, 도 13의 표시 패널(110)과 도 6의 표시 패널(110)은, 게이트 전극(G1, G2)의 층 개수가 서로 다를 수 있고, 제1 캐패시터 전극(PLT1)의 물질이 서로 다를 수 있고, 발광 소자(ED)의 구성이 서로 다를 수 있다. 이하에서는, 도 13 내지 도 16을 참조하여 표시 패널(100)의 다른 구조를 설명함에 있어서, 도 6 내지 도 9를 참조하여 설명한 표시 패널(100)과 다른 특징들을 위주로 설명한다.
도 13을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 하나의 서브 픽셀(SP)이 형성된 영역에는, 발광 소자(ED), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)가 배치될 수 있다.
이를 위해, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB) 및 기판(SUB) 상의 버퍼층(BUF)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)는 버퍼층(BUF) 상에 형성될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)를 형성하기 위하여, 게이트 절연막(GI을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst) 상에 배치되는 보호층(PAS)을 더 포함할 수 있다. 보호층(PAS)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)를 보호하기 위한 층일 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 보호층(PAS) 상에 배치되는 뱅크(BK)를 더 포함할 수 있다. 뱅크(BK)는 서브 픽셀(SP)을 정의하기 위한 층이고 서브 픽셀(SP)의 발광 영역(EA)을 형성하기 위한 층일 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 발광 소자(ED)로 수분이나 산소가 침투되는 것을 방지하기 위한 봉지층(ENCAP)을 더 포함할 수 있다.
봉지층(ENCAP)은 제1 봉지층(EPAS1), 제2 봉지층(PCL), 및 제3 봉지층(EPAS2)을 포함할 수 있다. 제1 봉지층(EPAS1)은 발광 소자(ED)의 제2 전극(E2) 상에 위치하며, 제2 봉지층(PCL)은 제1 봉지층(EPAS1) 상에 위치하며, 제3 봉지층(EPAS2)은 제2 봉지층(PCL) 상에 위치할 수 있다. 예를 들어, 제1 봉지층(EPAS1) 및 제3 봉지층(EPAS2)은 무기막이고, 제2 봉지층(PCL)은 유기막일 수 있다.
도 13 내지 도 16을 참조하면, 제1 트랜지스터(T1)는, 제1 액티브층(ACT1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 및 제1 게이트 전극(G1)을 포함할 수 있다.
제1 소스 전극(S1)은 제1 액티브층(ACT1)의 일측과 연결될 수 있다.
제1 드레인 전극(D1)은 제1 액티브층(ACT1)의 타측과 연결될 수 있다.
제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩되고 제1 소스 전극(S1)의 전체 또는 일부와 중첩되고 제1 드레인 전극(D1)의 전체 또는 일부와 중첩될 수 있다.
제1 액티브층(ACT1)은 제1 채널 영역(CH1), 제1 채널 영역(CH1)의 일측에 위치하는 제1 소스 연결 영역(SC1), 및 제1 채널 영역(CH1)의 타측에 위치하는 제1 드레인 연결 영역(DC1)을 포함할 수 있다.
제1 소스 전극(S1)은 제1 액티브층(ACT1)의 제1 소스 연결 영역(SC1) 상에 배치될 수 있다. 제1 드레인 전극(D1)은 제1 액티브층(ACT1)의 제1 드레인 연결 영역(DC1) 상에 배치될 수 있다.
도 13 내지 도 16을 제2 트랜지스터(T2)는, 제2 액티브층(ACT2), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제2 게이트 전극(G2)을 포함할 수 있다.
제2 소스 전극(S2)은 제2 액티브층(ACT2)의 일 측과 연결될 수 있다.
제2 드레인 전극(D2)은 제2 액티브층(ACT2)의 타측과 연결될 수 있다.
제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 일부와 중첩되고, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과 중첩되지 않을 수 있다.
도 13 내지 도 16을 참조하면, 전술한 바와 같이, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩될 뿐만 아니라, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과도 중첩될 수 있다.
이에 따라, 제1 게이트 전극(G1)은 수소 또는 광이 보호층(PAS)에서 제1 트랜지스터(T1)의 제1 액티브층(ACT1)으로 유입되는 것을 차단할 수 있다. 따라서, 제1 트랜지스터(T1)의 문턱 전압이 낮아지는 현상(이하, 문턱 전압의 네거티브 쉬프트 현상이라고도 함)이 방지될 수 있다. 이에 따라, 구동 트랜지스터 역할을 해야 하는 제1 트랜지스터(T1)의 구동 성능이 향상될 수 있다.
도 13 내지 도 16을 참조하면, 전술한 바와 같이, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩될 뿐만 아니라, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩될 수 있지만, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 일부와 중첩될 뿐, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과는 중첩되지 않을 수 있다.
이에 따라, 수소 또는 광이 보호층(PAS)에서 제2 트랜지스터(T2)의 제2 액티브층(ACT2)으로 유입될 수 있다. 이로 인해, 제2 트랜지스터(T2)의 문턱 전압이 낮아지는 현상(문턱 전압의 네거티브 쉬프트 현상)이 발생될 수 있다. 따라서, 스위칭 트랜지스터의 역할을 해야 하는 제2 트랜지스터(T2)의 스위칭 성능 및 신뢰성이 향상될 수 있다.
도 13 내지 도 16을 참조하여 발광 소자(ED), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 캐패시터(Cst)의 연결 관계를 간략하게 살펴보면 아래와 같다.
제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제2 트랜지스터(T2)의 제2 소스 전극(S2)이거나 제2 트랜지스터(T2)의 제2 소스 전극(S2)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)은 발광 소자(ED)의 제1 전극(E1)이거나 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)의 제1 드레인 전극(D1)은 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 스캔 신호 라인(SCL)의 일부분이거나 스캔 신호 라인(SCL)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제2 드레인 전극(D2)은 데이터 신호 라인(DL)의 일부분이거나 데이터 신호 라인(DL)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제2 소스 전극(S2)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)이거나 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 제1 캐패시터 전극(PLT1) 및 제2 캐패시터 전극(PLT2)을 포함할 수 있다.
제1 캐패시터 전극(PLT1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)이거나 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
제1 캐패시터 전극(PLT1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결되더라도, 제1 게이트 전극(G1)과 동일한 물질을 포함할 수 있다. 즉, 제1 캐패시터 전극(PLT1)은 제1 게이트 전극(G1)과 동일한 물질 층에 배치될 수 있다.
제1 소스 전극(S1)과 제1 게이트 전극(S2) 사이의 스토리지 캐패시터(Cst)를 구성하는 복수의 캐패시터 전극(제1 내지 제3 캐패시터 전극(PLT1, PLT2, PLT3) 중 최상단 캐패시터 전극인 제1 캐패시터 전극(PLT1)에 포함되는 물질은 제1 게이트 전극(G1)에 포함될 수 있다.
제2 캐패시터 전극(PLT2)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)이거나 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
제2 캐패시터 전극(PLT2)은 제2 하부 캐패시터 전극(PLT2a) 및 제2 상부 캐패시터 전극(PLT2b)를 포함할 수 있다.
제2 하부 캐패시터 전극(PLT2a)은 제1 및 제2 소스 전극(S1, S2)과 제1 및 제2 드레인 전극(D1, D2)과 동일한 물질을 포함할 수 있다. 즉, 제2 하부 캐패시터 전극(PLT2a)은 제1 및 제2 소스 전극(S1, S2)과 제1 및 제2 드레인 전극(D1, D2)과 동일한 물질 층에 배치될 수 있다.
제2 상부 캐패시터 전극(PLT2b)은 제1 및 제2 액티브층(ACT1, ACT2)과 동일한 반도체 물질을 포함할 수 있다. 여기서, 제2 상부 캐패시터 전극(PLT2b)에 포함된 반도체 물질은 도체화 된 상태일 수 있고 비 도체화된 상태일 수도 있다. 즉, 제2 상부 캐패시터 전극(PLT2b)은 제1 및 제2 액티브층(ACT1, ACT2)과 동일한 물질 층에 배치될 수 있다.
한편, 도 13 내지 도 16을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 스토리지 캐패시터(Cst)와 제1 트랜지스터(T1) 사이에 배치되는 사이드 쉴드(SS)를 더 포함할 수 있다.
예를 들어, 사이드 쉴드(SS)는 라인 형태로 배치될 수 있다. 예를 들어, 사이드 쉴드(SS)는 꺾어진 라인 형태를 가질 수 있다. 즉, 사이드 쉴드(SS)는 꺾어진 부분을 포함할 수 있다.
예를 들어, 사이드 쉴드(SS)는 제2 캐패시터 전극(PLT2)과 제1 게이트 전극(G1)이 연결되는 컨택 홀 라인(CNT_N1)으로 구성될 수 있다. 여기서, 컨택 홀 라인(CNT_N1)은 트렌치(trench) 형태로 구성될 수 있다.
한편, 도 13 내지 도 16을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB)과 버퍼층(BUF) 사이에 위치하고, 제1 액티브층(ACT1)과 중첩되는 하부 쉴드(BS)를 더 포함할 수 있다.
아래에서는, 도 13 내지 도 16을 참조하여 제1 트랜지스터(T1) 및 스토리지 캐패시터(Cst)에 대하여 더욱 상세하게 설명한다.
도 13 내지 도 16을 참조하면, 제1 트랜지스터(T1)의 제1 드레인 전극(D1)은 구동 전압 라인(DVL)과 컨택홀(CNT_N3)을 통해 연결될 수 있고, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 스토리지 캐패시터(Cst)에 포함되는 제1 캐패시터 전극(PLT1)과 컨택홀(CNT_N2)을 통해 연결될 수 있다.
도 13 내지 도 16을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 스토리지 캐패시터(Cst)는 제3 캐패시터 전극(PLT3)을 더 포함할 수 있다.
제3 캐패시터 전극(PLT3)은 컨택홀(CNT_PLT1,3)을 통해 제1 캐패시터 전극(PLT1)과 전기적으로 연결될 수 있다.
제1 캐패시터 전극(PLT1)은 제1 소스 전극(S1)과 전기적으로 전기적으로 연결될 수 있다. 이에 따라, 제3 캐패시터 전극(PLT3)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
다시 말해, 제1 캐패시터 전극(PLT1)과 제3 캐패시터 전극(PLT3)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
제2 캐패시터 전극(PLT2)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에서, 스토리지 캐패시터(Cst)는, 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이의 제1 스토리지 캐패시터(Cst1) 및 제2 캐패시터 전극(PLT2)과 제3 캐패시터 전극(PLT3) 사이의 제2 스토리지 캐패시터(Cst2)를 포함할 수 있다.
제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)는 전기적으로 병렬 연결될 수 있다. 즉, 스토리지 캐패시터(Cst)는 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)가 전기적으로 병렬 연결되어 구성될 수 있다. 이와 같이, 스토리지 캐패시터(Cst)가 이중 캐패시터 병렬 구조를 가짐에 따라, 스토리지 캐패시터(Cst)의 캐패시턴스가 증가할 수 있다.
도 13 내지 도 16을 참조하면, 제2 트랜지스터(T2)의 제2 드레인 전극(D2)은 데이터 신호 라인(DL)과 연결되고, 제2 트랜지스터(T2)의 제2 소스 전극(S2)은 스토리지 캐패시터(Cst)에 포함되는 제2 캐패시터 전극(PLT2)로 구성되거나 제2 캐패시터 전극(PLT2)과 연결될 수 있다. 제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 스캔 신호 라인(SCL)의 일부분일 수 있다.
도 13 내지 도 16을 참조하면, 하부 쉴드(BS)는 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
이에 따라, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 제1 캐패시터 전극(PLT1), 제3 캐패시터 전극(PLT3), 및 하부 쉴드(BS)와 전기적으로 연결될 수 있다.
도 14 및 도 15에 도시된 바와 같이, 하부 쉴드(BS)는 제3 캐패시터 전극(PLT3)과 일체로 형성될 수 있다.
한편, 도 13을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 스토리지 캐패시터(Cst)를 구성하는 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이에는 게이트 절연막(GI)이 배치되고, 제2 캐패시터 전극(PLT2)과 제3 캐패시터 전극(PLT3) 사이에는 버퍼층(BUF)이 배치될 수 있다.
이와 같이, 게이트 절연막(GI)이 트랜지스터들(T1, T2)의 영역에서 에칭 되지 않고 연장되어 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이에 배치됨으로써, 게이트 절연막(GI)은 스토리지 캐패시터(Cst)의 구성을 위한 절연막(유전체)으로 활용될 수 있다. 이에 따라, 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이의 간격을 줄일 수 있다. 따라서, 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시킬 수 있다.
또한, 전술한 바와 같이, 스토리지 캐패시터(Cst)를 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)의 병렬 구조로 구성함으로써, 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시킬 수 있다.
이와 같이, 본 개시의 실시 예들에 따른 표시 패널(110)은 스토리지 캐패시터(Cst)의 캐패시턴스 증가 구조를 가짐으로써, 원하는 캐패시턴스를 갖는 스토리지 캐패시터(Cst)의 설계 시, 스토리지 캐패시터(Cst)의 면적을 줄일 수 있는 설계 상의 이점이 있을 수 있다.
도 13을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 단일층으로 구성될 수 있고, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)도 단일층으로 구성될 수 있다. 참고로, 도 6의 표시 패널(110)에서, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 각각은 이중층으로 구성되었다.
도 13 내지 도 16을 참조하면, 제1 게이트 전극(G1)은 제1 캐패시터 전극(PLT1)과 동일한 물질을 포함할 수 있다.
도 13 내지 도 16을 참조하면, 보호층(PAS)은 제1 캐패시터 전극(PLT1), 제1 게이트 전극, 및 제2 게이트 전극 상에 배치될 수 있고, 뱅크(BK)는 보호층(PAS) 상에 배치될 수 있다.
도 13 내지 도 16을 참조하면, 제1 전극(E1)과 제1 캐패시터 전극(PLT1)은 별도로 구성될 수 있다. 이에 비해, 도 6의 표시 패널(110)에서는, 제1 캐패시터 전극(PLT1)과 제1 전극(E1)이 별도로 구성되지 않고, 제1 캐패시터 전극(PLT1)이 제1 전극(E1)의 역할을 할 수 있다. 이와 관련하여, 도 6의 표시 패널(110)에서 제1 캐패시터 전극(PLT1)은 제1 하부 게이트 전극(G1a)과 동일한 물질을 포함할 수 있다. 예를 들어, 도 6의 표시 패널(110)에서 제1 캐패시터 전극(PLT1)과 제1 하부 게이트 전극(G1a)은 픽셀 전극 물질을 포함할 수 있다.
도 13 내지 도 16을 참조하면, 제1 전극(E1)은 보호층(PAS)과 뱅크(BK) 사이에 배치될 수 있다. 제1 전극(E1)은 보호층(PAS)의 홀을 통해 제1 캐패시터 전극(PLT1)과 연결될 수 있다.
도 13 내지 도 16을 참조하면, 발광층(EL)은 뱅크(BK) 상에 배치되되, 뱅크(BK)의 홀을 통해 제1 전극(E1)의 노출된 상면과 컨택될 수 있다. 제2 전극(E2)은 발광층(EL) 상에 위치할 수 있다.
도 13을 참조하면, 서브 픽셀(SP)의 발광 영역(EA)은 제1 트랜지스터(T1)와 중첩될 수 있다. 즉, 서브 픽셀(SP)의 발광 영역(EA)은 제1 트랜지스터(T1)의 상부에 위치할 수 있다.
이와 같이, 서브 픽셀(SP)의 발광 영역(EA)이 제1 트랜지스터(T1)의 상부에 위치하기 때문에, 도 13의 표시 패널(110)에서 각 서브 픽셀(SP)의 발광 영역(EA)의 크기는 도 6의 표시 패널(110)에서 각 서브 픽셀(SP)의 발광 영역(EA)의 크기보다 클 수 있다.
도 17은 본 개시의 실시 예들에 따른 다른 표시 패널(110)의 빛과 수소의 차단에 관한 차등화 특성을 나타낸다.
도 17을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 각 서브 픽셀(SP)에 포함된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 서로 다른 게이트 전극 구조를 가질 수 있다.
도 17을 참조하면, 제1 트랜지스터(T1)의 단일층으로 구성된 제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩될 뿐만 아니라, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩될 수 있다.
이에 따라, 제1 게이트 전극(G1)은 수소 또는 광이 보호층(PAS)에서 제1 트랜지스터(T1)의 제1 액티브층(ACT1)으로 유입되는 것을 차단할 수 있다. 따라서, 제1 트랜지스터(T1)의 문턱 전압이 낮아지는 현상(이하, 문턱 전압의 네거티브 쉬프트 현상이라고도 함)이 방지될 수 있다. 이에 따라, 구동 트랜지스터 역할을 해야 하는 제1 트랜지스터(T1)의 구동 성능이 향상될 수 있다.
도 17을 참조하면, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 액티브층(ACT1)과 중첩되고 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과도 중첩될 수 있지만, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 일부와 중첩될 뿐 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과는 중첩되지 않을 수 있다.
이에 따라, 수소 또는 광이 보호층(PAS)에서 제2 트랜지스터(T2)의 제2 액티브층(ACT2)으로 유입될 수 있다. 이로 인해, 제2 트랜지스터(T2)의 문턱 전압이 낮아지는 현상(문턱 전압의 네거티브 쉬프트 현상)이 발생될 수 있다. 따라서, 스위칭 트랜지스터의 역할을 해야 하는 제2 트랜지스터(T2)의 스위칭 성능 및 신뢰성이 향상될 수 있다.
도 17을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB) 및 기판(SUB) 상의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다.
제1 트랜지스터(T1)는, 제1 액티브층(ACT1), 제1 액티브층(ACT1)의 일측과 연결된 제1 소스 전극(S1), 제1 액티브층(ACT1)의 타측과 연결된 제1 드레인 전극(D1), 및 제1 액티브층(ACT1)의 전체 또는 일부와 중첩되는 제1 게이트 전극(G1)을 포함할 수 있다.
제2 트랜지스터(T2)는, 제2 액티브층(ACT2), 제2 액티브층(ACT2)의 일측과 연결된 제2 소스 전극(S2), 제2 액티브층(ACT2)의 타측과 연결된 제2 드레인 전극(D2), 및 제2 액티브층(ACT2)의 일부와 중첩되는 제2 게이트 전극(G2)을 포함할 수 있다.
도 17을 참조하면, 제1 액티브층(ACT1)과 제1 게이트 전극(G1) 사이와 제2 액티브층(ACT2)과 제2 게이트 전극(G2) 사이에 배치되는 게이트 절연막(GI)을 더 포함할 수 있다.
제1 게이트 전극(G1)의 상부에서 발생된 수소나 빛은 제1 게이트 전극(G1)에 의해 차단되어 제1 게이트 전극(G1)의 아래로 유입되지 않는다.
하지만, 제2 게이트 전극(G2)의 상부에서 발생된 수소나 빛은 제2 게이트 전극(G2)에 의해 차단되지 못하고 제2 게이트 전극(G2)의 옆으로 유입되어 제2 게이트 전극(G2)의 아래에 위치하는 제2 액티브층(ACT2)에 유입될 수 있다.
이에 따라, 게이트 절연막(GI)에서, 제1 액티브층(ACT1)과 제1 게이트 전극(G1) 사이의 부분의 수소 농도 또는 광 노출량은 제2 액티브층(ACT2)과 제2 게이트 전극(G2) 사이의 부분의 수소 농도 또는 광 노출량보다 낮을 수 있다.
여기서, 수소 또는 광은 표시 패널(110)의 제조 과정에서 발생될 수도 있고 표시 패널(110)의 제조가 완료된 이후에도 패널 내부에서 발생될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 상부에 있는 다양한 층(특히, 다양한 종류의 절연층)에서 수소가 발생되어 제1 트랜지스터(T1)를 향할 수 있다. 제1 트랜지스터(T1)의 상부에 있는 발광 소자(ED)에서 방출된 빛이 제1 트랜지스터(T1)를 향할 수 있다. 또한, 제1 트랜지스터(T1)의 상부에서 외부 광이 유입되어 제1 트랜지스터(T1)를 향할 수도 있다.
도 13 내지 도 17을 참조하면, 제1 트랜지스터(T1)에서, 제1 게이트 전극(G1)이 제1 소스 전극(S1)과 중첩되고 제1 드레인 전극(D1)과 중첩되기 때문에, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이의 기생 캐패시터의 캐패시턴스와 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이의 기생 캐패시터의 캐패시턴스가 증가할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 소자 성능이 떨어질 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 단일층으로 구성된 제1 게이트 전극(G1)이 제1 소스 전극(S1)과 중첩되고 제1 드레인 전극(D1)과 중첩됨에도 불구하고, 기생 캐패시터에 의한 소자 성능 저하를 방지해줄 수 있는 소스-드레인 비대칭 구조를 가질 수 있다. 이하에서는, 본 개시의 실시 예들에 따른 표시 패널(110)의 소스-드레인 비대칭 구조를 도 18을 참조하여 설명한다.
도 18본 개시의 실시 예들에 따른 다른 표시 패널(110)의 기생 캐패시터 활용 구조를 나타낸다.
도 18을 참조하면, 제1 트랜지스터(T1)에서, 제1 게이트 전극(G1)은 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩되기 때문에, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 제1 기생 캐패시터(Cgs)가 형성되고, 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이에 제2 기생 캐패시터(Cgd)가 형성될 수 있다.
도 18을 참조하면, 스토리지 캐패시터(Cst)의 캐패시턴스는 커질수록 디스플레이 구동에 유리하다. 이러한 스토리지 캐패시터(Cst)는 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성될 수 있다.
도 18을 참조하면, 제1 기생 캐패시터(Cgs)와 스토리지 캐패시터(Cst)는 형성 위치가 동일하기 때문에, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 제1 기생 캐패시터(Cgs)의 캐패시턴스가 증가하는 것은 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시킬 수 있다.
따라서, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 제1 기생 캐패시터(Cgs)의 캐패시턴스가 증가하는 것은 디스플레이 구동 측면에서는 유리할 수 있다.
하지만, 제2 기생 캐패시터(Cgd)는 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이에 형성되기 때문에, 제2 기생 캐패시터(Cgd)의 캐패시턴스가 증가하는 것은 디스플레이 구동 측면에서는 불리할 수 있다.
도 18을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성되는 제1 기생 캐패시터(Cgs)는 추가 스토리지 캐패시터(AUX_Cst)일 수 있다. 즉, 제1 소스 전극(S1)과 제1 게이트 전극(G1)이 중첩됨에 따라 추가 스토리지 캐패시터(Cgs)가 구성될 수 있다.
도 18을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 제1 소스 전극(S1)의 면적이 제1 드레인 전극(D1)의 면적보다 큰 구조를 가질 수 있다. 이러한 구조를 소스-드레인 비 대칭 구조라고 한다.
다시 말해, 본 개시의 실시 예들에 따른 표시 패널(110)의 소스-드레인 비 대칭 구조에 따르면, 제1 소스 전극(S1)과 제1 게이트 전극(G1)이 중첩되는 면적은 제1 드레인 전극(D1)과 제1 게이트 전극(G1)이 중첩되는 면적보다는 클 수 있다.
도 18을 참조하면, 제1 소스 전극(S1)의 어느 한 방향의 길이(Ls1)은 제1 드레인 전극(D1)의 어느 한 방향의 길이(Ld1)보다 길 수 있다.
도 18을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)의 소스-드레인 비 대칭 구조에 따르면, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성되는 제1 기생 캐패시터(Cgs)의 캐패시턴스가 최대한 커지고, 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이에 형성되는 제2 기생 캐패시터(Cgd)의 캐패시턴스가 최대한 작아질 수 있다.
도 18을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)의 소스-드레인 비 대칭 구조에 따르면, 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성되는 제1 기생 캐패시터(Cgs)에 해당하는 추가 스토리지 캐패시터(AUX_Cst)에 의한 캐패시턴스 증가분이 제1 게이트 전극(G1)과 제1 드레인 전극(D1) 사이에 형성되는 제2 기생 캐패시터(Cgd)의 캐패시턴스보다 훨씬 클 수 있다.
따라서, 제1 게이트 전극(G1)이 확장되어 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩되더라도, 제1 트랜지스터(T1)는 소스-드레인 비 대칭 구조를 가지기 때문에, 기생 캐패시터(Cgd, Cgs)에 의한 소자 성능 저하가 방지될 수 있다.
제1 트랜지스터(T1)가 소스-드레인 비 대칭 구조를 가지기 때문에, 스토리지 캐패시터(Cst)에 추가 스토리지 캐패시터(AUX_Cst)가 더해져서, 디스플레이 구동에 유리해질 수 있다.
예를 들어, 제1 트랜지스터(T1)는 탑 게이트 트랜지스터 및/또는 산화물 반도체 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 게이트 절연막(GI)이 에칭 되지 않은 구조를 가질 수 있다.
예를 들어, 제2 트랜지스터(T2)는 탑 게이트 트랜지스터 및/또는 산화물 반도체 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 게이트 절연막(GI)이 에칭 되지 않은 구조를 가질 수 있다.
도 13 내지 도 18을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서는, 제1 및 제2 트랜지스터(T1, T2)의 소스 전극들(S1, S2) 및 드레인 전극들(D1, D2)을 형성할 때, 별도의 마스크를 사용하지 않고, 하프톤 마스크를 사용하여 액티브층들(ACT1, ACT2)을 형성할 때 함께 형성할 수 있다. 따라서, 본 개시의 실시 예들에 따른 표시 패널(110)은, 패널 제작 시 필요한 마스크 수를 저감해줄 수 있는 구조를 갖는다고 볼 수 있다.
도 19는 본 개시의 실시 예들에 따른 다른 표시 패널(110)의 다른 단면도이다.
도 19의 단면 구조(수직 구조)는, 도 13의 단면 구조(수직 구조)와 하부 쉴드(BS)의 연결 구조만 다를 뿐, 나머지는 모두 동일하다.
도 19를 참조하면, 하부 쉴드(BS)는 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결되지 않고, 게이트 절연막(GI) 및 버퍼층(BUF)의 홀(CNT_BS)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
이 경우, 제1 게이트 전극(G1)은 제1 트랜지스터(T1)의 탑 게이트 전극(top gate electrode)이고, 하부 쉴드(BS)는 제1 트랜지스터(T1)의 바텀 게이트 전극(bottom gate electrode)일 수 있다.
다시 말해, 하부 쉴드(BS)가 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결되는 경우, 제1 트랜지스터(T1)는 탑 게이트 전극과 바텀 게이트 전극을 모두 포함하는 더블 게이트 전극 구조를 가질 수 있다.
도 19를 참조하면, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 제1 캐패시터 전극(PLT1) 및 제3 캐패시터 전극(PLT3)과 전기적으로 연결되고, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 하부 쉴드(BS)와 전기적으로 연결될 수 있다.
이상에서 설명한 본 개시의 실시 예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들에 따른 표시 패널은 데이터 신호를 공급하기 위한 데이터 신호 라인, 스캔 신호를 공급하기 위한 스캔 신호 라인, 및 데이터 신호 라인 및 스캔 신호 라인과 연결되며, 제1 트랜지스터를 포함하는 서브 픽셀을 포함할 수 있다.
제1 트랜지스터는, 제1 액티브층, 제1 액티브층의 일측과 연결된 제1 소스 전극, 제1 액티브층의 타측과 연결된 제1 드레인 전극, 및 제1 액티브층과 중첩되고, 제1 소스 전극의 전체 또는 일부와 중첩되고, 제1 드레인 전극의 전체 또는 일부와 중첩되는 제1 게이트 전극을 포함할 수 있다.
서브 픽셀은 발광 소자, 제2 트랜지스터 및 스토리지 캐패시터를 더 포함할 수 있다.
발광 소자는 제1 전극, 발광층, 및 제2 전극을 포함할 수 있다.
제2 트랜지스터는, 제2 액티브층, 제2 액티브층의 일측과 연결된 제2 소스 전극, 제2 액티브층의 타측과 연결된 제2 드레인 전극, 및 제2 액티브층의 일부와 중첩되고, 제2 소스 전극 및 제2 드레인 전극과 중첩되지 않는 제1 게이트 전극을 포함할 수 있다.
제1 트랜지스터는 구동 트랜지스터이고, 제2 트랜지스터는 스위칭 트랜지스터의 일종인 스캔 트랜지스터일 수 있다.
제1 게이트 전극은 제2 소스 전극이거나 제2 소스 전극과 전기적으로 연결되고, 제1 소스 전극은 제1 전극이거나 제1 전극과 전기적으로 연결될 수 있다.
제2 게이트 전극은 스캔 신호 라인의 일부분이거나 스캔 신호 라인과 전기적으로 연결되고, 제2 드레인 전극은 데이터 신호 라인의 일부분이거나 데이터 신호 라인과 전기적으로 연결되고, 제2 소스 전극은 제1 게이트 전극이거나 제1 게이트 전극과 전기적으로 연결될 수 있다.
스토리지 캐패시터는 제1 캐패시터 전극 및 제2 캐패시터 전극을 포함할 수 있다. 제1 캐패시터 전극은 제1 소스 전극이거나 제1 소스 전극과 전기적으로 연결될 수 있다. 제2 캐패시터 전극은 제1 게이트 전극이거나 제1 게이트 전극과 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 스토리지 캐패시터와 제1 트랜지스터 사이에 배치되는 사이드 쉴드를 더 포함할 수 있다. 사이드 쉴드는 제2 캐패시터 전극과 제1 게이트 전극이 연결된 트렌치 형태의 컨택 홀 라인을 포함할 수 있다.
사이드 쉴드는 꺾어진 부분을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 기판, 기판 상의 버퍼층, 및 기판과 버퍼층 사이에 위치하고, 제1 액티브층과 중첩되는 하부 쉴드를 더 포함할 수 있다.
스토리지 캐패시터는 제1 소스 전극 및 제1 캐패시터 전극과 전기적으로 연결되는 제3 캐패시터 전극을 더 포함할 수 있다.
스토리지 캐패시터는, 제1 캐패시터 전극과 제2 캐패시터 전극 사이의 제1 스토리지 캐패시터, 및 제2 캐패시터 전극과 제3 캐패시터 전극 사이의 제2 스토리지 캐패시터를 포함할 수 있다. 제1 스토리지 캐패시터와 제2 스토리지 캐패시터는 전기적으로 병렬 연결될 수 있다.
하부 쉴드는 제1 소스 전극과 전기적으로 연결될 수 있다.
이와 다르게, 하부 쉴드는 제1 게이트 전극과 전기적으로 연결될 수 있다.
제1 게이트 전극은, 제1 하부 게이트 전극과 제1 상부 게이트 전극을 포함할 수 있다. 제1 하부 게이트 전극은 제2 캐패시터 전극과 컨택되고, 제1 캐패시터 전극과 동일한 물질을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 제1 캐패시터 전극, 제1 게이트 전극, 및 제2 게이트 전극 상에 배치되는 보호층, 및 보호층 상의 뱅크를 포함할 수 있다.
발광층은 뱅크 상에 배치되고, 제2 전극은 발광층 상에 배치될 수 있다.
제1 캐패시터 전극은 제1 전극일 수 있다.
발광층의 일 부분은, 뱅크 및 보호층의 홀을 통해, 제1 전극에 해당하는 제1 캐패시터 전극의 상면과 컨택될 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 서브 픽셀의 발광 영역은 스토리지 캐패시터 상부에 위치할 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 제1 게이트 전극은 단일층으로 구성되고, 제1 캐패시터 전극과 동일한 물질을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 제1 캐패시터 전극, 제1 게이트 전극, 및 제2 게이트 전극 상에 배치되는 보호층, 및 보호층 상에 배치되는 뱅크를 더 포함할 수 있다.
제1 전극은 보호층과 뱅크 사이에 배치되고, 제1 전극은 보호층의 홀을 통해 제1 캐패시터 전극과 연결될 수 있다.
발광층은 뱅크 상에 배치되되, 뱅크의 홀을 통해 제1 전극의 노출된 상면과 컨택될 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 서브 픽셀의 발광 영역은 제1 트랜지스터와 중첩되고 제1 트랜지스터의 상부에 위치할 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 제1 소스 전극과 제1 게이트 전극이 중첩되는 면적은 제1 드레인 전극과 제1 게이트 전극이 중첩되는 면적보다는 클 수 있다.
본 개시의 실시 예들에 따른 표시 패널에서, 제1 소스 전극과 제1 게이트 전극이 중첩됨에 따라 추가 스토리지 캐패시터가 구성될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 및 기판 상의 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다.
제1 트랜지스터는, 제1 액티브층, 제1 액티브층의 일측과 연결된 제1 소스 전극, 제1 액티브층의 타측과 연결된 제1 드레인 전극, 및 제1 액티브층의 전체 또는 일부와 중첩되는 제1 게이트 전극을 포함할 수 있다.
제2 트랜지스터는, 제2 액티브층, 제2 액티브층의 일측과 연결된 제2 소스 전극, 제2 액티브층의 타측과 연결된 제2 드레인 전극, 및 제2 액티브층의 일부와 중첩되는 제2 게이트 전극을 포함할 수 있다.
제1 트랜지스터의 제1 게이트 전극은 제1 액티브층 상에 위치하는 탑 게이트 전극이고, 제2 트랜지스터의 제2 게이트 전극은 제2 액티브층 상에 위치하는 탑 게이트 전극일 수 있다.
제1 액티브층과 제1 게이트 전극 사이와 제2 액티브층과 제2 게이트 전극 사이에 배치되는 게이트 절연막을 더 포함할 수 있다.
게이트 절연막에서, 제1 액티브층과 제1 게이트 전극 사이의 부분의 수소 농도 또는 광 노출 량은 제2 액티브층과 제2 게이트 전극 사이의 부분의 수소 농도 또는 광 노출 량보다 낮을 수 있다.
제1 액티브층의 수소 농도 또는 광 노출 량은 제2 액티브층의 수소 농도 또는 광 노출 량보다 낮을 수 있다.
제1 게이트 전극은 제1 소스 전극의 전체 또는 일부와 중첩되고, 제1 드레인 전극의 전체 또는 일부와 중첩될 수 있다. 이에 비해, 제2 게이트 전극은 제2 소스 전극 및 상기 제2 드레인 전극과 중첩되지 않는다.
표시 패널은 제1 캐패시터 전극과 제2 캐패시터 전극을 포함하는 스토리지 캐패시터를 포함할 수 있다.
제1 게이트 전극은 제1 캐패시터 전극에 포함된 물질을 포함할 수 있다. 제1 캐패시터 전극은 제1 소스 전극과 전기적으로 연결될 수 있고, 제2 캐패시터 전극은 제1 게이트 전극과 전기적으로 연결될 수 있다.
스토리지 캐패시터는 제3 캐패시터 전극을 더 포함할 수 있으며, 제3 캐패시터 전극은 제1 소스 전극과 전기적으로 연결될 수 있다.
제1 소스 전극과 제1 게이트 전극 사이의 스토리지 캐패시터를 구성하는 복수의 캐패시터 전극(제1 내지 제3 캐패시터 전극) 중 최상단 캐패시터 전극(제1 캐패시터 전극)에 포함되는 물질은 제1 게이트 전극에 포함될 수 있다.
이상에서 설명한 본 개시의 실시 예들에 의하면, 광이나 수소 등의 노출에 강인한 구조를 갖는 제1 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다. 여기서, 제1 트랜지스터는 구동 소자(구동 트랜지스터)일 수 있다.
본 개시의 실시 예들에 의하면, 제1 트랜지스터가 광이나 수소 등에 노출될 가능성이 높은 탑 게이트 구조를 갖더라도, 광이나 수소 등에 노출되지 않는 구조를 갖는 제1 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 광이나 수소 등에 노출될 가능성이 높은 상부 발광 구조를 갖는 표시 패널에서, 광이나 수소 등에 노출되지 않는 구조를 갖는 제1 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 광이나 수소 등의 노출에 따른 소자 특성 변화의 유불리에 따라 차별화된 구조를 갖는 다른 종류의 트랜지스터들을 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
여기서, 다른 종류의 트랜지스터들은 구동 트랜지스터(구동 소자)에 해당하는 제1 트랜지스터와 스위칭 트랜지스터(스위칭 소자, 예: 스캔 트랜지스터, 센싱 트랜지스터)에 해당하는 제2 트랜지스터를 포함할 수 있다.
구동 트랜지스터(구동 소자)는 광이나 수소 등에 노출되는 경우, 구동 성능이 저하될 수 있고, 스위칭 트랜지스터(스위칭 소자)는 광이나 수소 등에 노출되는 경우, 스위칭 성능이 향상될 수 있다.
따라서, 구동 트랜지스터인 제1 트랜지스터는 광이나 수소 등에 노출되는 것을 방지해줄 수 있는 게이트 전극 구조를 가질 수 있고, 스위칭 트랜지스터인 제2 트랜지스터는 광이나 수소 등에 노출될 수 있는 게이트 전극 구조를 가질 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (22)

  1. 데이터 신호를 공급하기 위한 데이터 신호 라인;
    스캔 신호를 공급하기 위한 스캔 신호 라인; 및
    상기 데이터 신호 라인 및 상기 스캔 신호 라인과 연결되며, 제1 트랜지스터를 포함하는 서브 픽셀을 포함하고,
    상기 제1 트랜지스터는,
    제1 액티브층,
    상기 제1 액티브층의 일측과 연결된 제1 소스 전극,
    상기 제1 액티브층의 타측과 연결된 제1 드레인 전극, 및
    상기 제1 액티브층과 중첩되고, 상기 제1 소스 전극의 전체 또는 일부와 중첩되고, 상기 제1 드레인 전극의 전체 또는 일부와 중첩되는 제1 게이트 전극을 포함하는 표시 패널.
  2. 제1항에 있어서,
    상기 서브 픽셀은 발광 소자, 제2 트랜지스터 및 스토리지 캐패시터를 더 포함하고,
    상기 발광 소자는 제1 전극, 발광층, 및 제2 전극을 포함하고,
    상기 제2 트랜지스터는,
    제2 액티브층,
    상기 제2 액티브층의 일측과 연결된 제2 소스 전극,
    상기 제2 액티브층의 타측과 연결된 제2 드레인 전극, 및
    상기 제2 액티브층의 일부와 중첩되고, 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩되지 않는 제2 게이트 전극을 포함하는 표시 패널.
  3. 제2항에 있어서,
    상기 제1 게이트 전극은 상기 제1 액티브층 상에 위치하는 탑 게이트 전극이고, 상기 제2 게이트 전극은 상기 제2 액티브층 상에 위치하는 탑 게이트 전극이고,
    상기 제1 게이트 전극은 상기 제2 소스 전극이거나 상기 제2 소스 전극과 전기적으로 연결되고, 상기 제1 소스 전극은 상기 제1 전극이거나 상기 제1 전극과 전기적으로 연결되고,
    상기 제2 게이트 전극은 상기 스캔 신호 라인의 일부분이거나 상기 스캔 신호 라인과 전기적으로 연결되고, 상기 제2 드레인 전극은 상기 데이터 신호 라인의 일부분이거나 상기 데이터 신호 라인과 전기적으로 연결되고, 상기 제2 소스 전극은 상기 제1 게이트 전극이거나 상기 제1 게이트 전극과 전기적으로 연결되는 표시 패널.
  4. 제2항에 있어서,
    상기 스토리지 캐패시터는 제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하고,
    상기 제1 캐패시터 전극은 상기 제1 소스 전극이거나 상기 제1 소스 전극과 전기적으로 연결되고, 상기 제2 캐패시터 전극은 상기 제1 게이트 전극이거나 상기 제1 게이트 전극과 전기적으로 연결되는 표시 패널.
  5. 제4항에 있어서,
    상기 스토리지 캐패시터와 상기 제1 트랜지스터 사이에 배치되는 사이드 쉴드를 더 포함하고, 상기 사이드 쉴드는 상기 제2 캐패시터 전극과 상기 제1 게이트 전극이 연결된 트렌치 형태의 컨택 홀 라인을 포함하는 표시 패널.
  6. 제5항에 있어서,
    상기 사이드 쉴드는 꺾어진 부분을 포함하는 표시 패널.
  7. 제4항에 있어서,
    기판;
    상기 기판 상의 버퍼층; 및
    상기 기판과 상기 버퍼층 사이에 위치하고, 상기 제1 액티브층과 중첩되는 하부 쉴드를 더 포함하는 표시 패널.
  8. 제7항에 있어서,
    상기 스토리지 캐패시터는 상기 제1 소스 전극 및 상기 제1 캐패시터 전극과 전기적으로 연결되는 제3 캐패시터 전극을 더 포함하고,
    상기 스토리지 캐패시터는, 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이의 제1 스토리지 캐패시터; 및 상기 제2 캐패시터 전극과 상기 제3 캐패시터 전극 사이의 제2 스토리지 캐패시터를 포함하고,
    상기 제1 스토리지 캐패시터와 상기 제2 스토리지 캐패시터는 전기적으로 병렬 연결되는 표시 패널.
  9. 제7항에 있어서,
    상기 하부 쉴드는 상기 제1 소스 전극과 전기적으로 연결되는 표시 패널.
  10. 제9항에 있어서,
    상기 하부 쉴드는 상기 스토리지 캐패시터에 포함된 하나의 캐패시터 전극과 일체로 구성되는 표시 패널.
  11. 제7항에 있어서,
    상기 하부 쉴드는 상기 제1 게이트 전극과 전기적으로 연결되는 표시 패널.
  12. 제4항에 있어서,
    상기 제1 게이트 전극은, 제1 하부 게이트 전극과 제1 상부 게이트 전극을 포함하고,
    상기 제1 하부 게이트 전극은 상기 제2 캐패시터 전극과 컨택되고, 상기 제1 캐패시터 전극과 동일한 물질을 포함하는 표시 패널.
  13. 제12항에 있어서,
    상기 제1 캐패시터 전극, 상기 제1 게이트 전극, 및 상기 제2 게이트 전극 상에 배치되는 보호층; 및
    상기 보호층 상의 뱅크를 포함하고,
    상기 발광층은 상기 뱅크 상에 배치되고, 상기 제2 전극은 상기 발광층 상에 배치되고,
    상기 제1 캐패시터 전극은 상기 제1 전극이고, 상기 발광층의 일 부분은, 상기 뱅크 및 상기 보호층의 홀을 통해, 상기 제1 전극에 해당하는 상기 제1 캐패시터 전극의 상면과 컨택되는 표시 패널.
  14. 제4항에 있어서,
    상기 서브 픽셀의 발광 영역은 상기 스토리지 캐패시터의 상부에 위치하는 표시 패널.
  15. 제4항에 있어서,
    상기 제1 게이트 전극은 단일층으로 구성되고, 상기 제1 캐패시터 전극과 동일한 물질을 포함하는 표시 패널.
  16. 제4항에 있어서,
    상기 제1 캐패시터 전극, 상기 제1 게이트 전극, 및 상기 제2 게이트 전극 상에 배치되는 보호층; 및
    상기 보호층 상에 배치되는 뱅크를 더 포함하고,
    상기 제1 전극은 상기 보호층과 상기 뱅크 사이에 배치되고, 상기 제1 전극은 상기 보호층의 홀을 통해 상기 제1 캐패시터 전극과 연결되고,
    상기 발광층은 상기 뱅크 상에 배치되되, 상기 뱅크의 홀을 통해 상기 제1 전극의 노출된 상면과 컨택되는 표시 패널.
  17. 제4항에 있어서,
    상기 서브 픽셀의 발광 영역은 상기 제1 트랜지스터의 상부에 위치하는 표시 패널.
  18. 제1항에 있어서,
    상기 제1 소스 전극과 상기 제1 게이트 전극이 중첩되는 면적은 상기 제1 드레인 전극과 상기 제1 게이트 전극이 중첩되는 면적보다는 큰 표시 패널.
  19. 제1항에 있어서,
    상기 제1 소스 전극과 상기 제1 게이트 전극이 중첩됨에 따라 추가 스토리지 캐패시터가 구성되는 표시 패널.
  20. 기판; 및
    상기 기판 상의 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는, 제1 액티브층, 상기 제1 액티브층의 일측과 연결된 제1 소스 전극, 상기 제1 액티브층의 타측과 연결된 제1 드레인 전극, 및 상기 제1 액티브층의 전체 또는 일부와 중첩되는 제1 게이트 전극을 포함하고,
    상기 제2 트랜지스터는, 제2 액티브층, 상기 제2 액티브층의 일측과 연결된 제2 소스 전극, 상기 제2 액티브층의 타측과 연결된 제2 드레인 전극, 및 상기 제2 액티브층의 일부와 중첩되는 제2 게이트 전극을 포함하고,
    상기 제1 액티브층과 상기 제1 게이트 전극 사이와 상기 제2 액티브층과 상기 제2 게이트 전극 사이에 배치되는 게이트 절연막을 더 포함하고,
    상기 게이트 절연막에서, 상기 제1 액티브층과 상기 제1 게이트 전극 사이의 부분의 수소 농도 또는 광 노출 량은 상기 제2 액티브층과 상기 제2 게이트 전극 사이의 부분의 수소 농도 또는 광 노출 량보다 낮은 표시 장치.
  21. 제20항에 있어서,
    상기 제1 게이트 전극은 상기 제1 소스 전극의 전체 또는 일부와 중첩되고, 상기 제1 드레인 전극의 전체 또는 일부와 중첩되고,
    상기 제2 게이트 전극은 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩되지 않는 표시 장치.
  22. 제20항에 있어서,
    상기 제1 소스 전극과 상기 제1 게이트 전극 사이의 스토리지 캐패시터를 포함하고, 상기 스토리지 캐패시터를 구성하는 복수의 캐패시터 전극 중 최상단 캐패시터 전극에 포함되는 물질은 상기 제1 게이트 전극에 포함되는 표시 장치.
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