KR20240070203A - 표시 패널 및 표시장치 - Google Patents

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KR20240070203A
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정찬용
백주혁
고영현
최홍락
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시 예들은, 표시 패널 및 표시 장치에 관한 것으로서, 더욱 상세하게는 제1 채널 영역을 포함하는 제1 액티브층, 제1 액티브층의 일부와 중첩되고 제2 채널 영역을 포함하며, 제1 액티브층의 제1 채널 영역과 미 중첩된 제2 액티브층, 제1 액티브층 및 제2 액티브층 각각의 일부 상에 배치되고 서로 이격된 제1 전극 및 제2 전극 및 제1 액티브층 및 제2 액티브층의 상면의 일부에 배치된 게이트 절연막, 게이트 절연막 상에 배치된 제3 전극을 포함함으로써, 높은 신뢰성 및 높은 전류량 특성을 동시에 갖는 박막 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.

Description

표시 패널 및 표시장치{DISPLAY PANEL AND DISPLAY DEVICE}
본 개시의 실시 예들은 표시 패널 및 표시장치에 관한 것이다.
박막 트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다.
특히, 박막 트랜지스터(Thin Film Transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정 표시 장치(Liquid Crystal Display Device) 또는 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치에서 구동 소자 또는 스위칭 소자로 널리 이용되고 있다. 이러한 박막 트랜지스터는 신뢰성이 저하되거나 전류량이 낮아서 표시 장치의 전기적 특성 역시 저하될 수 있다.
종래, 표시 장치에서는 액티브층의 특성으로 인해 신뢰성이 낮거나 전류량이 낮아서 표시 장치의 전기적 특성이 저하되는 문제를 가졌으나, 본 실시 예들을 통해 상기 문제를 해결할 수 있는 표시 패널 및 표시 장치를 발명하였다.
본 개시의 실시 예들은 전하 이동도가 높은 동시에 신뢰성이 향상된 박막 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 고 전류 특성을 구현함으로써, 비 표시영역에 배치되는 고 전류 고 신뢰성 박막 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 기판 상에 배치되고 제1 채널 영역을 포함하는 제1 액티브층, 제1 액티브층의 일부와 중첩되고 제2 채널 영역을 포함하며, 제1 액티브층의 제1 채널 영역과 미 중첩된 제2 액티브층, 제1 액티브층 및 제2 액티브층 각각의 일부 상에 배치되고 서로 이격된 제1 전극 및 제2 전극 및 제1 액티브층 및 제2 액티브층의 상면의 일부에 배치된 게이트 절연막, 게이트 절연막 상에 배치된 제3 전극을 포함하고, 제1 액티브층의 제1 채널 영역과 제2 액티브층의 제2 채널 영역은 병렬 연결된 표시 패널을 제공할 수 있다.
본 개시의 실시 예들은 기판 상에 배치되고 제1 채널 영역을 포함하는 제1 액티브층, 제1 액티브층의 일부와 중첩되고 제2 채널 영역을 포함하며, 제1 액티브층의 제1 채널 영역과 미 중첩된 제2 액티브층, 제1 액티브층 및 제2 액티브층 각각의 일부 상에 배치되고 서로 이격된 제1 전극 및 제2 전극 및 제1 액티브층 및 제2 액티브층의 상면의 일부에 배치된 게이트 절연막, 게이트 절연막 상에 배치된 제3 전극을 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 하나의 박막 트랜지스터가 서로 다른 물질을 포함하는 액티브층들을 포함하고, 각 액티브층들의 채널 영역이 병렬로 연결되는 구조를 가짐으로써, 높은 신뢰성 및 높은 전류량 특성을 동시에 갖는 박막 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 하나의 트랜지스터가 다수의 제1 채널 영역과 다수의 제2 채널 영역이 교번하여 배치되는 구조를 가짐으로써, 고 전류 및 고 신뢰성 특성이 요구되는 비 표시 영역의 박막 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀 내 라이트 쉴드(LS: Light Shield)를 나타낸 도면이다.
도 5는 본 개시의 실시 예들에 따른 박막 트랜지스터가 도시된 평면도이다.
도 6은 도 5의 A-B를 따라 절단한 단면도이다.
도 7 및 도 8은 도 5의 C-D를 다라 절단한 단면도이다.
도 9 및 도 10은 도 5의 E-F를 따라 절단한 단면도이다.
도 11은 도 5의 G-H를 따라 절단한 단면도이다.
도 12는 도 5의 I-J를 따라 절단한 단면도이다.
도 13 내지 도 17은 도 5 및 도 6에 도시된 박막 트랜지스터의 제조 공정을 도시한 도면이다.
도 18 및 도 19는 비교 예 1, 비교 예 2 및 실시 예 1에 따른 박막 트랜지스터의 전기적 특성을 도시한 도면이다.
도 20은 제1 액티브층의 제1 채널 영역의 면적과 제2 액티브층의 제2 채널 영역의 면적에 따른 박막 트랜지스터의 게이트 전압(gate voltage)-드레인 전류(drain current)에 대한 그래프(positive bias temperature stress 11시간 조건)를 도시한 도면이다.
도 21은 제1 액티브층의 제1 채널 영역의 면적과 제2 액티브층의 제2 채널 영역의 면적에 따른 박막 트랜지스터의 전류량을 나타낸 그래프이다.
도 22를 본 개시의 실시 예들에 따른 박막 트랜지스터가 유기발광소자(OLED)와 전기적으로 연결된 구조가 도시된 단면도이다.
도 23은 하나의 박막 트랜지스터가 다수의 제1 채널 영역 및 다수의 제2 채널 영역을 포함하는 구조를 도시한 도면이다.
도 24는 제2 액티브층의 제2 채널 영역을 제외한 제2 액티브층 전체와 제1 액티브층이 중첩되는 구조를 갖는 본 개시의 실시 예들에 따른 박막 트랜지스터의 구조를 도시한 도면이다.
도 25 내지 도 28은 도 24의 박막 트랜지스터를 형성하는 공정을 개략적으로 도시한 도면이다.
이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않으며 표시 영역(DA)의 외곽에 위치하는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캐닝 동작이 시작되도록 제어하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캐닝 타이밍에 맞춰 적당한 시간에 데이터 구동이 진행되도록 제어할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이고, 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 구동 박막 트랜지스터(DRT), 스캐닝 박막 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브 픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브 픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 박막 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 박막 트랜지스터로서, 제1 노드(N1), 제2 노드(N2), 및 제3 노드(N3) 등을 포함할 수 있다.
구동 박막 트랜지스터(DRT)의 제1 노드(N1)는 구동 박막 트랜지스터(DRT)의 소스 노드(소스 전극) 또는 드레인 노드(드레인 전극)일 수 있으며, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 박막 트랜지스터(DRT)의 제2 노드(N2)는 구동 박막 트랜지스터(DRT)의 드레인 노드(드레인 전극) 또는 소스 노드(소스 전극)일 수 있으며, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다. 구동 박막 트랜지스터(DRT)의 제3 노드(N3)는 구동 박막 트랜지스터(DRT)의 게이트 노드(게이트 전극)일 수 있으며, 스캐닝 박막 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
스캐닝 박막 트랜지스터(SCT)는 게이트 신호의 일종인 스캐닝 게이트 신호(SCAN)에 의해 제어되며 구동 박막 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캐닝 박막 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캐닝 게이트 라인(SCL)에서 공급되는 스캐닝 게이트 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 박막 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어할 수 있다.
스캐닝 박막 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캐닝 게이트 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 박막 트랜지스터(DRT)의 제3 노드(N3)에 전달해줄 수 있다.
여기서, 스캐닝 박막 트랜지스터(SCT)가 n 타입 박막 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캐닝 박막 트랜지스터(SCT)가 p 타입 박막 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(DRT)의 제3 노드(N3)와 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 센싱 박막 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 박막 트랜지스터(SENT)는 게이트 신호의 일종인 센싱 게이트 신호(SENSE)에 의해 제어되며 구동 박막 트랜지스터(DRT)의 제1 노드(N1)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 박막 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센싱 게이트 라인(SENL)에서 공급된 센싱 게이트 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 구동 박막 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
센싱 박막 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 구동 박막 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
또한, 센싱 박막 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 구동 박막 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 박막 트랜지스터(SENT)가 n 타입 박막 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 박막 트랜지스터(SENT)가 p 타입 박막 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 박막 트랜지스터(SENT)가 구동 박막 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
구동 박막 트랜지스터(DRT), 스캐닝 박막 트랜지스터(SCT) 및 센싱 박막 트랜지스터(SENT) 각각은 n 타입 박막 트랜지스터거나 p 타입 박막 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 박막 트랜지스터(DRT), 스캐닝 박막 트랜지스터(SCT) 및 센싱 박막 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 박막 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 박막 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 박막 트랜지스터(SCT)의 온-오프 타이밍과 센싱 박막 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 박막 트랜지스터(SCT)의 온-오프 타이밍과 센싱 박막 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 박막 트랜지스터(SCT)의 게이트 노드와 센싱 박막 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 박막 트랜지스터(SCT)의 온-오프 타이밍과 센싱 박막 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 박막 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 박막 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP) 내 라이트 쉴드(LS: Light Shield)를 나타낸 도면이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에서, 구동 박막 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유 특성치를 가질 수 있다. 구동 박막 트랜지스터(DRT)의 고유 특성치가 변화하게 되면, 구동 박막 트랜지스터(DRT)의 전류 구동 능력(전류 공급 성능)이 변화하게 되어, 해당 서브 픽셀(SP)의 발광 특성도 변화할 수 있다.
구동 박막 트랜지스터(DRT)의 구동 시간의 경과에 따라 구동 박막 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수 있다. 또한, 구동 박막 트랜지스터(DRT)에 빛이 조사되는 경우, 특히, 구동 박막 트랜지스터(DRT)의 채널 영역에 빛이 조사되는 경우, 구동 박막 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수도 있다.
따라서, 도 4에 도시된 바와 같이, 구동 박막 트랜지스터(DRT)의 소자 특성 변화(예: 문턱 전압 변화, 이동도 변화 등)를 줄여주기 위하여, 구동 박막 트랜지스터(DRT)의 근방에 라이트 쉴드(LS)가 형성되어 있을 수 있다. 예를 들어, 라이트 쉴드(LS)는 구동 박막 트랜지스터(DRT)의 채널 영역 아래에 형성될 수 있다.
한편, 라이트 쉴드(LS)는 광 차단 역할 이외에, 구동 박막 트랜지스터(DRT)의 채널 영역 하부에 형성되어 구동 박막 트랜지스터(DRT)의 바디(Body)의 역할을 할 수 있다.
구동 박막 트랜지스터(DRT)에서 바디 효과(Body effect)가 발생될 수 있는데, 이러한 바디 효과의 영향을 줄여주기 위하여, 구동 박막 트랜지스터(DRT)의 바디 역할을 하는 라이트 쉴드(LS)는 구동 박막 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다. 여기서, 구동 박막 트랜지스터(DRT)의 제1 노드(N1)는 구동 박막 트랜지스터(DRT)의 소스 노드일 수 있다.
한편, 라이트 쉴드(LS)는 구동 박막 트랜지스터(DRT)의 채널 영역 하부뿐만 아니라, 다른 박막 트랜지스터(예: SCT, SENT)의 채널 영역 하부에도 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)의 표시 영역(DA)에는, 각 서브 픽셀(SP)마다 박막 트랜지스터들(DRT, SCT, SENT)이 배치될 수 있다. 본 개시의 실시 예들에 따른 표시 패널(110)의 비-표시 영역(NDA)에 게이트 구동 회로(130)가 GIP (Gate In Panel) 타입으로 형성되는 경우, GIP 타입의 게이트 구동 회로(130)에 포함되는 다수의 박막 트랜지스터가 표시 패널(110)의 비-표시 영역(NDA)에 배치될 수 있다.
도 5는 본 개시의 실시 예들에 따른 박막 트랜지스터가 도시된 평면도이고, 도 6은 도 5의 A-B를 따라 절단한 단면도이며, 도 7 및 도 8은 도 5의 C-D를 다라 절단한 단면도이고, 도 9 및 도 10은 도 5의 E-F를 따라 절단한 단면도이다. 도 11은 도 5의 G-H를 따라 절단한 단면도이고, 도 12는 도 5의 I-J를 따라 절단한 단면도이다.
본 개시의 실시 예들에 따른 표시 패널(110)은 화상이 표시되는 표시 영역(DA) 및 표시 영역(DA)과 다른 비-표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA) 및/또는 비-표시 영역(NDA)에는 다수의 박막 트랜지스터가 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 박막 트랜지스터는, 표시 영역(DA) 내 각 서브 픽셀(SP)마다 배치되는 박막 트랜지스터(DRT, SCT, SENT)일 수 있다.
또한, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 박막 트랜지스터는, 비-표시 영역(NDA)에 형성된 GIP 타입의 게이트 구동 회로(130)에 포함되는 박막 트랜지스터일 수도 있다.
이하에서는, 본 개시의 실시 예들에 따른 박막 트랜지스터 구조를 설명하기 위한 박막 트랜지스터로서, 표시 영역(DA) 내 각 서브 픽셀(SP)에서의 구동 박막 트랜지스터(DRT)를 예로 든다.
도 5 및 도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)은 기판(600), 기판(600) 상의 버퍼층(601), 버퍼층(601) 상의 제1 액티브층(510), 제1 액티브층(510) 상에 배치된 제1 전극(530), 제2 전극(540) 및 제3 전극(550)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 적어도 하나의 박막 트랜지스터(Tr)를 포함하며, 박막 트랜지스터(Tr)는 제1 액티브층, 제2 액티브층(520), 제1 전극(530), 제2 전극(540) 및 제3 전극(550)을 포함할 수 있다.
여기서, 제1 전극(530)은 박막 트랜지스터(Tr)의 소스 전극이고, 제2 전극(540)은 박막 트랜지스터(Tr)의 드레인 전극일 수 있다. 또는 제1 전극(530)은 박막 트랜지스터(Tr)이 드레인 전극이고, 제2 전극(540)은 박막 트랜지스터(Tr)의 소스 전극일 수 있다. 제3 전극(550)은 박막 트랜지스터(Tr)의 게이트 전극일 수 있다.
도 6을 참조하면, 제1 액티브층(510) 하부에는 제2 액티브층(520)이 배치될 수 있으며, 예를 들면, 제2 액티브층(520)은 버퍼층(601)과 제2 액티브층(520) 사이에 배치될 수 있다.
제1 액티브층(510)은 제1 채널 영역(CH1)을 포함하고, 제2 액티브층(520)은 제2 채널 영역(CH2)을 포함할 수 있다.
제1 채널 영역(CH1)과 제2 채널 영역(CH2) 각각은 제3 전극(550)과 중첩되도록 배치될 수 있다. 제1 채널 영역(CH1)과 제2 채널 영역(CH2)은 미 중첩될 수 있다.
제1 액티브층(510)과 제2 액티브층(520)은 산화물 반도체 물질을 포함할 수 있다. 제1 액티브층(510)과 제2 액티브층(520)은 서로 다른 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다.
예를 들어, 제1 액티브층(510)과 제2 액티브층(520) 각각은 IZO(Indium Zinc Oxide), WIZO(ThinTransparentW-DopedIndium-ZincOxide), IGZO(Indium Gallium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IGTZO(Indium Gallium Tin Zinc Oxide), ZnON(Zinc Oxide Nitride), IGO(Indium Gallium Oxide) 중 적어도 어느 하나를 포함할 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 제1 액티브층(510) 및 제2 액티브층(520) 각각이 고 이동도의 특성을 갖는 산화물 반도체 물질을 포함하는 구성이면 충분하며, 여기서, 제1 액티브층(510)과 제2 액티브층(520)의 이동도는 서로 상이할 수 있다.
제1 액티브층(510)은 IZO(Indium Zinc Oxide)로 이루어지고, 제2 액티브층(520)은 IGZO (Indium gallium zinc oxide)로 이루어질 수 있으나, 이는 일 예일뿐, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
예를 들어, 제1 액티브층(510)과 제2 액티브층(520)이 IZO(Indium Zinc Oxide)과 IGZO (Indium gallium zinc oxide)를 포함하는 경우, IZO(Indium Zinc Oxide)는 인듐(Indium)의 비율이 50% 내지 70 %일 수 있으며, IGZO (Indium gallium zinc oxide)는 인듐(Indium)의 비율이 75% 이상 100% 미만일 수 있다. 이와 같이, 인듐(Indium)의 성분 비 조절을 통해 고 이동도를 갖는 산화물 반도체 물질을 구현할 수 있다.
이와 같이, 액티브층이 산화물 반도체 물질로 이루어지는 경우, 이러한 액티브층을 포함하는 박막 트랜지스터는 산화물 박막 트랜지스터(Oxide thin film transistor)라고 한다.
도 6을 참조하면, 제1 및 제2 액티브층(510, 520) 상에는 게이트 절연막(602)이 배치될 수 있다.
게이트 절연막(602)은 제1 액티브층(510)과 제2 액티브층(520)이 서로 중첩된 영역의 일부, 제2 액티브층(520) 상에 제1 액티브층(510)이 미 배치된 영역의 전체 및 제1 액티브층(510) 하부에 제1 액티브층(510)이 미 배치된 영역의 일부 상에 배치될 수 있다.
게이트 절연막(602)은 제1 액티브층(510)의 제1 채널 영역(CH1) 및 제2 액티브층(520)의 제2 채널 영역(CH2)과 중첩될 수 있다.
제1 및 제2 액티브층(510, 520) 상에는 제1 전극(530), 제2 전극(540) 및 제3 전극(550)이 배치될 수 있다.
제1 액티브층(510)의 제1 채널 영역(CH1)과 제2 액티브층(520)의 제2 채널 영역(CH2)은 게이트 전극과 중첩될 수 있다.
도 5 및 도 6에서는 게이트 전극 역할을 하는 제3 전극(550)이 제1 및 제2 액티브층(510, 520) 상에 배치되는 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 제3 전극(550)은 제1 및 제2 액티브층(510, 520)의 하부에 배치될 수도 있다.
또한, 도 5 및 도 6에서는 게이트 절연막(602)이 제3 전극(550) 하부에만 배치되는 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예를 들면, 게이트 절연막(602)은 제1 및 제2 전극(530, 540)이 제1 액티브층(510)과 컨택되는 영역을 제외한 나머지 영역에도 배치될 수 있다.
도 5 및 도 6을 참조하면, 제1 전극(530), 제2 전극(540) 및 제3 전극(550)은 서로 이격하여 배치될 수 있다.
또한, 도 6을 참조하면, 제1 전극(530)과 제2 전극(540)은 제1 액티브층(510)의 상면의 일부와 접촉하도록 배치될 수 있다.
제3 전극(550)은 게이트 절연막(602) 상에 배치될 수 있다.
제1 전극(551), 제2 전극(552) 및 제3 전극(553) 각각은 각각은 단일층(single layer) 또는 다중층(multilayer)일 수 있다. 예를 들어, 제1 전극(551), 제2 전극(552), 및 제3 전극(553) 각각이 단일층인 경우, 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
제1 전극(551), 제2 전극(552) 및 제3 전극(553)은 중 적어도 하나가 다중층인 경우, 제1 전극(551), 제2 전극(552) 및 제3 전극(553) 중 적어도 하나는 전기적으로 서로 연결되는 하부 전극과 상부 전극을 포함할 수 있다.
하부 전극은 제1 금속을 포함하고, 상부 전극은 제1 금속과 다른 제2 금속을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있고, 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
도 5 및 도 6에 도시된 바와 같이, 제1 전극(551)과 제2 전극(552) 각각은 제1 액티브층(510)의 상면에 배치되어 제1 액티브층(510)과 전기적으로 연결될 수 있다.
제1 및 제2 전극(551, 552) 각각은 일부 영역에서 제1 및 제2 액티브층(510, 520)과 중첩되고, 나머지 다른 일부 영역에서는 제1 액티브층(510)만 중첩될 수 있다.
예를 들면, 도 5에 도시된 바와 같이, 제1 액티브층(510) 아래에 배치된 제2 액티브층(520)은 제2 채널 영역(CH2)을 제외한 나머지 영역에서 제1 액티브층(510)과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시장치는 제1 액티브층(510), 제2 액티브층(520), 제1 전극(530), 하나의 제2 전극(540) 및 하나의 제3 전극(550)을 포함하는 적어도 하나의 박막 트랜지스터를 포함할 수 있다.
이러한 박막 트랜지스터는 서로 다른 영역에서 채널 영역을 구비하는 제1 액티브층(510)과 제2 액티브층(520)이 하나의 제1 전극(530), 하나의 제2 전극(540) 및 하나의 제3 전극(550)을 공유하는 구조를 가질 수 있다.
제1 액티브층(510)이 IZO(Indium Zinc Oxide)로 이루어지는 경우, 제1 액티브층(510)과 IZO(Indium Zinc Oxide)가 전기적으로 연결됨으로써, 박막 트랜지스터의 전하 이동도가 높아질 수 있다. 이에, 표시장치의 소비 전력을 낮출 수 있는 효과가 있다.
또한, 제2 액티브층(520)은 IGZO (Indium gallium zinc oxide)로 이루어지는 경우, 박막 트랜지스터의 on-current가 상향되고, 신뢰성이 향상될 수 있다.
다시 말해, 본 개시의 실시 예들에 따른 박막 트랜지스터는 전하 이동도가 높은 동시에 신뢰성이 향상되는 특성을 가질 수 있다.
도 7 및 도 8 참조하면, 제2 액티브층(520)은 제1 액티브층(510)과 미 중첩된 영역에서 제2 채널 영역(CH2)을 구비할 수 있다.
도 7 및 도 8을 참조하면, 제2 액티브층(520)의 제2 채널 영역(CH2)과 제1 액티브층(510)의 일부 상에는 게이트 절연막(602)이 배치될 수 있다. 게이트 절연막(602)과 중첩된 제1 액티브층(510)은 제2 채널 영역(CH2)을 둘러싸도록 배치될 수 있다.
제2 채널 영역(CH2)의 제1 폭(W1)은 게이트 절연막(602)의 제2 폭(W2)과 상이할 수 있다.
예를 들면, 도 7 및 도 8에 도시된 바와 같이, 제1 폭(W1)이 제2 폭(W2)보다 작을 수 있다.
제2 액티브층(520)의 제2 채널 영역(CH2)에 대한 제1 폭(W1)은 제1 액티브층(510)의 위치에 따라 결정될 수 있다.
구체적으로, 제2 액티브층(520) 상에 배치된 제1 액티브층(510)이 게이트 절연막(602)과 중첩되는 영역이 커질수록 제2 채널 영역(CH2)의 제1 폭(W1)은 줄어들 수 있다. 반대로, 제2 액티브층(520) 상에 배치된 제1 액티브층(510)이 게이트 절연막(602)과 중첩되는 영역이 작아질수록 제2 채널 영역(CH2)의 제1 폭(W1)은 커질 수 있다.
다시 말해, 제1 액티브층(510)과 게이트 절연막(602)이 중첩되는 영역을 조절함으로써, 제2 액티브층(520)의 채널 영역(CH2)의 제1 폭(W1)이 조절됨으로써, 별도의 공정 없이 용이하게 제2 액티브층(520)이 짧은 채널 영역을 갖도록 할 수 있다.
도 9 및 도 10을 참조하면, 제1 액티브층(510)의 제1 채널 영역(CH1) 상에는 게이트 절연막(602)이 배치될 수 있다.
제1 채널 영역(CH1)의 제3 폭(W3)은 게이트 절연막(602)의 제2 폭(W2)과 동일할 수 있다. 도 9 및 도 10에서는 제2 폭(W2)과 제3 폭(W3)이 동일한 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 제2 폭(W2)이 제3 폭(W3)보다 짧을 수도 있다.
제1 액티브층(510) 상에 배치되는 게이트 절연막(602)을 형성하기 위한 게이트 절연막(602) 물질의 드라이 에칭(dry etching) 공정에서 제1 액티브층(510)이 부분적으로 도체화될 수 있으며, 게이트 절연막(602)이 최종적으로 배치된 영역과 대응되는 영역의 제1 액티브층(510)에는 플라즈마의 영향이 미치지 못하기 때문에 도체화되지 못할 수 있다.
다만, 드라이 에칭 공정 조건에 따라 제1 액티브층(510)이 도체화되는 영역의 면적이 달라질 수 있다.
앞서 설명한, 제1 폭(W1), 제2 폭(W2) 및 제3 폭(W3)은 제1 액티브층(510) 상에 게이트 절연막(602)이 적층되는 방향과 수직한 방향을 기준으로 한 최소 길이를 의미한다.
한편, 도 7 및 도 9에서는 제1 액티브층(510) 또는 제2 액티브층(520) 하부에 버퍼층(601)과 기판(600)이 배치되는 구조를 도시하였으나, 본 개시의 실시 예들에 따른 구조가 이에 한정되는 것은 아니다.
예를 들면, 도 8 및 도 10에 도시된 바와 같이, 제1 및 제2 채널 영역(CH1, CH2)이 배치된 영역과 대응되도록 라이트 쉴드(860, LS: Light Shield)이 더 배치될 수 있다.
제1 및 제2 채널 영역(CH1, CH2) 전체는 라이트 쉴드(860)와 중첩될 수 있다. 이를 통해, 제1 및 제2 채널 영역(CH1, CH2)에 광이 조사되어 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
도 11을 참조하면, 제1 전극(530) 하부에는 제1 액티브층(510)이 배치될 수 있다.
제1 액티브층(510) 하부에는 제2 액티브층(520)이 배치될 수 있다. 제2 액티브층(520)의 일부는 제1 액티브층(510)의 일부와 중첩될 수 있다.
제1 액티브층(510) 하부에는 버퍼층(601) 및 기판(600)이 배치될 수 있다.
도 5 및 도 11을 참조하면, 제1 전극(530)은 제1 액티브층(510)과 제2 액티브층(520)이 중첩된 영역의 일부에 배치되면서 제1 액티브층(510)이 제2 액티브층(520)과 미 중첩된 영역의 일부에도 배치될 수 있다.
도 11에서는 제1 전극(530) 하부에 배치된 제1 액티브층(510) 및 제2 액티브층(520)의 구조를 도시하였으나, 제2 전극(540) 하부에도 제1 전극(530)과 동일한 구성들이 동일한 구조로 배치될 수 있다.
도 12를 참조하면, 제3 전극(550) 하부에는 게이트 절연막(602)이 배치될 수 있다. 게이트 절연막(602) 하부에는 제1 액티브층(510)과 제2 액티브층(520)이 서로 이격하여 배치될 수 있다.
도 12에 도시된 제1 액티브층(510)은 제1 액티브층(510) 중에서도 제1 채널 영역(CH1)에 해당하는 영역이고, 제2 액티브층(520)은 제2 액티브층(520) 중에서도 제2 채널 영역(CH2)에 해당하는 영역일 수 있다.
도 12를 참조하면, 제1 액티브층(510) 및 제2 액티브층(520) 하부에는 버퍼층(601) 및 기판(600)이 배치될 수 있다.
이어서, 도 5 및 도 6에 도시된 박막 트랜지스터의 제조 공정을 검토하면 다음과 같다.
도 13 내지 도 17은 도 5 및 도 6에 도시된 박막 트랜지스터의 제조 공정을 도시한 도면이다.
도 13을 참조하면, 기판(600) 상에 버퍼층(601)이 배치될 수 있다.
도 14를 참조하면, 버퍼층(601)의 상면의 일부에는 제2 액티브층 (520)이 배치될 수 있다.
버퍼층(601) 상에는 제2 액티브층의 물질이 형성될 수 있으며, 마스크를 이용한 패터닝 공정을 통해 버퍼층(601)의 상면의 일부를 노출하도록 배치된 제2 액티브층(520)이 형성될 수 있다.
도 15를 참조하면, 제2 액티브층(520)이 형성된 버퍼층(601) 상에는 제1 액티브층 패턴(1510)이 배치될 수 있다.
제1 액티브층 패턴(1510)은 제2 액티브층(520)의 상면의 일부를 노출하도록 배치될 수 있다.
다시 말해, 도 15에 도시된 바와 같이, 재1 액티브층 패턴(1510)의 일부는 제2 액티브층(520)의 일부 상에 배치되는 구조를 가질 수 있다.
예를 들면, 도 15에 도시된 바와 같이, 제1 액티브층 패턴(1510)은 'ㄷ' 자 형상으로 형성될 수 있으며, 제1 액티브층 패턴(1510)은 제2 액티브층(520)과 이격된 부분이 존재할 수 있다.
한편, 도 15에서 제2 액티브층(520)이 제1 액티브층 패턴(1510)과 미 중첩된 영역은 제2 액티브층(520)의 제2 채널 영역(CH2)이 되는 부분일 수 있다.
또한, 도 15를 참조하면, 제1 액티브층 패턴(1510)은 제1 방향으로 연장되고 일부가 제2 액티브층(520)과 중첩된 제1 부분(1511), 제1 방향으로 연장되고 일부가 제2 액티브층(520)과 중첩되되 제1 부분(1511)과 이격된 제2 부분(1512) 및 제1 방향과 교차하는 제2 방향으로 연장되고 제1 부분(1511)과 제2 부분(1512) 사이에 배치되며 제2 액티브층(520)과 미 중첩된 제3 부분(1513)을 포함할 수 있다.
여기서, 제3 부분(1513)은 추후 형성되는 제1 액티브층의 제1 채널 영역을 포함하는 부분일 수 있다.
도 15를 참조하면, 제2 액티브층(520)의 제2 채널 영역(CH2)이 되는 부분과 제1 액티브층(510)의 제1 채널 영역(CH1)이 되는 부분인 제3 부분(1513)이 서로 이격되어 있으나, 경우에 따라서는 각각의 측면이 서로 접하도록 배치될 수 있다.
예를 들면, 제3 부분(1513)이 제2 방향으로 길어지면서 제2 액티브층(520)의 제2 채널 영역(CH2)이 되는 부분과 접할 수 있으며, 이와 같이 박막 트랜지스터(TR)에 요구되는 특성에 따라서 제3 부분(1513)의 크기가 변경될 수 있다.
또는 제2 액티브층(520)이 제2 방향으로 길어지면서 제1 액티브층(510)의 제1 채널 영역(CH1)이 되는 부분과 접할 수 있다.
도 16을 참조하면, 제2 액티브층(520)과 제1 액티브층 패턴(1510)이 배치된 기판(600) 상에 게이트 절연막 물질(1602)이 배치될 수 있다.
이후, 게이트 절연막 물질(1602) 상에 전극 물질이 배치될 수 있다.
도 17에 도시된 바와 같이, 전극 물질을 마스크 공정을 통해 패터닝 하여 제1 전극(530), 제2 전극(540) 및 제3 전극(550)을 형성할 수 있다.
이후, 도 17에 도시된 바와 같이, 제1 내지 제3 전극(530, 540, 550)을 마스크로 하여 드라이 에칭(dry etching) 공정을 통해 게이트 절연막(602) 물질이 패터닝함으로써, 제1 액티브층 패턴의 상면의 일부를 노출하는 게이트 절연막(602)이 형성될 수 있다.
드라이 에칭 공정에서 제1 내지 제3 전극(530, 540, 550) 및 게이트 절연막(602)이 미 배치되는 영역에 위치한 제1 액티브층 패턴은 플라즈마에 의해 도체화됨으로써, 제1 액티브층(510)이 형성될 수 있다.
그리고, 제1 내지 제3 전극(530, 540, 550)과 게이트 절연막(602)이 남아 있는 영역에 배치된 제1 액티브층(510)은 도체화되지 않을 수 있다. 다시 말해, 제1 액티브층(510)의 영역 중 제1 내지 제3 전극(530, 540, 550) 및 게이트 절연막(602) 하부에 배치된 영역은 도체화되지 않을 수 있다.
제2 액티브층(520) 상에는 게이트 절연막(602) 또는 제1 액티브층(510)이 배치되므로, 제2 액티브층(520)은 게이트 절연막(602)을 형성하는 공정에서 도체화되지 않을 수 있다.
게이트 절연막(602)과 중첩된 제1 액티브층(510)의 영역은 제1 채널 영역(CH1)을 포함하고, 게이트 절연막(602)과 중첩된 제2 액티브층(520)의 영역은 제2 채널 영역(CH2)을 포함할 수 있다.
이와 같은 제조 공정을 통해 형성된 박막 트랜지스터는 박막 트랜지스터 1개 당 2개의 채널 영역을 포함하며, 2 개의 채널 영역은 병렬로 연결될 수 있다. 또한, 각각의 채널 영역(제1 및 제2 채널 영역)은 서로 다른 물질로 이루어질 수 있다.
이러한 구조를 통해 본 개시의 실시 예들에 따른 박막 트랜지스터는 전하의 이동도가 높은 특성을 갖는 동시에 신뢰성이 향상될 수 있는 특성을 가질 수 있다.
도 18 및 도 19는 비교예 1, 비교예 2 및 실시 예 1에 따른 박막 트랜지스터의 전기적 특성을 도시한 도면이다.
도 18 및 도 19의 비교예 1의 박막 트랜지스터는 IGZO (Indium gallium zinc oxide)로 이루어진 하나의 액티브층과 액티브층 상에 배치된 제1 내지 제3 전극을 포함하는 일반적인 박막 트랜지스터고, 비교예 2의 박막 트랜지스터는 IZO(Indium Zinc Oxide)로 이루어진 하나의 액티브층과 액티브층 상에 배치된 제1 내지 제3 전극을 포함하는 일반적인 박막 트랜지스터며, 실시 예 1의 박막 트랜지스터는 본 개시의 도 5에 도시된 박막 트랜지스터다.
도 18은 비교예 1, 비교예 2 및 실시 예 1에 따른 박막 트랜지스터의 게이트 전압(gate voltage)-드레인 전류(drain current)에 대한 그래프(positive bias temperature stress 11시간 조건)를 도시한 도면이고, 도 19는 제1 액티브층의 제1 채널 영역의 면적과 제2 액티브층의 제2 채널 영역의 면적에 따른 박막 트랜지스터의 전류량과 문턱 전압(Vth) 변화량(positive bias temperature stress 11시간 조건)을 나타낸 그래프이다.
비교예 1에 따른 박막 트랜지스터는 도 18 및 도 19에 도시된 바와 같이, 고 신뢰 특성을 갖지만, 온-커런트(on-current) 특성이 낮고 전류량이 낮기 때문에 저 소비전력 표시장치에 사용되기 어렵다.
비교예 2에 따른 박막 트랜지스터는 도 18 및 도 19에 도시된 바와 같이, 전류량이 높지만 신뢰성이 낮기 때문에 표시장치에 적용되기 어렵다.
반면에, 실시 예 1에 따른 박막 트랜지스터는 높은 온-커런트(on-current) 특성, 높은 신뢰성 및 높은 전류량 특징을 갖기 때문에 표시장치에 용이하게 적용될 수 있으며, 특히 높은 신뢰성과 고 이동도 특성(높은 전류량)이 필요한 저 소비전력 패널에도 적용될 수 있다.
한편, 도 15에서는 제1 액티브층(510) 또는 제2 액티브층(520)의 크기가 변경될 수 있음을 설명하였으며, 후술하는 도 20 및 도 21에서는 제1 액티브층(510) 및 제2 액티브층(520) 각각의 채널 영역 면적에 따른 박막 트랜지스터의 특성을 검토한다.
도 20은 제1 액티브층의 제1 채널 영역의 면적과 제2 액티브층의 제2 채널 영역의 면적에 따른 박막 트랜지스터의 게이트 전압(gate voltage)-드레인 전류(drain current)에 대한 그래프(positive bias temperature stress 11시간 조건)를 도시한 도면이고, 도 21은 제1 액티브층의 제1 채널 영역의 면적과 제2 액티브층의 제2 채널 영역의 면적에 따른 박막 트랜지스터의 전류량을 나타낸 그래프이다.
도 20 및 도 21에서 실시 예 2에 따른 박막 트랜지스터는 제1 액티브층(510)의 제1 채널 영역(CH1)의 면적이 제2 액티브층(520)의 제2 채널 영역(CH2)의 면적의 1/3(즉, 제1 채널 영역의 면적 : 제2 채널 영역의 면=1:3)인 실시 예다. 실시 예 3에 따른 박막 트랜지스터는 제1 액티브층(510)의 제1 채널 영역(CH1)의 면적과 제2 액티브층(520)의 제2 채널 영역(CH2)의 면적이 동일한(즉, 제1 채널 영역의 면적 : 제2 채널 영역의 면적= 1:1) 실시 예다. 제4 실시 예에 따른 박막 트랜지스터는 제1 액티브층(510)의 제1 채널 영역(CH1)의 면적이 제2 액티브층(520)의 제2 채널 영역(CH2)의 면적의 3배(즉, 제1 채널 영역의 면적 : 제2 채널 영역의 면적 = 3:1)인 실시 예다.
도 21을 참조하면, 제1 채널 영역(CH1)의 면적이 증가할수록 전류량은 늘어나지만, 도 20에 도시된 바와 같이, 바이어스 스트레스(bias stress)에 의한 열화가 발생할 가능성이 커지는 것을 알 수 있다.
예를 들어, 게이트 전압(gate voltage)-드레인 전류(drain current)에 대한 그래프에서 하나의 트래지스터가 2개의 문턱 전압을 갖는 것처럼 보이는 험프(hump) 현상이 유발되면 박막 트랜지스터의 안정성이 저하될 수 있다.
도 20 및 도 21에 도시된 실시 예 3의 박막 트랜지스터의 구조는 도 18 및 도 19에 도시된 실시 예 1의 박막 트랜지스터의 구조와 동일할 수 있다.
도 20에 도시된 실시 예 2 내지 실시 예 4에 따른 박막 트랜지스터의 게이트 전압(gate voltage)-드레인 전류(drain current)에 대한 그래프와 도 18에 도시된 비교예 2의 게이트 전압(gate voltage)-드레인 전류(drain current)에 대한 그래프를 비교하면, 본원발명의 실시 예 2 내지 실시 예 4의 박막 트랜지스터는 험프 현상이 발생하지 않으나, 비교예 2의 박막 트랜지스터는 험프 현상이 발생되어 박막 트랜지스터의 신뢰성이 저하되는 것을 알 수 있다.
또한, 도 21에 도시된 실시 예 2 내지 실시 예 4에 따른 박막 트랜지스터의 전류량과 도 19에 도시된 실시 예 1에 따른 박막 트랜지스터의 전류량을 비교하면, 실시 예 2 내지 실시 예 4에 따른 박막 트랜지스터의 전류량이 도 19에 도시된 실시 예 1에 따른 박막 트랜지스터의 전류량보다 높은 것을 알 수 있다.
이와 같이, 한 종류의 산화물 반도체 물질로 이루어진 하나의 액티브층을 포함하는 박막 트랜지스터의 경우(예: 비교예 1 및 비교예 2의 박막 트랜지스터), 박막 트랜지스터의 신뢰성이 높되 전류량이 낮거나, 신뢰성이 낮되 전류량이 높은 특성을 갖는다.
다시 말해, 비교예 1 및 비교예 2와 같은 일반적인 박막 트랜지스터는 높은 신뢰성과 높은 전류량 특성을 갖기 어렵다.
반면에, 본 개시의 실시 예들에 따른 박막 트랜지스터는 서로 다른 산화물 반도체 물질을 포함하는 제1 액티브층(510)과 제2 액티브층(520)을 포함함으로써, 높은 신뢰성 특성과 높은 전류량 특성을 동시에 가질 수 있다.
특히, 도 20 및 도 21을 참조하면, 제2 액티브층(520)의 제2 채널 영역(CH2)의 면적에 대한 제1 액티브층(510)의 제1 채널 영역(CH1)의 면적의 비율은 1:3 내지 3:1로 이루어질 수 있다.
여기서, 제2 채널 영역(CH2)의 면적이 제1 채널 영역(CH1)의 면적보다 3배를 초과하도록 커지는 경우, 박막 트랜지스터의 전류량 특성이 저하되고 이로 인해 해당 박막 트랜지스터를 표시장치에 적용하는 경우 소비전력이 커질 수 있다.
또한, 제2 채널 영역(CH2)의 면적이 제1 채널 영역(CH1)의 1/3보다 작아지는 경우, 험프 현상이 발생하여 박막 트랜지스터의 신뢰성이 저하될 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터는 표시장치에 적용되는 다양한 박막 트랜지스터로 활용될 수 있다.
일 예로, 실시 예들에 따른 박막 트랜지스터는 구동 박막 트랜지스터로 사용될 수 있으며, 이를 도 22를 참조하여 검토하면 다음과 같다.
도 22를 본 개시의 실시 예들에 따른 박막 트랜지스터가 유기발광소자(OLED)와 전기적으로 연결된 구조가 도시된 단면도이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 21을 참조하면, 기판(600) 상에는 박막 트랜지스터(TR), 스토리지 캐패시터(Cst) 및 유기발광소자(OLED)가 배치될 수 있다.
구체적으로, 기판(600) 상에 라이트 쉴드(860)가 배치될 수 있다.
라이트 쉴드(860) 상에는 버퍼층(601)이 배치될 수 있다.
버퍼층(601) 상에는 제1 액티브층(510), 제2 액티브층(520) 및 제1 스토리지 캐패시터 전극(2210)이 배치될 수 있다.
도 21을 참조하면, 제1 액티브층(510)의 일부는 버퍼층(601)의 상면의 일부에 배치되고, 제1 액티브층(510)의 다른 일부는 제2 액티브층(520) 상에 배치될 수 있다.
도 21을 참조하면, 제1 스토리지 캐패시터 전극(2210)은 버퍼층(601)의 상면의 일부에 배치되며, 제1 액티브층(510)의 물질과 동일할 물질로 이루어질 수 있다.
제1 액티브층(510)의 상면의 일부, 제2 액티브층(520)의 상면의 일부 및 제1 스토리지 캐패시터 전극(2210) 상에는 게이트 절연막(602)이 배치될 수 있다.
게이트 절연막(602)이 배치된 기판(600) 상에는 제1 전극(530), 제2 전극(540), 제3 전극(550) 및 제2 스토리지 캐패시터 전극(2250)이 배치될 수 있다.
도 21을 참조하면, 제1 전극(530)은 제2 액티브층(520) 상에 배치된 제1 액티브층(510)의 상면의 일부와 접하도록 배치될 수 있다. 또한, 제1 전극(530)은 버퍼층(601)에 형성된 컨택홀을 통해 라이트 쉴드(860)와 전기적으로 연결될 수 있다.
도 21을 참조하면, 제1 스토리지 캐패시터 전극(2210)과 제2 스토리지 캐패시터 전극(2250)뿐만 아니라, 라이트 쉴드(860) 역시 스토리지 캐패시터 전극 역할을 함으로써, 이중 스토리지 캐패시터(Cst)가 형성될 수 있다.
제1 전극(530), 제2 전극(540), 제3 전극(550) 및 제2 스토리지 캐패시터 전극(2250)이 배치된 기판(600) 상에는 패시베이션층(2203)이 배치될 수 있다.
패시베이션층(2203) 상에는 오버코트층(2204)이 배치될 수 있다.
도 21에 도시된 바와 같이, 오버코트층(2204)은 비 발광 영역(NEA)의 일부에 배치되고, 발광 영역(EA)에는 미 배치될 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예를 들면, 오버코트층(2204)은 발광 영역(EA)에도 배치될 수 있다.
오버코트층(2204) 및 패시베이션층(2203) 상에는 유기발광소자(OLED)의 애노드 전극(2260)이 배치될 수 있다.
애노드 전극(2260)의 상면의 일부 및 오버코트층(2204) 상에는 발광 영역(EA)과 비 발광 영역(NEA)을 정의하는 뱅크(2205)가 배치될 수 있다. 뱅크(2205)가 배치된 영역은 비 발광 영역(NEA)이고, 뱅크(2205)가 미 배치된 영역은 발광 영역(EA)일 수 있다.
도 22에 도시된 바와 같이, 애노드 전극(2260)은 오버코트층(2204) 및 패시베이션층(2203)에 구비된 컨택홀을 통해 비 발광 영역(NEA)에 배치된 박막 트랜지스터의 제2 전극(540)과 전기적으로 연결될 수 있다.
뱅크(2205)와 애노드 전극(2260) 상에는 유기발광소자(OLED)의 발광층(2270)이 배치되고, 발광층(2270) 상에는 유기발광소자(OLED)의 캐소드 전극(2280)이 배치될 수 있다.
여기서, 애노드 전극(2260)과 캐소드 전극(2280) 중 하나는 반사 전극을 포함할 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 두 전극 모두 반사 전극을 포함하지 않을 수 있다.
또한, 애노드 전극(2260)과 캐소드 전극(2280) 중 적어도 하나는 다중층으로 이루어질 수도 있으나, 이에 한정되는 것은 아니다.
본 개시의 실시 예들에 따른 박막 트랜지스터는 제1 액티브층(510)의 다수의 제1 채널 영역(CH1)과 제2 액티브층(520)의 다수의 제2 채널 영역(CH2)이 서로 교번하여 배치되는 구조를 가질 수 있다.
이를 도 23을 참조하여 검토하면 다음과 같다.
도 23은 하나의 박막 트랜지스터가 다수의 제1 채널 영역 및 다수의 제2 채널 영역을 포함하는 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 23을 참조하면, 본 개시의 실시 예들에 따른 박막 트랜지스터(TR)는 하나의 제1 액티브층(510), 다수의 제2 액티브층(520), 하나의 제1 전극(530), 하나의 제2 전극(540) 및 하나의 제3 전극(550)을 포함할 수 있다.
구체적으로, 도 23을 참조하면, 다수의 제2 액티브층(520)은 하나의 제1 액티브층(510) 하부에서 서로 이격하여 배치될 수 있다.
하나의 박막 트랜지스터(TR)에 포함된 하나의 제1 액티브층(510)과 다수의 제2 액티브층(520)은 하나의 제1 전극(530), 하나의 제2 전극(540) 및 하나의 제3 전극(550)을 공유할 수 있다.
도 23을 참조하면, 다수의 제2 액티브층(520) 각각은 제2 채널 영역(CH2)을 포함할 수 있다. 다수의 제2 채널 영역(CH2)들 사이에는 제1 액티브층(510)의 제1 채널 영역(CH1)이 배치될 수 있다.
다시 말해, 다수의 제1 채널 영역(CH1)과 다수의 제2 채널 영역(CH2)은 서로 교번하여 배치될 수 있다.
다수의 제1 채널 영역(CH1)과 다수의 제2 채널 영역(CH2)은 병렬 연결된 구조일 수 있으며, 이에 따라, 넓은 폭의 채널 영역을 갖는 박막 트랜지스터(TR)를 구현함으로써, 전류량이 커지게 할 수 있다.
또한, 앞서 언급한 바와 같이 하나의 박막 트랜지스터(TR)가 제1 및 제2 액티브층(510, 520)을 구비함으로써, 박막 트랜지스터의 신뢰성 역시 확보할 수 있다(도 20 및 도 21참조).
따라서, 도 23에 도시된 박막 트랜지스터(TR)는 고 전류 및 고 신뢰성 특성이 요구되는 대형 트랜지스터로 적용될 수 있다. 이러한 트랜지스터는 게이트 구동 회로에 적용될 수 있다.
또한, 본 개시의 실시 예들에 따른 박막 트랜지스터는 제2 액티브층(520)의 제2 채널 영역(CH2)을 제외한 제2 액티브층(520) 전체와 제1 액티브층(510)이 중첩되는 구조를 가질 수도 있다.
이를 도 24 내지 도 28을 참조하여 검토하면 다음과 같다.
도 24는 제2 액티브층의 제2 채널 영역을 제외한 제2 액티브층 전체와 제1 액티브층이 중첩되는 구조를 갖는 본 개시의 실시 예들에 따른 박막 트랜지스터의 구조를 도시한 도면이다. 도 25 내지 도 28은 도 24의 박막 트랜지스터를 형성하는 공정을 개략적으로 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 24 및 도 25를 참조하면, 기판(600) 상에 배치된 버퍼층(601)이 배치될 수 있다. 버퍼층(601) 상에는 제2 액티브층(520)이 배치될 수 있다.
도 24 및 도 26을 참조하면, 제2 액티브층(520)이 배치된 기판(600) 상에 제1 액티브층 물질(2610)이 배치될 수 있다. 도 26을 참조하면, 제1 액티브층 패턴(2610)은 제2 액티브층(520)의 상면의 일부를 노출하도록 배치될 수 있다.
이후, 도 27을 참조하면, 제1 액티브층 패턴(2610)이 배치된 기판(600) 상에 게이트 절연막 물질(2602)이 배치될 수 있다.
게이트 절연막 물질(2602) 상에는 전극 물질이 배치될 수 있다.
전극 물질은 마스크 공정을 통해 패터닝될 수 있으며, 이를 통해, 서로 이격된 제1 내지 제3 전극(530, 540, 550)이 형성될 수 있다.
도 28을 참조하면, 드라이 에칭(dry etching) 공정을 통해 게이트 절연막(602) 물질이 패터닝 되어 제1 액티브층(510)의 상면의 일부를 노출하는 게이트 절연막(602)이 형성될 수 있다.
드라이 에칭 공정에서 제1 내지 제3 전극(530, 540, 550) 및 게이트 절연막(602)이 미 배치되는 영역에 위치한 제1 액티브층 패턴은 플라즈마에 의해 도체화됨으로써, 제1 액티브층(510)이 형성될 수 있다.
게이트 절연막(602)과 중첩된 제1 및 제2 액티브층(510, 520)은 도체화되지 않은 영역일 수 있다.
이러한 제1 액티브층(510)은 제1 채널 영역(CH1)을 구비하고, 제2 액티브층(520)은 제2 채널 영역(CH2)을 구비할 수 있다.
제1 액티브층(510)의 제1 채널 영역(CH1)은 게이트 절연막(602) 및 제3 전극(550)과 중첩되되 제2 액티브층(520)과 미 중첩된 영역일 수 있다.
제2 액티브층(520)의 제2 채널 영역(CH2)은 게이트 절연막(602) 및 제3 전극(550)과 중첩되는 영역일 수 있다.
이상에서 설명한 본 개시의 실시 예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들에 따른 박막 트랜지스터(TR)는 기판(600) 상에 배치되고 제1 채널 영역(CH1)을 포함하는 제1 액티브층(510), 제1 액티브층(510)의 일부와 중첩되고 제2 채널 영역(CH2)을 포함하며, 제1 액티브층(510)의 제1 채널 영역(CH1)과 미 중첩된 제2 액티브층(520), 제1 액티브층(510) 및 제2 액티브층(520) 각각의 일부 상에 배치되고 서로 이격된 제1 전극(530) 및 제2 전극(540) 및 제1 액티브층(510) 및 제2 액티브층(520)의 상면의 일부에 배치된 게이트 절연막(602), 게이트 절연막(602) 상에 배치된 제3 전극(550)을 포함하고, 제1 액티브층(510)의 제1 채널 영역(CH1)과 제2 액티브층(520)의 제2 채널 영역(CH2)은 병렬 연결될 수 있다.
또한, 본 개시의 실시 예들에 따른 박막 트랜지스터(TR)는 기판(600) 상에 배치되고 제1 채널 영역(CH1)을 포함하는 제1 액티브층(510), 제1 액티브층(510)의 일부와 중첩되고 제2 채널 영역(CH2)을 포함하며, 제1 액티브층(510)의 제1 채널 영역(CH1)과 미 중첩된 제2 액티브층(520), 제1 액티브층(510) 및 제2 액티브층(20) 각각의 일부 상에 배치되고 서로 이격된 제1 전극(530) 및 제2 전극(540) 및 제1 액티브층(510) 및 제2 액티브층(520)의 상면의 일부에 배치된 게이트 절연막(602), 게이트 절연막(602) 상에 배치된 제3 전극(550)을 포함할 수 있다.
본 개시의 실시 예들에 의하면, 하나의 박막 트랜지스터가 서로 다른 물질을 포함하는 액티브층들을 포함하고, 각 액티브층들의 채널 영역이 병렬로 연결되는 구조를 가짐으로써, 높은 신뢰성 및 높은 전류량 특성을 동시에 갖는 박막 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 하나의 트랜지스터가 다수의 제1 채널 영역과 다수의 제2 채널 영역이 교번하여 배치되는 구조를 가짐으로써, 고 전류 및 고 신뢰성 특성이 요구되는 비 표시 영역의 박막 트랜지스터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (22)

  1. 기판;
    상기 기판 상에 배치되고 제1 채널 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층의 일부와 중첩되고, 상기 제1 액티브층의 상기 제1 채널 영역과 미 중첩된 제2 채널 영역을 포함하는 제2 액티브층;
    상기 제1 액티브층 및 상기 제2 액티브층 각각의 일부 상에 배치되고 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 액티브층 및 상기 제2 액티브층의 상면의 일부에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 제3 전극을 포함하고,
    상기 제1 액티브층의 상기 제1 채널 영역과 상기 제2 액티브층의 상기 제2 채널 영역은 병렬 연결된 표시 패널.
  2. 제1 항에 있어서,
    상기 제1 액티브층의 물질과 상기 제2 액티브층의 물질은 서로 상이하고,
    상기 제1 액티브층의 이동도와 상기 제2 액티브층의 이동도는 서로 상이한 표시 패널.
  3. 제2 항에 있어서,
    상기 제1 액티브층과 제2 액티브층 각각은 IZO(Indium Zinc Oxide), WIZO(ThinTransparentW-DopedIndium-ZincOxide), IGZO(Indium Gallium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IGTZO(Indium Gallium Tin Zinc Oxide), ZnON(Zinc Oxide Nitride), IGO(Indium Gallium Oxide) 중 적어도 하나를 포함하는 표시 패널.
  4. 제1 항에 있어서,
    상기 제2 액티브층은 상기 제1 액티브층 하부에 배치되고,
    상기 제2 액티브층은 상기 제2 채널 영역을 제외한 나머지 영역에서 상기 제1 액티브층과 중첩된 표시 패널.
  5. 제1 항에 있어서,
    상기 제1 채널 영역의 폭은 상기 게이트 절연막의 폭 보다 작고,
    상기 제2 채널 영역의 폭은 상기 게이트 절연막의 폭과 동일하거나 작은 표시 패널.
  6. 제1 항에 있어서,
    상기 제1 액티브층은 상기 제1 전극, 제2 전극 및 게이트 전극과 중첩된 영역을 제외한 나머지 영역이 도체화된 영역인 표시 패널.
  7. 제1 항에 있어서,
    상기 기판 상에는 서로 이격된 상기 제1 전극, 상기 게이트 전극 및 상기 제2 전극이 배치되고,
    상기 제1 전극 하부에는 상기 제1 액티브층 및 상기 제1 액티브층 하부에 배치된 제2 액티브층이 배치되고,
    상기 제1 전극과 상기 게이트 전극 사이 영역의 일부에는 상기 제1 액티브층 및 상기 제1 액티브층 하부에 배치된 제2 액티브층이 배치되며,
    상기 게이트 전극과 상기 제2 전극 사이 영역의 일부에는 상기 제1 액티브층 및 상기 제1 액티브층 하부에 배치된 제2 액티브층이 배치되고,
    상기 제2 전극 하부에는 상기 제1 액티브층 및 상기 제1 액티브층 하부에 배치된 제2 액티브층이 배치되며,
    상기 제2 액티브층의 상기 제2 채널 영역 전체는 상기 게이트 전극의 일부와 중첩되고,
    상기 제2 액티브층 상에서 제2 채널 영역의 주변에 배치되고 상기 게이트 전극과 중첩된 제1 액티브층의 영역은 제1 채널 영역을 제외한 나머지 영역인 표시패널.
  8. 제1 항에 있어서,
    상기 제1 액티브층은,
    제1 방향으로 연장되고 일부가 상기 제2 액티브층과 중첩된 제1 부분,
    상기 제1 부분과 이격되고 상기 제1 방향으로 연장되며 일부가 상기 제2 액티브층과 중첩된 제2 부분 및,
    상기 제1 부분과 상기 제2 부분 사이에 배치되고 상기 제2 액티브층과 미 중첩되며 제1 채널 영역을 포함하는 제3 부분을 포함하는 표시 패널.
  9. 제8 항에 있어서,
    상기 제1 전극은 상기 제1 부분의 일부 상에 배치되고,
    상기 제2 전극은 상기 제2 부분의 일부 상에 배치되며,
    상기 제1 전극 및 상기 제2 전극 각각은,
    상기 제2 액티브층 상에 배치된 상기 제1 액티브층의 영역 및 상기 제2 액티브층과 미 중첩된 상기 제1 액티브층의 영역의 일부와 중첩되고,
    상기 게이트 전극은 상기 제1 액티브층의 상기 제3 부분과 중첩된 표시 패널.
  10. 제1 항에 있어서,
    상기 제1 액티브층은,
    제1 방향으로 연장되고 상기 제2 액티브층과 중첩된 제1 부분,
    상기 제1 부분과 이격되고 상기 제1 방향으로 연장되며 상기 제2 액티브층과 중첩된 제2 부분 및,
    상기 제1 부분과 상기 제2 부분 사이에 배치되고 상기 제2 액티브층과 중첩되며 제1 채널 영역을 포함하는 제3 부분을 포함하는 표시 패널.
  11. 제10 항에 있어서,
    상기 제1 전극은 상기 제1 부분의 일부 상에 배치되고,
    상기 제2 전극은 상기 제2 부분의 일부 상에 배치되며,
    상기 제1 전극 및 상기 제2 전극 각각의 전체는 상기 제1 액티브층 및 상기 제2 액티브층과 중첩된 표시 패널.
  12. 제10 항에 있어서,
    상기 제1 액티브층의 상기 제1 채널 영역은 상기 제2 액티브층과 중첩되고, 상기 제2 액티브층의 상기 제2 채널 영역은 상기 제1 액티브층과 미 중첩된 표시 패널.
  13. 제1 항에 있어서,
    상기 제1 채널 영역과 상기 제2 채널 영역은 서로 이격된 표시 패널.
  14. 제1 항에 있어서,
    상기 제1 채널 영역의 면적은 상기 제2 채널 영역의 면적은 1/3배 내지 3배인 표시 패널.
  15. 제1 항에 있어서,
    하나의 상기 제1 액티브층은 다수의 제2 액티브층과 중첩된 표시 패널.
  16. 제15 항에 있어서,
    상기 다수의 제2 액티브층은 상기 하나의 제1 액티브층 하부에 서로 이격하여 배치되고,
    상기 다수의 제2 액티브층 각각은 제2 채널 영역을 포함하는 표시 패널.
  17. 제16 항에 있어서,
    다수의 상기 제2 채널 영역 사이에는 상기 제1 액티브층의 상기 제1 채널 영역이 배치된 표시 패널.
  18. 제16 항에 있어서,
    상기 하나의 제1 액티브층과 상기 다수의 제2 액티브층은 게이트 구동 회로에 배치된 표시 패널.
  19. 제1 항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 상에 배치된 적어도 한 층이 절연막 및,
    상기 절연막 상에 배치된 애노드 전극을 더 포함하고,
    상기 애노드 전극은 상기 절연막에 구비된 컨택홀을 통해 상기 제1 전극 또는 제2 전극과 전기적으로 연결된 표시 패널.
  20. 제19 항에 있어서,
    상기 애노드 전극은 발광 영역까지 연장되고,
    상기 발광영역에서, 상기 픽셀 전극 상에는 발광층 및 발광층 상에 배치된 캐소드 전극을 더 포함하는 표시 패널.
  21. 제1 항에 있어서,
    상기 제2 액티브층 하부에 배치된 라이트 쉴드를 더 포함하고,
    상기 라이트 쉴드는 상기 제1 액티브층과 동일층에 배치된 제1 스토리지 캐패시터 전극 및 상기 제1 내지 제3 전극과 동일층에 배치된 제2 스토리지 캐패시터 전극과 중첩되어 스토리지 캐패시터를 구성하는 표시 패널.
  22. 기판;
    상기 기판 상에 배치되고 제1 채널 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층의 일부와 중첩되고 제2 채널 영역을 포함하며, 상기 제1 액티브층의 상기 제1 채널 영역과 미 중첩된 제2 액티브층;
    상기 제1 액티브층 및 상기 제2 액티브층 각각의 일부 상에 배치되고 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 액티브층 및 상기 제2 액티브층의 상면의 일부에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 제3 전극을 포함하는 표시 장치.
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TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
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