KR20210157801A - 박막 트랜지스터 어레이 기판 및 표시장치 - Google Patents

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KR20210157801A
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정찬용
백주혁
이도형
고영현
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Abstract

본 개시의 실시예들은 박막 트랜지스터 어레이 기판 및 표시장치에 관한 것으로서, 반도체층이 전기 전도도가 서로 다른 이종의 도체화부들을 포함하는 이종의 도체화 구조를 갖고, 소스 전극부와 게이트 전극부 사이와 드레인 전극부와 게이트 전극부 사이에서, 반도체층이 노출될 정도로 게이트 절연막이 에칭되지 않는 구조를 가짐으로써, 반도체층이 손상될 가능성이 제거되거나 최소화할 수 있는 효과가 있다.

Description

박막 트랜지스터 어레이 기판 및 표시장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 개시의 실시예들은 박막 트랜지스터 어레이 기판 및 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin Film Transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기발광표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치의 스위칭 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브 층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브 층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브 층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브 층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 유기발광표시장치 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행되기 때문에, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
비교적 낮은 온도에서 액티브 층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체층을 박막 트랜지스터에 적용하기 위해, 소스 전극 및 드레인 전극과의 연결부 형성을 위한 별도의 도체화 공정이 필요하다.
한편, 박막 트랜지스터 형성 시, 반도체층 상부에 게이트 절연막을 형성하고, 게이트 절연막을 여러 이유로 에칭하게 되는데, 게이트 절연막의 에칭 과정에서 반도체층이 유실되거나 손상되거나 끊어질 위험성이 있다.
본 개시의 실시예들은, 반도체층이 손상될 가능성이 제거되거나 최소화될 수 있는 구조를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시장치를 제공할 수 있다.
본 개시의 실시예들은, 반도체층이 손상될 가능성을 제거하거나 최소화시키면서도 우수한 전기적인 특성(예: 전류 특성, 이동도 등)도 동시에 제공할 수 있는 구조를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시장치를 제공할 수 있다.
본 개시의 실시예들은, 기생 캐패시턴스의 형성이 방지될 수 있는 구조를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시장치를 제공할 수 있다.
본 개시의 실시예들은, 얇은 두께로 캐패시터를 형성할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시장치를 제공할 수 있다.
본 개시의 실시예들은, 채널부, 채널부의 일 측에 위치하는 제1 도체화부 및 채널부의 타 측에 위치하는 제2 도체화부를 포함하고, 제1 도체화부는 제1 메인 도체화부 및 제1 서브 도체화부를 포함하고, 제2 도체화부는 제2 메인 도체화부 및 제2 서브 도체화부를 포함하는 반도체층; 반도체층 상에 위치하고, 제1 메인 도체화부의 일 부분이 노출되도록 제1 컨택홀을 갖고, 제2 메인 도체화부의 일 부분이 노출되도록 제2 컨택홀을 갖는 게이트 절연막; 게이트 절연막 상에 위치하고, 제1 컨택홀을 통해 제1 메인 도체화부와 전기적으로 연결되는 메인 소스 전극; 게이트 절연막 상에 위치하고, 제2 컨택홀을 통해 제2 메인 도체화부와 전기적으로 연결되는 메인 드레인 전극; 게이트 절연막 상에 위치하고, 채널부와 중첩되는 메인 게이트 전극; 및 메인 소스 전극, 메인 게이트 전극 및 메인 드레인 전극의 상부에 배치되는 기능성 절연층을 포함하는 박막 트랜지스터 어레이 기판을 제공할 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 제1 서브 도체화부는 제1 메인 도체화부와 채널부 사이에 위치하고, 제1 서브 도체화부는 메인 소스 전극 및 메인 게이트 전극과 중첩되지 않고, 제1 서브 도체화부는 제1 메인 도체화부와 서로 다른 전기 전도도를 가질 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 제2 서브 도체화부는 제2 메인 도체화부와 채널부 사이에 위치하고, 제2 서브 도체화부는 메인 드레인 전극 및 메인 게이트 전극과 중첩되지 않고, 제2 서브 도체화부는 제2 메인 도체화부와 서로 다른 전기 전도도를 가질 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 제1 서브 도체화부와 기능성 절연층은 게이트 절연막에 의해 이격되고, 제2 서브 도체화부와 기능성 절연층은 게이트 절연막에 의해 이격될 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 제1 메인 도체화부, 제1 서브 도체화부 및 채널부 중에서, 제1 메인 도체화부의 전기 전도도가 가장 크고, 채널부의 전기 전도도가 가장 작을 수 있다. 제2 메인 도체화부, 제2 서브 도체화부 및 채널부 중에서, 제2 메인 도체화부의 전기 전도도가 가장 크고, 채널부의 전기 전도도가 가장 작을 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 제1 서브 도체화부와 기능성 절연층 간의 수직 이격 거리는 제1 메인 도체화부와 기능성 절연층 간의 수직 이격 거리 이하일 수 있다. 제2 서브 도체화부와 기능성 절연층 간의 수직 이격 거리는 제2 메인 도체화부와 기능성 절연층 간의 수직 이격 거리 이하일 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 메인 게이트 전극과 메인 소스 전극 사이에서 게이트 절연막의 제1 상면이 노출되도록, 메인 게이트 전극과 메인 소스 전극은 제1 수평 이격 거리만큼 이격될 수 있다. 메인 게이트 전극과 메인 드레인 전극 사이에서 게이트 절연막의 제2 상면이 노출되도록, 메인 게이트 전극과 메인 드레인 전극은 제2 수평 이격 거리만큼 이격될 수 있다. 제1 수평 이격 거리는 제1 서브 도체화부의 길이와 대응되고, 제2 수평 이격 거리는 제2 서브 도체화부의 길이와 대응될 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 기능성 절연층은 게이트 절연막의 제1 상면과 접촉하고, 게이트 절연막의 제2 상면과 접촉할 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 기능성 절연층은 수소가 함유된 수소 공급층이고, 제1 서브 도체화부 및 제2 서브 도체화부로 수소를 확산시킬 수 있다. 기능성 절연층의 수소 농도는 제1 서브 도체화부 및 제2 서브 도체화부의 수소 농도보다 높을 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 기능성 절연층은 실리콘 나이트라이드(SiNx), 실리콘 옥시나이트라이드(SiON) 및 실리콘 옥사이드(SiOx) 중 하나 이상을 포함할 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 기능성 절연층과 채널부 사이에 수소 확산 차단층을 포함하고, 수소 확산 차단층은 기능성 절연층으로부터 채널부로의 수소 확산을 차단하고, 수소 확산 차단층은 메인 게이트 전극을 포함할 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판은, 게이트 절연막과 메인 소스 전극 사이에 위치하고, 메인 소스 전극과 전기적으로 컨택하고, 제1 컨택홀을 통해 제1 메인 도체화부와 전기적으로 컨택하는 제1 보조 소스 전극; 게이트 절연막과 메인 드레인 전극 사이에 위치하고, 메인 드레인 전극과 전기적으로 컨택하고, 제2 컨택홀을 통해 제2 메인 도체화부와 전기적으로 컨택하는 제1 보조 드레인 전극; 및 게이트 절연막과 메인 게이트 전극 사이에 위치하고, 메인 게이트 전극과 전기적으로 컨택하고, 채널부와 중첩되는 보조 게이트 전극을 더 포함할 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 메인 소스 전극은 제1 보조 소스 전극을 통해 제1 메인 도체화부와 전기적으로 연결되고, 메인 드레인 전극은 제1 보조 드레인 전극을 통해 제2 메인 도체화부와 전기적으로 연결될 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 제1 보조 소스 전극 및 제1 보조 드레인 전극은 보조 게이트 전극과 동일한 물질을 포함하고 동일한 층에 위치할 수 있다. 메인 소스 전극 및 메인 드레인 전극은 메인 게이트 전극과 동일한 물질을 포함하고 동일한 층에 위치할 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판은, 제1 메인 도체화부의 상면에 접촉하여 배치되고, 제1 보조 소스 전극과 제1 메인 도체화부를 전기적으로 연결해주는 제2 보조 소스 전극; 및 제2 메인 도체화부의 상면에 접촉하여 배치되고, 제1 보조 드레인 전극과 제2 메인 도체화부를 전기적으로 연결해주는 제2 보조 드레인 전극을 더 포함할 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 제2 보조 소스 전극은 보조 게이트 전극 및 제1 서브 도체화부와 중첩되지 않고, 제2 보조 드레인 전극은 보조 게이트 전극 및 제2 서브 도체화부와 중첩되지 않을 수 있다.
본 개시의 실시예들은 다수의 박막 트랜지스터가 배치된 박막 트랜지스터 어레이 기판을 포함하는 표시장치를 제공할 수 있다.
본 개시의 실시예들에 따른 표시장치에서, 다수의 박막 트랜지스터 중 적어도 하나는, 채널부, 채널부의 일 측에 위치하는 제1 도체화부 및 채널부의 타 측에 위치하는 제2 도체화부를 포함하고, 제1 도체화부는 제1 메인 도체화부 및 제1 서브 도체화부를 포함하고, 제2 도체화부는 제2 메인 도체화부 및 제2 서브 도체화부를 포함하는 반도체층; 반도체층 상에 위치하고, 제1 메인 도체화부의 일 부분이 노출되도록 제1 컨택홀을 갖고, 제2 메인 도체화부의 일 부분이 노출되도록 제2 컨택홀을 갖는 게이트 절연막; 게이트 절연막 상에 위치하고, 제1 컨택홀을 통해 제1 메인 도체화부와 전기적으로 연결되는 메인 소스 전극; 게이트 절연막 상에 위치하고, 제2 컨택홀을 통해 제2 메인 도체화부와 전기적으로 연결되는 메인 드레인 전극; 게이트 절연막 상에 위치하고, 채널부와 중첩되는 메인 게이트 전극; 및 메인 소스 전극, 메인 게이트 전극 및 메인 드레인 전극의 상부에 배치되는 기능성 절연층을 포함할 수 있다.
본 개시의 실시예들에 따른 표시장치에서, 제1 서브 도체화부는 제1 메인 도체화부와 채널부 사이에 위치하고, 제1 서브 도체화부는 메인 소스 전극 및 메인 게이트 전극과 중첩되지 않고, 제1 서브 도체화부는 제1 메인 도체화부와 서로 다른 전기 전도도를 가질 수 있다.
본 개시의 실시예들에 따른 표시장치에서, 제2 서브 도체화부는 제2 메인 도체화부와 채널부 사이에 위치하고, 제2 서브 도체화부는 메인 드레인 전극 및 메인 게이트 전극과 중첩되지 않고, 제2 서브 도체화부는 제2 메인 도체화부와 서로 다른 전기 전도도를 가질 수 있다.
본 개시의 실시예들에 따른 표시장치에서, 제1 서브 도체화부와 기능성 절연층은 게이트 절연막에 의해 이격되고, 제2 서브 도체화부와 기능성 절연층은 게이트 절연막에 의해 이격될 수 있다.
본 개시의 실시예들에 의하면, 반도체층이 손상될 가능성이 제거되거나 최소화될 수 있는 구조를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 반도체층이 손상될 가능성을 제거하거나 최소화시키면서도 우수한 전기적인 특성(예: 전류 특성, 이동도 등)도 동시에 제공할 수 있는 구조를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 제2 보조 소스 전극 및 제2 보조 드레인 전극이 제1 메인 도체화부 및 제2 메인 도체화부 상에 컨택하여 배치됨으로써, 기생 캐패시턴스의 형성이 방지될 수 있는 구조를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 얇은 두께로 캐패시터를 형성할 수 있는 구조를 가짐으로써, 개구율을 높여줄 수 있는 박막 트랜지스터 어레이 기판 및 표시장치를 제공할 수 있다.
도 1은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 2는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터의 구조적인 특징을 설명하기 위한 단면도이다.
도 3은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터의 다른 구조를 나타낸 단면도이다.
도 4 내지 도 6은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에서, 기능성 절연층의 위치에 대한 예시들을 나타낸 단면도들이다.
도 7은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터 및 픽셀 전극을 나타낸 단면도이다.
도 8은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판의 기능성 절연층에 의한 반도체층의 부분 도체화를 설명하기 위한 단면도이다.
도 9는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터에서, 제1 보조 소스 전극과 제1 메인 도체화부 간의 면 컨택 구조 및 제1 보조 드레인 전극과 제2 메인 도체화부 간의 면 컨택 구조를 나타낸 도면이다.
도 10은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터와 라이트 쉴드층을 나타낸 단면도이다.
도 11은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 캐패시터의 구조를 나타낸 단면도이다.
도 12는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터의 또 다른 구조를 나타낸 단면도이다.
도 13은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판의 박막 트랜지스터에서, 제1 서브 도체화부 및 제2 서브 도체화부의 수소 도핑 길이 별로, 캐리어 농도에 따른 드레인 전류를 나타낸 그래프이다.
도 14는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터의 게이트 전압 변화에 따른 드레인 전류를 나타낸 그래프이다.
도 15는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 도 12의 구조로 형성된 박막 트랜지스터에서, 제2 보조 소스 전극과 보조 게이트 전극 간의 중첩 길이 및 제2 보조 드레인 전극과 보조 게이트 전극 간의 중첩 길이를 설명하기 위한 단면도이다.
도 16은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 도 12의 구조로 형성된 박막 트랜지스터에서, 캐리어 농도 별로, 중첩 길이의 변경에 따른 드레인 전류를 나타낸 그래프이다.
도 17은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 도 12의 구조로 형성된 박막 트랜지스터에서, 게이트 전압 변화에 따른 드레인 전류를 나타낸 그래프이다.
도 18은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판에 형성된 박막 트랜지스터에서, 캐리어 농도 변화에 따른 이동도를 나타낸 그래프이다.
도 19는 본 개시의 실시예들에 따른 표시장치를 나타낸 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
아래에서는, 도면들을 참조하여 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100) 및 이를 포함하는 표시 장치에 대하여 상세하게 설명한다.
도 1은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)의 구조를 나타낸 단면도이다.
도 1을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)는 반도체층(120), 게이트 절연막(GI: Gate Insulator Layer, 130), 메인 소스 전극(141), 메인 드레인 전극(142), 메인 게이트 전극(143) 및 기능성 절연층(150) 등을 포함할 수 있다.
도 1을 참조하면, 반도체층(120)은 기판(110) 상에 배치될 수 있다. 기판(110)은 유리 기판 또는 플라스틱 기판 등일 수 있다. 기판(110)은 플렉서블 기판, 벤더블 기판, 또는 스트레처블 기판 등일 수 있다.
도 1을 참조하면, 반도체층(120)은 채널부(123), 채널부(123)의 일 측에 위치하는 제1 도체화부(121) 및 채널부(123)의 타 측에 위치하는 제2 도체화부(122)를 포함할 수 있다. 예를 들어, 반도체층(120)은 산화물 반도체층일 수 있으며, 경우에 따라서는, 다결정 실리콘(Polycrystalline Silicon) 반도체층 또는 비정질 실리콘(Amorphous Silicon) 반도체층 등일 수도 있다.
도 1을 참조하면, 제1 도체화부(121)는 제1 메인 도체화부(121M) 및 제1 서브 도체화부(121A)를 포함할 수 있다. 제2 도체화부(122)는 제2 메인 도체화부(122M) 및 제2 서브 도체화부(122A)를 포함할 수 있다.
제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M)는 메인 소스 전극(141) 및 메인 드레인 전극(142)과 각각 전기적으로 연결되는 연결부들이다. 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)는 메인 소스 전극(141) 및 메인 드레인 전극(142)과 연결되지는 않지만, 채널부(123)와는 다른 전기적인 특성을 갖고 있고, 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)와 같이 도체화부 특성을 갖는다.
도 1을 참조하면, 게이트 절연막(130)은 반도체층(120) 상에 위치할 수 있다. 게이트 절연막(130)은 제1 메인 도체화부(121M)의 일 부분이 노출되도록 제1 컨택홀(CNT1)을 가질 수 있고, 제2 메인 도체화부(122M)의 일 부분이 노출되도록 제2 컨택홀(CNT2)을 가질 수 있다.
도 1을 참조하면, 메인 소스 전극(141), 메인 드레인 전극(142) 및 메인 게이트 전극(143)은 게이트 절연막(130) 상에 위치할 수 있다. 예를 들어, 메인 소스 전극(141), 메인 드레인 전극(142) 및 메인 게이트 전극(143)은 동일한 층에 위치할 수 있고, 동일한 물질로 구성될 수 있다.
도 1을 참조하면, 메인 소스 전극(141)은 제1 컨택홀(CNT1)을 통해 제1 메인 도체화부(121M)와 전기적으로 연결될 수 있다. 메인 드레인 전극(142)은 제2 컨택홀(CNT2)을 통해 제2 메인 도체화부(122M)와 전기적으로 연결될 수 있다. 메인 게이트 전극(143)은 채널부(123)와 중첩될 수 있다.
도 1을 참조하면, 기능성 절연층(150)은 메인 소스 전극(141), 메인 게이트 전극(143) 및 메인 드레인 전극(142)의 상부에 배치될 수 있다.
예를 들어, 도 1을 참조하면, 기능성 절연층(150)은 메인 소스 전극(141), 메인 게이트 전극(143) 및 메인 드레인 전극(142)을 덮도록 배치될 수 있다. 다시 말해, 기능성 절연층(150)은 메인 소스 전극(141), 메인 게이트 전극(143) 및 메인 드레인 전극(142) 각각의 상부와 측면에 위치하면서 게이트 절연막(130)의 일부 상부에도 위치할 수 있다.
도 1을 참조하면, 제1 서브 도체화부(121A)는 제1 메인 도체화부(121M)와 채널부(123) 사이에 위치할 수 있다. 제2 서브 도체화부(122A)는 제2 메인 도체화부(122M)와 채널부(123) 사이에 위치할 수 있다.
도 1을 참조하면, 제1 서브 도체화부(121A)는 메인 소스 전극(141) 및 메인 게이트 전극(143)과 중첩되지 않을 수 있다. 이로 인해, 반도체층(120)의 제1 서브 도체화부(121A)와 기능성 절연층(150) 사이에는 금속 물질층이 존재하지 않는다. 따라서, 후술하겠지만, 반도체층(120)의 제1 서브 도체화부(121A)는 기능성 절연층(150)으로부터 수소를 공급받을 수 있고, 공급받은 수소에 의해 도체화가 될 수 있다.
도 1을 참조하면, 제2 서브 도체화부(122A)는 메인 드레인 전극(142) 및 메인 게이트 전극(143)과 중첩되지 않을 수 있다. 이로 인해, 반도체층(120)의 제2 서브 도체화부(122A)와 기능성 절연층(150) 사이에는 금속 물질층이 존재하지 않는다. 따라서, 후술하겠지만, 반도체층(120)의 제2 서브 도체화부(122A)는 기능성 절연층(150)으로부터 수소를 공급받을 수 있고, 공급받은 수소에 의해 도체화가 될 수 있다.
도 1을 참조하면, 제1 서브 도체화부(121A)와 기능성 절연층(150)은 게이트 절연막(130)에 의해 이격될 수 있다. 제2 서브 도체화부(122A)와 기능성 절연층(150)은 게이트 절연막(130)에 의해 이격될 수 있다. 즉, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에서 각 박막 트랜지스터(TFT)는 소스 컨택 영역과 채널 영역 사이와 드레인 컨택 영역과 채널 영역 사이에서 게이트 절연막(130)이 에칭되지 않은 구조(이하에서, 게이트 절연막 에치리스(GI Etchless) 구조)라고도 함)를 가질 수 있다.
이로 인해, 박막 트랜지스터(TFT)의 반도체층(120)이 유실되는 것이 방지될 수 있고, 박막 트랜지스터(TFT)에서 메인 소스 전극(141)과 제1 메인 도체화부(121M) 간의 소스 컨택 부분과 메인 드레인 전극(142)과 제2 메인 도체화부(122M) 간의 드레인 컨택 부분이 손상되는 것이 방지될 수 있다.
도 1을 참조하면, 제1 서브 도체화부(121A)는 제1 메인 도체화부(121M)와 서로 다른 전기 전도도를 가질 수 있다. 따라서, 제1 메인 도체화부(121M)와 제1 서브 도체화부(121A)의 전기 전도도의 차이에 따라, 제1 도체화부(121) 내에서 제1 메인 도체화부(121M)와 제1 서브 도체화부(121A)가 서로 구별될 수 있다.
도 1을 참조하면, 제2 서브 도체화부(122A)는 제2 메인 도체화부(122M)와 서로 다른 전기 전도도를 가질 수 있다. 따라서, 제2 메인 도체화부(122M)와 제2 서브 도체화부(122A)의 전기 전도도의 차이에 따라, 제1 도체화부(121) 내에서 제2 메인 도체화부(122M)와 제2 서브 도체화부(122A)가 서로 구별될 수 있다.
제1 메인 도체화부(121M), 제1 서브 도체화부(121A) 및 채널부(123) 중에서, 제1 메인 도체화부(121M)의 전기 전도도가 가장 크고, 채널부(123)의 전기 전도도가 가장 작을 수 있다.
제2 메인 도체화부(122M), 제2 서브 도체화부(122A) 및 채널부(123) 중에서, 제2 메인 도체화부(122M)의 전기 전도도가 가장 크고, 채널부(123)의 전기 전도도가 가장 작을 수 있다.
도 2는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)의 구조적인 특징을 설명하기 위한 단면도이다.
도 2를 참조하면, 제1 컨택홀(CNT1)이 아닌 영역에서, 제1 서브 도체화부(121A)와 기능성 절연층(150) 간의 수직 이격 거리(H1a)는 제1 메인 도체화부(121M)와 기능성 절연층(150) 간의 수직 이격 거리(H1m) 이하일 수 있다. 즉, 제1 서브 도체화부(121A)와 기능성 절연층(150) 간의 최대 수직 이격 거리(H1a)는 제1 메인 도체화부(121M)와 기능성 절연층(150) 간의 최대 수직 이격 거리(H1m) 이하일 수 있다.
예를 들어, 후술할 패시베이션층(400)의 아래에 기능성 절연층(150)이 배치되는 경우, 제1 컨택홀(CNT1)이 아닌 영역에서, 제1 서브 도체화부(121A)와 기능성 절연층(150) 간의 수직 이격 거리(H1a)는 제1 메인 도체화부(121M)와 기능성 절연층(150) 간의 수직 이격 거리(H1m) 미만일 수 있다.
다른 예를 들어, 후술할 패시베이션층(400)의 위에 기능성 절연층(150)이 배치되는 경우, 제1 컨택홀(CNT1)이 아닌 영역에서, 제1 서브 도체화부(121A)와 기능성 절연층(150) 간의 수직 이격 거리(H1a)는 제1 메인 도체화부(121M)와 기능성 절연층(150) 간의 수직 이격 거리(H1m)와 대응될 수 있다.
제2 컨택홀(CNT2)이 아닌 영역에서, 제2 서브 도체화부(122A)와 기능성 절연층(150) 간의 수직 이격 거리(H2a)는 제2 메인 도체화부(122M)와 기능성 절연층(150) 간의 수직 이격 거리(H2m) 이하일 수 있다. 즉, 제2 서브 도체화부(122A)와 기능성 절연층(150) 간의 최대 수직 이격 거리(H2a)는 제2 메인 도체화부(122M)와 기능성 절연층(150) 간의 최대 수직 이격 거리(H2m) 이하일 수 있다.
예를 들어, 후술할 패시베이션층(400)의 아래에 기능성 절연층(150)이 배치되는 경우, 제2 컨택홀(CNT2)이 아닌 영역에서, 제2 서브 도체화부(122A)와 기능성 절연층(150) 간의 수직 이격 거리(H2a)는 제2 메인 도체화부(122M)와 기능성 절연층(150) 간의 수직 이격 거리(H2m) 미만일 수 있다.
다른 예를 들어, 후술할 패시베이션층(400)의 위에 기능성 절연층(150)이 배치되는 경우, 제2 컨택홀(CNT2)이 아닌 영역에서, 제2 서브 도체화부(122A)와 기능성 절연층(150) 간의 수직 이격 거리(H2a)는 제2 메인 도체화부(122M)와 기능성 절연층(150) 간의 수직 이격 거리(H2m)와 대응될 수 있다.
도 2를 참조하면, 메인 게이트 전극(143)과 메인 소스 전극(141) 사이에서 게이트 절연막(130)의 제1 상면(210)이 노출되도록, 메인 게이트 전극(143)과 메인 소스 전극(141)은 제1 수평 이격 거리(D1)만큼 이격될 수 있다.
메인 게이트 전극(143)과 메인 드레인 전극(142) 사이에서 게이트 절연막(130)의 제2 상면(220)이 노출되도록, 메인 게이트 전극(143)과 메인 드레인 전극(142)은 제2 수평 이격 거리(D2)만큼 이격될 수 있다.
도 2를 참조하면, 제1 수평 이격 거리(D1)는 제1 서브 도체화부(121A)의 길이(L1a)와 대응될 수 있고, 제2 수평 이격 거리(D2)는 제2 서브 도체화부(122A)의 길이(L2a)와 대응될 수 있다.
도 2를 참조하면, 기능성 절연층(150)은 게이트 절연막(130)의 제1 상면(210)과 접촉하고, 게이트 절연막(130)의 제2 상면(220)과 접촉할 수 있다.
도 2를 참조하면, 반도체층(120)에 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)가 형성됨으로써, 반도체층(120)의 채널부(123)의 길이가 짧아질 수 있다. 따라서, 박막 트랜지스터(TFT)의 쇼트 채널(Short Channel)이 구현되기가 용이할 수 있다. 이로 인해, 박막 트랜지스터(TFT)의 이동도가 향상될 수 있다.
도 3은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)의 다른 구조를 나타낸 단면도이다.
도 3을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)는 제1 보조 소스 전극(310), 제1 보조 드레인 전극(320) 및 보조 게이트 전극(330)을 더 포함할 수 있다.
제1 보조 소스 전극(310)은 게이트 절연막(130)과 메인 소스 전극(141) 사이에 위치하고, 메인 소스 전극(141)과 전기적으로 컨택하고, 제1 컨택홀(CNT1)을 통해 제1 메인 도체화부(121M)와 전기적으로 컨택할 수 있다.
이에 따라, 메인 소스 전극(141)은 제1 보조 소스 전극(310)을 통해 제1 메인 도체화부(121M)와 전기적으로 연결될 수 있다.
제1 보조 드레인 전극(320)은 게이트 절연막(130)과 메인 드레인 전극(142) 사이에 위치하고, 메인 드레인 전극(142)과 전기적으로 컨택하고, 제2 컨택홀(CNT2)을 통해 제2 메인 도체화부(122M)와 전기적으로 컨택할 수 있다.
이에 따라, 메인 드레인 전극(142)은 제1 보조 드레인 전극(320)을 통해 제2 메인 도체화부(122M)와 전기적으로 연결될 수 있다.
보조 게이트 전극(330)은 게이트 절연막(130)과 메인 게이트 전극(143) 사이에 위치하고, 메인 게이트 전극(143)과 전기적으로 컨택할 수 있다.
보조 게이트 전극(330)은 채널부(123)와 중첩될 수 있다.
도 3을 참조하면, 제1 보조 소스 전극(310) 및 제1 보조 드레인 전극(320)은 보조 게이트 전극(330)과 동일한 물질을 포함하고 동일한 층에 위치할 수 있다. 예를 들어, 제1 보조 소스 전극(310), 제1 보조 드레인 전극(320) 및 보조 게이트 전극(330)은 몰리브덴-티타늄(MoTi) 등의 합금물질을 포함할 수 있으며, 경우에 따라서는 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 또는 티타늄(Ti) 등의 단일 금속물질을 포함할 수도 있다.
메인 소스 전극(141) 및 메인 드레인 전극(142)은 메인 게이트 전극(143)과 동일한 물질을 포함하고 동일한 층에 위치할 수 있다. 예를 들어, 메인 소스 전극(141), 메인 드레인 전극(142) 및 메인 게이트 전극(143)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 또는 티타늄(Ti) 등의 단일 금속물질을 포함할 수 있으며, 경우에 따라서, 몰리브덴-티타늄(MoTi) 등의 합금물질을 포함할 수도 있다.
도 3을 참조하면, 반도체층(120)에 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)가 형성됨으로써, 반도체층(120)의 채널부(123)의 길이가 짧아질 수 있다. 따라서, 박막 트랜지스터(TFT)의 쇼트 채널(Short Channel)이 구현되기가 용이할 수 있다. 이로 인해, 박막 트랜지스터(TFT)의 이동도가 향상될 수 있다.
도 4 내지 도 6은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에서, 기능성 절연층(150)의 위치에 대한 예시들을 나타낸 단면도들이다.
도 4 내지 도 6을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은 박막 트랜지스터(TFT)를 보호하거나 박막 트랜지스터(TFT)를 전기적으로 안정화 시켜주는 패시베이션층(400)을 더 포함할 수 있다. 패시베이션층(400)은 박막 트랜지스터(TFT) 상에 배치될 수 있다. 패시베이션층(400)은 보호막이라고도 한다.
도 4를 참조하면, 기능성 절연층(150)은 패시베이션층(400)의 아래에 위치할 수 있다. 이 경우, 기능성 절연층(150)은, 게이트 절연막(130) 상에 형성된 전극들로 인해, 일정하지 않은 높이로 형성될 수 있다.
여기서, 게이트 절연막(130) 상에 형성된 전극들은 메인 소스 전극(141), 제1 보조 소스 전극(310), 메인 게이트 전극(143), 보조 게이트 전극(330), 메인 드레인 전극(142) 및 제1 보조 드레인 전극(320)을 포함할 수 있다.
도 5를 참조하면, 기능성 절연층(150)은 패시베이션층(400)의 위에 위치할 수도 있다. 패시베이션층(400)의 상면은 플랫 하거나 높이의 큰 변화가 없을 수 있다. 따라서, 기능성 절연층(150)은 패시베이스층(400) 상에서 플랫한 상태로 형성되거나 높이의 큰 변화 없이 형성될 수 있다.
도 6을 참조하면, 패시베이션층(400)은 복수의 서브 패시베이션층(610, 620)을 포함할 수 있다. 기능성 절연층(150)은 복수의 서브 패시베이션층(610, 620) 사이에 위치할 수 있다.
전술한 바와 같이, 기능성 절연층(150)은 패시베이션층(400)의 위치를 기준으로, 도 4와 같이 패시베이션층(400)의 아래에 위치할 수도 있고, 도 5와 같이 패시베이션층(400)의 위에 위치할 수도 있고, 도 6과 같이 복수의 패시베이션층(400; 610, 620) 사이에 위치할 수도 있다.
하지만, 후술하겠지만, 기능성 절연층(150)의 수소 공급 기능과 이에 따른 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)의 수소 도체화를 고려할 때, 기능성 절연층(150)이 도 4와 같이 패시베이션층(400)의 아래에 위치하는 경우가, 도 5 및 도 6의 경우에 비해, 기능성 절연층(150)과 반도체층(120) 간의 수직 방향의 거리가 더 가까워지게 됨으로써, 기능성 절연층(150)에서 공급된 수소에 의한 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)의 도체화 성능이 향상될 수 있는 이점이 있을 수 있다.
도 7은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT) 및 픽셀 전극(700)을 나타낸 단면도이다.
도 7을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에서, 메인 소스 전극(141), 메인 게이트 전극(143), 메인 드레인 전극(142) 및 반도체층(120) 등은 박막 트랜지스터(TFT)를 구성한다.
도 7을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은 박막 트랜지스터(TFT)의 메인 소스 전극(141) 또는 메인 드레인 전극(142)과 전기적으로 연결되는 픽셀 전극(700)을 더 포함할 수 있다.
도 7을 참조하면, 패시베이션층(400)은 메인 소스 전극(141), 메인 게이트 전극(143) 및 메인 드레인 전극(142) 상에 위치하고, 메인 소스 전극(141) 또는 메인 드레인 전극(142)의 일부분이 노출되도록 제3 컨택홀(CNT3)을 가질 수 있다.
도 7을 참조하면, 픽셀 전극(700)은 패시베이션층(400) 상에 위치하고, 제3 컨택홀(CNT3)을 통해 노출된 메인 소스 전극(141) 또는 메인 드레인 전극(142)과 전기적으로 컨택할 수 있다.
도 7의 예시에서, 픽셀 전극(700)은 메인 소스 전극(141)과 연결된 경우이다.
도 7을 참조하면, 메인 소스 전극(141) 또는 메인 드레인 전극(142)이 픽셀 전극(700)과 연결된 박막 트랜지스터(TFT)는 각 서브픽셀에 포함되는 구동 트랜지스터일 수 있다.
예를 들어, 유기발광다이오드(OLED: Organic Light Emitting Diode) 표시장치의 각 서브픽셀 내 유기발광다이오드를 구동하기 위한 구동 트랜지스터일 수 있다. 또는, 액정표시장치(LCD: Liquid Crystal Display)의 각 서브픽셀 내 픽셀전극과 연결되는 구동 트랜지스터일 수 있다.
도 8은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)의 기능성 절연층(150)에 의한 반도체층(120)의 부분 도체화를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)의 기능성 절연층(150)은 수소(H)가 함유된 수소 공급층일 수 있다.
기능성 절연층(150)은 수소 공급층으로서, 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)로 수소(H)를 확산시킬 수 있다. 이에 따라, 반도체층(120)에서 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)가 도체화 영역으로 형성된 것이다.
도 8을 참조하면, 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)는 "수소 도체화부"라고도 한다. 제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M)는 "드라이 에칭(Dry Etching) 도체화부"라고도 한다.
도 8을 참조하면, 기능성 절연층(150)의 수소 농도는 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)의 수소 농도보다 높을 수 있다.
예를 들어, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)의 기능성 절연층(150)은 실리콘 나이트라이드(SiNx), 실리콘 옥시나이트라이드(SiON) 및 실리콘 옥사이드(SiOx) 중 하나 이상을 포함할 수 있다.
도 8을 참조하면, 수소 공급층의 역할을 하는 기능성 절연층(150)에 의해, 반도체층(120)에서 제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M)가 아닌 영역에서 저항이 감소할 수 있는 효과가 있으며, 저항 감소가 된 영역들이 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)로 형성될 수 있다. 또한, 수소 공급층의 역할을 하는 기능성 절연층(150)에 의해, 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)가 형성됨으로써, 반도체층(120)에서 제1 도체화부(121), 채널부(123) 및 제2 도체화부(122) 간의 경계가 자동적으로 정렬(Self-align)될 수 있는 효과가 있다.
도 8을 참조하면, 박막 트랜지스터(TFT)의 채널부(123)는 반도체층(120)에서 도체화가 되지 않아야 하는 영역이다. 따라서, 기능성 절연층(150)에서 방출되는 수소(H)가 채널부(123)로 과도하게 확산되는 것이 방지될 필요가 있다. 즉, 기능성 절연층(150)에서 방출되는 수소(H)에 의해 채널부(123)가 도체화 되는 것이 방지될 필요가 있다.
이를 위해, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은, 기능성 절연층(150)과 채널부(123) 사이에 수소 확산 차단층(800)을 포함할 수 있다.
도 8을 참조하면, 수소 확산 차단층(800)은 기능성 절연층(150)으로부터 채널부(123)로의 수소 확산을 차단할 수 있다. 수소 확산 차단층(800)은 메인 게이트 전극(143)을 포함할 수 있다. 수소 확산 차단층(800)은 보조 게이트 전극(330)을 더 포함할 수 있다.
도 9는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)에서, 소스 컨택 및 드레인 컨택을 나타낸 도면이다.
도 9를 참조하면, 박막 트랜지스터(TFT)에서 소스 컨택을 위해, 제1 보조 소스 전극(310)과 제1 메인 도체화부(121M)는 전기적으로 컨택할 수 있다. 이때, 제1 보조 소스 전극(310)은 제1 메인 도체화부(121M)와 면 컨택(Surface Contact)할 수 있다. 즉, 제1 보조 소스 전극(310)의 하부 면이 제1 메인 도체화부(121M)와 컨택할 수 있다.
도 9를 참조하면, 박막 트랜지스터(TFT)에서 드레인 컨택을 위해, 제1 보조 드레인 전극(320)과 제2 메인 도체화부(122M)는 전기적으로 컨택할 수 있다. 제1 보조 드레인 전극(320)은 제2 메인 도체화부(122M)와 면 컨택(Surface Contact)할 수 있다. 즉, 제1 보조 드레인 전극(320)의 하부 면이 제1 메인 도체화부(121M)와 컨택할 수 있다.
따라서, 제1 보조 소스 전극(310) 및 제1 메인 도체화부(121M) 간의 전기적인 연결과 제1 보조 드레인 전극(320) 및 제1 메인 도체화부(121M) 간의 전기적인 연결이 안정적으로 제공될 수 있다. 이에 따라, 박막 트랜지스터(TFT)의 동작 성능이 향상될 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은 변형이 가능할 수 있다. 예를 들어, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은 플렉서블(Flexible) 기판, 벤더블(Bendable) 기판, 또는 스트레처블(Stretchable) 기판 등일 수 있다.
이 경우, 박막 트랜지스터 어레이 기판(100)의 변형에도 불구하고, 제1 보조 소스 전극(310) 및 제1 메인 도체화부(121M) 간의 면 컨택과 제1 보조 드레인 전극(320) 및 제1 메인 도체화부(121M) 간의 면 컨택으로 인해, 박막 트랜지스터(TFT)는 안정적인 동작을 수행할 수 있다.
도 10은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)와 라이트 쉴드층(1010)을 나타낸 단면도이다.
도 10을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은, 반도체층(120) 아래에 배치되는 버퍼층(1020) 및 버퍼층(1020) 아래에 위치하는 라이트 쉴드층(1010)을 더 포함할 수 있다.
도 10을 참조하면, 라이트 쉴드층(1010)은 박막 트랜지스터(TFT)의 채널부(123)와 중첩되게 배치될 수 있다.
반도체층(120)의 채널부(123)가 빛에 노출되면, 반도체층(120)의 채널 특성이 변형되어, 박막 트랜지스터(TFT)의 동작 특성도 변형될 수 있다.
따라서, 라이트 쉴드층(1010)이 박막 트랜지스터(TFT)의 채널부(123)와 중첩되게 배치됨으로써, 채널부(123)가 빛에 노출되는 것이 방지될 수 있다. 이에 따라, 박막 트랜지스터(TFT)의 안정적인 동작 특성이 제공될 수 있다.
도 10을 참조하면, 박막 트랜지스터(TFT)의 제1 보조 소스 전극(310) 또는 제1 보조 드레인 전극(320)은 게이트 절연막(130)과 버퍼층(1020)을 관통하는 제4 컨택홀(CNT4)을 통해 라이트 쉴드층(1010)과 전기적으로 컨택할 수 있다.
도 10의 예시에서는, 제1 보조 드레인 전극(320)이 제4 컨택홀(CNT4)을 통해 라이트 쉴드층(1010)과 전기적으로 컨택한다. 이는 설명의 편의를 위한 것일 뿐, 제1 보조 소스 전극(310)이 제4 컨택홀(CNT4)을 통해 라이트 쉴드층(1010)과 전기적으로 컨택할 수도 있다.
전술한 바와 같이, 박막 트랜지스터(TFT)의 제1 보조 소스 전극(310) 또는 제1 보조 드레인 전극(320)이 라이트 쉴드층(1010)과 전기적으로 컨택됨으로써, 박막 트랜지스터(TFT)의 전기적인 특성(예: 문턱전압 특성)이 안정화 될 수 있다. 예를 들어, 박막 트랜지스터(TFT)의 제1 보조 소스 전극(310) 또는 제1 보조 드레인 전극(320)이 라이트 쉴드층(1010)과 전기적으로 컨택됨으로써, 박막 트랜지스터(TFT)의 고유 특성 값에 해당하는 문턱전압이 비정상적으로 쉬프트 하는 현상이 방지될 수 있다.
라이트 쉴드층(1010)은 1개의 층일 수 있다. 이와 다르게, 도 10에 도시된 바와 같이, 라이트 쉴드층(1010)은 2개의 층(1011, 1012)을 포함할 수 있다. 경우에 따라, 라이트 쉴드층(1010)은 3개 이상의 층을 포함할 수도 있다.
도 10을 참조하면, 라이트 쉴드층(1010)은 메인 라이트 쉴드층(1012) 및 서브 라이트 쉴드층(1011)을 포함할 수 있다. 예를 들어, 메인 라이트 쉴드층(1012)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 또는 티타늄(Ti) 등의 단일 금속물질을 포함할 수 있고, 서브 라이트 쉴드층(1011)은 몰리브덴-티타늄(MoTi) 등의 합금 물질을 포함할 수 있다.
메인 라이트 쉴드층(1012)은 제1 보조 소스 전극(310) 또는 제1 보조 드레인 전극(320)과 전기적으로 연결될 수 있다. 서브 라이트 쉴드층(1011)은 메인 라이트 쉴드층(1012) 아래에 위치하고 메인 라이트 쉴드층(1012)과 전기적으로 컨택할 수 있다.
도 11은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 캐패시터(CAP)의 구조를 나타낸 단면도이다.
도 11을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은 박막 트랜지스터(TFT) 및 캐패시터(CAP)를 포함하는 다수의 서브픽셀을 더 포함할 수 있다.
전술한 바와 같이, 박막 트랜지스터(TFT)는 반도체층(120), 메인 소스 전극(141), 메인 드레인 전극(142) 및 메인 게이트 전극(143) 등을 포함할 수 있다.
도 11을 참조하면, 캐패시터(CAP)는 제1 플레이트(1110), 제1 플레이트(1110) 상의 제2 플레이트(1120) 및 제2 플레이트(1120) 상의 제3 플레이트(1130) 등을 포함할 수 있다.
도 11을 참조하면, 캐패시터(CAP)의 제1 플레이트(1110) 및 제3 플레이트(1130)는 금속 플레이트들일 수 있다. 이에 비해, 캐패시터(CAP)의 제2 플레이트(1120)는 박막 트랜지스터(TFT)의 반도체층(120)과 동일한 층에 위치하고 도체화 된 상태인 다른 반도체층일 수 있다.
도 11을 참조하면, 캐패시터(CAP)의 제1 플레이트(1110)는 라이트 쉴드층(1010)일 수 있다. 또는 캐패시터(CAP)의 제1 플레이트(1110)는 라이트 쉴드층(1010)과 동일한 층에 위치하고 라이트 쉴드층(1010)과 동일한 물질의 금속일 수 있다.
도 10과 같이 라이트 쉴드층(1010)이 복수의 층(1011, 1012)을 포함하는 경우, 캐패시터(CAP)의 제1 플레이트(1110) 또한 복수의 층(1111, 1112)을 포함할 수 있다.
도 11을 참조하면, 제1 플레이트(1110)에 포함된 복수의 층(1111, 1112)은 라이트 쉴드층(1010)에 포함되는 복수의 층(1011, 1012)과 각각 동일한 물질로 형성될 수 있다.
도 11을 참조하면, 제1 플레이트(1110)에 포함된 제1-1 플레이트(1111) 및 제1-2 플레이트(1112) 중 제1-1 플레이트(1111)는, 라이트 쉴드층(1010)에 포함된 메인 라이트 쉴드층(1012) 및 서브 라이트 쉴드층(1011) 중 서브 라이트 쉴드층(1011)과 위치 및 물질이 대응될 수 있다.
도 11을 참조하면, 제1 플레이트(1110)에 포함된 제1-1 플레이트(1111) 및 제1-2 플레이트(1112) 중 제1-2 플레이트(1112)는, 라이트 쉴드층(1010)에 포함된 메인 라이트 쉴드층(1012) 및 서브 라이트 쉴드층(1011) 중 메인 라이트 쉴드층(1012)과 위치 및 물질이 대응될 수 있다.
도 11을 참조하면, 제3 플레이트(1130)는 메인 게이트 전극(143) 및 보조 게이트 전극(330)이거나, 메인 게이트 전극(143) 및 보조 게이트 전극(330)과 동일한 층들에 위치하는 금속들일 수 있다.
도 11을 참조하면, 제3 플레이트(1130)는 제3-1 플레이트(1131) 및 제3-2 플레이트(1132)를 포함할 수 있다.
도 11을 참조하면, 제3 플레이트(1130)의 제3-1 플레이트(1131)는 보조 게이트 전극(330)일 수 있다. 또는, 제3 플레이트(1130)의 제3-1 플레이트(1131)는 보조 게이트 전극(330)과 동일한 층에 위치하고 보조 게이트 전극(330)과 동일한 물질의 금속일 수 있다.
도 11을 참조하면, 제3 플레이트(1130)의 제3-2 플레이트(1132)는 메인 게이트 전극(143)일 수 있다. 또는, 제3 플레이트(1130)의 제3-2 플레이트(1132)는 메인 게이트 전극(143)과 동일한 층에 위치하고 메인 게이트 전극(143)과 동일한 물질의 금속일 수 있다.
도 11을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에서, 캐패시터(CAP)는 제1 플레이트(1110)와 제2 플레이트(1120) 간의 제1 캐패시터(Cb) 및 제2 플레이트(1120)와 제3 플레이트(1130) 간의 제2 캐패시터(Ca)를 포함할 수 있다.
도 11을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에서 캐패시터(CAP)는 전술한 바와 같은 구조를 가짐으로써, 두께(T)가 얇아질 수 있다. 아래에서, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에서 캐패시터(CAP)의 두께(T)가 감소될 수 있는 구조적인 이유를 설명한다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은 게이트 절연막 에치리스 구조를 가지기 때문에, 게이트 절연막(130)이 버퍼층(1020) 상의 제2 플레이트(1120)를 덮으면서 배치될 수 있다. 이에 따라, 제2 플레이트(1120)와 제3 플레이트(1130) 사이에 게이트 절연막(130)이 존재하는 구조로, 제2 캐패시터(Ca)가 형성될 수 있다. 만약, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은 게이트 절연막 에치리스 구조를 가지지 않는다면, 패시베이션층(400)이 버퍼층(1020) 상의 제2 플레이트(1120)를 덮으면서 배치될 수 있는데, 이 경우, 제2 플레이트(1120)와 제3 플레이트(1130) 사이에 패시베이션층(400)이 존재하는 구조로 제2 캐패시터(Ca)가 형성될 수 밖에 없다. 통상적으로, 게이트 절연막(130)은 패시베이션층(400)보다 훨씬 얇게 형성될 수 있다. 따라서, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)은 게이트 절연막 에치리스 구조를 가짐에 따라 제2 플레이트(1120)와 제3 플레이트(1130) 사이에 게이트 절연막(130)이 존재하는 구조로, 제2 캐패시터(Ca)가 얇게 형성될 수 있다. 결국, 게이트 절연막 에치리스 구조로 인해서, 캐패시터(CAP)의 두께(T)가 얇아질 수 있는 것이다.
또한, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에서, 캐패시터(CAP)는 3개의 도체들(1110, 1120, 1130)이 중첩되어 형성됨으로써 캐패시턴스(Capacitance)가 커질 수 있다. 따라서, 캐패시턴스를 크게 하기 위하여 캐패시터(CAP)의 면적을 크게 할 필요가 없다. 즉, 동일한 캐패시턴스를 얻기 위하여 캐패시터(CAP)의 면적을 작게 설계해도 되기 때문에, 표시패널의 개구율이 높아질 수 있다.
도 12는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)의 또 다른 구조를 나타낸 단면도이다.
도 12를 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)는, 제2 보조 소스 전극(1210) 및 제2 보조 드레인 전극(1220)을 더 포함할 수 있다. 예를 들어, 제2 보조 소스 전극(1210) 및 제2 보조 드레인 전극(1220)은 몰리브덴-티타늄(MoTi) 등의 합금물질을 포함할 수 있으며, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 또는 티타늄(Ti) 등의 단일 금속물질을 포함할 수도 있다.
제2 보조 소스 전극(1210)은 제1 메인 도체화부(121M)의 상면에 접촉하여 배치되고, 제1 보조 소스 전극(310)과 제1 메인 도체화부(121M)를 전기적으로 연결해줄 수 있다.
제2 보조 드레인 전극(1220)은 제2 메인 도체화부(122M)의 상면에 접촉하여 배치되고, 제1 보조 드레인 전극(320)과 제2 메인 도체화부(122M)를 전기적으로 연결해줄 수 있다.
제2 보조 소스 전극(1210)은 보조 게이트 전극(330) 및 제1 서브 도체화부(121A)와 중첩되지 않을 수 있다. 제2 보조 드레인 전극(1220)은 보조 게이트 전극(330) 및 제2 서브 도체화부(122A)와 중첩되지 않을 수 있다.
제2 보조 소스 전극(1210)은 기능성 절연층(150)과 제1 서브 도체화부(121A) 사이에 개재되지 않을 수 있다. 제2 보조 드레인 전극(1220)은 기능성 절연층(150)과 제2 서브 도체화부(122A) 사이에 개재되지 않을 수 있다.
따라서, 반도체층(120)에서 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)가 형성될 수 있다.
기능성 절연층(150)에서 발생한 수소는 주변으로 확산된다.
기능성 절연층(150)에서 발생한 수소는 메인 소스 전극(141), 제1 보조 소스 전극(310) 및 제2 보조 소스 전극(1210)에 의해 막히고, 메인 게이트 전극(143) 및 보조 게이트 전극(330)에 의해 막히고, 메인 드레인 전극(142), 제1 보조 드레인 전극(320) 및 제2 보조 드레인 전극(1220)에 의해 막힌다.
기능성 절연층(150)에서 발생한 수소는 금속 패턴들에 의해 가려지지 않는 반도체층(120)의 일부 영역에 도핑될 수 있다. 수소 도핑된 반도체층(120)의 일부 영역들은 도체화 (수소 도체화)가 될 수 있다. 수소 도핑된 반도체층(120)의 일부 영역들이 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)이다.
도 12를 참조하면, 제2 보조 소스 전극(1210)은 보조 게이트 전극(330)과 중첩되어서는 안 된다. 그렇게 되면, 반도체층(120)의 일부 영역(121A 영역)에서 수소 도체화가 발생하지 않고, 제1 서브 도체화부(121A)가 형성되지 않는다.
도 12를 참조하면, 제2 보조 드레인 전극(1220)은 보조 게이트 전극(330)과 중첩되어서는 안 된다. 그렇게 되면, 반도체층(120)의 일부 영역(122A 영역)에서 수소 도체화가 발생하지 않고, 제2 서브 도체화부(122A)가 형성되지 않는다.
도 12를 참조하면, 제1 메인 도체화부(121M) 상에 제2 보조 소스 전극(1210)이 배치되지 않고, 제2 메인 도체화부(122M) 상에 제2 보조 드레인 전극(1220)이 배치되지 않는 경우, 제1 메인 도체화부(121M)를 제1 보조 소스 전극(310)과 연결시키고 제2 메인 도체화부(122M)를 제1 보조 드레인 전극(320)과 연결시키기 위하여, 게이트 절연막(130)을 에칭하게 되면, 제1 메인 도체화부(121M)와 제2 메인 도체화부(122M)가 손상되거나 끊어질 가능성이 있다.
하지만, 도 12에 도시된 바와 같이, 제1 메인 도체화부(121M) 상에 제2 보조 소스 전극(1210)이 배치되고, 제2 메인 도체화부(122M) 상에 제2 보조 드레인 전극(1220)이 배치된 상태에서, 제1 메인 도체화부(121M)를 제1 보조 소스 전극(310)과 연결시키고 제2 메인 도체화부(122M)를 제1 보조 드레인 전극(320)과 연결시키기 위하여, 게이트 절연막(130)을 에칭하게 되면, 제2 보조 소스 전극(1210)과 제2 보조 드레인 전극(1220)에 의해서 제1 메인 도체화부(121M)와 제2 메인 도체화부(122M)가 손상되거나 끊어지는 것이 방지될 수 있다.
도 12를 참조하면, 제2 보조 소스 전극(1210)이 보조 게이트 전극(330)과 중첩되지 않음으로써, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330) 사이에 기생 캐패시턴스가 형성되지 않을 수 있다.
또한, 제2 보조 드레인 전극(1220)이 보조 게이트 전극(330)과 중첩되지 않음으로써, 제2 보조 드레인 전극(1220)과 보조 게이트 전극(330) 사이에 기생 캐패시턴스가 형성되지 않을 수 있다. 이로 인해, 박막 트랜지스터(TFT)의 성능이 향상될 수 있다.
도 12를 참조하면, 반도체층(120)에 수소 도체화에 의해 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)가 형성됨으로써, 채널부(123)의 길이가 짧아질 수 있다. 따라서, 박막 트랜지스터(TFT)의 쇼트 채널(Short Channel)이 구현되기가 용이할 수 있다. 이로 인해, 박막 트랜지스터(TFT)의 이동도가 향상될 수 있다.
한편, 도 12와 같이, 제2 보조 소스 전극(1210)이 제1 메인 도체화부(121M) 상에 배치되고, 제2 보조 드레인 전극(1220)이 제2 메인 도체화부(122M) 상에 배치되는 경우, 캐패시터(CAP)의 제2 플레이트(1120)는, 도 11에서와 같이, 박막 트랜지스터(TFT)의 반도체층(120)과 동일한 물질로 동일한 층에 위치하고 도체화 된 상태인 다른 반도체층(1251)을 포함하고, 이러한 다른 반도체층(1251) 상에 추가적인 금속층(1252)을 더 포함할 수 있다. 여기서, 추가적인 금속층(1252)은 제2 보조 소스 전극(1210) 및 제2 보조 드레인 전극(1220) 중 하나이거나, 제2 보조 소스 전극(1210) 및 제2 보조 드레인 전극(1220)과 동일한 층에 위치하고 제2 보조 소스 전극(1210) 및 제2 보조 드레인 전극(1220)과 동일한 물질의 금속일 수 있다. 예를 들어, 추가적인 금속층(1252)은 몰리브덴-티타늄(MoTi) 등의 합금물질을 포함할 수 있으며, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 또는 티타늄(Ti) 등의 단일 금속물질을 포함할 수도 있다.
도 13은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)의 박막 트랜지스터(TFT)에서, 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)의 수소 도핑 길이 별로, 캐리어 농도에 따른 온-전류(On-current)인 드레인 전류(Ids)를 나타낸 그래프이다.
도 13을 참조하면, 그래프의 x축은 캐리어 농도이다. 그래프의 y축은 박막 트랜지스터(TFT)의 드레인과 소스 사이에 흐르는 전류(Ids)이다.
박막 트랜지스터(TFT)의 기능성 절연층(150)이 수소 공급층인 경우, 박막 트랜지스터(TFT)의 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)는 기능성 절연층(150)에서 확산된 수소에 의해 도핑이 될 수 있다. 따라서, 박막 트랜지스터(TFT)의 제1 서브 도체화부(121A)의 길이(L1a) 및 제2 서브 도체화부(122A)의 길이(L2a) 각각은 수소 도핑 길이(Hydrogen Doping Length)와 대응될 수 있다.
제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)가 4가지 수소 도핑 길이를 갖는 4가지 박막 트랜지스터(TFT)에 대하여, 캐리어 농도 변화에 따른 전류 변화를 측정한 결과는 도 13과 같다.
4가지 수소 도핑 길이는 0μm, 1μm*2, 2μm*2 및 3μm*2를 포함한다.
수소 도핑 길이가 0μm이란 것은, 박막 트랜지스터(TFT)에서, 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)는 수소 도체화 되지 않고, 제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M)와 같이 드라이 에칭 도체화가 된 도체화부 일 수 있다. 수소 도핑 길이가 1μm*2이란 것은, 박막 트랜지스터(TFT)에서 제1 서브 도체화부(121A)의 길이(L1a)가 1μm이고, 제2 서브 도체화부(122A)의 길이(L2a)가 1μm인 경우일 수 있다. 수소 도핑 길이가 2μm*2이란 것은, 박막 트랜지스터(TFT)에서 제1 서브 도체화부(121A)의 길이(L1a)가 2μm이고, 제2 서브 도체화부(122A)의 길이(L2a)가 2μm인 경우일 수 있다. 수소 도핑 길이가 3μm*2이란 것은, 박막 트랜지스터(TFT)에서 제1 서브 도체화부(121A)의 길이(L1a)가 3μm이고, 제2 서브 도체화부(122A)의 길이(L2a)가 3μm인 경우일 수 있다.
도 13을 참조하면, 수소 도핑 길이가 0μm인 경우, 박막 트랜지스터(TFT)의 드레인 전류(Ids)는 반도체층(120)의 캐리어 농도가 변하더라도 크게 변하지 않는다.
도 13을 참조하면, 하지만, 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A) 각각의 수소 도핑 길이가 1μm, 2μm 및 3μm인 경우, 박막 트랜지스터(TFT)의 드레인 전류(Ids)는 반도체층(120)의 캐리어 농도의 영향을 받을 수 있다.
도 13을 참조하면, 박막 트랜지스터(TFT)의 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A) 각각의 수소 도핑 길이가 길어질수록, 박막 트랜지스터(TFT)의 드레인 전류(Ids)는 캐리어 농도의 변화에 더욱더 큰 영향을 받을 수 있다.
도 13을 참조하면, 박막 트랜지스터(TFT)의 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A) 각각의 수소 도핑 길이가 1μm, 2μm 및 3μm인 경우, 반도체층(120)의 캐리어 농도가 n0 내지 n2 범위 이내에서 변하는 경우, 박막 트랜지스터(TFT)의 드레인 전류(Ids)는 반도체층(120)의 캐리어 농도의 영향을 크게 받지 않는다. 여기서, n0는 드라이 에칭 도체화가 된 제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M)의 캐리어 농도일 수 있다. 예를 들어, n0는 1020cm-3 일 수 있다. n2는 1018cm-3 일 수 있다.
도 13을 참조하면, 박막 트랜지스터(TFT)의 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A) 각각의 수소 도핑 길이가 1μm, 2μm 및 3μm인 경우, 반도체층(120)의 캐리어 농도가 n2보다 작은 범위에서 변하는 경우, 박막 트랜지스터(TFT)의 드레인 전류(Ids)는 반도체층(120)의 캐리어 농도의 영향을 크게 받는다. 즉, 반도체층(120)의 캐리어 농도가 작아질수록, 박막 트랜지스터(TFT)의 드레인 전류(Ids)는 더욱더 감소한다.
도 13을 참조하면, 박막 트랜지스터(TFT)의 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A) 각각의 수소 도핑 길이가 1μm, 2μm 및 3μm인 경우, 반도체층(120)의 캐리어 농도가 n2보다 작아지게 되면, 반도체층(120)의 캐리어 농도가 감소할수록 박막 트랜지스터(TFT)의 드레인 전류(Ids)가 감소하게 되어, 박막 트랜지스터(TFT)의 이동도(mobility)는 원하는 이동도 범위(μ1~μ2)를 벗어나서 작아지게 된다. 따라서, 박막 트랜지스터(TFT)의 이동도(mobility)가 원하는 이동도 범위(μ1~μ2) 내에서 유지시킬 수 있는 최소 캐리어 농도 값(n2)이 수소 도체화가 된 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A) 각각의 "최적 캐리어 농도"로 설정될 수 있다.
도 14는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)의 게이트 전압 변화에 따른 드레인 전류를 나타낸 그래프이다.
도 14를 참조하면, 왼쪽 그래프(1410)는 게이트 전압 변화에 따른 원하는 수준의 기준 드레인 전류를 나타낸 것이고, 오른쪽 그래프(1420)는 도 1의 박막 트랜지스터 구조와 도 3의 박막 트랜지스터 구조를 갖는 경우, 게이트 전압 변화에 따른 드레인 전류를 나타낸 것이다.
도 14를 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 구조를 갖지 않지만 원하는 수준의 성능을 보이는 경우(1410)와 본 개시의 실시예들에 따른 박막 트랜지스터 구조를 갖는 경우(1420) 각각에 대하여, 게이트 전압 변화에 따른 원하는 수준의 기준 드레인 전류를 측정하는 실험을 수행할 때, 2가지 케이스(Case 1, Case 2)에 대하여 반복 실험을 하였다. 제1 케이스(Case 1)는 박막 트랜지스터(TFT)의 드레인-소스 전압(Vds)이 고전압(예: 10V)인 케이스이고, 제2 케이스(Case 2)는 박막 트랜지스터(TFT)의 드레인-소스 전압(Vds)이 저전압(예: 0.1V)인 케이스이다.
도 1의 박막 트랜지스터 구조는 게이트 절연막 에치리스(GI Etchless) 구조를 포함하고, 반도체층(120)이 제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M) 이외에 수소 도체화가 된 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)를 더 포함하는 이종 도체화 구조일 수 있다.
도 3의 박막 트랜지스터 구조는 도 1의 박막 트랜지스터 구조(게이트 절연막 에치리스 구조, 이동 도체화 구조)에 더하여, 제1 보조 소스 전극(310) 및 제1 보조 드레인 전극(320)을 더 포함하는 보조 전극 구조를 더 포함할 수 있다.
도 14를 참조하면, 기준이 되는 왼쪽 그래프(1410)와 본 개시의 실시예들에 따른 박막 트랜지스터 구조와 관련한 오른쪽 그래프(1420)를 비교해보면, 게이트 전압에 따른 드레인 전류가 비슷한 수준으로 측정된 것을 알 수 있다.
따라서, 도 1의 박막 트랜지스터 구조 또는 도 3의 박막 트랜지스터 구조를 통해, 박막 트랜지스터(TFT)의 반도체층(120)이 유실되는 것이 방지될 수 있고, 박막 트랜지스터(TFT)에서 메인 소스 전극(141)과 제1 메인 도체화부(121M) 간의 소스 컨택 부분과 메인 드레인 전극(142)과 제2 메인 도체화부(122M) 간의 드레인 컨택 부분이 손상되는 것이 방지되면서도, 게이트 전압에 따른 드레인 전류가 원하는 수준을 보이게 된다.
여기서, 게이트 전압에 따른 드레인 전류가 원하는 수준을 보인다는 것은, 도 1의 박막 트랜지스터 구조 또는 도 3의 박막 트랜지스터 구조를 갖는 박막 트랜지스터(TFT)가 원하는 수준의 스위칭 특성(온-오프 특성) 및 이동도 성능을 보인다는 것을 의미할 수 있다.
도 15는 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 도 12의 구조로 형성된 박막 트랜지스터(TFT)에서, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330) 간의 중첩 길이(OL: Overlap Length) 및 제2 보조 드레인 전극(1220)과 보조 게이트 전극(330) 간의 중첩 길이(OL)를 설명하기 위한 단면도이고, 도 16은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 도 12의 구조로 형성된 박막 트랜지스터(TFT)에서, 캐리어 농도 별로, 중첩 길이(OL)의 변경에 따른 드레인 전류를 나타낸 그래프이다.
도 15 및 도 16은 박막 트랜지스터(TFT) 및 반도체층(120)의 특성(예: 이동도, 드레인 전류 등)이 원하는 수준을 가지면서 게이트 절연막 에치리스 구조 및 이종 도체화 구조를 형성하기 위하여, 어느 정도의 길이(L1a, L2a)로 수소 도체화가 되는 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)를 형성해야 하는지를 확인하기 위한 실험 결과를 설명하기 위한 도면들이다. 제1 서브 도체화부(121A)의 길이(L1a, L2a)는 제2 보조 소스 전극(1210)과 보조 게이트 전극(330) 간의 이격 거리와 대응되고, 제2 서브 도체화부(122A)의 길이(L2a)는 제2 보조 드레인 전극(1220)과 보조 게이트 전극(330) 간의 이격 거리와 대응될 수 있다. 아래에서는, 설명의 편의를 위하여, 소스 영역과 드레인 영역 중 소스 영역에 대해서만 설명한다.
도 15 및 도 16을 참조하면, 중첩 길이(OL)가 포지티브 값(+)을 갖는다는 것은, 박막 트랜지스터(TFT)에서, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 중첩된다는 것을 의미한다.
이에 따라, 기능성 절연층(150)에서 방출된 수소가 제2 보조 소스 전극(1210)에 의해 차단되어, 반도체층(120)에서 수소 도체화가 발생하지 않는다. 이로 인해, 반도체층(120)에서 제1 서브 도체화부(121A)가 형성되지 않을 수 있다.
도 15 및 도 16을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 도 12의 구조로 형성된 박막 트랜지스터(TFT)에서, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330) 간의 중첩 길이(OL)는 네거티브 값(-)을 갖는다.
도 15 및 도 16을 참조하면, 중첩 길이(OL)가 네거티브 값(-)을 갖는다는 것은, 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 도 12의 구조로 형성된 박막 트랜지스터(TFT)에서, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 중첩되지 않는 것을 의미한다.
도 15 및 도 16을 참조하면, 중첩 길이(OL)가 네거티브 값(-)을 갖는다는 것은, 도 12에 도시된 바와 같이, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 수평 방향으로 이격되어 있다는 것을 의미한다.
또한, 기능성 절연층(150)에서 방출된 수소가 제2 보조 소스 전극(1210)에 의해 차단되지 않고, 반도체층(120)에서 수소 도체화가 발생하여, 반도체층(120)에서 수소 도체화부인 제1 서브 도체화부(121A)가 형성될 수 있다.
도 15 및 도 16을 참조하면, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 중첩되지 않는 경우(즉, 중첩 길이(OL)가 네거티브 값(-)을 갖는 경우)의 박막 트랜지스터(TFT)가 어떠한 효과를 갖는지를 확인하기 위하여, 중첩 길이(OL)가 네거티브 값(-)이 되는 박막 트랜지스터(TFT)와 중첩 길이(OL)가 포지티브 값(+)이 되는 박막 트랜지스터에 대하여, 드레인 전류(Ids)를 비교해본다.
도 16의 그래프는, 오프셋 캐리어 농도(n)가 n0, n1, n2, n3, n4인 경우에 대하여, 중첩 길이(OL)를 2μm, 1μm, 0μm, -1μm, -2μm, -3μm로 변경해가면서, 드레인 전류를 측정한 그래프이다.
여기서, 캐리어 농도(n)의 크기 관계는 n0>n1>n2>n3>n4 이다. n0는 수소 도체화가 되지 않은 경우의 반도체층(120)의 캐리어 농도이고, n1~n4는 수도 도체화 된 경우의 반도체층(120)의 캐리어 농도이다. 예를 들어, n0는 1020cm-3 이고, n2는 1018cm-3 일 수 있다.
중첩 길이(OL)가 포지티브 값(+)인 2μm 및 1μm 인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 중첩되는 경우이다. 중첩 길이(OL)가 2μm인 경우, 제2 보조 소스 전극(1210) 및 보조 게이트 전극(330)가 2μm 만큼 중첩된다는 것이다. 중첩 길이(OL)가 1μm인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)가 1μm 만큼 중첩된다는 것이다.
중첩 길이(OL)가 네거티브 값(-)인 -1μm, -2μm 및 -3μm 인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 중첩되지 않는 경우이다.
중첩 길이(OL)가 -1μm인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 1μm만큼 이격된 것이다. 중첩 길이(OL)가 -2μm인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 2μm만큼 이격된 것이다. 중첩 길이(OL)가 -3μm인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 3μm만큼 이격된 것이다.
중첩 길이(OL)가 -1μm인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 1μm만큼 이격 됨으로써, 제1 서브 도체화부(121A)의 길이(L1a)가 1μm 또는 이와 유사한 값을 갖게 된다. 중첩 길이(OL)가 -2μm인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 2μm만큼 이격됨으로써, 제1 서브 도체화부(121A)의 길이(L1a)가 2μm 또는 이와 유사한 값을 갖게 된다. 중첩 길이(OL)가 -3μm인 경우, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 3μm만큼 이격됨으로써, 제1 서브 도체화부(121A)의 길이(L1a)가 3μm 또는 이와 유사한 값을 갖게 된다.
도 16을 참조하면, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 중첩되는 중첩 길이(OL)가 0(zero)이거나 0보다 큰 포지티브 값(1μm, 2μm)을 갖게 되면, 박막 트랜지스터(TFT)의 반도체층(120)에서 수소 도체화가 발생하지 않고, 박막 트랜지스터(TFT)는 반도체층(120)의 캐리어 농도의 크기와 관계 없이, 비슷한 드레인 전류(Ids)를 비슷하게 갖는다.
도 16을 참조하면, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 중첩되는 중첩 길이(OL)가 0에서 포지티브 방향(+)으로 커지게 되면(즉, 0μm -> 1μm -> 2μm), 반도체층(120)의 캐리어 농도의 크기와 관계 없이, 드레인 전류(Ids)가 상당히 증가하게 된다.
도 16을 참조하면, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)이 중첩되는 중첩 길이(OL)가 0에서 네거티브 방향(-)으로 커지게 되면, 즉, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330)의 이격 거리가 1μm, 2μm 및 3μm 순서로 커지게 되면, 드레인 전류(Ids)가 감소하게 된다. 이러한 드레인 전류 감소 현상은 반도체층(120)의 캐리어 농도가 작아질수록 두드러진다.
도 16을 참조하면, 박막 트랜지스터(TFT)의 드레인 전류(Ids)의 크기의 관점에서 볼 때, 박막 트랜지스터(TFT) 및 반도체층(120)의 특성(예: 이동도, 드레인 전류 등)이 원하는 수준(예를 들어, 이동도 μ가 μ1~μ2 범위의 값을 갖는 수준)을 가지면서 게이트 절연막 에치리스 구조 및 이종 도체화 구조를 형성하기 위하여, 중첩 길이(OL)가 -1μm 및 -2μm이고 캐리어 농도가 n1, n2 및 n3인 경우(1800)가 적절할 수 있다.
다시 말해, 제2 보조 소스 전극(1210)과 보조 게이트 전극(330) 간의 이격 거리가 1μm 및 2μm가 되도록 설계하여 제1 서브 도체화부(122A)의 길이(L1a)를 1μm 및 2μm가 되는 구조(게이트 절연막 에치리스 구조 및 이종 도체화 구조)를 형성하고, 반도체층(120)의 캐리어 농도가 n1, n2 및 n3를 가질 때, 박막 트랜지스터(TFT) 및 반도체층(120)은 원하는 수준의 특성(예를 들어, 이동도 μ가 μ1~μ2 범위의 값을 갖는 수준)을 가질 수 있다.
도 17은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 도 12의 구조로 형성된 박막 트랜지스터(TFT)에서, 게이트 전압 변화에 따른 드레인 전류를 나타낸 그래프이다.
도 17을 참조하면, 왼쪽 그래프(1710)는 게이트 전압 변화에 따른 원하는 수준의 기준 드레인 전류를 나타낸 것이고, 오른쪽 그래프(1720)는 도 12의 박막 트랜지스터 구조를 갖는 경우, 게이트 전압 변화에 따른 드레인 전류를 나타낸 것이다.
도 17을 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 구조를 갖지 않지만 원하는 수준의 성능을 보이는 경우(1710)와 본 개시의 실시예들에 따른 박막 트랜지스터 구조를 갖는 경우(1720) 각각에 대하여, 게이트 전압 변화에 따른 원하는 수준의 기준 드레인 전류를 측정하는 실험을 수행할 때, 2가지 케이스(Case 1, Case 2)에 대하여 반복 실험을 하였다. 제1 케이스(Case 1)는 박막 트랜지스터(TFT)의 드레인-소스 전압(Vds)이 고전압(예: 10V)인 케이스이고, 제2 케이스(Case 2)는 박막 트랜지스터(TFT)의 드레인-소스 전압(Vds)이 저전압(예: 0.1V)인 케이스이다.
도 12의 박막 트랜지스터 구조는, 게이트 절연막 에치리스(GI Etchless) 구조를 포함하고, 반도체층(120)이 제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M) 이외에 수소 도체화가 된 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)를 더 포함하는 이종 도체화 구조를 포함하고, 제2 보조 소스 전극(1210) 및 제2 보조 드레인 전극(1220)을 더 포함하는 이중 보조 전극 구조를 포함할 수 있다.
도 17을 참조하면, 기준이 되는 왼쪽 그래프(1710)와 본 개시의 실시예들에 따른 박막 트랜지스터 구조와 관련한 오른쪽 그래프(1720)를 비교해보면, 게이트 전압에 따른 드레인 전류가 비슷한 수준으로 측정된 것을 알 수 있다.
따라서, 도 12의 박막 트랜지스터 구조를 통해, 박막 트랜지스터(TFT)의 반도체층(120)이 유실되는 것이 방지될 수 있고, 박막 트랜지스터(TFT)에서 메인 소스 전극(141)과 제1 메인 도체화부(121M) 간의 소스 컨택 부분과 메인 드레인 전극(142)과 제2 메인 도체화부(122M) 간의 드레인 컨택 부분이 손상되는 것이 방지되고, 수소 도체화 영역이 안정적으로 제공되면서도, 게이트 전압에 따른 드레인 전류가 원하는 수준을 보이게 된다.
여기서, 게이트 전압에 따른 드레인 전류가 원하는 수준을 보인다는 것은, 도 12의 박막 트랜지스터 구조를 갖는 박막 트랜지스터(TFT)가 원하는 수준의 스위칭 특성(온-오프 특성) 및 이동도 성능을 보인다는 것을 의미할 수 있다.
도 18은 본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)에서, 캐리어 농도 변화에 따른 이동도를 나타낸 그래프이다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)는, 게이트 절연막 에치리스 구조 및 반도체층(120)의 이종 도체화 구조에 의해, 반도체층(120)이 유실되는 것이 방지될 수 있고, 반도체층(120)에서 소스 컨택 및 드레인 컨택이 손상되는 것이 방지해줄 수 있다.
본 개시의 실시예들에 따른 박막 트랜지스터 어레이 기판(100)에 형성된 박막 트랜지스터(TFT)는, 전술한 이점들을 가지면서도, 원하는 범위(μ1~μ2)의 이동도(μ)를 가질 수 있다.
도 18을 참조하면, 게이트 절연막 에치리스 구조 및 이종 도체화 구조에 의해 제1 서브 도체화부(121A) 및 제2 서브 도체화부(122A)의 캐리어 농도가 제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M)의 캐리어 농도인 n0 보다 작은 n1 내지 n2 범위의 값을 가지더라도, 박막 트랜지스터(TFT)는 원하는 범위(μ1~μ2)의 이동도(μ)를 가질 수 있다.
도 19는 본 개시의 실시예들에 따른 표시장치를 나타낸 도면이다.
도 19를 참조하면, 본 개시의 실시예들에 따른 표시장치는 표시패널(1910), 데이터 구동 회로(1920), 게이트 구동 회로(1930) 및 컨트롤러(1940) 등을 포함할 수 있다.
표시패널(1910)은 표시영역(DA) 및 표시영역(DA)의 바깥영역인 비-표시영역(NDA)을 포함하고, 다수의 데이터 라인(DL), 다수의 게이트 라인(GL) 및 다수의 서브픽셀(SP) 등이 배치되어 있을 수 있다.
데이터 구동 회로(1920)는 다수의 데이터 라인(DL)을 구동하기 위하여 다수의 데이터 라인(DL)으로 데이터 전압들(VDATA)을 출력할 수 있다.
데이터 구동 회로(1920)는 TCP(Tape Carrie Package) 타입, COG(Chip On Glass) 타입, COP(Chip On Panel) 타입, 또는 COF(Chip On Film) 타입 등으로 구현될 수 있다.
데이터 구동 회로(1920)가 COG 타입 또는 COP 타입으로 구현된 경우, 데이터 구동 회로(1910)는 표시패널(1910)의 비-표시영역(NDA)에 형성된 패드 부에 본딩될 수 있다.
데이터 구동 회로(1920)가 COF 타입으로 구현되는 경우, 데이터 구동 회로(1910)는 회로 필름 상에 실장 되고, 표시패널(1910)의 비-표시영역(NDA)에 형성된 패드 부에 회로 필름의 일 측면이 본딩 될 수 있다.
게이트 구동 회로(1930)는 다수의 게이트 라인(GL)을 구동하기 위하여 다수의 게이트 라인(GL)으로 스캔 신호들(SCAN)을 출력할 수 있다.
게이트 구동 회로(1930)는 TCP 타입, COG 타입, COP 타입, COF 타입, GIP(Gate In Panel) 타입 등을 구현될 수 있다.
게이트 구동 회로(1930)가 COG 타입 또는 COP 타입으로 구현된 경우, 게이트 구동 회로(1930)는 표시패널(1910)의 비-표시영역(NDA)에 형성된 패드 부에 본딩될 수 있다.
게이트 구동 회로(1930)가 COF 타입으로 구현되는 경우, 게이트 구동 회로(1930)는 회로 필름 상에 실장 되고, 표시패널(1910)의 비-표시영역(NDA)에 형성된 패드 부에 회로 필름의 일 측면이 본딩 될 수 있다.
게이트 구동 회로(1930)가 GIP 타입으로 구현되는 경우, 게이트 구동 회로(1930)는 표시패널(1910)의 비-표시영역(NDA) 내 일부 영역에 형성되어 있을 수 있다. 게이트 구동 회로(1930)가 GIP 타입으로 구현되는 경우, 게이트 구동 회로(1930)는 표시패널(1910)의 제작 공정 시, 표시영역(DA) 내 다른 전극들이나 배선들과 함께 형성될 수 있다.
컨트롤러(1940)는 데이터 구동 회로(1920) 및 게이트 구동 회로(1930)를 제어할 수 있다.
컨트롤러(1940)는 데이터 구동 타이밍을 제어하기 위한 각종 데이터 구동 제어 신호(DCS) 및 영상 디지털 데이터(Data)를 데이터 구동 회로(1920)로 공급할 수 있다. 데이터 구동 회로(1920)는 영상 디지털 데이터(Data)를 아날로그 전압에 해당하는 데이터 전압(VDATA)으로 변환하고, 데이터 구동 제어 신호(DCS)에 근거하여 데이터 전압(VDATA)을 데이터 라인(DL)으로 출력할 수 있다.
컨트롤러(1940)는 게이트 구동 타이밍을 제어하기 위한 각종 게이트 구동 제어 신호(GCS), 스캔신호(SCAN)의 생성에 필요한 각종 신호들을 게이트 구동 회로(1930)로 공급할 수 있다. 게이트 구동 회로(1930)는 게이트 구동 제어 신호(DCS)에 근거하여 턴-온 레벨 게이트 전압을 정해진 타이밍에 갖는 스캔신호(SCAN)를 게이트 라인(GL)으로 출력할 수 있다.
본 개시의 실시예들에 따른 표시장치는 유기발광다이오드(OLED) 표시장치, 퀀텀닷 표시장치, 또는 액정표시장치(LCD) 등의 다양한 타입일 수 있다. 도 19를 참조하면, 본 개시의 실시예들에 따른 표시장치가 유기발광다이오드(OLED) 표시장치인 경우, 표시패널(1910)의 각 서브픽셀(SP)은 발광소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 캐패시터(Cst) 등을 포함할 수 있다.
발광 소자(ED)는 제1 전극, 발광층 및 제2 전극을 포함할 수 있다. 발광층은 제1 전극과 제2 전극 사이에 배치될 수 있다. 제1 전극은 애노드 전극이고 제2 전극은 캐소드 전극일 수 있다. 반대로, 제1 전극은 캐소드 전극이고 제2 전극은 애노드 전극일 수도 있다. 제2 전극이 캐소드 전극인 경우, 제2 전극에는 기저 전압(VSS)이 인가될 수 있다. 예를 들어, 기저 전압(VSS)은 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다. 예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED), 발광 다이오드(LED), 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 발광 소자(ED)로 흐르는 전류를 제어할 수 있다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다. 구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있고, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광 소자(ED)의 제1 전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(VDD)이 인가되는 노드로서, 구동 전압(VDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
스캔 트랜지스터(SCT)는 게이트 라인(GL)에서 공급되는 게이트 신호인 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트 라인(GL)과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 신호(Vdata)를 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 스토리지 캐패시터(Cst)는 영상 신호 전압에 해당하는 영상 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니다. 스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 외부에 의도적으로 설계된 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT)가 모두 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.
도 19에서 예시된 서브픽셀(SP)의 등가회로는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들(SP) 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들(SP) 중 일부는 다른 구조로 되어 있을 수도 있다.
도 19를 참조하면, 게이트 구동 회로(1930)는 다수의 게이트 라인(GL)으로 스캔신호들(SCAN)을 출력하기 위하여, 다수의 게이트 구동 유닛(GDU)을 포함할 수 있다.
다수의 게이트 구동 유닛(GUU) 각각은 풀-업 트랜지스터(Tu), 풀-다운 트랜지스터(Td) 및 제어 로직부(LOGIC)를 포함할 수 있다.
풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)는 클럭신호(CLK)가 입력되는 노드와 게이트 기저전압(VSS)이 입력되는 노드 사이에 전기적으로 직렬로 연결될 수 있다.
풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)가 연결된 지점은 스캔신호(SCAN)가 출력되는 출력 지점(Nout)으로서 게이트 라인(GL)과 연결된다.
풀-업 트랜지스터(Tu)가 턴-온 되고, 풀-다운 트랜지스터(Td)가 턴-오프 되는 타이밍에, 클럭신호(CLK)와 대응되는 하이 레벨 게이트 전압이 풀-업 트랜지스터(Tu)를 통해 출력 지점(Nout)에 인가됨으로써, 하이 레벨 게이트 전압이 출력 지점(Nout)과 연결된 게이트 라인(GL)으로 출력될 수 있다. 여기서, 하이 레벨 게이트 전압은 스캔신호(SCAN)의 턴-온 레벨 전압에 해당한다.
풀-업 트랜지스터(Tu)가 턴-오프 되고, 풀-다운 트랜지스터(Td)가 턴-온 되는 타이밍에, 게이트 기저전압(VSS)에 대응되는 로우 레벨 게이트 전압이 풀-다운 트랜지스터(Td)를 통해 출력 지점(Nout)에 인가됨으로써, 로우 레벨 게이트 전압이 출력 지점(Nout)과 연결된 게이트 라인(GL)으로 출력될 수 있다. 여기서, 로우 레벨 게이트 전압은 스캔신호(SCAN)의 턴-오프 레벨 전압에 해당한다.
제어 로직부(LOGIC)는, 스타트 신호(VST) 및 리셋 신호(RST)를 입력 받고, 풀-업 트랜지스터(Tu)의 게이트 노드인 Q 노드의 전압을 제어하고, 풀-다운 트랜지스터(Td)의 게이트 노드인 QB 노드의 전압을 제어할 수 있다. Q 노드의 전압과 Q 노드의 전압은 서로 반대가 된다. Q 노드의 전압이 하이 레벨 전압이면, Q 노드의 전압은 로우 레벨 전압이다. Q 노드의 전압이 로우 레벨 전압이면, Q 노드의 전압은 하이 레벨 전압이다.
도 10 내지 도 18을 참조하여 전술한 박막 트랜지스터 어레이 기판(100) 및 박막 트랜지스터(TFT)의 구조는 이종 도체화 구조, 수소 도체화 구조, 게이트 절연막 에치-리스(GI Etchless) 구조, 기능성 절연층(150)의 활용 구조 등을 포함할 수 있다.
도 10 내지 도 18을 참조하여 전술한 박막 트랜지스터 어레이 기판(100) 및 박막 트랜지스터(TFT)의 구조는, 서브픽셀(SP) 내 구동 트랜지스터(DRT) 및/또는 스캔 트랜지스터(SCT)에 적용될 수 있거나, 게이트 구동 유닛(GDU)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)에 적용될 수 있거나, 게이트 구동 유닛(GUU)의 제어 로직부(LOGIC) 내 트랜지스터들에도 적용될 수 있다.
도 19를 참조하면, 본 개시의 실시예들에 따른 표시장치의 표시패널(1910)은 다수의 박막 트랜지스터(TFT)가 배치된 박막 트랜지스터 어레이 기판(100)을 포함할 수 있다. 다수의 박막 트랜지스터(TFT) 중 적어도 하나는 반도체층(120), 게이트 절연막(130), 메인 소스 전극(141), 메인 드레인 전극(142), 메인 게이트 전극(143) 및 기능성 절연층(150) 등을 포함할 수 있다.
반도체층(120)은 채널부(123), 채널부(123)의 일 측에 위치하는 제1 도체화부(121) 및 채널부(123)의 타 측에 위치하는 제2 도체화부(122)를 포함할 수 있다. 제1 도체화부(121)는 제1 메인 도체화부(121M) 및 제1 서브 도체화부(121A)를 포함할 수 있다. 제2 도체화부(122)는 제2 메인 도체화부(122M) 및 제2 서브 도체화부(122A)를 포함할 수 있다.
게이트 절연막(130)은, 반도체층(120) 상에 위치하고, 제1 메인 도체화부(121M)의 일 부분이 노출되도록 제1 컨택홀(CNT1)을 갖고, 제2 메인 도체화부(122M)의 일 부분이 노출되도록 제2 컨택홀(CNT2)을 가질 수 있다.
메인 소스 전극(141)은 게이트 절연막(130) 상에 위치하고, 제1 컨택홀(CNT1)을 통해 제1 메인 도체화부(121M)와 전기적으로 연결될 수 있다. 메인 드레인 전극(142)은 게이트 절연막(130) 상에 위치하고, 제2 컨택홀(CNT2)을 통해 제2 메인 도체화부(122M)와 전기적으로 연결될 수 있다. 메인 게이트 전극(143)은 게이트 절연막(130) 상에 위치하고, 채널부(123)와 중첩될 수 있다.
기능성 절연층(150)은 메인 소스 전극(141), 메인 게이트 전극(143) 및 메인 드레인 전극(142)의 상부에 배치될 수 있다.
제1 서브 도체화부(121A)는 제1 메인 도체화부(121M)와 채널부(123) 사이에 위치할 수 있다. 제1 서브 도체화부(121A)는 메인 소스 전극(141) 및 메인 게이트 전극(143)과 중첩되지 않을 수 있다.
제2 서브 도체화부(122A)는 제2 메인 도체화부(122M)와 채널부(123) 사이에 위치할 수 있다. 제2 서브 도체화부(122A)는 메인 드레인 전극(142) 및 메인 게이트 전극(143)과 중첩되지 않을 수 있다.
제1 서브 도체화부(121A)와 기능성 절연층(150)은 게이트 절연막(130)에 의해 이격될 수 있다. 제2 서브 도체화부(122A)와 기능성 절연층(150)은 게이트 절연막(130)에 의해 이격될 수 있다.
제1 서브 도체화부(121A)는 제1 메인 도체화부(121M)와 서로 다른 전기 전도도를 가질 수 있다. 제2 서브 도체화부(122A)는 제2 메인 도체화부(122M)와 서로 다른 전기 전도도를 가질 수 있다.
이상에서 전술한 본 개시의 실시예들은 박막 트랜지스터 어레이 기판(100) 및 표시장치에 관한 것으로서, 반도체층(120)이 전기 전도도가 서로 다른 이종의 도체화부들(보조 소스/제2 도체화부(121A, 122A)와 메인 소스/제2 도체화부(121M, 122M))을 포함하는 이종의 도체화 구조를 갖고, 소스 전극부(메인 소스 전극(141))와 게이트 전극부(메인 게이트 전극(143)) 사이와 드레인 전극부(메인 드레인 전극(142))와 게이트 전극부(메인 게이트 전극(143)) 사이에서, 반도체층(120)이 노출될 정도로 게이트 절연막(130)이 에칭되지 않는 구조(게이트 절연막 에치리스 구조)를 가짐으로써, 반도체층(120)이 유실되거나 손상되거나 끊어지는 것이 방지될 수 있다.
또한, 본 개시의 실시예들에 의하면, 제1 메인 도체화부(121M)와 제2 메인 도체화부(122M) 상에 제2 보조 소스 전극(1210) 및 제2 보조 드레인 전극(1220)이 각각 형성된 이후, 게이트 절연막(130)이 형성되고, 게이트 절연막(130)이 에칭되어 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 형성되기 때문에, 제1 메인 도체화부(121M)와 제2 메인 도체화부(122M)가 손상되거나 유실되거나 끊어질 위험이 방지되거나 최소화될 수 있다.
또한, 본 개시의 실시예들에 의하면, 반도체층(120)이 손상될 가능성을 제거하거나 최소화시키면서도 우수한 전기적인 특성(예: 전류 특성, 이동도 등)도 동시에 제공할 수 있는 구조를 갖는 박막 트랜지스터(TFT)를 포함하는 박막 트랜지스터 어레이 기판(100) 및 표시장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 제2 보조 소스 전극(1210) 및 제2 보조 드레인 전극(1220)이 제1 메인 도체화부(121M) 및 제2 메인 도체화부(122M) 상에 각각 접촉하면서 배치됨으로써, 기생 캐패시턴스의 형성이 방지될 수 있는 구조를 갖는 박막 트랜지스터(TFT)를 포함하는 박막 트랜지스터 어레이 기판(100) 및 표시장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 얇은 두께로 캐패시터(CAP)를 형성할 수 있는 구조를 가짐으로써, 개구율을 높여줄 수 있는 박막 트랜지스터 어레이 기판(100) 및 표시장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시의 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 박막 트랜지스터 어레이 기판
110: 기판 120: 반도체층
121: 제1 도체화부 121M: 제1 메인 도체화부
121A: 제1 서브 도체화부 122: 제2 도체화부
122M: 제2 메인 도체화부 122A: 제2 서브 도체화부
123: 채널부 130: 게이트 절연막
141: 메인 소스 전극 142: 메인 드레인 전극
143: 메인 게이트 전극 150: 기능성 절연층
310: 제1 보조 소스 전극 320: 제1 보조 드레인 전극
330: 보조 게이트 전극 400: 패시베이션층
700: 픽셀 전극 800: 수소 확산 차단층
1010: 라이트 쉴드층 1020: 버퍼층
1110, 1120, 1130: 제1 플레이트, 제2 플레이트, 제3 플레이트
1210: 제2 보조 소스 전극 1220: 제2 보조 드레인 전극

Claims (20)

  1. 박막 트랜지스터 어레이 기판에 있어서,
    채널부, 상기 채널부의 일 측에 위치하는 제1 도체화부 및 상기 채널부의 타 측에 위치하는 제2 도체화부를 포함하고, 상기 제1 도체화부는 제1 메인 도체화부 및 제1 서브 도체화부를 포함하고, 상기 제2 도체화부는 제2 메인 도체화부 및 제2 서브 도체화부를 포함하는 반도체층;
    상기 반도체층 상에 위치하고, 상기 제1 메인 도체화부의 일 부분이 노출되도록 제1 컨택홀을 갖고, 상기 제2 메인 도체화부의 일 부분이 노출되도록 제2 컨택홀을 갖는 게이트 절연막;
    상기 게이트 절연막 상에 위치하고, 상기 제1 컨택홀을 통해 상기 제1 메인 도체화부와 전기적으로 연결되는 메인 소스 전극;
    상기 게이트 절연막 상에 위치하고, 상기 제2 컨택홀을 통해 상기 제2 메인 도체화부와 전기적으로 연결되는 메인 드레인 전극;
    상기 게이트 절연막 상에 위치하고, 상기 채널부와 중첩되는 메인 게이트 전극; 및
    상기 메인 소스 전극, 상기 메인 게이트 전극 및 상기 메인 드레인 전극의 상부에 배치되는 기능성 절연층을 포함하고,
    상기 제1 서브 도체화부는 상기 제1 메인 도체화부와 상기 채널부 사이에 위치하고, 상기 제1 서브 도체화부는 상기 메인 소스 전극 및 상기 메인 게이트 전극과 중첩되지 않고, 상기 제1 서브 도체화부는 상기 제1 메인 도체화부와 서로 다른 전기 전도도를 갖고,
    상기 제2 서브 도체화부는 상기 제2 메인 도체화부와 상기 채널부 사이에 위치하고, 상기 제2 서브 도체화부는 상기 메인 드레인 전극 및 상기 메인 게이트 전극과 중첩되지 않고, 상기 제2 서브 도체화부는 상기 제2 메인 도체화부와 서로 다른 전기 전도도를 갖고,
    상기 제1 서브 도체화부와 상기 기능성 절연층은 상기 게이트 절연막에 의해 이격되고, 상기 제2 서브 도체화부와 상기 기능성 절연층은 상기 게이트 절연막에 의해 이격되는 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제1 메인 도체화부, 상기 제1 서브 도체화부 및 상기 채널부 중에서, 상기 제1 메인 도체화부의 전기 전도도가 가장 크고, 상기 채널부의 전기 전도도가 가장 작고,
    상기 제2 메인 도체화부, 상기 제2 서브 도체화부 및 상기 채널부 중에서, 상기 제2 메인 도체화부의 전기 전도도가 가장 크고, 상기 채널부의 전기 전도도가 가장 작은 박막 트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 제1 서브 도체화부와 상기 기능성 절연층 간의 수직 이격 거리는 상기 제1 메인 도체화부와 상기 기능성 절연층 간의 수직 이격 거리 이하이고,
    상기 제2 서브 도체화부와 상기 기능성 절연층 간의 수직 이격 거리는 상기 제2 메인 도체화부와 상기 기능성 절연층 간의 수직 이격 거리 이하인 박막 트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 메인 게이트 전극과 상기 메인 소스 전극 사이에서 상기 게이트 절연막의 제1 상면이 노출되도록, 상기 메인 게이트 전극과 상기 메인 소스 전극은 제1 수평 이격 거리만큼 이격되고,
    상기 메인 게이트 전극과 상기 메인 드레인 전극 사이에서 상기 게이트 절연막의 제2 상면이 노출되도록, 상기 메인 게이트 전극과 상기 메인 드레인 전극은 제2 수평 이격 거리만큼 이격되고,
    상기 제1 수평 이격 거리는 상기 제1 서브 도체화부의 길이와 대응되고,
    상기 제2 수평 이격 거리는 상기 제2 서브 도체화부의 길이와 대응되는 박막 트랜지스터 어레이 기판.
  5. 제4항에 있어서,
    상기 기능성 절연층은 상기 게이트 절연막의 제1 상면과 접촉하고,
    상기 게이트 절연막의 제2 상면과 접촉하는 박막 트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 메인 소스 전극, 상기 메인 게이트 전극 및 상기 메인 드레인 전극 상에 위치하고, 상기 메인 소스 전극 또는 상기 메인 드레인 전극의 일부분이 노출되도록 제3 컨택홀을 갖는 패시베이션층; 및
    상기 패시베이션층 상에 위치하고, 상기 제3 컨택홀을 통해 노출된 상기 메인 소스 전극 또는 상기 메인 드레인 전극과 전기적으로 컨택하는 픽셀 전극을 더 포함하는 박막 트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 기능성 절연층은 상기 패시베이션층의 아래에 위치하는 박막 트랜지스터 어레이 기판.
  8. 제6항에 있어서,
    상기 기능성 절연층은 상기 패시베이션층의 위에 위치하는 박막 트랜지스터 어레이 기판.
  9. 제6항에 있어서,
    상기 패시베이션층은 복수의 서브 패시베이션층을 포함하고, 상기 기능성 절연층은 상기 복수의 서브 패시베이션층 사이에 위치하는 박막 트랜지스터 어레이 기판.
  10. 제1항에 있어서,
    상기 기능성 절연층은 수소가 함유된 수소 공급층이고, 상기 제1 서브 도체화부 및 상기 제2 서브 도체화부로 수소를 확산시키는 박막 트랜지스터 어레이 기판.
  11. 제10항에 있어서,
    상기 기능성 절연층의 수소 농도는 상기 제1 서브 도체화부 및 상기 제2 서브 도체화부의 수소 농도보다 높은 박막 트랜지스터 어레이 기판.
  12. 제10항에 있어서,
    상기 기능성 절연층은 실리콘 나이트라이드(SiNx), 실리콘 옥시나이트라이드(SiON) 및 실리콘 옥사이드(SiOx) 중 하나 이상을 포함하는 박막 트랜지스터 어레이 기판.
  13. 제10항에 있어서,
    상기 기능성 절연층과 상기 채널부 사이에 수소 확산 차단층을 포함하고,
    상기 수소 확산 차단층은 상기 기능성 절연층으로부터 상기 채널부로의 수소 확산을 차단하고, 상기 수소 확산 차단층은 상기 메인 게이트 전극을 포함하는 박막 트랜지스터 어레이 기판.
  14. 제1항에 있어서,
    상기 게이트 절연막과 상기 메인 소스 전극 사이에 위치하고, 상기 메인 소스 전극과 전기적으로 컨택하고, 상기 제1 컨택홀을 통해 상기 제1 메인 도체화부와 전기적으로 컨택하는 제1 보조 소스 전극;
    상기 게이트 절연막과 상기 메인 드레인 전극 사이에 위치하고, 상기 메인 드레인 전극과 전기적으로 컨택하고, 상기 제2 컨택홀을 통해 상기 제2 메인 도체화부와 전기적으로 컨택하는 제1 보조 드레인 전극; 및
    상기 게이트 절연막과 상기 메인 게이트 전극 사이에 위치하고, 상기 메인 게이트 전극과 전기적으로 컨택하고, 상기 채널부와 중첩되는 보조 게이트 전극을 더 포함하고,
    상기 메인 소스 전극은 상기 제1 보조 소스 전극을 통해 상기 제1 메인 도체화부와 전기적으로 연결되고,
    상기 메인 드레인 전극은 상기 제1 보조 드레인 전극을 통해 상기 제2 메인 도체화부와 전기적으로 연결되는 박막 트랜지스터 어레이 기판.
  15. 제14항에 있어서,
    상기 제1 보조 소스 전극은 상기 제1 메인 도체화부와 면 컨택하고,
    상기 제1 보조 드레인 전극은 상기 제2 메인 도체화부와 면 컨택하는 박막 트랜지스터 어레이 기판.
  16. 제14항에 있어서,
    상기 제1 보조 소스 전극 및 상기 제1 보조 드레인 전극은 상기 보조 게이트 전극과 동일한 물질을 포함하고 동일한 층에 위치하고,
    상기 메인 소스 전극 및 상기 메인 드레인 전극은 상기 메인 게이트 전극과 동일한 물질을 포함하고 동일한 층에 위치하는 박막 트랜지스터 어레이 기판.
  17. 제14항에 있어서,
    상기 반도체층 아래에 배치되는 버퍼층; 및
    상기 버퍼층 아래에 위치하는 라이트 쉴드층을 더 포함하고,
    상기 제1 보조 소스 전극 또는 상기 제1 보조 드레인 전극은 상기 게이트 절연막과 상기 버퍼층을 관통하는 제4 컨택홀을 통해 상기 라이트 쉴드층과 전기적으로 컨택하는 박막 트랜지스터 어레이 기판.
  18. 제17항에 있어서,
    상기 박막 트랜지스터 어레이 기판은 박막 트랜지스터 및 캐패시터를 포함하는 다수의 서브픽셀을 더 포함하고,
    상기 박막 트랜지스터는 상기 반도체층, 상기 메인 소스 전극, 상기 메인 드레인 전극 및 상기 메인 게이트 전극을 포함하고,
    상기 캐패시터는 제1 플레이트, 상기 제1 플레이트 상의 제2 플레이트 및 상기 제2 플레이트 상의 제3 플레이트를 포함하고,
    상기 제1 플레이트는 상기 라이트 쉴드층이거나 상기 라이트 쉴드층과 동일한 층에 위치하는 금속이고,
    상기 제2 플레이트는 상기 반도체층과 동일한 층에 위치하고 도체화 된 상태인 다른 반도체층이고,
    상기 제3 플레이트는 상기 메인 게이트 전극 및 상기 보조 게이트 전극이거나, 상기 메인 게이트 전극 및 상기 보조 게이트 전극과 동일한 층들에 위치하는 금속들인 박막 트랜지스터 어레이 기판.
  19. 제14항에 있어서,
    상기 제1 메인 도체화부의 상면에 접촉하여 배치되고, 상기 제1 보조 소스 전극과 상기 제1 메인 도체화부를 전기적으로 연결해주는 제2 보조 소스 전극; 및
    상기 제2 메인 도체화부의 상면에 접촉하여 배치되고, 상기 제1 보조 드레인 전극과 상기 제2 메인 도체화부를 전기적으로 연결해주는 제2 보조 드레인 전극을 더 포함하고,
    상기 제2 보조 소스 전극은 상기 보조 게이트 전극 및 상기 제1 서브 도체화부와 중첩되지 않고,
    상기 제2 보조 드레인 전극은 상기 보조 게이트 전극 및 상기 제2 서브 도체화부와 중첩되지 않는 박막 트랜지스터 어레이 기판.
  20. 다수의 박막 트랜지스터가 배치된 박막 트랜지스터 어레이 기판을 포함하는 표시장치에 있어서,
    상기 다수의 박막 트랜지스터 중 적어도 하나는,
    채널부, 상기 채널부의 일 측에 위치하는 제1 도체화부 및 상기 채널부의 타 측에 위치하는 제2 도체화부를 포함하고, 상기 제1 도체화부는 제1 메인 도체화부 및 제1 서브 도체화부를 포함하고, 상기 제2 도체화부는 제2 메인 도체화부 및 제2 서브 도체화부를 포함하는 반도체층;
    상기 반도체층 상에 위치하고, 상기 제1 메인 도체화부의 일 부분이 노출되도록 제1 컨택홀을 갖고, 상기 제2 메인 도체화부의 일 부분이 노출되도록 제2 컨택홀을 갖는 게이트 절연막;
    상기 게이트 절연막 상에 위치하고, 상기 제1 컨택홀을 통해 상기 제1 메인 도체화부와 전기적으로 연결되는 메인 소스 전극;
    상기 게이트 절연막 상에 위치하고, 상기 제2 컨택홀을 통해 상기 제2 메인 도체화부와 전기적으로 연결되는 메인 드레인 전극;
    상기 게이트 절연막 상에 위치하고, 상기 채널부와 중첩되는 메인 게이트 전극; 및
    상기 메인 소스 전극, 상기 메인 게이트 전극 및 상기 메인 드레인 전극의 상부에 배치되는 기능성 절연층을 포함하고,
    상기 제1 서브 도체화부는 상기 제1 메인 도체화부와 상기 채널부 사이에 위치하고, 상기 제1 서브 도체화부는 상기 메인 소스 전극 및 상기 메인 게이트 전극과 중첩되지 않고, 상기 제1 서브 도체화부는 상기 제1 메인 도체화부와 서로 다른 전기 전도도를 갖고,
    상기 제2 서브 도체화부는 상기 제2 메인 도체화부와 상기 채널부 사이에 위치하고, 상기 제2 서브 도체화부는 상기 메인 드레인 전극 및 상기 메인 게이트 전극과 중첩되지 않고, 상기 제2 서브 도체화부는 상기 제2 메인 도체화부와 서로 다른 전기 전도도를 갖고,
    상기 제1 서브 도체화부와 상기 기능성 절연층은 상기 게이트 절연막에 의해 이격되고, 상기 제2 서브 도체화부와 상기 기능성 절연층은 상기 게이트 절연막에 의해 이격되는 표시장치.
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