CN113903751A - 薄膜晶体管阵列衬底和显示器件 - Google Patents

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Abstract

本公开内容的实施方式涉及薄膜晶体管阵列衬底和显示器件，其中半导体层具有异质导电结构，该异质导电结构包括具有不同电导率的异质导电部分，并且栅极绝缘体层不被蚀刻成足以在源电极部分与栅电极部分之间以及在漏电极部分与栅电极部分之间暴露半导体层，从而可以使对半导体层损坏的可能性消除或最小化。

Description

薄膜晶体管阵列衬底和显示器件
对相关申请的交叉引用
本申请要求2020年6月22日提交的韩国专利申请第10-2020-0076064号的优先权，出于所有目的，在此通过引用将该韩国专利申请并入本文，就如同在本文完全阐述一样。
技术领域
本公开内容涉及薄膜晶体管阵列衬底和显示器件。
背景技术
晶体管广泛用作电子器件领域中的开关器件或驱动器件。特别地，由于薄膜晶体管可以在玻璃衬底或塑料衬底上制造，因此薄膜晶体管可以广泛地用作诸如液晶显示器件或有机发光显示器件的显示器件的开关元件。
薄膜晶体管可以基于构成有源层的材料分为使用非晶硅作为有源层的非晶硅薄膜晶体管、使用多晶硅作为有源层的多晶硅薄膜晶体管以及使用氧化物半导体作为有源层的氧化物半导体薄膜晶体管。
由于非晶硅可以在短时间内沉积形成有源层，因此非晶硅薄膜晶体管(a-Si TFT)具有制造工艺时间短和生产成本低的优点。另一方面，由于电流驱动能力因低迁移率而相对较低，并且非晶硅薄膜晶体管具有由于阈值电压的变化而限于有机发光显示器件的缺点。
通过在沉积非晶硅之后使非晶硅结晶化来制造多晶硅薄膜晶体管(poly-SiTFT)。在制造多晶硅薄膜晶体管的工艺中，需要非晶硅的结晶工艺，因此工艺的数量增加并且制造成本增加。另外，由于在高工艺温度下执行结晶工艺，因此多晶硅薄膜晶体管难以应用于大面积器件。此外，由于多晶特性，难以确保多晶硅薄膜晶体管的均匀性。
由于可以在相对低的温度下形成构成有源层的氧化物，因此氧化物具有高迁移率和取决于氧含量的大的电阻变化，氧化物半导体薄膜晶体管具有可以容易地获得期望的物理特性的优点。此外，由于氧化物的特性，氧化物半导体是透明的，因此实现透明显示也是有利的。然而，为了将氧化物半导体层应用于薄膜晶体管，需要单独的导电工艺来形成源电极和漏电极之间的连接部分。
同时，在形成薄膜晶体管时，在半导体层上形成栅极绝缘体层，并出于各种原因蚀刻栅极绝缘体层。在这种情况下，可能存在栅极绝缘体层的蚀刻工艺期间半导体层损失、损坏或切断的风险。
发明内容
本公开内容的实施方式可以提供包括薄膜晶体管的薄膜晶体管阵列衬底和显示器件，该薄膜晶体管具有如下结构：可以使对半导体层的损坏的可能性消除或最小化。
本公开内容的实施方式可以提供包括薄膜晶体管的薄膜晶体管阵列衬底和显示器件，该薄膜晶体管具有如下结构：能够同时提供优异的电特性(例如，电流特性、迁移率等)同时使对半导体层的损坏的可能性消除或最小化。
本公开内容的实施方式可以提供包括薄膜晶体管的薄膜晶体管阵列衬底和显示器件，该薄膜晶体管具有能够防止寄生电容的形成的结构。
本公开内容的实施方式可以提供具有如下结构的薄膜晶体管阵列衬底和显示器件：能够形成具有薄厚度的电容器。
本公开内容的实施方式可以提供一种薄膜晶体管阵列衬底，薄膜晶体管阵列衬底包括：半导体层，半导体层包括沟道部分、位于沟道部分的一侧的第一导电部分和位于沟道部分的另一侧的第二导电部分，第一导电部分包括第一主导电部分和第一子导电部分，并且第二导电部分包括第二主导电部分和第二子导电部分；栅极绝缘体层，栅极绝缘体层设置在半导体层上并且具有使第一主导电部分的一部分暴露的第一接触孔和使第二主导电部分的一部分暴露的第二接触孔；主源电极，主源电极设置在栅极绝缘体层上并且通过第一接触孔电连接至第一主导电部分；主漏电极，主漏电极设置在栅极绝缘体层上并且通过第二接触孔电连接至第二主导电部分；主栅电极，主栅电极设置在栅极绝缘体层上并且与沟道部分交叠；以及功能绝缘层，功能绝缘层设置在主源电极、主栅电极和主漏电极上。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，第一子导电部分可以位于第一主导电部分与沟道部分之间，第一子导电部分可以不与主源电极和主栅电极交叠，并且第一子导电部分可以具有与第一主导电部分的电导率不同的电导率。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，第二子导电部分可以位于第二主导电部分与沟道部分之间，第二子导电部分可以不与主漏电极和主栅电极交叠，并且第二子导电部分可以具有与第二主导电部分的电导率不同的电导率。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，第一子导电部分和功能绝缘层可以通过栅极绝缘体层分隔，并且第二子导电部分和功能绝缘层可以通过栅极绝缘体层分隔。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，在第一主导电部分、第一子导电部分和沟道部分之中，第一主导电部分可以具有最大(最高)的电导率，并且沟道部分可以具有最小(最低)的电导率。此外，在第二主导电部分、第二子导电部分和沟道部分之中，第二主导电部分可以具有最大的电导率，并且沟道部分可以具有最小的电导率。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，第一子导电部分与功能绝缘层之间的竖直分隔距离可以小于或等于第一主导电部分与功能绝缘层之间的竖直分隔距离。第二子导电部分与功能绝缘层之间的竖直分隔距离可以小于或等于第二主导电部分与功能绝缘层之间的竖直分隔距离。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，主栅电极与主源电极可以间隔开第一水平分隔距离，使得栅极绝缘体层的第一上表面在主栅电极与主源电极之间暴露。主栅电极与主漏电极可以间隔开第二水平分隔距离，使得栅极绝缘体层的第二上表面在主栅电极与主漏电极之间暴露。第一水平分隔距离可以对应于第一子导电部分的长度，并且第二水平分隔距离可以对应于第二子导电部分的长度。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，功能绝缘层可以与栅极绝缘体层的第一上表面接触，并且可以与栅极绝缘体层的第二上表面接触。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，功能绝缘层可以是包含氢的氢供应层，并可以将氢扩散到第一子导电部分和第二子导电部分中。功能绝缘层的氢浓度可以高于第一子导电部分和第二子导电部分的氢浓度。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，功能绝缘层可以包括硅氮化物(SiNx)、硅氧氮化物(SiON)或硅氧化物(SiOx)中的至少一种。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，氢扩散阻挡层可以设置在功能绝缘层与沟道部分之间，氢扩散阻挡层可以阻挡氢从功能绝缘层向沟道部分的扩散，并且氢扩散阻挡层可以包括主栅电极。
根据本公开内容的实施方式的薄膜晶体管阵列衬底还可以包括：第一辅助源电极，第一辅助源电极设置在栅极绝缘体层与主源电极之间，与主源电极电接触，并且通过第一接触孔与第一主导电部分电接触；第一辅助漏电极，第一辅助漏电极设置在栅极绝缘体层与主漏电极之间，与主漏电极电接触，并且通过第二接触孔与第二主导电部分电接触；以及辅助栅电极，辅助栅电极设置在栅极绝缘体层与主栅电极之间，与主栅电极电接触，并且与沟道部分交叠。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，主源电极可以通过第一辅助源电极电连接至第一主导电部分，并且主漏电极可以通过第一辅助漏电极电连接至第二主导电部分。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，第一辅助源电极和第一辅助漏电极可以包括与辅助栅电极相同的材料并且可以位于同一层上。主源电极和主漏电极可以包括与主栅电极相同的材料并且可以位于同一层上。
根据本公开内容的实施方式的薄膜晶体管阵列衬底还可以包括：第二辅助源电极，第二辅助源电极设置成与第一主导电部分的上表面接触，并且电连接第一辅助源电极和第一主导电部分；以及第二辅助漏电极，第二辅助漏电极设置成与第二主导电部分的上表面接触，并且电连接第一辅助漏电极和第二主导电部分。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底中，第二辅助源电极可以不与辅助栅电极和第一子导电部分交叠，并且第二辅助漏电极可以不与辅助栅电极和第二子导电部分交叠。
本公开内容的实施方式可以提供一种显示器件，该显示器件包括薄膜晶体管阵列衬底，在薄膜晶体管阵列衬底上设置有多个薄膜晶体管。
在根据本公开内容的实施方式的显示器件中，多个薄膜晶体管中的至少一个薄膜晶体管包括：半导体层，半导体层包括沟道部分、位于沟道部分的一侧的第一导电部分和位于沟道部分的另一侧的第二导电部分，第一导电部分包括第一主导电部分和第一子导电部分，并且第二导电部分包括第二主导电部分和第二子导电部分；栅极绝缘体层，栅极绝缘体层设置在半导体层上并且具有使第一主导电部分的一部分暴露的第一接触孔和使第二主导电部分的一部分暴露的第二接触孔；主源电极，主源电极设置在栅极绝缘体层上并且通过第一接触孔电连接至第一主导电部分；主漏电极，主漏电极设置在栅极绝缘体层上并且通过第二接触孔电连接至第二主导电部分；主栅电极，主栅电极设置在栅极绝缘体层上并且与沟道部分交叠；以及功能绝缘层，功能绝缘层设置在主源电极、主栅电极和主漏电极上。
在根据本公开内容的实施方式的显示器件中，第一子导电部分可以位于第一主导电部分与沟道部分之间，第一子导电部分可以不与主源电极和主栅电极交叠，并且第一子导电部分可以具有与第一主导电部分的电导率不同的电导率。
在根据本公开内容的实施方式的显示器件中，第二子导电部分可以位于第二主导电部分与沟道部分之间，第二子导电部分可以不与主漏电极和主栅电极交叠，并且第二子导电部分可以具有与第二主导电部分的电导率不同的电导率。
在根据本公开内容的实施方式的显示器件中，第一子导电部分和功能绝缘层可以通过栅极绝缘体层分隔，并且第二子导电部分和功能绝缘层可以通过栅极绝缘体层分隔。
根据本公开内容的实施方式，可以提供包括薄膜晶体管的薄膜晶体管阵列衬底和显示器件，该薄膜晶体管具有如下结构：可以使对半导体层的损坏的可能性消除或最小化。
根据本公开内容的实施方式，可以提供包括薄膜晶体管的薄膜晶体管阵列衬底和显示器件，该薄膜晶体管具有如下结构：能够同时提供优异的电特性(例如，电流特性、迁移率等)同时使对半导体层的损坏的可能性消除或最小化。
根据本公开内容的实施方式，可以提供包括薄膜晶体管的薄膜晶体管阵列衬底和显示器件，薄膜晶体管具有如下结构：通过设置与第一主导电部分和第二主导电部分接触的第二辅助源电极和第二辅助漏电极，可以防止寄生电容的形成。
根据本公开内容的实施方式，通过具有能够形成具有薄厚度的电容器的结构，可以提供能够增加开口率的薄膜晶体管阵列衬底和显示器件。
附图说明
图1是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管的结构的截面图
图2是用于说明在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管的结构特征的截面图。
图3是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管的另一结构的截面图。
图4至图6是示出功能绝缘层在根据本公开内容的实施方式的薄膜晶体管阵列衬底中的位置的示例的截面图。
图7是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管和像素电极的截面图。
图8是示出根据本公开内容的实施方式的薄膜晶体管阵列衬底的功能绝缘层对半导体层的部分导电的截面图。
图9是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管中第一辅助源电极与第一主导电部分之间的表面接触结构以及第一辅助漏电极与第二主导电部分之间的表面接触结构的图。
图10是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管和遮光层的截面图。
图11是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的电容器的结构的截面图。
图12是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管的另一结构的截面图。
图13是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底的薄膜晶体管中针对第一子导电部分和第二子导电部分的每个氢掺杂长度根据载流子浓度的漏极电流的曲线图。
图14是示出根据在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管的栅极电压变化的漏极电流的曲线图。
图15是用于说明在图12的结构中在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管中的第二辅助源电极和辅助栅电极之间的交叠长度以及第二辅助漏电极和辅助栅电极之间的交叠长度的截面图。
图16是示出在图12的结构中在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管中针对每个载流子浓度根据交叠长度变化的漏极电流的曲线图。
图17是示出根据在图12的结构中在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管的栅极电压变化的漏极电流的曲线图。
图18是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底上形成的薄膜晶体管中根据载流子浓度变化的迁移率的曲线图。
图19是示出根据本公开内容的实施方式的显示器件的图。
具体实施方式
在以下对本发明的示例或实施方式的描述中，将参照附图，在附图中借助于图示示出了可被实现的具体示例或实施方式，并且其中相同的附图标记可用于表示相同或相似的部件，即使它们在彼此不同的附图中示出。此外，在以下对本发明的示例或实施方式的描述中，当确定并入本文中的公知功能和部件的描述可能使本发明的一些实施方式中的主题不清楚时，将省略其详细描述。本文中使用的诸如“包括”、“具有”、“包含”、“构成”、“组成”和“形成”的术语通常旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。如本文所使用的，除非上下文另外明确指出，否则单数形式旨在包括复数形式。
本文中可以使用诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”的术语来描述本发明的元件。这些术语中的每个均非用于限定元件的本质、次序、顺序或数量等，而仅用于将相应的元件与其他元件区分开。
当提到第一元件与第二元件“连接或耦接”、“接触或交叠”等时，应当解释为不仅第一元件可以“直接连接或耦接”或“直接接触或交叠”第二元件，而且也可以将第三元件“插入”在第一元件与第二元件之间，或者可以将第一元件和第二元件经由第四元件彼此“连接或耦接”、“接触或交叠”等。在此，第二元件可以被包括在彼此“连接或耦接”、“接触或交叠”等的两个或更多个元件中的至少一个元件中。
当使用时间相关术语(例如“之后”、“随后”、“下一个”、“之前”等)来描述元件或配置的工艺或操作，或者操作、处理、制造方法中的流程或步骤时，除非与术语“直接”或“立即”一起使用，否则上述术语可以用于描述非连续或非依次的工艺或操作。
此外，当提及任何尺寸、相对大小等时，应认为元件或特征的数值或相应的信息(例如水平、范围等)包括可能由各种因素(例如，工艺因素、内部或外部影响、噪声等)引起的公差或误差范围，即使没有相关描述。此外，术语“可以(may)”完全涵盖术语“能够(can)”的所有含义。
在下文中，将参照附图详细描述根据示例性实施方式的薄膜晶体管阵列衬底100和包括薄膜晶体管阵列衬底100的显示器件。
图1是示出在根据本公开内容的实施方式的薄膜晶体管TFT阵列衬底100上形成的薄膜晶体管的结构的截面图。
参照图1，根据本公开内容的实施方式的薄膜晶体管TFT阵列衬底100可以包括半导体层120、栅极绝缘体层130、主源电极141、主漏电极142、主栅电极143、功能绝缘层150等。
参照图1，半导体层120可以设置在衬底110上。衬底110可以是玻璃衬底或塑料衬底。衬底110可以是柔性衬底、可弯曲衬底或可拉伸衬底。
参照图1，半导体层120可以包括沟道部分123、位于沟道部分123的一侧的第一导电部分121和位于沟道部分123的另一侧的第二导电部分122。例如，半导体层120可以是氧化物半导体层，并且在一些情况下，可以是多晶硅半导体层或非晶硅半导体层。
参照图1，第一导电部分121可以包括第一主导电部分121M和第一子导电部分121A。第二导电部分122可以包括第二主导电部分122M和第二子导电部分122A。
第一主导电部分121M和第二主导电部分122M是分别电连接至主源电极141和主漏电极142的连接部分。第一子导电部分121A和第二子导电部分122A没有连接至主源电极141和主漏电极142，但是具有与沟道部分123不同的电特性，并且具有与第一主导电部分121M和第二主导电部分122M类似的导电特性。
参照图1，栅极绝缘体层130可以设置在半导体层120上。栅极绝缘体层130可以具有使第一主导电部分121M的一部分暴露的第一接触孔CNT1以及使第二主导电部分122M的一部分暴露的第二接触孔CNT2。
参照图1，主源电极141、主漏电极142和主栅电极143可以位于栅极绝缘体层130上。例如，主源电极141、主漏电极142和主栅电极143可以位于同一层上并且可以由相同的材料制成。
参照图1，主源电极141可以通过第一接触孔CNT1电连接至第一主导电部分121M。主漏电极142可以通过第二接触孔CNT2电连接至第二主导电部分122M。主栅电极143可以与沟道部分123交叠。
参照图1，功能绝缘层150可以设置在主源电极141、主栅电极143和主漏电极142上。
例如，参照图1，功能绝缘层150可以设置成覆盖主源电极141、主栅电极143和主漏电极142。也就是说，功能绝缘层150可以位于主源电极141、主栅电极143和主漏电极142中的每一个的上表面和侧表面上，并且还可以位于栅极绝缘体层130的一部分上。
参照图1，第一子导电部分121A可以沿着水平面位于第一主导电部分121M与沟道部分123之间。第二子导电部分122A可以沿着水平面位于第二主导电部分122M与沟道部分123之间。
参照图1，第一子导电部分121A可以不与主源电极141和主栅电极143交叠。为此，在半导体层120的第一子导电部分121A与功能绝缘层150之间不存在金属材料层。因此，如稍后将描述的，半导体层120的第一子导电部分121A可以从功能绝缘层150接收氢，并且可以通过供应的氢被导电化。
参照图1，第二子导电部分122A可以不与主源电极141和主漏电极142交叠。为此，在半导体层120的第二子导电部分122A与功能绝缘层150之间不存在金属材料层。因此，如稍后将描述的，半导体层120的第二子导电部分122A可以从功能绝缘层150接收氢，并且可以通过供应的氢被导电化。
参照图1，第一子导电部分121A和功能绝缘层150可以通过栅极绝缘体层130间隔开。第二子导电部分122A和功能绝缘层150可以通过栅极绝缘体层130间隔开。也就是说，在根据本公开内容的实施方式的薄膜晶体管阵列衬底100中，每个薄膜晶体管TFT可以具有如下结构(在下文中，也称为栅极绝缘体层无蚀刻结构)：栅极绝缘体层130在源极接触区与沟道区之间以及在漏极接触区与沟道区之间不被蚀刻。
因此，可以防止或至少减少薄膜晶体管TFT的半导体层120的损失，并且可以防止在薄膜晶体管TFT中对主源电极141与第一主导电部分121M之间的源极接触部分的损坏以及对主漏电极142与第二主导电部分122M之间的漏极接触部分的损坏。
参照图1，第一子导电部分121A可以具有与第一主导电部分121M的电导率不同的电导率。因此，根据第一主导电部分121M与第一子导电部分121A之间的电导率的差异，第一主导电部分121M和第一子导电部分121A可以在第一导电部分121中彼此区分。
参照图1，第二子导电部分122A可以具有与第二主导电部分122M的电导率不同的电导率。因此，根据第二主导电部分122M与第二子导电部分122A之间的电导率的差异，第二主导电部分122M和第二子导电部分122A可以在第二导电部分122中彼此区分。
在第一主导电部分121M、第一子导电部分121A和沟道部分123之中，第一主导电部分121M可以具有最大的电导率，并且沟道部分123的电导率可以最小。
在第二主导电部分122M、第二子导电部分122A和沟道部分123之中，第二主导电部分122M的电导率可以最大，并且沟道部分123的电导率可以最小。
图2是用于说明在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT的结构特征的截面图。
参照图2，在第一接触孔CNT1之外的区域中，第一子导电部分121A与功能绝缘层150之间的竖直分隔距离H1a可以小于或等于第一主导电部分121M与功能绝缘层150之间的竖直分隔距离H1m。也就是说，第一子导电部分121A与功能绝缘层150之间的最大竖直分隔距离H1a可以小于或等于第一主导电部分121M与功能绝缘层150之间的最大竖直分隔距离H1m。
例如，在稍后描述的功能绝缘层150设置在钝化层400下方的情况下，在第一接触孔CNT1之外的区域中，第一子导电部分121A与功能绝缘层150之间的竖直分隔距离H1a可以小于第一主导电部分121M与功能绝缘层150之间的竖直分隔距离H1m。
又例如，在稍后描述的功能绝缘层150设置在钝化层400上的情况下，在第一接触孔CNT1之外的区域中，第一子导电部分121A与功能绝缘层150之间的竖直分隔距离H1a可以对应于第一主导电部分121M与功能绝缘层150之间的竖直分隔距离H1m。
在第二接触孔CNT2之外的区域中，第二子导电部分122A与功能绝缘层150之间的竖直分隔距离H2a可以小于或等于第二主导电部分122M与功能绝缘层150之间的竖直分隔距离H2m。也就是说，第二子导电部分122A与功能绝缘层150之间的最大竖直分隔距离H2a可以小于或等于第二主导电部分122M与功能绝缘层150之间的最大竖直分隔距离H2m。
例如，在稍后描述的功能绝缘层150设置在钝化层400下方的情况下，在除第二接触孔CNT2以外的区域中，第二子导电部分122A与功能绝缘层150之间的竖直分隔距离H2a可以小于第二主导电部分122M与功能绝缘层150之间的竖直分隔距离H2m。
又例如，在稍后描述的功能绝缘层150设置在钝化层400上的情况下，在第二接触孔CNT2之外的区域中，第二子导电部分122A与功能绝缘层150之间的竖直分隔距离H2a可以对应于第二主导电部分122M与功能绝缘层150之间的竖直分隔距离H2m。
参照图2，主栅电极143与主源电极141可以间隔开第一水平分隔距离D1，以在主栅电极143与主源电极141之间暴露栅极绝缘体层130的第一上表面210。
主栅电极143与主漏电极142可以间隔开第二水平分隔距离D2，以在主栅电极143与主漏电极142之间暴露栅极绝缘体层130的第二上表面220。
参照图2，第一水平分隔距离D1可以对应于第一子导电部分121A的长度L1a，并且第二水平分隔距离D2可以对应于第二子导电部分122A的长度L2a。
参照图2，功能绝缘层150可以接触栅极绝缘体层130的第一上表面210并且可以接触栅极绝缘体层130的第二上表面220。
参照图2，由于第一子导电部分121A和第二子导电部分122A形成在半导体层120中，因此可以缩短半导体层120的沟道部分123的长度。因此，可以容易地实现薄膜晶体管TFT的短沟道。因此，可以提高薄膜晶体管TFT的迁移率。
图3是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT的另一结构的截面图。
参照图3，在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT还可以包括第一辅助源电极310、第一辅助漏电极320和辅助栅电极330。
第一辅助源电极310设置在栅极绝缘体层130与主源电极141之间，可以与主源电极141电接触，并且可以通过第一接触孔CNT1与第一主导电部分121M电接触。
因此，主源电极141可以通过第一辅助源电极310电连接至第一主导电部分121M。
第一辅助漏电极320设置在栅极绝缘体层130与主漏电极142之间，可以与主漏电极142电接触，并且可以通过第二接触孔CNT2与第二主导电部分122M电接触。
因此，主漏电极141可以通过第一辅助漏电极320电连接至第二主导电部分122M。
辅助栅电极330可以设置在栅极绝缘体层130与主栅电极143之间，并且可以电接触主栅电极143。
辅助栅电极330可以与沟道部分123交叠。
参照图3，第一辅助源电极310和第一辅助漏电极320可以包括与辅助栅电极330相同的材料，并且可以位于同一层上。例如，第一辅助源电极310、第一辅助漏电极320和辅助栅电极330可以包括合金材料例如钼-钛(MoTi)，并且在一些情况下，可以包括单一金属材料例如铜(Cu)、铝(Al)、钼(Mo)或钛(Ti)。
主源电极141和主漏电极142可以包括与主栅电极143相同的材料，并且可以位于同一层上。例如，主源电极141、主漏电极142和主栅电极143可以包括单一金属材料例如铜(Cu)、铝(Al)、钼(Mo)或钛(Ti)，并且在一些情况下，可以包括合金材料例如钼-钛(MoTi)。
参照图3，由于第一子导电部分121A和第二子导电部分122A形成在半导体层120中，因此可以缩短半导体层120的沟道部分123的长度。因此，可以容易地实现薄膜晶体管TFT的短沟道。因此，可以提高薄膜晶体管TFT的迁移率。
图4至图6是示出功能绝缘层150在根据本公开内容的实施方式的薄膜晶体管阵列衬底100中的位置的示例的截面图。
参照图4至图6，根据本公开内容的实施方式的薄膜晶体管阵列衬底100还可以包括保护薄膜晶体管TFT或电稳定薄膜晶体管TFT的钝化层400。钝化层400可以设置在薄膜晶体管TFT上。钝化层400也称为保护层。
参照图4，功能绝缘层150可以设置在钝化层400下方。在这种情况下，由于形成在栅极绝缘体层130上的电极，可以以不规则的高度形成功能绝缘层150。
在此，形成在栅极绝缘体层130上的电极可以包括主源电极141、第一辅助源电极310、主栅电极143、辅助栅电极330、主漏电极142和第一辅助漏电极320。
参照图5，功能绝缘层150可以设置在钝化层400上。钝化层400的上表面可以是平坦的，或者高度可以没有显著变化。因此，功能绝缘层150可以以平坦状态形成在钝化层400上，或者可以在高度没有大变化的情况下形成。
参照图6，钝化层400可以包括多个子钝化层610和620。功能绝缘层150可以位于多个子钝化层610和620之间。
如上所述，功能绝缘层150可以基于钝化层400的位置如图4所示位于钝化层400下方，或者可以如图5所示设置在钝化层400上方，或者可以如图6所示位于多个钝化层400(610，620)之间。
然而，如稍后将描述的，当考虑功能绝缘层150的氢供应功能以及第一子导电部分121A和第二子导电部分122A的氢导电时，与图5和图6的情况相比，如图4所示功能绝缘层150位于钝化层400下方的情况可能是更有利的，因为功能绝缘层150与半导体层120之间在竖直方向上的距离小于图5和图6的实施方式中的距离。由此，在图4的例子中，通过从功能绝缘层150供应的氢的第一子导电部分121A和第二子导电部分122A的导电性能得以提高。
图7是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT和像素电极700的截面图。
参照图7，在根据本公开内容的实施方式的薄膜晶体管阵列衬底100中，主源电极141、主栅电极143、主漏电极142和半导体层120可以构成薄膜晶体管TFT。
参照图7，根据本公开内容的实施方式的薄膜晶体管阵列衬底100还可以包括电连接至薄膜晶体管TFT的主源电极141或主漏电极142的像素电极700。
参照图7，钝化层400可以设置在主源电极141、主栅电极143和主漏电极142上，并且可以具有第三接触孔CNT3以暴露主源电极141或主漏电极142的一部分。
参照图7，像素电极700可以位于钝化层400上，并且可以通过第三接触孔CNT3与暴露的主源电极141或主漏电极142电接触。
在图7的示例中，像素电极700连接至主源电极141。
参照图7，主源电极141或主漏电极142连接至像素电极700的薄膜晶体管TFT可以是每个子像素中包括的驱动晶体管。
例如，薄膜晶体管TFT可以是用于驱动有机发光二极管(OLED)显示器件的每个子像素中的有机发光二极管的驱动晶体管。可替选地，薄膜晶体管TFT可以是连接至液晶显示器(LCD)的每个子像素中的像素电极的驱动晶体管。
图8是示出根据本公开内容的实施方式的薄膜晶体管阵列衬底100的功能绝缘层150对半导体层120的部分导电的截面图。
参照图8，根据本公开内容的实施方式的薄膜晶体管阵列衬底100的功能绝缘层150可以是包含氢H的氢供应层。
功能绝缘层150可以是氢供应层并且可以将氢H扩散到第一子导电部分121A和第二子导电部分122A中。因此，在半导体层120中，第一子导电部分121A和第二子导电部分122A可以形成为导电区。
参照图8，第一子导电部分121A和第二子导电部分122A也可以称为“氢导电部分”。第一主导电部分121M和第二主导电部分122M也可以称为“干蚀刻导电部分”。
参照图8，功能绝缘层150的氢浓度可以高于第一子导电部分121A和第二子导电部分122A的氢浓度。
例如，根据本公开内容的实施方式的薄膜晶体管阵列衬底100的功能绝缘层150可以包括硅氮化物(SiNx)、硅氧氮化物(SiON)和硅氧化物(SiOx)中的一种或多种。
参照图8，通过功能绝缘层150用作氢供应层，可以具有减小半导体层120中除第一主导电部分121M和第二主导电部分122M以外的区域中的电阻以及将具有减小的电阻的区域形成为第一子导电部分121A和第二子导电部分122A的效果。此外，第一子导电部分121A和第二子导电部分122A通过用作氢供应层的功能绝缘层150形成，使得可以存在如下效果：在半导体层120中自对准第一导电部分121、沟道部分123和第二导电部分122之间的边界的效果。
参照图8，薄膜晶体管TFT的沟道部分123是半导体层120中不应导电的区域。因此，需要防止从功能绝缘层150放出的氢H过度扩散到沟道部分123中。也就是说，有必要防止沟道部分123被从功能绝缘层150放出的氢H导电化。
为此，根据本公开内容的实施方式的薄膜晶体管阵列衬底100可以包括在功能绝缘层150与沟道部分123之间的氢扩散阻挡层800。
参照图8，氢扩散阻挡层800可以阻挡氢从功能绝缘层150向沟道部分123的扩散。氢扩散阻挡层800可以包括主栅电极143。氢扩散阻挡层800还可以包括辅助栅电极330。
图9是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT中的源极接触和漏极接触的图。
参照图9，对于薄膜晶体管TFT中的源极接触，第一辅助源电极310和第一主导电部分121M可以彼此电接触。在这种情况下，第一辅助源电极310可以与第一主导电部分121M表面接触。也就是说，第一辅助源电极310的下表面可以接触第一主导电部分121M。
参照图9，对于薄膜晶体管TFT中的漏极接触，第一辅助漏电极320和第二主导电部分122M可以彼此电接触。第一辅助漏电极320可以与第二主导电部分122M表面接触。也就是说，第一辅助漏电极320的下表面可以接触第二主导电部分122M。
因此，可以稳定地提供第一辅助源电极310与第一主导电部分121M之间的电连接以及第一辅助漏电极320与第二主导电部分122M之间的电连接。因此，可以改善薄膜晶体管TFT的操作性能。
根据本公开内容的实施方式的薄膜晶体管阵列衬底100可以变形。例如，根据本公开内容的实施方式的薄膜晶体管阵列衬底100可以是柔性衬底、可弯曲衬底或可拉伸衬底。
在这种情况下，尽管薄膜晶体管阵列衬底100变形，由于第一辅助源电极310与第一主导电部分121M之间的表面接触以及第一辅助漏电极320与第二主导电部分122M之间的表面接触，薄膜晶体管TFT可以执行稳定的操作。
图10是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT和遮光层1010的截面图。
参照图10，根据本公开内容的实施方式的薄膜晶体管阵列衬底100还可以包括设置在半导体层120下方的缓冲层1020和设置在缓冲层1020下方的遮光层1010。
参照图10，遮光层1010可以设置成与薄膜晶体管TFT的沟道部分123交叠。
如果半导体层120的沟道部分123暴露于光，则半导体层120的沟道特性可能改变，并且薄膜晶体管TFT的操作特性也可能改变。
因此，由于遮光层1010设置成与薄膜晶体管TFT的沟道部分123交叠，因此可以防止或至少减少沟道部分123暴露于光。因此，可以提供有薄膜晶体管TFT的稳定操作特性。
参照图10，薄膜晶体管TFT的第一辅助源电极310或第一辅助漏电极320可以通过穿过栅极绝缘体层130和缓冲层1020的第四接触孔CNT4而电接触遮光层1010。
在图10的示例中，第一辅助漏电极320通过第四接触孔CNT4与遮光层1010电接触。这仅仅是为了便于描述，并且第一辅助源电极310可以通过第四接触孔CNT4与遮光层1010电接触。
如上所述，由于薄膜晶体管TFT的第一辅助源电极310或第一辅助漏电极320与遮光层1010电接触，因此可以稳定薄膜晶体管TFT的电特性(例如，阈值电压特性)。例如，由于薄膜晶体管TFT的第一辅助源电极310或第一辅助漏电极320与遮光层1010电接触，因此可以防止如下现象：与薄膜晶体管TFT的本征特性值对应的阈值电压异常偏移。
遮光层1010可以是一层。可替选地，如图10所示，遮光层1010可以包括两层1011和1012。在一些情况下，遮光层1010可以包括三层或更多层。
参照图10，遮光层1010可以包括主遮光层1012和子遮光层1011。例如，主遮光层1012可以包括单一金属材料例如铜(Cu)、铝(Al)、钼(Mo)或钛(Ti)，并且子遮光层1011可以包括合金材料例如钼-钛(MoTi)。
主遮光层1012可以电连接至第一辅助源电极310或第一辅助漏电极320。子遮光层1011可以设置在主遮光层1012下方，并且可以电接触主遮光层1012。
图11是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的电容器CAP的结构的截面图。
参照图11，根据本公开内容的实施方式的薄膜晶体管阵列衬底100还可以包括多个子像素，子像素包括薄膜晶体管TFT和电容器CAP。
如上所述，薄膜晶体管TFT可以包括半导体层120、主源电极141、主漏电极142、主栅电极143等。
参照图11，电容器CAP可以包括第一板1110、第一板1110上的第二板1120以及第二板1120上的第三板1130。
参照图11，电容器CAP的第一板1110和第三板1130可以是金属板。相反，电容器CAP的第二板1120可以是与薄膜晶体管TFT的半导体层120位于同一层上并且处于导电状态的另一半导体层。
参照图11，电容器CAP的第一板1110可以是遮光层1010。可替选地，电容器CAP的第一板1110可以与遮光层1010设置在同一层上，并且可以由与遮光层1010相同材料的金属制成。
如图10所示，在遮光层1010包括多个层1011和1012的情况下，电容器CAP的第一板1110也可以包括多个层1111和1112。
参照图11，第一板1110中包括的多个层1111和1112可以分别由与遮光层1010中包括的多个层1011和1012相同的材料形成。
参照图11，第一板1110中包括的第一1板1111和第一2板1112之中的第一1板1111可以对应于遮光层1010中包括的主遮光层1012和子遮光层1011之中的子遮光层1011的位置和材料。
参照图11，第一板1110中包括的第一1板1111和第一2板1112之中的第一2板1112可以对应于遮光层1010中包括的主遮光层1012和子遮光层1011之中的主遮光层1012的位置和材料。
参照图11，第三板1130可以是主栅电极143和辅助栅电极330，或者可以是与主栅电极143和辅助栅电极330设置在同一层上的金属。
参照图11，第三板1130可以包括第三1板1131和第三2板1132。
参照图11，第三板1130的第三1板1131可以是辅助栅电极330。可替选地，第三板1130的第三1板1131可以与辅助栅电极330设置在同一层上，并且可以是与辅助栅电极330相同材料的金属。
参照图11，第三板1130的第三2板1132可以是主栅电极143。可替选地，第三板1130的第三2板1132可以与主栅电极143位于同一层上，并且可以由与主栅电极143相同材料的金属制成。
参照图11，在根据本公开内容的实施方式的薄膜晶体管阵列衬底100中，电容器CAP可以包括在第一板1110与第二板1120之间的第一电容器Cb以及在第二板1120与第三板1130之间的第二电容器Ca。
参照图11，在根据本公开内容的实施方式的薄膜晶体管阵列衬底100中，电容器CAP具有上述结构，从而可以减小厚度T。在下文中，将描述用于减小根据本公开内容的实施方式的薄膜晶体管阵列衬底100中的电容器CAP的厚度T的结构原因。
由于根据本公开内容的实施方式的薄膜晶体管阵列衬底100具有栅极绝缘体层无蚀刻(GI无蚀刻)结构，因此可以设置栅极绝缘体层130同时覆盖缓冲层1020上的第二板1120。因此，第二电容器Ca可以形成在栅极绝缘体层130设置在第二板1120与第三板1130之间的结构中。如果根据本公开内容的实施方式的薄膜晶体管阵列衬底100不具有栅极绝缘体层无蚀刻结构，则可以设置钝化层400同时覆盖缓冲层1020上的第二板1120。在这种情况下，第二电容器Ca不可避免地形成在钝化层400存在于第二板1120与第三板1130之间的结构中。通常，栅极绝缘体层130可以形成为比钝化层400薄得多。因此，根据本公开内容的实施方式的薄膜晶体管阵列衬底100具有栅极绝缘体层无蚀刻结构，从而第二电容器Ca可以薄薄地形成在栅极绝缘体层130存在于第二板1120与第三板1130之间的结构中。因此，由于栅极绝缘体层无蚀刻结构，可以减小电容器CAP的厚度T。
另外，在根据本公开内容的实施方式的薄膜晶体管阵列衬底100中，通过使三个导体1110、1120和1130交叠来形成电容器CAP，从而增加电容。因此，不必为了增加电容而增加电容器CAP的面积。也就是说，由于可以将电容器CAP的面积设计得较小以获得相同的电容，因此可以增加显示面板的开口率。
图12是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT的另一结构的截面图。
参照图12，根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT还可以包括第二辅助源电极1210和第二辅助漏电极1220。例如，第二辅助源电极1210和第二辅助漏电极1220可以包括合金材料例如钼-钛(MoTi)，或者可以包括单一金属材料例如铜(Cu)、铝(Al)、钼(Mo)或钛(Ti)。
第二辅助源电极1210可以设置成与第一主导电部分121M的上表面接触，并且可以电连接第一辅助源电极310和第一主导电部分121M。
第二辅助漏电极1220可以设置成与第二主导电部分122M的上表面接触，并且可以电连接第一辅助漏电极320和第二主导电部分122M。
第二辅助源电极1210可以不与辅助栅电极330和第一子导电部分121A交叠。第二辅助漏电极1220可以不与辅助栅电极330和第二子导电部分122A交叠。
第二辅助源电极1210可以不插入在功能绝缘层150与第一子导电部分121A之间。第二辅助漏电极1220可以不插入在功能绝缘层150与第二子导电部分122A之间。
因此，第一子导电部分121A和第二子导电部分122A可以形成在半导体层120中。
在功能绝缘层150中产生的氢可以扩散到周围环境。
功能绝缘层150中产生的氢可以被主源电极141、第一辅助源电极310和第二辅助源电极1210、主栅电极143和辅助栅电极330阻挡，并且可以进一步被主漏电极142、第一辅助漏电极320和第二辅助漏电极1220阻挡。
在功能绝缘层150中产生的氢可以掺杂在半导体层120的不被金属图案覆盖的部分区域中。氢掺杂半导体层120的一些区域可以被导电化(氢导电化)。氢掺杂半导体层120的一些区域可以是第一子导电部分121A和第二子导电部分122A。
参照图12，第二辅助源电极1210不应与辅助栅电极330交叠。在这种情况下，在半导体层120的部分区域121A中不发生氢导电，并且不形成第一子导电部分121A。
参照图12，第二辅助漏电极1220不应与辅助栅电极330交叠。在这种情况下，在半导体层120的部分区域122A中不发生氢导电，并且不形成第二子导电部分122A。
参照图12，在第二辅助源电极1210未设置在第一主导电部分121M上以及第二辅助漏电极1220未设置在第二主导电部分122M上的情况下，如果蚀刻栅极绝缘体层130以便将第一主导电部分121M连接至第一辅助源电极310以及将第二主导电部分122M连接至第一辅助漏电极320，则存在第一主导电部分121M和第二主导电部分122M可能损坏或断裂的可能性。
然而，如图12所示，第二辅助源电极1210设置在第一主导电部分121M上，且第二辅助漏电极1220设置在第二主导电部分122M上。在此状态下，蚀刻栅极绝缘体层130以便将第一主导电部分121M连接至第一辅助源电极310以及将第二主导电部分122M连接至第一辅助漏电极320，从而可以通过第二辅助源电极1210和第二辅助漏电极1220来防止或至少减少第一主导电部分121M和第二主导电部分122M的损坏或断裂。
参照图12，由于第二辅助源电极1210不与辅助栅电极330交叠，因此可以在第二辅助源电极1210与辅助栅电极330之间不形成寄生电容。
另外，由于第二辅助漏电极1220不与辅助栅电极330交叠，因此可以在第二辅助漏电极1220与辅助栅电极330之间不形成寄生电容。因此，可以提高薄膜晶体管TFT的性能。
参照图12，通过氢导电在半导体层120中形成第一子导电部分121A和第二子导电部分122A，从而可以缩短沟道部分123的长度。因此，可以容易地实现薄膜晶体管TFT的短沟道。因此，可以提高薄膜晶体管TFT的迁移率。
同时，如图12所示，在第二辅助源电极1210设置在第一主导电部分121M上并且第二辅助漏电极1220设置在第二主导电部分122M上的情况下，如图12所示，电容器CAP的第二板1120可以由与薄膜晶体管TFT的半导体层120相同的材料形成，并且可以包括处于导电状态的另一半导体层1251。另外，可以在另一半导体层1251上进一步包括附加金属层1252。在此，附加金属层1252可以是第二辅助源电极1210和第二辅助漏电极1220中之一，或者可以是与第二辅助源电极1210和第二辅助漏电极1220相同材料的金属，并且与第二辅助源电极1210和第二辅助漏电极1220位于同一层上。例如，附加金属层1252可以包括诸如钼-钛(MoTi)的合金材料和诸如铜(Cu)、铝(Al)、钼(Mo)或钛(Ti)的单一金属。
图13是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底100的薄膜晶体管TFT中针对第一子导电部分121A和第二子导电部分122A的每个氢掺杂长度根据载流子浓度的漏极电流Ids(导通电流)的曲线图。
参照图13，曲线图的x轴表示载流子浓度。曲线图的y轴表示在薄膜晶体管TFT的漏极和源极之间流动的电流Ids。
在薄膜晶体管TFT的功能绝缘层150是氢供应层的情况下，薄膜晶体管TFT的第一子导电部分121A和第二子导电部分122A可以被从功能绝缘层150扩散的氢掺杂。因此，薄膜晶体管TFT的第一子导电部分121A的长度L1a和第二子导电部分122A的长度L2a中的每一个可以对应于氢掺杂长度。
对于第一子导电部分121A和第二子导电部分122A具有四个氢掺杂长度的四个薄膜晶体管TFT，在图13中示出了测量根据载流子浓度变化的电流变化的结果。
四个氢掺杂长度可以包括0μm、1μm*2、2μm*2和3μm*2。
氢掺杂长度为0μm可以意味着：在薄膜晶体管TFT中，第一子导电部分121A和第二子导电部分122A没有被氢导电化，而是干蚀刻的导电部分，例如第一主导电部分121M和第二主导电部分122M。氢掺杂长度为1μm*2可以意味着：在薄膜晶体管TFT中，第一子导电部分121A的长度L1a为1μm，并且第二子导电部分122A的长度L2a为1μm。氢掺杂长度为2μm*2可以意味着：在薄膜晶体管TFT中，第一子导电部分121A的长度L1a为2μm，并且第二子导电部分122A的长度L2a为2μm。氢掺杂长度为3μm*2可以意味着：在薄膜晶体管TFT中，第一子导电部分121A的长度L1a为3μm，并且第二子导电部分122A的长度L2a为3μm。
参照图13，在氢掺杂长度为0μm的情况下，即使半导体层120的载流子浓度改变，薄膜晶体管TFT的漏极电流Ids也不会显著改变。
参照图13，然而，在第一子导电部分121A和第二子导电部分122A中的每一个的氢掺杂长度为1μm、2μm和3μm的情况下，薄膜晶体管TFT的漏极电流Ids可能受到半导体层120的载流子浓度的影响。
参照图13，随着薄膜晶体管TFT的第一子导电部分121A和第二子导电部分122A中的每一个的氢掺杂长度增加，薄膜晶体管TFT的漏极电流Ids可能进一步受到载流子浓度变化的影响。
参照图13，在第一子导电部分121A和第二子导电部分122A中的每一个的氢掺杂长度为1μm、2μm和3μm，并且半导体层120的载流子浓度在n0到n2的范围内变化的情况下，薄膜晶体管TFT的漏极电流Ids不受半导体层120的载流子浓度的显著影响。在此，n0可以是作为干蚀刻的导电部分的第一主导电部分121M和第二主导电部分122M的载流子浓度。例如，n0可以是1020cm-3。n2可以是1018cm-3。
参照图13，在薄膜晶体管TFT的第一子导电部分121A和第二子导电部分122A中的每一个的氢掺杂长度为1μm、2μm和3μm的情况下，当半导体层120的载流子浓度在小于n2的范围内变化时，薄膜晶体管TFT的漏极电流Ids在很大程度上受半导体层120的载流子浓度的影响。也就是说，随着半导体层120的载流子浓度降低，薄膜晶体管TFT的漏极电流Ids进一步降低。
参照图13，在薄膜晶体管TFT的第一子导电部分121A和第二子导电部分122A中的每一个的氢掺杂长度为1μm、2μm和3μm的情况下，当半导体层120的载流子浓度变得小于n2时，薄膜晶体管TFT的漏极电流Ids随着半导体层120的载流子浓度的降低而降低，从而薄膜晶体管TFT的迁移率在期望的迁移率范围(μ1至μ2)之外变得更小。因此，能够将薄膜晶体管TFT的迁移率保持在期望的迁移率范围(μ1～μ2)内的最小载流子浓度值n2可以设置为已经被氢导电化的第一子导电部分121A和第二子导电部分122A中的每一个的“最佳载流子浓度”。
图14是示出根据在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT的栅极电压变化的漏极电流的曲线图。
参照图14，左曲线图1410示出根据栅极电压变化的期望水平的参考漏极电流，并且右曲线图1420示出在图1的薄膜晶体管结构和图3的薄膜晶体管结构的情况下根据栅极电压变化的漏极电流。
参照图14，当针对不具有根据本公开内容的实施方式的薄膜晶体管结构但表现出期望性能水平的情况1410和具有根据本公开内容的实施方式的薄膜晶体管结构的情况1420中的每一个执行实验以测量根据栅极电压变化的期望水平的参考漏极电流时，对情况1和情况2的两种情况进行重复实验。第一种情况(情况1)是薄膜晶体管TFT的漏-源电压Vds为高电压(例如，10V)的情况，并且第二种情况(情况2)是薄膜晶体管TFT的漏-源电压Vds为低电压(例如，0.1V)的情况。
图1的薄膜晶体管结构可以包括栅极绝缘体层无蚀刻(GI无蚀刻)结构，并且半导体层120可以具有异质导电结构，该异质导电结构包括除第一主导电部分121M和第二主导电部分122M以外的已经被氢导电化的第一子导电部分121A和第二子导电部分122A。
图3的薄膜晶体管结构还可以包括除了图1的薄膜晶体管结构(栅极绝缘体层无蚀刻结构、异质导电结构)之外的包括第一辅助源电极310和第一辅助漏电极320的辅助电极结构。
参照图14，当比较作为参考的左曲线图1410和与根据本公开内容的实施方式的薄膜晶体管结构相关的右曲线图1420时，可以看出根据栅极电压的漏极电流是在类似的水平上测量的。
因此，通过图1的薄膜晶体管结构或图3的薄膜晶体管结构，可以防止薄膜晶体管TFT的半导体层120损失，并且可以将根据栅极电压的漏极电流保持在期望水平，同时防止在薄膜晶体管TFT中主源电极141与第一主导电部分121M之间的源极接触部分以及主漏电极142与第二主导电部分122M之间的漏极接触部分的损坏。
在此，根据栅极电压的漏极电流被保持在期望水平的事实可以意味着具有图1的薄膜晶体管结构或图3的薄膜晶体管结构的薄膜晶体管TFT展现出期望水平的开关特性(通断特性)和迁移率性能。
图15是用于说明在图12的结构中在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT中的第二辅助源电极1210和辅助栅电极330之间的交叠长度OL以及第二辅助漏电极1220和辅助栅电极330之间的交叠长度OL的截面图。图16是示出在图12的结构中在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT中针对每个载流子浓度根据交叠长度OL变化的漏极电流的曲线图。
图15和图16是用于说明确定被氢导电化的第一子导电部分121A和第二子导电部分122A的形成长度L1a和L2a的实验结果的图，以形成栅极绝缘体层无蚀刻结构和异质导电结构同时薄膜晶体管TFT和半导体层120的特性(例如，迁移率、漏极电流等)具有期望水平。第一子导电部分121A的长度L1a可以对应于第二辅助源电极1210和辅助栅电极330之间的分隔距离，并且第二子导电部分122A的长度L2a可以对应于第二辅助漏电极1220和辅助栅电极330之间的分隔距离。在下文中，为了便于描述，将仅描述源区和漏区之中的源区。
参照图15和图16，交叠长度OL具有正值(+)的事实意味着第二辅助源电极1210和辅助栅电极330彼此交叠。
因此，从功能绝缘层150放出的氢被第二辅助源电极1210阻挡，从而在半导体层120中不发生氢导电。为此，在半导体层120中可以不形成第一子导电部分121A。
参照图15和图16，在图12的结构中在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT中，第二辅助源电极1210和辅助栅电极330之间的交叠长度OL具有负值(-)。
参照图15和图16，交叠长度OL具有负值(-)的事实意味着第二辅助源电极1210和辅助栅电极330彼此不交叠。
参照图15和图16，交叠长度OL具有负值(-)的事实意味着：如图12所示，第二辅助源电极1210和辅助栅电极330水平地间隔开。
另外，从功能绝缘层150放出的氢不被第二辅助源电极1210阻挡，并且在半导体层120中发生氢导电，从而可以在半导体层120中形成作为氢导电部分的第一子导电部分121A。
参照图15和图16，为了确认具有第二辅助源电极1210和辅助栅电极330不交叠(即，交叠长度OL具有负值(-))的结构的薄膜晶体管TFT的效果，对于交叠长度OL为负值(-)的薄膜晶体管TFT和交叠长度OL为正值(+)的薄膜晶体管，比较漏极电流Ids。
图16的曲线图是针对偏移载流子浓度(n)为n0、n1、n2、n3、n4的情况在将交叠长度OL改变为2μm、1μm、0μm、-1μm、-2μm、-3μm时测量漏极电流的曲线图。
在此，载流子浓度(n)的大小关系为n0>n1>n2>n3>n4。n0为未形成氢导电时半导体层120的载流子浓度，而n1至n4为形成氢导电时半导体层120的载流子浓度。例如，n0可以是1020cm-3并且n2可以是1018cm-3。
交叠长度OL为2μm和1μm的正值(+)的情况是第二辅助源电极1210和辅助栅电极330交叠的情况。在交叠长度OL为2μm的情况下，第二辅助源电极1210和辅助栅电极330可以交叠2μm。在交叠长度OL为1μm的情况下，第二辅助源电极1210和辅助栅电极330可以交叠1μm。
交叠长度OL为-1μm、-2μm和-3μm的负值(-)的情况可以对应于第二辅助源电极1210和辅助栅电极330不交叠的情况。
在交叠长度OL为-1μm的情况下，第二辅助源电极1210和辅助栅电极330间隔开1μm。在交叠长度OL为-2μm的情况下，第二辅助源电极1210和辅助栅电极330分隔2μm。在交叠长度OL为-3μm的情况下，第二辅助源电极1210和辅助栅电极330分隔3μm。
在交叠长度OL为-1μm的情况下，第二辅助源电极1210和辅助栅电极330分隔1μm，从而第一子导电部分121A的长度L1a可以具有1μm或类似的值。在交叠长度OL为-2μm的情况下，第二辅助源电极1210和辅助栅电极330分隔2μm，从而第一子导电部分121A的长度L1a可以具有2μm或类似的值。在交叠长度OL为-3μm的情况下，第二辅助源电极1210和辅助栅电极330分隔3μm，从而第一子导电部分121A的长度L1a可以具有3μm或类似的值。
参照图16，在第二辅助源电极1210和辅助栅电极330交叠的交叠长度OL为0(零)或者具有大于0的正值(1μm，2μm)的情况下，在薄膜晶体管TFT的半导体层120中不发生氢导电，并且无论半导体层120的载流子浓度的大小如何，薄膜晶体管TFT具有类似的漏极电流Ids。
参照图16，如果第二辅助源电极1210和辅助栅电极330交叠的交叠长度OL从0增加到正方向(+)(即，0μm->1μm->2μm)，无论半导体层120的载流子浓度的大小如何，漏极电流Ids都显著增加。
参照图16，如果第二辅助源电极1210和辅助栅电极330交叠的交叠长度OL从0增加到负方向(-)，也就是说，如果第二辅助源电极1210和辅助栅电极330之间的分隔距离以1μm、2μm和3μm的顺序增加，漏极电流Ids减小。随着半导体层120的载流子浓度降低，漏极电流的这种降低变得更显著。
参照图16，从薄膜晶体管TFT的漏极电流Ids的大小的角度来看，为了形成栅极绝缘体层无蚀刻结构和异质导电结构，同时薄膜晶体管TFT和半导体层120具有期望水平(例如，迁移率μ具有在μ1至μ2范围内的值的水平)的特性(例如，迁移率、漏极电流等)，交叠长度OL为-1μm和-2μm并且载流子浓度为n1、n2和n3的情况1800可能是适当的。
换言之，在形成如下结构(栅极绝缘体层无蚀刻结构和异质导电结构)的情况下：第二辅助源电极1210和辅助栅电极330被设计成使得第二辅助源电极1210和辅助栅电极330之间的分隔距离为1μm和2μm并且第一子导电部分122A的长度L1a为1μm和2μm，当半导体层120的载流子浓度具有n1、n2和n3时，薄膜晶体管TFT和半导体层120可以具有期望水平的特性(例如，迁移率μ具有在μ1至μ2范围内的值的水平)。
图17是示出根据在图12的结构中在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT的栅极电压变化的漏极电流的曲线图。
参照图17，左曲线图1710示出根据栅极电压变化的期望水平的参考漏极电流，并且右曲线图1720示出在具有图12的薄膜晶体管结构的情况下根据栅极电压变化的漏极电流。
参照图17，当针对不具有根据本公开内容的实施方式的薄膜晶体管结构但表现出期望性能水平的情况1710和具有根据本公开内容的实施方式的薄膜晶体管结构的情况1720中的每一个执行实验以测量根据栅极电压变化的期望水平的参考漏极电流时，对情况1和情况2的两种情况进行重复实验。第一种情况(情况1)是薄膜晶体管TFT的漏-源电压Vds为高电压(例如，10V)的情况，并且第二种情况(情况2)是薄膜晶体管TFT的漏-源电压Vds为低电压(例如，0.1V)的情况。
图12的薄膜晶体管结构可以包括包括栅极绝缘体层无蚀刻(GI无蚀刻)结构，并且半导体层120可以具有异质导电结构，该结构包括除第一主导电部分121M和第二主导电部分122M以外的已经被氢导电化的第一子导电部分121A和第二子导电部分122A，并且可以具有还包括第二辅助源电极1210和第二辅助漏电极1220的双辅助电极结构。
参照图17，当比较作为参考的左曲线图1710和与根据本公开内容的实施方式的薄膜晶体管结构相关的右曲线图1720时，可以看出根据栅极电压的漏极电流是在类似的水平上测量的。
因此，通过图12的薄膜晶体管结构，可以防止薄膜晶体管TFT的半导体层120损失，并且可以将根据栅极电压的漏极电流保持在期望水平，同时防止在薄膜晶体管TFT中主源电极141与第一主导电部分121M之间的源极接触部分以及主漏电极142与第二主导电部分122M之间的漏极接触部分的损坏，并且稳定地提供氢导电区域。
在此，根据栅极电压的漏极电流保持在期望水平的事实可以意味着具有图12的薄膜晶体管结构的薄膜晶体管TFT展现出期望水平的开关特性(通断特性)和迁移率性能。
图18是示出在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT中根据载流子浓度变化的迁移率的曲线图。
在根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT中，由于栅极绝缘体层无蚀刻结构和半导体层120的异质导电结构，可以防止半导体层120损失，并且防止半导体层120中的源极接触和漏极接触损坏。
根据本公开内容的实施方式的薄膜晶体管阵列衬底100上形成的薄膜晶体管TFT可以具有期望范围(μ1～μ2)内的迁移率μ，同时具有上述优点。
参照图18，即使第一子导电部分121A和第二子导电部分122A的载流子浓度具有小于n0(n0是第一主导电部分121M和第二主导电部分122M的载流子浓度)的n1至n2范围内的值，薄膜晶体管TFT也可以具有期望范围(μ1至μ2)内的迁移率μ。
图19是示出根据本公开内容的实施方式的显示器件的图。
参照图19，根据本公开内容的实施方式的显示器件可以包括显示面板1910、数据驱动电路1920、栅极驱动电路1930、控制器1940等。
显示面板1910可以包括显示区域DA和非显示区域NDA，非显示区域NDA是显示区域DA之外的区域。可以设置多条数据线DL、多条栅极线GL和多个子像素SP。
数据驱动电路1920可以向多条数据线DL输出数据电压VDATA，以驱动多条数据线DL。
数据驱动电路1920可以以载带封装(TCP)类型、玻璃上芯片(COG)类型、面板上芯片(COP)类型或膜上芯片(COF)类型来实现。
在数据驱动电路1920实现为COG类型或COP类型的情况下，数据驱动电路1920可以接合到显示面板1910的非显示区域NDA中形成的焊盘部分。
在数据驱动电路1920以COF类型实现的情况下，数据驱动电路1920可以安装在电路膜上，并且电路膜的一侧可以接合到非显示区域NDA中形成的焊盘部分。
栅极驱动电路1930可以向多条栅极线GL输出扫描信号SCAN，以驱动多条栅极线GL。
栅极驱动电路1930可以实现为TCP类型、COG类型、COP类型、COF类型、面板内栅极(GIP)类型等。
在栅极驱动电路1930以COG类型或COP类型实现的情况下，栅极驱动电路1930可以接合到显示面板1910的非显示区域NDA中形成的焊盘部分。
在栅极驱动电路1930以COF类型实现的情况下，栅极驱动电路1930可以安装在电路膜上，并且电路膜的一侧可以接合到显示面板1910的非显示区域NDA中形成的焊盘部分。
在栅极驱动电路1930以GIP类型实现的情况下，栅极驱动电路1930可以形成在显示面板1910的非显示区域NDA的部分区域中。在栅极驱动电路1930以GIP类型实现的情况下，栅极驱动电路1930可以在显示面板1910的制造工艺期间与显示区域DA中的其他电极或线一起形成。
控制器1940可以控制数据驱动电路1920和栅极驱动电路1930。
控制器1940可以向数据驱动电路1920提供用于控制数据驱动定时的各种数据驱动控制信号DCS和图像数字数据Data。数据驱动电路1920可以将图像数字数据Data转换成与模拟电压对应的数据电压VDATA，并且可以基于数据驱动控制信号DCS向数据线DL输出数据电压VDATA。
控制器1940可以向栅极驱动电路1930提供用于控制栅极驱动定时的各种栅极驱动控制信号GCS和产生扫描信号SCAN所需的各种信号。栅极驱动电路1930可以基于栅极驱动控制信号GCS在预定定时向栅极线GL输出具有接通电平栅极电压的扫描信号SCAN。
根据本公开内容的实施方式的显示器件可以是各种类型，例如有机发光二极管(OLED)显示器、量子点显示器或液晶显示器(LCD)。参照图19，如果根据本公开内容的实施方式的显示器件是有机发光二极管(OLED)显示器件，则显示面板1910的每个子像素SP可以包括发光器件ED、驱动晶体管DRT、扫描晶体管SCT和电容器Cst。
发光器件ED可以包括第一电极、发光层和第二电极。发光层可以设置在第一电极与第二电极之间。第一电极可以是阳极电极，并且第二电极可以是阴极电极。相反，第一电极可以是阴极电极，并且第二电极可以是阳极电极。在第二电极是阴极电极的情况下，可以向第二电极施加基电压VSS。例如，基电压VSS可以是接地电压或类似于接地电压的电压。例如，发光器件ED可以是有机发光二极管(OLED)、发光二极管(LED)、量子点发光器件等。
驱动晶体管DRT是用于驱动发光器件ED的晶体管，并且可以控制流向发光器件ED的电流。
驱动晶体管DRT可以包括第一节点N1、第二节点N2、第三节点N3等。驱动晶体管DRT的第一节点N1可以是栅极节点，并且可以电连接至扫描晶体管SCT的源极节点或漏极节点。驱动晶体管DRT的第二节点N2可以电连接至发光器件ED的第一电极，并且可以是源极节点或漏极节点。驱动晶体管DRT的第三节点N3为向其施加驱动电压VDD的节点，并且可以电连接至提供驱动电压VDD的驱动电压线DVL，并且可以是漏极节点或源极节点。
响应于作为从栅极线GL提供的栅极信号的扫描信号SCAN，扫描晶体管SCT可以控制驱动晶体管DRT的第一节点N1与相应的数据线DL之间的连接。
扫描晶体管SCT的漏极节点或源极节点可以电连接至相应的数据线DL。扫描晶体管SCT的源极节点或漏极节点可以电连接至驱动晶体管DRT的第一节点N1。扫描晶体管SCT的栅极节点可以电连接至栅极线GL以接收扫描信号SCAN。
扫描晶体管SCT可以通过具有接通电平电压的扫描信号SCAN接通，使得从相应的数据线DL提供的数据信号VDATA可以被传输到驱动晶体管DRT的第一节点N1。
扫描晶体管SCT可以通过具有接通电平电压的扫描信号SCAN接通，并且可以通过具有关断电平电压的扫描信号SCAN关断。在此，在扫描晶体管SCT是n型的情况下，接通电平电压可以是高电平电压，而关断电平电压可以是低电平电压。在扫描晶体管SCT是p型的情况下，接通电平电压可以是低电平电压，而关断电平电压可以是高电平电压。
存储电容器Cst可以电连接在驱动晶体管DRT的第一节点N1与第二节点N2之间。存储电容器Cst可以将与图像信号电压相对应的图像数据电压VDATA或与其相对应的电压维持一帧时间。
存储电容器Cst不是寄生电容器(例如，Cgs、Cgd)，寄生电容器是存在于驱动晶体管DRT的第一节点N1与第二节点N2之间的内部电容器。存储电容器Cst可以是有意设计在驱动晶体管DRT外部的外部电容器。
驱动晶体管DRT和扫描晶体管SCT中的每一个可以是n型晶体管或p型晶体管。驱动晶体管DRT和扫描晶体管SCT两者可以是n型晶体管或p型晶体管。驱动晶体管DRT和扫描晶体管SCT中的至少一个可以是n型晶体管(或p型晶体管)，并且另一个可以是p型晶体管(或n型晶体管)。
图19中所示的子像素SP的等效电路仅用于说明，并且在一些情况下还可以包括一个或更多个晶体管，或者还可以包括一个或更多个电容器。可替选地，多个子像素SP中的每一个可以具有相同的结构，或者多个子像素SP中的一些可以具有不同的结构。
参照图19，栅极驱动电路1930可以包括多个栅极驱动单元GDU，以便向多条栅极线GL输出扫描信号SCAN。
多个栅极驱动单元GDU中的每一个可以包括上拉晶体管Tu、下拉晶体管Td和控制逻辑单元LOGIC。
上拉晶体管Tu和下拉晶体管Td可以串联电连接在向其输入时钟信号CLK的节点和向其输入栅极基电压GVSS的节点之间。
上拉晶体管Tu和下拉晶体管Td被连接的点是从其输出扫描信号SCAN的输出点Nout，并且连接至栅极线GL。
在上拉晶体管Tu接通并且下拉晶体管Td关断的定时，与时钟信号CLK对应的高电平栅极电压通过上拉晶体管Tu施加到输出点Nout，从而高电平栅极电压可以输出到连接至输出点Nout的栅极线GL。在此，高电平栅极电压对应于扫描信号SCAN的接通电平电压。
在上拉晶体管Tu关断并且下拉晶体管Td接通的定时，与栅极基电压GVSS对应的低电平栅极电压通过下拉晶体管Td施加到输出点Nout，从而低电平栅极电压可以输出到连接至输出点Nout的栅极线GL。在此，低电平栅极电压对应于扫描信号SCAN的关断电平电压。
控制逻辑单元LOGIC可以接收起始信号VST和复位信号RST，可以控制作为上拉晶体管Tu的栅极节点的Q节点的电压，并且可以控制作为下拉晶体管Td的栅极节点的QB节点的电压。Q节点处的电压与QB节点处的电压彼此相反。如果Q节点处的电压为高电平电压，则QB节点处的电压为低电平电压。如果Q节点处的电压为低电平电压，则QB节点处的电压为高电平电压。
上面参照图10至图18描述的薄膜晶体管阵列衬底100和薄膜晶体管TFT的结构可以包括异质导电结构、氢导电化结构、栅极绝缘体层无蚀刻结构和使用功能绝缘层150的结构。
上面参照图10至图18描述的薄膜晶体管阵列衬底100和薄膜晶体管TFT的结构可以应用于子像素SP中的驱动晶体管DRT和/或扫描晶体管SCT，或者可以应用于栅极驱动单元GDU中包括的上拉晶体管Tu和下拉晶体管Td，或者可以应用于栅极驱动单元GDU的控制逻辑单元LOGIC中的晶体管。
参照图19，根据本公开内容的实施方式的显示器件的显示面板1910可以包括薄膜晶体管阵列衬底100，在薄膜晶体管阵列衬底100上设置有多个薄膜晶体管TFT。多个薄膜晶体管TFT中的至少一个薄膜晶体管TFT可以包括半导体层120、栅极绝缘体层130、主源电极141、主漏电极142、主栅电极143和功能绝缘层150。
半导体层120可以包括沟道部分123、位于沟道部分123的一侧的第一导电部分121和位于沟道部分123的另一侧的第二导电部分122。第一导电部分121可以包括第一主导电部分121M和第一子导电部分121A。第二导电部分122可以包括第二主导电部分122M和第二子导电部分122A。
栅极绝缘体层130可以位于半导体层120上并且可以包括使第一主导电部分121M的一部分暴露的第一接触孔CNT1以及使第二主导电部分122M的一部分暴露的第二接触孔CNT2。
主源电极141可以位于栅极绝缘体层130上，并且可以通过第一接触孔CNT1电连接至第一主导电部分121M。主漏极电极142可以位于栅极绝缘体层130上，并且可以通过第二接触孔CNT2电连接至第二主导电部分122M。主栅电极143可以位于栅极绝缘体层130上，并且可以与沟道部分123交叠。
功能绝缘层150可以设置在主源电极141、主栅电极143和主漏电极142上。
第一子导电部分121A可以位于第一主导电部分121M与沟道部分123之间。第一子导电部分121A可以不与主源电极141和主栅电极143交叠。
第二子导电部分122A可以位于第二主导电部分122M与沟道部分123之间。第二子导电部分122A可以不与主漏电极142和主栅电极143交叠。
第一子导电部分121A和功能绝缘层150可以通过栅极绝缘体层130间隔开。第二子导电部分122A和功能绝缘层150可以通过栅极绝缘体层130间隔开。
第一子导电部分121A可以具有与第一主导电部分121M的电导率不同的电导率。第二子导电部分122A可以具有与第二主导电部分122M不同的电导率。
上述本公开内容的实施方式涉及薄膜晶体管阵列衬底100和显示器件，其中半导体层120具有不同类型的具有不同电导率的导电部分(辅助源/第二导电部分121A、122A和主源/第二导电部分121M和122M)。此外，它具有如下结构(栅极绝缘体层无蚀刻结构)：栅极绝缘体层130不被蚀刻成足以在源电极部分(主源电极141)与栅电极部分(主栅电极143)之间以及在漏电极部分(主漏电极142)与栅电极部分(主栅电极143)之间暴露半导体层120，从而可以防止半导体层120损失、损坏或断裂。
此外，根据本公开内容的实施方式，由于在第一主导电部分121M和第二主导电部分122M上分别形成第二辅助源电极1210和第二辅助漏电极1220之后形成栅极绝缘体层130，然后蚀刻栅极绝缘体层130以形成第一接触孔CNT1和第二接触孔CNT2，因此可以防止或最小化第一主导电部分121M和第二主导电部分122M损坏、损失或断开的风险。
此外，根据本公开内容的实施方式，可以提供包括薄膜晶体管TFT的薄膜晶体管阵列衬底100和显示器件，薄膜晶体管TFT具有如下结构：能够同时提供优异的电特性(例如，电流特性、迁移率等)同时使对半导体层120的损坏的可能性消除或最小化。
根据本公开内容的实施方式，可以提供包括薄膜晶体管TFT的薄膜晶体管阵列衬底100和显示器件，薄膜晶体管TFT具有如下结构：第二辅助源电极1210和第二辅助漏电极1220被设置成同时与第一主导电部分121M和第二主导电部分122M中的每一个接触，从而防止寄生电容形成。
根据本公开内容的实施方式，通过具有能够形成具有薄厚度的电容器CAP的结构，可以提供能够增加开口率的薄膜晶体管阵列衬底100和显示器件。
已给出了以上描述以使本领域的任何技术人员能够实现和使用本发明的技术构思，并且已经在特定应用及其要求的背景下提供了以上描述。对所描述的实施方式的各种修改、添加和替换对于本领域技术人员而言将是明显的，并且在不脱离本发明的精神和范围的情况下，本文中限定的一般原理可以应用于其他实施方式和应用。仅出于说明目的，上面的描述和附图提供了本发明的技术构思的示例。即，所公开的实施方式旨在说明本发明的技术构思的范围。因此，本发明的范围不限于所示的实施方式，而是同与权利要求书一致的最宽范围相一致。本发明的保护范围应该基于所附的权利要求书来解释，并且在其等同范围内的所有技术构思都应当被解释为包括在本发明的范围内。

Claims (21)

1.一种薄膜晶体管阵列衬底，包括：
半导体层，所述半导体层包括沟道部分、位于所述沟道部分的一侧的第一导电部分和位于所述沟道部分的另一侧的第二导电部分，所述第一导电部分包括第一主导电部分和第一子导电部分，并且所述第二导电部分包括第二主导电部分和第二子导电部分；
栅极绝缘体层，所述栅极绝缘体层设置在所述半导体层上并且具有使所述第一主导电部分的一部分暴露的第一接触孔和使所述第二主导电部分的一部分暴露的第二接触孔；
主源电极，所述主源电极设置在所述栅极绝缘体层上并且通过所述第一接触孔电连接至所述第一主导电部分；
主漏电极，所述主漏电极设置在所述栅极绝缘体层上并且通过所述第二接触孔电连接至所述第二主导电部分；
主栅电极，所述主栅电极设置在所述栅极绝缘体层上并且与所述沟道部分交叠；以及
功能绝缘层，所述功能绝缘层设置在所述主源电极、所述主栅电极和所述主漏电极上，
其中，所述第一子导电部分位于所述第一主导电部分与所述沟道部分之间，所述第一子导电部分不与所述主源电极和所述主栅电极交叠，并且所述第一子导电部分具有与所述第一主导电部分的电导率不同的电导率，
其中，所述第二子导电部分位于所述第二主导电部分与所述沟道部分之间，所述第二子导电部分不与所述主漏电极和所述主栅电极交叠，并且所述第二子导电部分具有与所述第二主导电部分的电导率不同的电导率，并且
其中，所述第一子导电部分和所述功能绝缘层通过所述栅极绝缘体层分隔，并且所述第二子导电部分和所述功能绝缘层通过所述栅极绝缘体层分隔。
2.根据权利要求1所述的薄膜晶体管阵列衬底，其中，在所述第一主导电部分、所述第一子导电部分和所述沟道部分之中，所述第一主导电部分具有最大的电导率，并且所述沟道部分具有最小的电导率，并且
其中，在所述第二主导电部分、所述第二子导电部分和所述沟道部分之中，所述第二主导电部分具有最大的电导率，并且所述沟道部分具有最小的电导率。
3.根据权利要求1所述的薄膜晶体管阵列衬底，其中，所述第一子导电部分与所述功能绝缘层之间的竖直分隔距离小于或等于所述第一主导电部分与所述功能绝缘层之间的竖直分隔距离，并且所述第二子导电部分与所述功能绝缘层之间的竖直分隔距离小于或等于所述第二主导电部分与所述功能绝缘层之间的竖直分隔距离。
4.根据权利要求1所述的薄膜晶体管阵列衬底，其中，所述主栅电极与所述主源电极间隔开第一水平分隔距离，使得所述栅极绝缘体层的第一上表面在所述主栅电极与所述主源电极之间暴露，并且所述主栅电极与所述主漏电极间隔开第二水平分隔距离，使得所述栅极绝缘体层的第二上表面在所述主栅电极与所述主漏电极之间暴露，并且
其中，所述第一水平分隔距离对应于所述第一子导电部分的长度，并且所述第二水平分隔距离对应于所述第二子导电部分的长度。
5.根据权利要求4所述的薄膜晶体管阵列衬底，其中，所述功能绝缘层与所述栅极绝缘体层的所述第一上表面接触，并且与所述栅极绝缘体层的所述第二上表面接触。
6.根据权利要求1所述的薄膜晶体管阵列衬底，还包括：
钝化层，所述钝化层设置在所述主源电极、所述主栅电极和所述主漏电极上并且具有使所述主源电极或所述主漏电极的一部分暴露的第三接触孔；以及
像素电极，所述像素电极设置在所述钝化层上并且通过所述第三接触孔与所述主源电极或所述主漏电极电接触。
7.根据权利要求6所述的薄膜晶体管阵列衬底，其中，所述功能绝缘层设置在所述钝化层下方。
8.根据权利要求6所述的薄膜晶体管阵列衬底，其中，所述功能绝缘层设置在所述钝化层上。
9.根据权利要求6所述的薄膜晶体管阵列衬底，其中，所述钝化层包括多个子钝化层，并且所述功能绝缘层设置在所述多个子钝化层之间。
10.根据权利要求1所述的薄膜晶体管阵列衬底，其中，所述功能绝缘层是包含氢的氢供应层，并且将氢扩散到所述第一子导电部分和所述第二子导电部分中。
11.根据权利要求10所述的薄膜晶体管阵列衬底，其中，所述功能绝缘层的氢浓度高于所述第一子导电部分和所述第二子导电部分的氢浓度。
12.根据权利要求10所述的薄膜晶体管阵列衬底，其中，所述功能绝缘层包括硅氮化物(SiNx)、硅氧氮化物(SiON)或硅氧化物(SiOx)中的至少一种。
13.根据权利要求10所述的薄膜晶体管阵列衬底，还包括在所述功能绝缘层与所述沟道部分之间的氢扩散阻挡层，所述氢扩散阻挡层阻挡氢从所述功能绝缘层向所述沟道部分的扩散，并且所述氢扩散阻挡层包括所述主栅电极。
14.根据权利要求1所述的薄膜晶体管阵列衬底，还包括：
第一辅助源电极，所述第一辅助源电极在所述主源电极与所述第一主导电部分之间，所述第一辅助源电极将所述主源电极通过所述第一接触孔电连接至所述第一主导电部分；
第一辅助漏电极，所述第一辅助漏电极在所述主漏电极与所述第二主导电部分之间，所述第一辅助漏电极将所述主漏电极通过所述第二接触孔电连接至所述第二主导电部分；以及
辅助栅电极，所述辅助栅电极在所述栅极绝缘体层与所述主栅电极之间，所述辅助栅电极电连接至所述主栅电极并且与所述沟道部分交叠。
15.根据权利要求14所述的薄膜晶体管阵列衬底，其中，所述第一辅助源电极与所述第一主导电部分的表面接触，并且所述第一辅助漏电极与所述第二主导电部分的表面接触。
16.根据权利要求14所述的薄膜晶体管阵列衬底，其中，所述第一辅助源电极和所述第一辅助漏电极包括与所述辅助栅电极相同的材料并且位于所述薄膜晶体管阵列衬底的同一层上，并且所述主源电极和所述主漏电极包括与所述主栅电极相同的材料并且位于所述薄膜晶体管阵列衬底的同一层上。
17.根据权利要求14所述的薄膜晶体管阵列衬底，还包括：
在所述半导体层下方的缓冲层；以及
在所述缓冲层下方的遮光层，
其中，所述第一辅助源电极或所述第一辅助漏电极通过穿过所述栅极绝缘体层和所述缓冲层的第四接触孔而与所述遮光层电连接。
18.根据权利要求17所述的薄膜晶体管阵列衬底，还包括多个子像素，所述子像素包括薄膜晶体管和电容器，其中，
所述薄膜晶体管包括所述半导体层、所述主源电极、所述主漏电极和所述主栅电极，
所述电容器包括第一板、所述第一板上的第二板以及所述第二板上的第三板，
所述第一板是所述遮光层或者是与所述遮光层设置在同一层上的金属，
所述第二板是与所述半导体层位于同一层上并且处于导电状态的另一半导体层，并且
所述第三板是所述主栅电极和所述辅助栅电极，或者是与所述主栅电极和所述辅助栅电极位于同一层上的金属。
19.根据权利要求14所述的薄膜晶体管阵列衬底，还包括：
第二辅助源电极，所述第二辅助源电极与所述第一主导电部分的上表面接触，所述第二辅助源电极将所述第一辅助源电极电连接至所述第一主导电部分；以及
第二辅助漏电极，所述第二辅助漏电极与所述第二主导电部分的上表面接触，所述第二辅助漏电极将所述第一辅助漏电极电连接至所述第二主导电部分，
其中，所述第二辅助源电极不与所述辅助栅电极和所述第一子导电部分交叠，并且所述第二辅助漏电极不与所述辅助栅电极和所述第二子导电部分交叠。
20.根据权利要求1所述的薄膜晶体管阵列衬底，其中，所述栅极绝缘体层被构造成使得所述半导体层在所述主源电极与所述主栅电极之间以及在所述主漏电极与所述主栅电极之间不被暴露。
21.一种显示器件，所述显示器件包括薄膜晶体管阵列衬底，在所述薄膜晶体管阵列衬底上设置有多个薄膜晶体管，
其中，所述多个薄膜晶体管中的至少一个薄膜晶体管包括：
半导体层，所述半导体层包括沟道部分、位于所述沟道部分的一侧的第一导电部分和位于所述沟道部分的另一侧的第二导电部分，所述第一导电部分包括第一主导电部分和第一子导电部分，并且所述第二导电部分包括第二主导电部分和第二子导电部分；
栅极绝缘体层，所述栅极绝缘体层设置在所述半导体层上并且具有使所述第一主导电部分的一部分暴露的第一接触孔和使所述第二主导电部分的一部分暴露的第二接触孔；
主源电极，所述主源电极设置在所述栅极绝缘体层上并且通过所述第一接触孔电连接至所述第一主导电部分；
主漏电极，所述主漏电极设置在所述栅极绝缘体层上并且通过所述第二接触孔电连接至所述第二主导电部分；
主栅电极，所述主栅电极设置在所述栅极绝缘体层上并且与所述沟道部分交叠；以及
功能绝缘层，所述功能绝缘层设置在所述主源电极、所述主栅电极和所述主漏电极上，
其中，所述第一子导电部分位于所述第一主导电部分与所述沟道部分之间，所述第一子导电部分不与所述主源电极和所述主栅电极交叠，并且所述第一子导电部分具有与所述第一主导电部分的电导率不同的电导率，
其中，所述第二子导电部分位于所述第二主导电部分与所述沟道部分之间，所述第二子导电部分不与所述主漏电极和所述主栅电极交叠，并且所述第二子导电部分具有与所述第二主导电部分的电导率不同的电导率，并且
其中，所述第一子导电部分和所述功能绝缘层通过所述栅极绝缘体层分隔，并且所述第二子导电部分和所述功能绝缘层通过所述栅极绝缘体层分隔。
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