KR20210056479A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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KR20210056479A
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이승준
이승헌
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Abstract

표시 장치는 기판, 기판 상에 배치되는 제1 활성층, 제1 활성층 상에 배치되는 제1 절연층, 제1 절연층 상에 배치되고 제1 활성층에 중첩하는 제1 게이트 전극, 제1 게이트 전극 상에 배치되는 제2 절연층, 제2 절연층 상에 배치되는 제2 활성층, 제2 절연층 상에 배치되고 제1 게이트 전극에 중첩하며 제2 활성층과 동일한 물질을 포함하는 제1 커패시터 전극, 제2 활성층 및 제1 커패시터 전극 상에 배치되는 제3 절연층, 제3 절연층 상에 배치되고, 제2 활성층에 중첩하는 제2 게이트 전극, 그리고 제3 절연층 상에 배치되고, 제1 게이트 전극에 중첩하며, 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 포함할 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 트랜지스터 및 커패시터를 구비하는 표시 기판을 포함하는 표시 장치 및 이러한 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 사용자에게 시각적인 정보를 제공하기 위한 영상을 표시하는 장치이다. 최근 들어, 표시 장치 중에서도 유기 발광 표시 장치가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치와 다르게 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도, 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로, 유기 발광 표시 장치는 복수의 화소들을 포함할 수 있다. 화소들 각각은 게이트선 및 데이터선에 연결되는 화소 회로 및 화소 회로와 연결되는 유기 발광 소자를 포함할 수 있다. 최근 들어, 고해상도의 표시 장치가 개발됨에 따라, 화소 회로를 배치할 공간이 협소해지고 있다.
본 발명의 일 목적은 트랜지스터 및 커패시터의 특성이 개선된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 제조 비용 및 제조 시간이 절감된 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 활성층, 상기 제1 활성층 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되고 상기 제1 활성층에 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 제2 절연층, 상기 제2 절연층 상에 배치되는 제2 활성층, 상기 제2 절연층 상에 배치되고 상기 제1 게이트 전극에 중첩하며 상기 제2 활성층과 실질적으로 동일한 물질을 포함하는 제1 커패시터 전극, 상기 제2 활성층 및 상기 제1 커패시터 전극 상에 배치되는 제3 절연층, 상기 제3 절연층 상에 배치되고 상기 제2 활성층에 중첩하는 제2 게이트 전극, 그리고 상기 제3 절연층 상에 배치되고 상기 제1 게이트 전극에 중첩하며 상기 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 활성층은 다결정 실리콘을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 절연층은 실리콘 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 절연층의 유전율은 상기 제3 절연층의 유전율보다 클 수 있다.
일 실시예에 있어서, 상기 제2 활성층 및 상기 제1 커패시터 전극은 산화물 반도체를 포함할 수 있다.
일 실시예에 있어서, 상기 제3 절연층은 실리콘 산화물을 포함할 수 있다.
일 실시예에 있어서, 상기 제3 절연층의 수소 함량은 상기 제2 절연층의 수소 함량보다 작을 수 있다.
일 실시예에 있어서, 상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 비중첩할 수 있다.
일 실시예에 있어서, 상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 중첩할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 게이트 전극 및 상기 제2 커패시터 전극 상에 배치되는 제4 절연층 그리고 상기 제4 절연층 상에 배치되고 상기 제1 커패시터 전극과 상기 제2 커패시터 전극을 연결하는 연결 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 연결 전극에는 정전압이 인가될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제4 절연층 상에 배치되고 상기 제1 활성층에 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극 그리고 상기 제4 절연층 상에 배치되고 상기 제2 활성층에 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함할 수 있다. 상기 연결 전극은 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 및 상기 제2 드레인 전극과 실질적으로 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 소스 전극 또는 상기 제1 드레인 전극에 전기적으로 연결되는 화소 전극, 상기 화소 전극 상에 배치되는 발광층, 그리고 상기 발광층 상에 배치되는 대향 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고 상기 제2 활성층에 중첩하는 하부 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 하부 전극은 상기 제2 게이트 전극에 전기적으로 연결될 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 제1 활성층을 형성하는 단계, 상기 제1 활성층 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 상기 제1 활성층에 중첩하는 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에, 제2 활성층 및 상기 제1 게이트 전극에 중첩하는 제1 커패시터 전극을 실질적으로 동시에 형성하는 단계, 상기 제2 활성층 및 상기 제1 커패시터 전극 상에 제3 절연층을 형성하는 단계, 그리고 상기 제3 절연층 상에, 상기 제2 활성층에 중첩하는 제2 게이트 전극 및 상기 제1 게이트 전극에 중첩하며 상기 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 실질적으로 동시에 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 활성층 및 상기 제1 커패시터 전극을 동시에 형성하는 단계는 상기 제2 절연층 상에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층을 식각하여 상기 제2 활성층 및 상기 제1 커패시터 전극을 형성하는 단계, 그리고 상기 제2 게이트 전극 및 상기 제2 커패시터 전극을 마스크로 이용하여 상기 제2 활성층 및 상기 제1 커패시터 전극에 불순물을 주입하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 게이트 전극 및 상기 제2 커패시터 전극을 동시에 형성하는 단계는 상기 제3 절연층 상에 도전층을 형성하는 단계 그리고 상기 도전층을 식각하여 상기 제2 게이트 전극 및 상기 제2 커패시터 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 제2 게이트 전극 및 상기 제2 커패시터 전극 상에 제4 절연층을 형성하는 단계, 상기 제3 절연층 및 상기 제4 절연층에 상기 제1 커패시터 전극을 노출하는 제1 접촉 구멍 및 상기 제4 절연층에 상기 제2 커패시터 전극을 노출하는 제2 접촉 구멍을 실질적으로 동시에 형성하는 단계, 그리고 상기 제4 절연층 상에 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 채우는 연결 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 제1 절연층과 상기 제2 절연층 사이에 상기 제2 활성층에 중첩하는 하부 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 게이트 전극 및 상기 하부 전극은 실질적으로 동시에 형성될 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 활성층, 상기 제1 활성층 상에 배치되는 제1 절연층 및 상기 제1 절연층 상에 배치되고 상기 제1 활성층에 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 제2 절연층, 상기 제2 절연층 상에 배치되고 상기 제1 게이트 전극에 중첩하는 제1 커패시터 전극, 상기 제1 커패시터 전극 상에 배치되는 제3 절연층 및 상기 제3 절연층 상에 배치되고 상기 제1 게이트 전극에 중첩하며 상기 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 포함하는 커패시터, 그리고 상기 제2 절연층과 상기 제3 절연층 사이에 배치되고 상기 제1 커패시터 전극과 동일한 물질을 포함하는 제2 활성층, 상기 제3 절연층 및 상기 제3 절연층 상에 배치되고 상기 제2 활성층에 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 활성층은 다결정 실리콘을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 활성층 및 상기 제1 커패시터 전극은 산화물 반도체를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 트랜지스터는 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고 상기 제2 활성층에 중첩하는 하부 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 하부 전극은 상기 제2 게이트 전극에 전기적으로 연결될 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 제1 활성층, 상기 제1 활성층에 중첩하고 상기 제1 활성층에 절연되는 제1 게이트 전극, 상기 제1 게이트 전극의 제1 부분에 중첩하고 상기 제1 게이트 전극에 절연되는 제1 커패시터 전극, 상기 제1 게이트 전극에 비중첩하고 상기 제1 커패시터 전극과 동일한 물질을 포함하는 제2 활성층, 상기 제2 활성층에 중첩하고 상기 제2 활성층에 절연되는 제2 게이트 전극, 그리고 상기 제1 게이트 전극의 제2 부분에 중첩하고 상기 제1 게이트 전극에 절연되며 상기 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 비중첩할 수 있다.
일 실시예에 있어서, 상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 중첩할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극에 중첩하고 상기 제1 커패시터 전극과 상기 제2 커패시터 전극을 연결하는 연결 전극을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 제3 절연층을 사이에 두고 배치되는 제2 활성층 및 제2 게이트 전극을 포함하는 제2 트랜지스터 및 제2 절연층을 사이에 두고 배치되는 제1 게이트 전극 및 제1 커패시터 전극을 포함하는 커패시터를 포함함에 따라, 제2 트랜지스터의 문턱 전압이 감소하면서 커패시터의 커패시턴스가 증가할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법에 있어서, 제2 절연층 상에 제2 트랜지스터의 제2 활성층 및 커패시터의 제1 커패시터 전극이 실질적으로 동시에 형성됨에 따라, 제2 트랜지스터 및 커패시터를 형성하기 위한 포토 공정의 횟수가 절감될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 단면도이다.
도 4는 도 3에 도시된 표시 기판의 일부를 나타내는 평면도이다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 및 도 12는 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 나타내는 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 나타내는 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 기판을 나타내는 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 기판을 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 18은 본 발명의 다른 실시예에 따른 화소를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(200)는 복수의 화소들(PX)을 포함할 수 있다. 화소들(PX)은 행 방향 및 열 방향을 따라 실질적인 행렬 형태로 배열될 수 있다. 표시 장치(200)는 화소들(PX) 각각으로부터 방출되는 광이 조합되는 영상을 표시할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다. 예를 들면, 도 2는 도 1에 도시된 화소(PX)의 일 예를 나타낼 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)에 연결되는 발광 소자(LE)를 포함할 수 있다. 화소 회로(PC)는 발광 소자(LE)에 구동 전류를 제공할 수 있다. 발광 소자(LE)는 화소 회로(PC)로부터 제공되는 구동 전류에 기초하여 광을 방출할 수 있다. 화소 회로(PC)는 구동 전류를 생성하기 위하여 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다.
일 실시예에 있어서, 화소 회로(PC)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 커패시터(CAP)를 포함할 수 있다.
제1 트랜지스터(TR1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(TR1)의 소스 전극에는 제1 전원 전압(VDD)이 인가되고, 제1 트랜지스터(TR1)의 드레인 전극은 발광 소자(LE)에 연결될 수 있다. 제1 트랜지스터(TR1)는 게이트 전극과 소스 전극 사이의 전압에 기초하여 구동 전류를 생성하고, 구동 전류를 발광 소자(LE)에 전송할 수 있다.
제2 트랜지스터(TR2)의 게이트 전극에는 게이트 신호(GS)가 인가될 수 있다. 제2 트랜지스터(TR2)의 소스 전극에는 데이터 신호(DS)가 인가되고, 제2 트랜지스터(TR2)의 드레인 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(TR2)는 게이트 신호(GS)에 기초하여 데이터 신호(DS)를 제1 노드(N1)에 전송할 수 있다.
커패시터(CAP)의 제1 전극에는 제1 전원 전압(VDD)이 인가되고, 커패시터(CAP)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 커패시터(CAP)는 제2 트랜지스터(TR2)가 턴오프된 경우에도 제1 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이의 전압을 유지하여, 발광 소자(LE)가 광을 방출할 수 있다.
발광 소자(LE)의 제1 전극은 화소 회로(PC)에 연결되고, 발광 소자(LE)의 제2 전극에는 제2 전원 전압(VSS)이 인가될 수 있다. 일 실시예에 있어서, 제2 전원 전압(VSS)은 제1 전원 전압(VDD)보다 작을 수 있다. 발광 소자(LE)는 화소 회로(PC)로부터 전송된 구동 전류에 기초하여 광을 방출할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 단면도이다. 예를 들면, 도 3에 도시된 표시 기판은 도 2에 도시된 화소 회로(PC)를 포함할 수 있다. 도 4는 도 3에 도시된 표시 기판의 일부를 나타내는 평면도이다. 예를 들면, 도 4는 도 3에 도시된 제1 트랜지스터(TR1) 및 커패시터(CAP)를 나타낼 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 기판(100)은 기판(SUB) 상에 배치되는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 커패시터(CAP)를 포함할 수 있다.
기판(SUB)은 유리, 석영, 플라스틱 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(SUB)은 제1 가요성층, 제1 가요성층 상에 배치되는 제1 배리어층, 제1 배리어층 상에 배치되는 제2 가요성층, 및 제2 가요성층 상에 배치되는 제2 배리어층을 포함할 수 있다. 제1 가요성층 및 제2 가요성층은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함하고, 제1 배리어층 및 제2 배리어층은 실리콘 산화물, 실리콘 질화물, 비정질 실리콘 등과 같은 무기 절연 물질을 포함할 수 있다.
기판(SUB) 상에는 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 기판(SUB)을 통해 산소, 수분 등과 같은 불순물들이 기판(SUB) 상부로 확산되는 것을 차단할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB) 상부에 평탄한 상면을 제공할 수 있다. 버퍼층(BUF)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
버퍼층(BUF) 상에는 제1 활성층(110)이 배치될 수 있다. 일 실시예에 있어서, 제1 활성층(110)은 다결정 실리콘을 포함할 수 있다.
제1 활성층(110)은 제1 소스 영역, 제1 드레인 영역, 및 제1 소스 영역과 제1 드레인 영역 사이에 배치되는 제1 채널 영역을 포함할 수 있다. 제1 소스 영역 및 제1 드레인 영역은 P타입 또는 N타입 불순물로 도핑될 수 있다. 제1 채널 영역은 'S', 'U' 등과 같은 평면상 굴곡진 형상을 가질 수 있다. 따라서, 제한된 공간 내에서 제1 활성층(110)이 상대적으로 큰 길이를 가지는 제1 채널 영역을 가질 수 있고, 이에 따라, 제1 활성층(110)을 포함하는 제1 트랜지스터(TR1)의 구동 범위가 증가할 수 있다.
제1 활성층(110) 상에는 제1 절연층(120)이 배치될 수 있다. 제1 절연층(120)은 제1 활성층(110)을 덮으며 버퍼층(BUF) 상에 배치될 수 있다. 제1 절연층(120)은 제1 활성층(110)으로부터 제1 활성층(110) 상에 배치되는 제1 게이트 전극(131)을 절연시킬 수 있다. 제1 절연층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제1 절연층(120) 상에는 제1 게이트 전극(131)이 배치될 수 있다. 제1 게이트 전극(131)은 제1 활성층(110)의 제1 채널 영역에 중첩할 수 있다. 제1 게이트 전극(131)은 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다. 제1 소스 영역, 제1 드레인 영역, 및 제1 채널 영역을 포함하는 제1 활성층(110), 제1 절연층(120), 및 제1 게이트 전극(131)은 제1 트랜지스터(TR1)를 형성할 수 있다.
제1 게이트 전극(131) 상에는 제2 절연층(140)이 배치될 수 있다. 제2 절연층(140)은 제1 게이트 전극(131)을 덮으며 제1 절연층(120) 상에 배치될 수 있다. 제2 절연층(140)은 제1 게이트 전극(131)으로부터 제1 게이트 전극(131) 상에 배치되는 제1 커패시터 전극(152)을 절연시킬 수 있다. 일 실시예에 있어서, 제2 절연층(140)은 실리콘 질화물을 포함할 수 있다.
제2 절연층(140) 상에는 제2 활성층(151) 및 제1 커패시터 전극(152)이 배치될 수 있다. 제2 활성층(151)은 제1 게이트 전극(131)에 중첩하지 않을 수 있다. 제1 커패시터 전극(152)은 제2 활성층(151)으로부터 이격되고, 제1 게이트 전극(131)에 중첩할 수 있다. 구체적으로, 제1 커패시터 전극(152)은 제1 게이트 전극(131)의 제1 부분에 중첩할 수 있다. 제2 활성층(151) 및 제1 커패시터 전극(152)은 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 활성층(151) 및 제1 커패시터 전극(152)은 산화물 반도체를 포함할 수 있다. 예를 들면, 산화물 반도체는 인듐 갈륨 아연 산화물(IGZO), 아연 주석 산화물(ZTO), 인듐 주석 산화물(IZO) 등을 포함할 수 있다.
제2 활성층(151)은 제2 소스 영역, 제2 드레인 영역, 및 제2 소스 영역과 제2 드레인 영역 사이에 배치되는 제2 채널 영역을 포함할 수 있다. 제2 소스 영역 및 제2 드레인 영역은 P타입 또는 N타입 불순물로 도핑될 수 있다. 또한, 제1 커패시터 전극(152)은 P타입 또는 N타입 불순물로 도핑될 수 있다. 예를 들면, 제1 커패시터 전극(152)은 제2 활성층(151)의 제2 소스 영역 및 제2 드레인 영역과 같은 타입의 불순물로 도핑될 수 있다. 제1 커패시터 전극(152)이 불순물로 도핑됨에 따라, 제1 커패시터 전극(152)은 도전성을 가질 수 있다.
제2 활성층(151) 및 제1 커패시터 전극(152) 상에는 제3 절연층(160)이 배치될 수 있다. 제3 절연층(160)은 제2 활성층(151) 및 제1 커패시터 전극(152)을 덮으며 제2 절연층(140) 상에 배치될 수 있다. 제3 절연층(160)은 제2 활성층(151)으로부터 제2 활성층(151) 상에 배치되는 제2 게이트 전극(171)을 절연시키고, 제1 게이트 전극(131)으로부터 제1 게이트 전극(131) 상에 배치되는 제2 커패시터 전극(172)을 절연시킬 수 있다. 일 실시예에 있어서, 제3 절연층(160)은 실리콘 산화물을 포함할 수 있다.
제2 절연층(140)은 상대적으로 큰 유전율을 가질 수 있다. 일 실시예에 있어서, 제2 절연층(140)의 유전율은 제3 절연층(160)의 유전율보다 클 수 있다. 실리콘 질화물의 유전율은 실리콘 산화물의 유전율보다 클 수 있고, 제2 절연층(140) 및 제3 절연층(160)이 각각 실리콘 질화물 및 실리콘 산화물을 포함하는 경우에 제2 절연층(140)의 유전율이 제3 절연층(160)의 유전율보다 클 수 있다.
제3 절연층(160)은 상대적으로 작은 수소 함량을 가질 수 있다. 일 실시예에 있어서, 제3 절연층(160)의 수소 함량은 제2 절연층(140)의 수소 함량보다 작을 수 있다. 실리콘 산화물의 수소 함량은 실리콘 질화물의 수소 함량보다 작을 수 있고, 제2 절연층(140) 및 제3 절연층(160)이 각각 실리콘 질화물 및 실리콘 산화물을 포함하는 경우에 제3 절연층(160)의 수소 함량이 제2 절연층(140)의 수소 함량보다 작을 수 있다.
제2 절연층(140)은 상대적으로 작은 두께를 가지고, 제3 절연층(160)은 상대적으로 큰 두께를 가질 수 있다. 일 실시예에 있어서, 제2 절연층(140)의 두께는 제3 절연층(160)의 두께보다 작을 수 있다.
제3 절연층(160) 상에는 제2 게이트 전극(171) 및 제2 커패시터 전극(172)이 배치될 수 있다. 제2 게이트 전극(171)은 제2 활성층(151)의 제2 채널 영역에 중첩하고, 제2 커패시터 전극(172)은 제2 게이트 전극(171)으로부터 이격되며 제1 게이트 전극(131)에 중첩할 수 있다. 구체적으로, 제2 커패시터 전극(172)은 제1 게이트 전극(131)의 상기 제1 부분과 다른 제1 게이트 전극(131)의 제2 부분에 중첩할 수 있다. 제2 커패시터 전극(172)은 제1 커패시터 전극(152)에 전기적으로 연결될 수 있다. 제2 게이트 전극(171) 및 제2 커패시터 전극(172)은 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
제2 소스 영역, 제2 드레인 영역, 및 제2 채널 영역을 포함하는 제2 활성층(151), 제3 절연층(160), 및 제2 게이트 전극(171)은 제2 트랜지스터(TR2)를 형성할 수 있다. 제2 활성층(151)과 제2 게이트 전극(171) 사이에 배치되는 제3 절연층(160)이 수소 함량이 상대적으로 작은 실리콘 산화물을 포함하고 상대적으로 큰 두께를 가짐에 따라, 제2 트랜지스터(TR2)의 문턱 전압이 감소할 수 있다. 이에 따라, 제2 트랜지스터(TR2)의 특성이 개선될 수 있다.
일 실시예에 있어서, 제2 커패시터 전극(172)은 제1 커패시터 전극(152)에 비중첩할 수 있다. 제1 커패시터 전극(152)에 불순물을 주입하는 과정에서 제2 커패시터 전극(172)이 마스크로 이용될 수 있고, 제2 커패시터 전극(172)에 중첩하는 제1 커패시터 전극(152)의 부분에는 불순물이 주입되지 않을 수 있다. 그러나 제2 커패시터 전극(172)이 제1 커패시터 전극(152)에 비중첩함에 따라 제1 커패시터 전극(152)의 전부에 불순물이 주입되어 제1 커패시터 전극(152)의 도전성이 증가하고, 제1 커패시터 전극(152)이 커패시터(CAP)의 전극으로서 기능할 수 있다.
제1 게이트 전극(131), 제2 절연층(140), 제1 커패시터 전극(152), 제3 절연층(160), 및 제2 커패시터 전극(172)은 커패시터(CAP)를 형성할 수 있다. 제1 게이트 전극(131)은 하부 커패시터 전극으로 기능하고, 서로 전기적으로 연결되는 제1 커패시터 전극(152)과 제2 커패시터 전극(172)은 상부 커패시터 전극으로 기능할 수 있다. 또한, 제2 절연층(140)은 하부 커패시터 전극인 제1 게이트 전극(131)과 상부 커패시터 전극인 제1 커패시터 전극(152) 사이에서 제1 유전층으로 기능하고, 제2 절연층(140)과 제3 절연층(160)은 하부 커패시터 전극인 제1 게이트 전극(131)과 상부 커패시터 전극인 제2 커패시터 전극(172) 사이에서 제2 유전층으로 기능할 수 있다. 제1 게이트 전극(131)과 제1 커패시터 전극(152) 사이에 배치되는 제2 절연층(140)이 유전율이 상대적으로 큰 실리콘 질화물을 포함하고 상대적으로 작은 두께를 가짐에 따라, 커패시터(CAP)의 커패시턴스가 증가할 수 있다. 이에 따라, 커패시터(CAP)의 특성이 개선될 수 있다.
제2 게이트 전극(171) 및 제2 커패시터 전극(172) 상에는 제4 절연층(180)이 배치될 수 있다. 제4 절연층(180)은 제2 게이트 전극(171) 및 제2 커패시터 전극(172)을 덮으며 제3 절연층(160) 상에 배치될 수 있다. 제4 절연층(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
제4 절연층(180) 상에는 제1 소스 전극(191), 제1 드레인 전극(192), 제2 소스 전극(193), 제2 드레인 전극(194), 및 연결 전극(195)이 배치될 수 있다. 제1 소스 전극(191) 및 제1 드레인 전극(192)은 제1 활성층(110)의 소스 영역 및 드레인 영역에 각각 전기적으로 연결되고, 제2 소스 전극(193) 및 제2 드레인 전극(194)은 제2 활성층(151)의 소스 영역 및 드레인 영역에 각각 전기적으로 연결될 수 있다. 연결 전극(195)은 제1 커패시터 전극(152) 및 제2 커패시터 전극(172)에 중첩하고, 제1 커패시터 전극(152)과 제2 커패시터 전극(172)을 연결할 수 있다. 연결 전극(195)은 제3 절연층(160) 및 제4 절연층(180)에 형성되는 제1 접촉 구멍(CH1)을 통해 제1 커패시터 전극(152)에 접촉하고, 제4 절연층(180)에 형성되는 제2 접촉 구멍(CH2)을 통해 제2 커패시터 전극(172)에 접촉할 수 있다. 제1 소스 전극(191), 제1 드레인 전극(192), 제2 소스 전극(193), 제2 드레인 전극(194), 및 연결 전극(195)은 알루미늄(Al), 티타늄(Ti), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
일 실시예에 있어서, 연결 전극(195)에는 정전압이 인가될 수 있다. 예를 들면, 연결 전극(195)에는 도 2에 도시된 제1 전원 전압(VDD)이 인가될 수 있다. 이에 따라, 연결 전극(195)에 연결되는 커패시터(CAP)의 제1 커패시터 전극(152) 및 제2 커패시터 전극(172)에는 제1 전원 전압(VDD)이 인가될 수 있다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 및 도 12는 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 나타내는 도면들이다. 예를 들면, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 및 도 12는 도 3 및 도 4에 도시된 표시 기판(100)의 제조 방법을 나타낼 수 있다.
도 5 및 도 6을 참조하면, 기판(SUB) 상에 제1 활성층(110)을 형성할 수 있다.
먼저, 기판(SUB) 상에 버퍼층(BUF)을 형성할 수 있다. 예를 들면, 기판(SUB) 상에 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 PECVD 등과 같은 화학 기상 증착을 이용하여 증착함으로써 버퍼층(BUF)을 형성할 수 있다.
그 다음, 버퍼층(BUF) 상에 제1 활성층(110)을 형성할 수 있다. 예를 들면, 버퍼층(BUF) 상에 비정질 실리콘을 PECVD 등과 같은 화학 기상 증착을 이용하여 증착함으로써 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 엑시머 레이저 등으로 결정화하여 다결정 실리콘층을 형성할 수 있다. 또한, 상기 다결정 실리콘층을 식각하여 제1 활성층(110)을 형성할 수 있다.
도 7 및 도 8을 참조하면, 제1 활성층(110) 상에 제1 절연층(120)을 형성하고, 제1 절연층(120) 상에 제1 게이트 전극(131)을 형성할 수 있다.
먼저, 제1 활성층(110) 상에 제1 절연층(120)을 형성할 수 있다. 예를 들면, 제1 활성층(110) 상에 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 PECVD 등과 같은 화학 기상 증착을 이용하여 증착함으로써 제1 절연층(120)을 형성할 수 있다.
그 다음, 제1 절연층(120) 상에 제1 게이트 전극(131)을 형성할 수 있다. 예를 들면, 제1 절연층(120) 상에 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 스퍼터링 등과 같은 물리 기상 증착을 이용하여 증착함으로써 도전층을 형성하고, 상기 도전층을 식각하여 제1 게이트 전극(131)을 형성할 수 있다. 제1 게이트 전극(131)은 제1 활성층(110)의 일부에 중첩할 수 있다.
그 다음, 제1 활성층(110)에 불순물을 주입할 수 있다. 제1 활성층(110)의 일부에 중첩하는 제1 게이트 전극(131)을 마스크로 이용하여 제1 활성층(110)에 불순물이 주입될 수 있다. 이에 따라, 제1 게이트 전극(131)에 중첩하지 않는 제1 활성층(110)의 부분에는 불순물이 주입되어 제1 소스 영역 및 제1 드레인 영역이 형성되고, 제1 게이트 전극(131)에 중첩하는 제1 활성층(110)의 부분에는 불순물이 주입되지 않아 제1 채널 영역이 형성될 수 있다.
도 9 및 도 10을 참조하면, 제1 게이트 전극(131) 상에 제2 절연층(140)을 형성하고, 제2 절연층(140) 상에 제2 활성층(151) 및 제1 커패시터 전극(152)을 실질적으로 동시에 형성할 수 있다.
먼저, 제1 게이트 전극(131) 상에 제2 절연층(140)을 형성할 수 있다. 예를 들면, 제1 게이트 전극(131) 상에 실리콘 질화물을 PECVD 등과 같은 화학 기상 증착을 이용하여 증착함으로써 제2 절연층(140)을 형성할 수 있다.
그 다음, 제2 절연층(140) 상에 제2 활성층(151) 및 제1 커패시터 전극(152)을 형성할 수 있다. 예를 들면, 제2 절연층(140) 상에 인듐 갈륨 아연 산화물(IGZO), 아연 주석 산화물(ZTO), 인듐 주석 산화물(IZO) 등과 같은 산화물 반도체를 PECVD 등과 같은 화학 기상 증착을 이용하여 증착함으로써 산화물 반도체층을 형성하고, 상기 산화물 반도체층을 식각하여 제2 활성층(151) 및 제1 커패시터 전극(152)을 형성할 수 있다. 제1 커패시터 전극(152)은 제1 게이트 전극(131)에 중첩할 수 있다.
제2 절연층(140) 상에 제2 활성층(151) 및 제1 커패시터 전극(152)이 실질적으로 동시에 형성됨에 따라, 제1 커패시터 전극(152)을 형성하기 위한 추가적인 공정이 필요하지 않을 수 있다. 이에 따라, 제2 트랜지스터(TR2) 및 커패시터(CAP)를 형성하기 위한 포토 공정의 횟수가 절감될 수 있다.
도 11 및 도 12를 참조하면, 제2 활성층(151) 및 제1 커패시터 전극(152) 상에 제3 절연층(160)을 형성하고, 제3 절연층(160) 상에 제2 게이트 전극(171) 및 제2 커패시터 전극(172)을 실질적으로 동시에 형성할 수 있다.
먼저, 제2 활성층(151) 및 제1 커패시터 전극(152) 상에 제3 절연층(160)을 형성할 수 있다. 예를 들면, 제2 활성층(151) 및 제1 커패시터 전극(152) 상에 실리콘 산화물을 PECVD 등과 같은 화학 기상 증착을 이용하여 증착함으로써 제3 절연층(160)을 형성할 수 있다.
그 다음, 제3 절연층(160) 상에 제2 게이트 전극(171) 및 제2 커패시터 전극(172)을 형성할 수 있다. 예를 들면, 제3 절연층(160) 상에 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 스퍼터링 등과 같은 물리 기상 증착을 이용하여 증착함으로써 도전층을 형성하고, 상기 도전층을 식각하여 제2 게이트 전극(171) 및 제2 커패시터 전극(172)을 형성할 수 있다. 제2 게이트 전극(171)은 제2 활성층(151)의 일부에 중첩할 수 있다. 제2 커패시터 전극(172)은 제1 게이트 전극(131)에 중첩하고, 제1 커패시터 전극(152)에 중첩하지 않을 수 있다.
그 다음, 제2 활성층(151) 및 제1 커패시터 전극(152)에 불순물을 주입할 수 있다. 제2 활성층(151)의 일부에 중첩하는 제2 게이트 전극(171) 및 제1 커패시터 전극(152)에 중첩하지 않는 제2 커패시터 전극(172)을 마스크로 이용하여 제2 활성층(151) 및 제1 커패시터 전극(152)에 불순물이 주입될 수 있다. 이에 따라, 제2 게이트 전극(171)에 중첩하지 않는 제2 활성층(151)의 부분에는 불순물이 주입되어 제2 소스 영역 및 제2 드레인 영역이 형성되고, 제2 게이트 전극(171)에 중첩하는 제2 활성층(151)의 부분에는 불순물이 주입되지 않아 제2 채널 영역이 형성될 수 있다. 또한, 제2 커패시터 전극(172)에 중첩하지 않는 제1 커패시터 전극(152)의 전부에 불순물이 주입되어 제1 커패시터 전극(152)이 도전성을 가질 수 있다.
제3 절연층(160) 상에 제2 게이트 전극(171) 및 제2 커패시터 전극(172)이 실질적으로 동시에 형성됨에 따라, 제2 게이트 전극(171)을 형성하기 위한 추가적인 공정이 필요하지 않을 수 있다. 이에 따라, 제2 트랜지스터(TR2) 및 커패시터(CAP)를 형성하기 위한 포토 공정의 횟수가 절감될 수 있다.
도 3 및 도 4를 참조하면, 제2 게이트 전극(171) 및 제2 커패시터 전극(172) 상에 제4 절연층(180)을 형성하고, 제4 절연층(180) 상에 제1 소스 전극(191), 제1 드레인 전극(192), 제2 소스 전극(193), 제2 드레인 전극(194), 및 연결 전극(195)을 실질적으로 동시에 형성할 수 있다.
먼저, 제2 게이트 전극(171) 및 제2 커패시터 전극(172) 상에 제4 절연층(180)을 형성할 수 있다. 예를 들면, 제2 게이트 전극(171) 및 제2 커패시터 전극(172) 상에 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 증착하거나 폴리이미드 등과 같은 유기 절연 물질을 코팅함으로써 제4 절연층(180)을 형성할 수 있다.
그 다음, 제4 절연층(180)을 관통하는 접촉 구멍들을 형성할 수 있다. 예를 들면, 제1 마스크를 이용하여 제1 절연층(120), 제2 절연층(140), 제3 절연층(160), 및 제4 절연층(180)을 식각함으로써 제1 활성층(110)의 소스 영역 및 드레인 영역에 각각 중첩하는 접촉 구멍들을 형성할 수 있다. 또한, 제2 마스크를 이용하여 제3 절연층(160) 및 제4 절연층(180)을 식각함으로써 제2 활성층(151)의 소스 영역 및 드레인 영역에 각각 중첩하는 접촉 구멍들을 형성할 수 있다. 이 경우, 제2 마스크를 이용하여 제3 절연층(160) 및 제4 절연층(180)을 식각함으로써 제1 커패시터 전극(152)에 중첩하는 제1 접촉 구멍(CH1)을 형성하고, 제2 마스크를 이용하여 제4 절연층(180)을 식각함으로써 제2 커패시터 전극(172)에 중첩하는 제2 접촉 구멍(CH2)을 형성할 수 있다. 다시 말해, 제1 접촉 구멍(CH1) 및 제2 접촉 구멍(CH2)은 제2 활성층(151)의 소스 영역 및 드레인 영역에 각각 중첩하는 접촉 구멍들과 실질적으로 동시에 형성될 수 있다.
그 다음, 제4 절연층(180) 상에 제1 소스 전극(191), 제1 드레인 전극(192), 제2 소스 전극(193), 제2 드레인 전극(194), 및 연결 전극(195)을 형성할 수 있다. 예를 들면, 제4 절연층(180) 상에 알루미늄(Al), 티타늄(Ti), 구리(Cu) 등과 같은 도전 물질을 스퍼터링 등과 같은 물리 기상 증착을 이용하여 증착함으로써 도전층을 형성하고, 상기 도전층을 식각하여 제1 소스 전극(191), 제1 드레인 전극(192), 제2 소스 전극(193), 제2 드레인 전극(194), 및 연결 전극(195)을 형성할 수 있다. 제1 소스 전극(191) 및 제1 드레인 전극(192)은 제1 절연층(120), 제2 절연층(140), 제3 절연층(160), 및 제4 절연층(180)을 관통하는 접촉 구멍들을 채우며 제1 활성층(110)의 소스 영역 및 드레인 영역에 각각 연결될 수 있다. 제2 소스 전극(193) 및 제2 드레인 전극(194)은 제3 절연층(160) 및 제4 절연층(180)을 관통하는 접촉 구멍들을 채우며 제2 활성층(151)의 소스 영역 및 드레인 영역에 각각 연결될 수 있다. 연결 전극(195)은 제3 절연층(160) 및 제4 절연층(180)을 관통하는 제1 접촉 구멍(CH1) 및 제4 절연층(180)을 관통하는 제2 접촉 구멍(CH2)을 채우며 제1 커패시터 전극(152) 및 제2 커패시터 전극(172)에 연결될 수 있다. 연결 전극(195)이 제1 접촉 구멍(CH1) 및 제2 접촉 구멍(CH2)을 통해 제1 커패시터 전극(152) 및 제2 커패시터 전극(172)에 각각 접촉함에 따라, 제1 커패시터 전극(152)과 제2 커패시터 전극(172)이 전기적으로 연결될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 단면도이다. 예를 들면, 도 13에 도시된 표시 기판은 도 2에 도시된 화소 회로(PC)를 포함할 수 있다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 표시 기판(101)은 기판(SUB) 상에 배치되는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 커패시터(CAP)를 포함할 수 있다. 도 13을 참조하여 설명하는 표시 기판(101)은 하부 전극(132)을 더 포함하는 것을 제외하고는 도 3을 참조하여 설명한 표시 기판(100)과 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 도 13을 참조하여 설명하는 표시 기판(101)에 있어서 도 3을 참조하여 설명한 표시 기판(100)과 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
제1 절연층(120)과 제2 절연층(140) 사이에는 하부 전극(132)이 배치될 수 있다. 하부 전극(132)은 제2 활성층(151)에 중첩할 수 있다. 하부 전극(132)은 제1 게이트 전극(131)과 실질적으로 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 하부 전극(132)은 제2 게이트 전극(171)에 전기적으로 연결될 수 있다. 이 경우, 하부 전극(132)은 제2 트랜지스터(TR2)의 하부 게이트 전극으로 기능하고, 제2 게이트 전극(171)은 제2 트랜지스터(TR2)의 상부 게이트 전극으로 기능할 수 있다. 다시 말해, 제2 트랜지스터(TR2)는 듀얼 게이트 구조를 가질 수 있다.
일 실시예에 있어서, 하부 전극(132)에는 전기적인 신호가 인가되지 않고, 하부 전극(132)은 표시 기판(101)의 하부에서 제2 활성층(151)으로 입사하는 광을 차단하는 차광층으로 기능할 수 있다. 제2 활성층(151)에 광이 조사되면 누설 전류가 발생하여 제2 트랜지스터(TR2)의 신뢰성이 저하될 수 있다. 제1 절연층(120)과 제2 절연층(140) 사이에 제2 활성층(151)에 중첩하는 하부 전극(132)이 배치되는 경우에 제2 활성층(151)에 입사하는 광을 차단하여 누설 전류를 감소시킬 수 있다.
도 14는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 나타내는 단면도이다. 예를 들면, 도 14는 도 13에 도시된 표시 기판(101)의 제조 방법을 나타낼 수 있다.
도 14를 참조하여 설명하는 표시 기판(101)의 제조 방법은 하부 전극(132)을 더 형성하는 것을 제외하고는 도 3 내지 도 12를 참조하여 설명한 표시 기판(100)의 제조 방법과 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 도 14를 참조하여 설명하는 표시 기판(101)의 제조 방법에 있어서 도 3 내지 도 12를 참조하여 설명한 표시 기판(100)의 제조 방법과 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 14를 참조하면, 제1 활성층(110) 상에 제1 절연층(120)을 형성하고, 제1 절연층(120) 상에 제1 게이트 전극(131) 및 하부 전극(132)을 실질적으로 동시에 형성할 수 있다.
먼저, 제1 활성층(110) 상에 제1 절연층(120)을 형성할 수 있다. 그 다음, 제1 절연층(120) 상에 제1 게이트 전극(131) 및 하부 전극(132)을 형성할 수 있다. 예를 들면, 제1 절연층(120) 상에 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 스퍼터링 등과 같은 물리 기상 증착을 이용하여 증착함으로써 도전층을 형성하고, 상기 도전층을 식각하여 제1 게이트 전극(131) 및 하부 전극(132)을 형성할 수 있다. 제1 게이트 전극(131)은 제1 활성층(110)의 일부에 중첩할 수 있다. 그 다음, 제1 활성층(110)에 불순물을 주입할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 기판을 나타내는 단면도이다. 예를 들면, 도 15에 도시된 표시 기판은 도 2에 도시된 화소 회로(PC)를 포함할 수 있다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 기판(102)은 기판(SUB) 상에 배치되는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 커패시터(CAP)를 포함할 수 있다. 도 15를 참조하여 설명하는 표시 기판(102)은 제2 커패시터 전극(172)을 제외하고는 도 3을 참조하여 설명한 표시 기판(100)과 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 도 15를 참조하여 설명하는 표시 기판(102)에 있어서 도 3을 참조하여 설명한 표시 기판(100)과 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
일 실시예에 있어서, 제2 커패시터 전극(172)은 제1 커패시터 전극(152)에 중첩할 수 있다. 예를 들면, 제2 커패시터 전극(172)은 제1 커패시터 전극(152)에 부분적으로 중첩할 수 있다. 제1 커패시터 전극(152)에 불순물을 주입하는 과정에서 제2 커패시터 전극(172)에 중첩하는 제1 커패시터 전극(152)의 부분에는 불순물이 주입되지 않을 수 있으나, 제2 커패시터 전극(172)이 제1 커패시터 전극(152)에 중첩함에 따라 평면상 커패시터(CAP)가 차지하는 면적이 감소하고, 표시 기판(102)의 해상도가 증가할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 기판을 나타내는 단면도이다. 예를 들면, 도 16에 도시된 표시 기판은 도 2에 도시된 화소 회로(PC)를 포함할 수 있다.
도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 기판(103)은 기판(SUB) 상에 배치되는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 커패시터(CAP)를 포함할 수 있다. 도 16을 참조하여 설명하는 표시 기판(103)은 하부 전극(BML)을 더 포함하는 것을 제외하고는 도 3을 참조하여 설명한 표시 기판(100)과 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 도 16을 참조하여 설명하는 표시 기판(103)에 있어서 도 3을 참조하여 설명한 표시 기판(100)과 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
기판(SUB)과 버퍼층(BUF) 사이에는 하부 전극(BML)이 배치될 수 있다. 하부 전극(BML)은 제1 활성층(110)에 중첩할 수 있다. 하부 전극(BML)은 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
일 실시예에 있어서, 하부 전극(BML)은 제1 게이트 전극(131)에 전기적으로 연결될 수 있다. 이 경우, 하부 전극(BML)은 제1 트랜지스터(TR1)의 하부 게이트 전극으로 기능하고, 제1 게이트 전극(131)은 제1 트랜지스터(TR1)의 상부 게이트 전극으로 기능할 수 있다. 다시 말해, 제1 트랜지스터(TR1)는 듀얼 게이트 구조를 가질 수 있다.
일 실시예에 있어서, 하부 전극(BML)에는 전기적인 신호가 인가되지 않고, 하부 전극(BML)은 표시 기판(103)의 하부에서 제1 활성층(110)으로 입사하는 광을 차단하는 차광층으로 기능할 수 있다. 제1 활성층(110)에 광이 조사되면 누설 전류가 발생하여 제1 트랜지스터(TR1)의 신뢰성이 저하될 수 있다. 기판(SUB)과 버퍼층(BUF) 사이에 제1 활성층(110)에 중첩하는 하부 전극(BML)이 배치되는 경우에 제1 활성층(110)에 입사하는 광을 차단하여 누설 전류를 감소시킬 수 있다.
도 17은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다. 예를 들면, 도 17에 도시된 표시 장치는 도 2에 도시된 화소 회로(PC) 및 발광 소자(LE)를 포함할 수 있다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(200)는 기판(SUB) 상에 배치되는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 커패시터(CAP), 및 발광 소자(LE)를 포함할 수 있다. 도 17은 도 3에 도시된 표시 기판(100)을 포함하는 표시 장치(200)를 도시하고 있으나, 본 발명은 이에 한정되지 아니하고, 표시 장치(200)는 도 13에 도시된 표시 기판(101), 도 15에 도시된 표시 기판(102), 또는 도 16에 도시된 표시 기판(103)을 포함할 수도 있다.
제1 소스 전극(191), 제1 드레인 전극(192), 제2 소스 전극(193), 제2 드레인 전극(194), 및 연결 전극(195) 상에는 평탄화층(PLA)이 배치될 수 있다. 평탄화층(PLA)은 제1 소스 전극(191), 제1 드레인 전극(192), 제2 소스 전극(193), 제2 드레인 전극(194), 및 연결 전극(195)을 덮으며 제4 절연층(180) 상에 배치될 수 있다. 평탄화층(PLA)은 표시 기판 상부에 평탄한 상면을 제공할 수 있다. 평탄화층(PLA)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
평탄화층(PLA) 상에는 화소 전극(210)이 배치될 수 있다. 화소 전극(210)은 제1 소스 전극(191) 또는 제1 드레인 전극(192)에 전기적으로 연결될 수 있다. 화소 전극(210)은 평탄화층(PLA)에 형성되는 접촉 구멍을 통해 제1 소스 전극(191) 또는 제1 드레인 전극(192)에 접촉할 수 있다. 화소 전극(210)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 화소 전극(210)은 은(Ag), 인듐 주석 산화물(ITO) 등을 포함할 수 있다.
화소 전극(210) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(210)을 덮으며 평탄화층(PLA) 상에 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(210)의 적어도 일부를 노출하는 화소 개구를 가질 수 있다. 일 실시예에 있어서, 화소 개구는 화소 전극(210)의 중앙부를 노출하고, 화소 정의막(PDL)은 화소 전극(210)의 주변부를 덮을 수 있다. 화소 정의막(PDL)은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
화소 전극(210) 상에는 발광층(220)이 배치될 수 있다. 발광층(220)은 화소 개구에 의해 노출된 화소 전극(210) 상에 배치될 수 있다. 발광층(220)은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 저분자 유기 화합물은 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있고, 고분자 유기 화합물은 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에 있어서, 양자점은 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
발광층(220) 상에는 대향 전극(230)이 배치될 수 있다. 일 실시예에 있어서, 대향 전극(230)은 화소 정의막(PDL) 상에도 배치될 수 있다. 대향 전극(230)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 대향 전극(230)은 알루미늄(Al), 백금(Pt), 은(Ag), 마그네슘(Mg), 금(Au), 크롬(Cr), 텅스텐(W), 티타늄(Ti) 등을 포함할 수 있다. 화소 전극(210), 발광층(220), 및 대향 전극(230)은 발광 소자(LE)를 형성할 수 있다.
대향 전극(230) 상에는 봉지층(240)이 배치될 수 있다. 봉지층(240)은 발광 소자(LE)를 덮어서 산소, 수분 등과 같은 불순물로부터 발광 소자(LE)를 보호할 수 있다. 봉지층(240)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 일 실시예에 있어서, 봉지층(240)은 대향 전극(230) 상에 배치되는 제1 무기 봉지층, 제1 무기 봉지층 상에 배치되는 유기 봉지층, 및 유기 봉지층 상에 배치되는 제2 무기 봉지층을 포함할 수 있다. 무기 봉지층은 실리콘 질화물, 실리콘 산질화물 등을 포함하고, 유기 봉지층은 에폭시계 수지, 아크릴계 수지, 폴리이미드계 수지 등을 포함할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 화소를 나타내는 회로도이다. 예를 들면, 도 18은 도 1에 도시된 화소(PX)의 다른 예를 나타낼 수 있다.
도 18을 참조하면, 본 발명의 다른 실시예에 따른 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)에 연결되는 발광 소자(LE)를 포함할 수 있다. 화소 회로(PC)는 발광 소자(LE)에 구동 전류를 제공할 수 있다. 발광 소자(LE)는 화소 회로(PC)로부터 제공되는 구동 전류에 기초하여 광을 방출할 수 있다. 화소 회로(PC)는 구동 전류를 생성하기 위하여 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다.
일 실시예에 있어서, 화소 회로(PC)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 제7 트랜지스터(TR7), 및 커패시터(CAP)를 포함할 수 있다.
제1 트랜지스터(TR1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(TR1)의 소스 전극은 제2 노드(N2)에 연결되고, 제1 트랜지스터(TR1)의 드레인 전극은 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(TR1)는 게이트 전극과 소스 전극 사이의 전압에 기초하여 구동 전류를 생성할 수 있다.
제2 트랜지스터(TR2)의 게이트 전극에는 제1 게이트 신호(GS1)가 인가될 수 있다. 제2 트랜지스터(TR2)의 소스 전극에는 데이터 신호(DS)가 인가되고, 제2 트랜지스터(TR2)의 드레인 전극은 제2 노드(N2)에 연결될 수 있다. 제2 트랜지스터(TR2)는 제1 게이트 신호(GS1)에 기초하여 데이터 신호(DS)를 제2 노드(N2)에 전송할 수 있다.
제3 트랜지스터(TR3)의 게이트 전극에는 제1 게이트 신호(GS1)가 인가될 수 있다. 제3 트랜지스터(TR3)의 소스 전극은 제1 노드(N1)에 연결되고, 제3 트랜지스터(TR3)의 드레인 전극은 제3 노드(N3)에 연결될 수 있다. 제3 트랜지스터(TR3)는 제1 게이트 신호(GS1)에 기초하여 제1 트랜지스터(TR1)의 게이트 전극 및 드레인 전극을 연결함으로써 제1 트랜지스터(TR1)의 문턱 전압을 보상할 수 있다.
제4 트랜지스터(TR4)의 게이트 전극에는 제2 게이트 신호(GS2)가 인가될 수 있다. 일 실시예에 있어서, 화소(PX)가 N 번째 화소 행에 포함되는 경우에 제2 게이트 신호(GS2)는 N-1 번째 화소 행에 인가되는 제1 게이트 신호일 수 있다. 제4 트랜지스터(TR4)의 소스 전극에는 초기화 전압(VINT)이 인가되고, 제4 트랜지스터(TR4)의 드레인 전극은 제1 노드(N1)에 연결될 수 있다. 제4 트랜지스터(TR4)는 제2 게이트 신호(GS2)에 기초하여 초기화 전압(VINT)을 제1 노드(N1)에 전송함으로써 제1 트랜지스터(TR1)의 게이트 전극을 초기화할 수 있다.
제5 트랜지스터(TR5)의 게이트 전극에는 발광 제어 신호(EM)가 인가될 수 있다. 제5 트랜지스터(TR5)의 소스 전극에는 제1 전원 전압(VDD)이 인가되고, 제5 트랜지스터(TR5)의 드레인 전극은 제2 노드(N2)에 연결될 수 있다.
제6 트랜지스터(TR6)의 게이트 전극에는 발광 제어 신호(EM)가 인가될 수 있다. 제6 트랜지스터(TR6)의 소스 전극은 제3 노드(N3)에 연결되고, 제6 트랜지스터(TR6)의 드레인 전극은 발광 소자(LE)에 연결될 수 있다. 제5 트랜지스터(TR5) 및 제6 트랜지스터(TR6)는 발광 제어 신호(EM)에 기초하여 제1 트랜지스터(TR1)에서 생성된 구동 전류를 발광 소자(LE)에 전송할 수 있다.
제7 트랜지스터(TR7)의 게이트 전극에는 제3 게이트 신호(GS3)가 인가될 수 있다. 일 실시예에 있어서, 화소(PX)가 N 번째 화소 행에 포함되는 경우에 제3 게이트 신호(GS3)는 N+1 번째 화소 행에 인가되는 제1 게이트 신호일 수 있다. 제7 트랜지스터(TR7)의 소스 전극에는 초기화 전압(VINT)이 인가되고, 제7 트랜지스터(TR7)의 드레인 전극은 발광 소자(LE)에 연결될 수 있다. 제7 트랜지스터(TR7)는 제3 게이트 신호(GS3)에 기초하여 초기화 전압(VINT)을 발광 소자(LE)에 전송함으로써 발광 소자(LE)를 초기화할 수 있다.
커패시터(CAP)의 제1 전극에는 제1 전원 전압(VDD)이 인가되고, 커패시터(CAP)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 커패시터(CAP)는 제2 트랜지스터(TR2)가 턴오프된 경우에도 제1 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이의 전압을 유지하여, 발광 소자(LE)가 광을 방출할 수 있다.
발광 소자(LE)의 제1 전극은 화소 회로(PC)에 연결되고, 발광 소자(LE)의 제2 전극에는 제2 전원 전압(VSS)이 인가될 수 있다. 일 실시예에 있어서, 제2 전원 전압(VSS)은 제1 전원 전압(VDD)보다 작을 수 있다. 발광 소자(LE)는 화소 회로(PC)로부터 전송된 구동 전류에 기초하여 광을 방출할 수 있다.
도 18에 도시된 제1 트랜지스터(TR1) 및 커패시터(CAP)는 각각 도 3, 도 13, 도 15, 또는 도 16에 도시된 제1 트랜지스터(TR1)의 구조 및 커패시터(CAP)의 구조를 가질 수 있다. 또한, 도 18에 도시된 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 및 제7 트랜지스터(TR7) 각각은 도 3, 도 13, 도 15, 또는 도 16에 도시된 제2 트랜지스터(TR2)의 구조를 가질 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
110: 제1 활성층 120: 제1 절연층
131: 제1 게이트 전극 132: 하부 전극
140: 제2 절연층 151: 제2 활성층
152: 제1 커패시터 전극 160: 제3 절연층
171: 제2 게이트 전극 172: 제2 커패시터 전극
180: 제4 절연층 191: 제1 소스 전극
192: 제1 드레인 전극 193: 제2 소스 전극
194: 제2 드레인 전극 195: 연결 전극

Claims (30)

  1. 기판;
    상기 기판 상에 배치되는 제1 활성층;
    상기 제1 활성층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 활성층에 중첩하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는 제2 절연층;
    상기 제2 절연층 상에 배치되는 제2 활성층;
    상기 제2 절연층 상에 배치되고, 상기 제1 게이트 전극에 중첩하며, 상기 제2 활성층과 동일한 물질을 포함하는 제1 커패시터 전극;
    상기 제2 활성층 및 상기 제1 커패시터 전극 상에 배치되는 제3 절연층;
    상기 제3 절연층 상에 배치되고, 상기 제2 활성층에 중첩하는 제2 게이트 전극; 및
    상기 제3 절연층 상에 배치되고, 상기 제1 게이트 전극에 중첩하며, 상기 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 활성층은 다결정 실리콘을 포함하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 절연층은 실리콘 질화물을 포함하는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 절연층의 유전율은 상기 제3 절연층의 유전율보다 큰, 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 활성층 및 상기 제1 커패시터 전극은 산화물 반도체를 포함하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 제3 절연층은 실리콘 산화물을 포함하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 제3 절연층의 수소 함량은 상기 제2 절연층의 수소 함량보다 작은, 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 비중첩하는, 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 중첩하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 게이트 전극 및 상기 제2 커패시터 전극 상에 배치되는 제4 절연층; 및
    상기 제4 절연층 상에 배치되고, 상기 제1 커패시터 전극과 상기 제2 커패시터 전극을 연결하는 연결 전극을 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 연결 전극에는 정전압이 인가되는, 표시 장치.
  12. 제10 항에 있어서,
    상기 제4 절연층 상에 배치되고, 상기 제1 활성층에 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극; 및
    상기 제4 절연층 상에 배치되고, 상기 제2 활성층에 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함하고,
    상기 연결 전극은 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 및 상기 제2 드레인 전극과 동일한 층에 배치되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 소스 전극 또는 상기 제1 드레인 전극에 전기적으로 연결되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 대향 전극을 더 포함하는, 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 제2 활성층에 중첩하는 하부 전극을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 하부 전극은 상기 제2 게이트 전극에 전기적으로 연결되는, 표시 장치.
  16. 기판 상에 제1 활성층을 형성하는 단계;
    상기 제1 활성층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 제1 활성층에 중첩하는 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에, 제2 활성층 및 상기 제1 게이트 전극에 중첩하는 제1 커패시터 전극을 동시에 형성하는 단계;
    상기 제2 활성층 및 상기 제1 커패시터 전극 상에 제3 절연층을 형성하는 단계; 및
    상기 제3 절연층 상에, 상기 제2 활성층에 중첩하는 제2 게이트 전극 및 상기 제1 게이트 전극에 중첩하며 상기 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 동시에 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제2 활성층 및 상기 제1 커패시터 전극을 동시에 형성하는 단계는,
    상기 제2 절연층 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층을 식각하여 상기 제2 활성층 및 상기 제1 커패시터 전극을 형성하는 단계; 및
    상기 제2 게이트 전극 및 상기 제2 커패시터 전극을 마스크로 이용하여 상기 제2 활성층 및 상기 제1 커패시터 전극에 불순물을 주입하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 제2 게이트 전극 및 상기 제2 커패시터 전극을 동시에 형성하는 단계는,
    상기 제3 절연층 상에 도전층을 형성하는 단계; 및
    상기 도전층을 식각하여 상기 제2 게이트 전극 및 상기 제2 커패시터 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 제2 게이트 전극 및 상기 제2 커패시터 전극 상에 제4 절연층을 형성하는 단계;
    상기 제3 절연층 및 상기 제4 절연층에 상기 제1 커패시터 전극을 노출하는 제1 접촉 구멍 및 상기 제4 절연층에 상기 제2 커패시터 전극을 노출하는 제2 접촉 구멍을 동시에 형성하는 단계; 및
    상기 제4 절연층 상에 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 채우는 연결 전극을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층 사이에 상기 제2 활성층에 중첩하는 하부 전극을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 제1 게이트 전극 및 상기 하부 전극은 동시에 형성되는, 표시 장치의 제조 방법.
  22. 기판;
    상기 기판 상에 배치되는 제1 활성층, 상기 제1 활성층 상에 배치되는 제1 절연층, 및 상기 제1 절연층 상에 배치되고 상기 제1 활성층에 중첩하는 제1 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 제2 절연층, 상기 제2 절연층 상에 배치되고 상기 제1 게이트 전극에 중첩하는 제1 커패시터 전극, 상기 제1 커패시터 전극 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되고 상기 제1 게이트 전극에 중첩하며 상기 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 포함하는 커패시터; 및
    상기 제2 절연층과 상기 제3 절연층 사이에 배치되고 상기 제1 커패시터 전극과 동일한 물질을 포함하는 제2 활성층, 상기 제3 절연층, 및 상기 제3 절연층 상에 배치되고 상기 제2 활성층에 중첩하는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하는, 표시 장치.
  23. 제22 항에 있어서,
    상기 제1 활성층은 다결정 실리콘을 포함하는, 표시 장치.
  24. 제22 항에 있어서,
    상기 제2 활성층 및 상기 제1 커패시터 전극은 산화물 반도체를 포함하는, 표시 장치.
  25. 제22 항에 있어서,
    상기 제2 트랜지스터는 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고 상기 제2 활성층에 중첩하는 하부 전극을 더 포함하는, 표시 장치.
  26. 제25 항에 있어서,
    상기 하부 전극은 상기 제2 게이트 전극에 전기적으로 연결되는, 표시 장치.
  27. 제1 활성층;
    상기 제1 활성층에 중첩하고, 상기 제1 활성층에 절연되는 제1 게이트 전극;
    상기 제1 게이트 전극의 제1 부분에 중첩하고, 상기 제1 게이트 전극에 절연되는 제1 커패시터 전극;
    상기 제1 게이트 전극에 비중첩하고, 상기 제1 커패시터 전극과 동일한 물질을 포함하는 제2 활성층;
    상기 제2 활성층에 중첩하고, 상기 제2 활성층에 절연되는 제2 게이트 전극; 및
    상기 제1 게이트 전극의 제2 부분에 중첩하고, 상기 제1 게이트 전극에 절연되며, 상기 제1 커패시터 전극에 전기적으로 연결되는 제2 커패시터 전극을 포함하는, 표시 장치.
  28. 제27 항에 있어서,
    상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 비중첩하는, 표시 장치.
  29. 제27 항에 있어서,
    상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 중첩하는, 표시 장치.
  30. 제27 항에 있어서,
    상기 제1 커패시터 전극 및 상기 제2 커패시터 전극에 중첩하고, 상기 제1 커패시터 전극과 상기 제2 커패시터 전극을 연결하는 연결 전극을 더 포함하는, 표시 장치.
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