KR102512014B1 - 표시 장치 - Google Patents

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신지영
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Abstract

표시 장치는 제1 고분자 필름을 포함하는 베이스 기판, 상기 베이스 기판 위에 배치되며 제1 채널 영역을 포함하는 액티브 패턴 및 상기 제1 채널 영역과 중첩하는 제1 게이트 전극을 포함한다. 상기 제1 고분자 필름은, 상기 제1 채널 영역과 중첩하는 제1 영역에서 제1 두께를 가지고, 상기 제1 영역과 다른 제2 영역에서 상기 제1 두께보다 작은 제2 두께를 갖는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는, 표시 품질을 개선하기 위한 표시 장치에 관한 것이다.
최근 표시 장치의 경량화, 디자인 다양화 등을 위하여 고분자 기판이 이용되고 있다. 상기 고분자 기판은 폴리이미드 등과 같은 고분자를 포함한다.
상기 표시 장치가 고분자 기판을 포함하는 경우, 구동 소자 등에 인가되는 전기 신호에 의해 쌍극자 분극(dipole polarization)이 나타날 수 있으며, 이는 잔상 등과 같은 이미지 저하를 야기하는 원인이 될 수 있다.
본 발명의 목적은 표시 품질이 향상된 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는, 제1 고분자 필름을 포함하는 베이스 기판, 상기 베이스 기판 위에 배치되며 제1 채널 영역을 포함하는 액티브 패턴 및 상기 제1 채널 영역과 중첩하는 제1 게이트 전극을 포함한다. 상기 제1 고분자 필름은, 상기 제1 채널 영역과 중첩하는 제1 영역에서 제1 두께를 가지고, 상기 제1 영역과 다른 제2 영역에서 상기 제1 두께보다 작은 제2 두께를 갖는다.
일 실시예에 따르면, 상기 표시 장치는, 상기 액티브 패턴의 제2 채널 영역과 중첩하는 제2 게이트 전극을 더 포함한다. 상기 제2 영역은 상기 제2 채널 영역과 중첩한다.
일 실시예에 따르면, 상기 표시 장치는 발광 소자를 더 포함한다. 상기 제1 채널 영역과 상기 제1 게이트 전극에 의해 정의된 구동 트랜지스터는 상기 발광 소자에 구동 전압을 제공한다. 상기 제2 채널 영역과 상기 제2 게이트 전극에 의해 정의된 스위칭 트랜지스터의 소스 또는 드레인은 상기 구동 트랜지스터의 소스 또는 드레인 에 전기적으로 연결된다.
일 실시예에 따르면, 상기 제2 게이트 전극에는 발광 제어 신호가 인가된다.
일 실시예에 따르면, 상기 발광 소자는 유기 발광 다이오드를 포함한다.
일 실시예에 따르면, 상기 제2 두께에 대한 상기 제1 두께의 비율은 1.2이상이다.
일 실시예에 따르면, 상기 제1 두께와 상기 제2 두께의 차이는 5,000Å 내지 20,000Å이다.
일 실시예에 따르면, 상기 베이스 기판은 상기 제1 고분자 필름 아래에 배치되는 제2 고분자 필름 및 상기 제1 고분자 필름과 상기 제2 고분자 필름 사이에 배치되며 아모퍼스 실리콘을 포함하는 접착 개선층을 더 포함한다.
일 실시예에 따르면, 상기 표시 장치는, 상기 제1 게이트 전극과 중첩하는 커패시터 전극 패턴을 더 포함하고, 상기 제1 영역의 가장자리는 상기 커패시터 전극 패턴의 적어도 일 가장자리를 따라 연장된다.
일 실시예에 따르면, 상기 상기 액티브 패턴은 상기 제2 영역과 중첩하는 제2채널 영역을 포함하고, 상기 제1 채널 영역의 높이는 상기 제2 채널 영역보다 크다.
본 발명의 예시적인 실시예들에 따른 표시 장치는, 베이스 기판, 상기 베이스 기판 위에 배치되며 제1 채널 영역을 포함하는 액티브 패턴 및 상기 제1 채널 영역과 중첩하는 제1 게이트 전극을 포함한다. 상기 베이스 기판은 제1 고분자 필름, 제2 고분자 필름 및 상기 제1 고분자 필름과 상기제2 고분자 필름 사이에 배치되며 개구부를 갖는 접착 개선층을 포함한다. 상기 제1 채널 영역은 상기 접착 개선층의 개구부와 중첩한다.
본 발명의 예시적인 실시예들에 따른 표시 장치는, 베이스 기판, 전계 차단 패턴, 상기 베이스 기판 위에 배치되며 제1 채널 영역을 포함하는 액티브 패턴 및 상기 제1 채널 영역과 중첩하는 제1 게이트 전극을 포함한다. 상기 베이스 기판은 제1 고분자 필름 및 상기 제1 고분자 필름의 상면을 커버하는 상부 배리어층을 포함한다. 상기 전계 차단 패턴은 상기 제1 고분자 필름과 상기 배리어층 사이에 부분적으로 배치된다. 상기 제1 채널 영역은 상기 전계 차단 패턴과 중첩하며, 상기 전계 차단 패턴과의 이격 거리가 5,000Å 이상이다.
본 발명의 예시적인 실시예들에 따르면, 트랜지스터에 인가되는 프린지 필드를 변형하거나 차단하여, 상기 트랜지스터의 소자 특성이 변화하는 것을 방지하거나 감소시킬 수 있다. 따라서, 표시 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소 유닛에 대한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 화소 유닛의 구동 소자들을 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구동 소자와 발광 소자를 부분적으로 도시한 단면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 표시 장치의 효과를 설명하기 위한 단면도들이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 베이스 기판의 제조 방법을 도시한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 베이스 기판의 제1 영역을 도시한 평면도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 표시 장치의 베이스 기판의 제조 방법을 도시한 단면도들이다.
도 12은 본 발명의 일 실시예에 따른 표시 장치의 구동 소자와 발광 소자를 도시한 단면도이다.
도 13 내지 도 15는 도 10에 도시된 표시 장치의 베이스 필름을 제조하는 방법을 도시한 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 베이스 기판을 도시한 단면도이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 구동 소자와 발광소자를 도시한 단면도이다.
도 18은 도 17에 도시된 표시 장치의 베이스 필름을 제조하는 방법을 도시한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 표시 장치의 구동 소자와 발광소자를 도시한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 표시 장치에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소 유닛에 대한 회로도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 화소 유닛의 구동 소자들을 도시한 평면도이다.
본 발명의 일 실시예에 따른 표시 장치는 구동 신호에 따라 영상을 표시할 수 있는 화소 어레이를 포함한다. 각 화소 유닛은, 발광 소자 및 상기 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있다.
예를 들어, 도 1 및 도 2를 참조하면, 상기 화소 회로는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 스캔 신호(GW) 배선, 데이터 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다.
상기 유기 발광 다이오드(OLED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 상기 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 유기 발광 다이오드(OLED)의 제2 단자는 저전원 전압(ELVSS)을 공급받을 수 있다. 예를 들면, 상기 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 상기 유기 발광 다이오드(OLED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 상기 유기 발광 다이오드의 제1 단자는 캐소드 단자이고, 상기 유기 발광 다이오드(OLED)의 제2 단자는 애노드 단자일 수도 있다.
상기 제1 트랜지스터(TR1)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 트랜지스터(TR1)의 제1 단자는 소스 단자이고, 상기 제1 트랜지스터(TR1)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 상기 제1 트랜지스터(TR1)의 제1 단자는 드레인 단자이고, 상기 제1 트랜지스터(TR1)의 제2 단자는 소스 단자일 수 있다.
상기 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 트랜지스터(TR1)는 포화 영역에서 동작할 수 있다. 이러한 경우, 상기 제1 트랜지스터(TR1)는 게이트 단자와 소스 단자 사이의 전압차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 상기 유기 발광 다이오드(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 선택적으로, 상기 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수도 있다. 이러한 경우, 일 프레임 내에서 상기 유기 발광 다이오드(OLED)에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
상기 제2 트랜지스터(TR2)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 제2 트랜지스터(TR2)의 게이트 단자는 스캔 신호(GW)를 공급받을 수 있다. 상기 제2 트랜지스터(TR2)의 제1 단자는 데이터 신호(DATA)를 공급받을 수 있다. 상기 제2 트랜지스터(TR2)의 제2 단자는 상기 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 트랜지스터(TR2)의 제1 단자는 소스 단자이고, 상기 제2 트랜지스터(TR2)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 상기 제2 트랜지스터(TR2)의 제1 단자는 드레인 단자이고, 상기 제2 트랜지스터(TR2)의 제2 단자는 소스 단자일 수 있다.
상기 제2 트랜지스터(TR2)는 스캔 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 상기 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다. 이러한 경우, 상기 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
상기 제3 트랜지스터들(TR3_1, TR3_2) 각각은 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 예를 들어, 상기 제3 트랜지스터들(TR3_1, TR3_2)는 직렬로 연결될 수 있고, 듀얼 트랜지스터(dual transistor)로 동작할 수 있다. 예를 들면, 상기 듀얼 트랜지스터가 턴-오프될 경우, 누설 전류(leakage current)를 감소시킬 수 있다. 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각의 게이트 단자는 스캔 신호(GW)를 공급받을 수 있다. 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각의 제1 단자는 상기 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각의 제2 단자는 상기 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각의 제1 단자는 소스 단자이고, 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각의 제1 단자는 드레인 단자이고, 상기 제3 트랜지스터(TR3)의 제2 단자는 소스 단자일 수 있다.
상기 제3 트랜지스터들(TR3_1, TR3_2) 각각은 스캔 신호(GW)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)의 게이트 단자와 상기 제1 트랜지스터(TR1)의 제2 단자를 연결할 수 있다. 이러한 경우, 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각은 선형 영역에서 동작할 수 있다. 즉, 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각은 스캔 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다. 상기 제1 트랜지스터(TR1)가 다이오드 연결되므로, 상기 제1 트랜지스터(TR1)의 제1 단자와 제1 트랜지스터(TR1)의 게이트 단자 사이에 상기 제1 트랜지스터(TR1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 그 결과, 스캔 신호(GW)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)의 전압에 상기 전압차(즉, 문턱 전압)만큼 합산된 전압이 상기 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 즉, 데이터 신호(DATA)는 상기 제1 트랜지스터(TR1)의 문턱 전압만큼 보상할 수 있고, 보상된 데이터 신호(DATA)가 상기 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다.
초기화 전압(VINT)의 입력단은 상기 제4 트랜지스터들(TR4_1, TR4_2) 각각의 제1 단자 및 상기 제7 트랜지스터(TR7)의 제1 단자와 연결될 수 있고, 상기 초기화 전압(VINT)의 출력단은 상기 제4 트랜지스터들(TR4_1, TR4_2) 각각의 제2 단자 및 상기 스토리지 커패시터(CST)의 제1 단자와 연결될 수 있다.
상기 제4 트랜지스터들(TR4_1, TR4_2) 각각은 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 예를 들어, 상기 제4 트랜지스터들(TR4_1, TR4_2)은 직렬로 연결될 수 있고, 듀얼 트랜지스터로 동작할 수 있다. 예를 들면, 상기 듀얼 트랜지스터가 턴-오프될 경우, 누설 전류를 감소시킬 수 있다. 상기 제4 트랜지스터들(TR4_1, TR4_2) 각각의 게이트 단자는 데이터 초기화 신호(GI)를 공급받을 수 있다. 상기 제4 트랜지스터들(TR4_1, TR4_2) 각각의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 상기 제4 트랜지스터들(TR4_1, TR4_2) 각각의 제2 단자는 상기 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 상기 제4 트랜지스터들(TR4_1, TR4_2) 각각의 제1 단자는 소스 단자이고, 상기 제4 트랜지스터들(TR4_1, TR4_2)각각의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 상기 제4 트랜지스터들(TR4_1, TR4_2) 각각의 제1 단자는 드레인 단자이고, 상기 제4 트랜지스터(TR4_1, TR4_2) 각각의 제2 단자는 소스 단자일 수 있다.
상기 제4 트랜지스터(TR4_1, TR4_2) 각각은 데이터 초기화 신호(GI)의 활성화 구간 동안 상기 초기화 전압(VINT)을 상기 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이러한 경우, 상기 제4 트랜지스터(TR4_1, TR4_2) 각각은 선형 영역에서 동작할 수 있다. 즉, 상기 제4 트랜지스터(TR4_1, TR4_2) 각각은 데이터 초기화 신호(GI)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)의 게이트 단자를 상기 초기화 전압(VINT)으로 초기화시킬 수 있다. 예시적인 실시예들에 있어서, 상기 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 신호(DATA)의 전압 레벨보다 충분히 낮은 전압 레벨을 가질 수 있고, 상기 초기화 전압(VINT)이 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터인 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 다른 예시적인 실시예들에 있어서, 초기화 전압의 전압 레벨은 이전 프레임에서 스토리지 커패시터에 의해 유지된 데이터 신호의 전압 레벨보다 충분히 높은 전압 레벨을 가질 수 있고, 상기 초기화 전압이 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터인 제1 트랜지스터의 게이트 단자에 공급될 수 있다.
예시적인 실시예들에 있어서, 상기 데이터 초기화 신호(GI)는 일 수평 시간 전의 상기 스캔 신호(GW)와 실질적으로 동일한 신호일 수 있다. 예를 들면, 복수의 화소들 중 제n(단, n은 2이상의 정수)행의 화소에 공급되는 데이터 초기화 신호(GI)는 상기 화소들 중 (n-1)행의 서브 화소에 공급되는 스캔 신호(GW)와 실질적으로 동일한 신호일 수 있다. 즉, (n-1)행의 화소에 활성화된 스캔 신호(GW)를 공급함으로써, n행의 서브 화소에 활성화된 데이터 초기화 신호(GI)를 공급할 수 있다. 그 결과, (n-1)행의 서브 화소에 데이터 신호(DATA)를 공급함과 동시에 n행의 서브 화소가 포함하는 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
상기 제5 트랜지스터(TR5)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 상기 제1 단자는 상기 고전원 전압(ELVDD) 배선에 연결될 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 상기 제5 트랜지스터(TR5)의 제1 단자는 소스 단자이고, 상기 제5 트랜지스터(TR5)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 상기 제5 트랜지스터(TR5)의 제1 단자는 드레인 단자이고, 상기 제5 트랜지스터(TR5)의 제2 단자는 소스 단자일 수 있다.
상기 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 상기 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 상기 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 상기 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급함으로써, 상기 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 상기 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단함으로써, 상기 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)가 상기 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
상기 제6 트랜지스터(TR6)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 상기 제1 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 상기 제2 단자는 상기 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자는 소스 단자이고, 상기 제2 단자는 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자는 드레인 단자이고, 상기 제2 단자는 소스 단자일 수 있다.
상기 제6 트랜지스터(TR6)는 발광 제어 신호(EM)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 상기 유기 발광 다이오드(OLED)에 공급할 수 있다. 이러한 경우, 상기 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 상기 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 상기 유기 발광 다이오드(OLED)에 공급함으로써, 상기 유기 발광 다이오드(OLED)는 광을 출력할 수 있다. 또한, 상기 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 비활성화 구간 동안 상기 제1 트랜지스터(TR1)와 상기 유기 발광 다이오드(OLED)를 전기적으로 서로 분리시킴으로써, 상기 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 신호(DATA)(정확히 말하면, 문턱 전압 보상이 된 데이터 신호)가 상기 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
상기 제7 트랜지스터(TR7)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 다이오드 초기화 신호(GB)를 공급받을 수 있다. 상기 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 상기 제2 단자는 상기 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자는 소스 단자이고, 상기 제2 단자는 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자는 드레인 단자이고, 상기 제2 단자는 소스 단자일 수 있다.
상기 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 초기화 전압(VINT)을 상기 유기 발광 다이오드(OLED)의 제1 단자에 공급할 수 있다. 이러한 경우, 상기 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 상기 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 상기 유기 발광 다이오드(OLED)의 제1 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
선택적으로, 데이터 초기화 신호(GI)와 다이오드 초기화 신호(GB)는 실질적으로 동일한 신호일 수 있다. 상기 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 상기 유기 발광 다이오드(OLED)의 제1 단자를 초기화 시키는 동작은 서로 영향을 미치지 않을 수 있다. 즉, 상기 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 상기 유기 발광 다이오드(OLED)의 제1 단자를 초기화 시키는 동작은 서로 독립적일 수 있다. 이에 따라, 다이오드 초기화 신호(GB)를 별도로 생성하지 않을 수 있다.
상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 스토리지 커패시터(CST)는 상기 고전원 전압(ELVDD) 배선과 상기 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다. 예를 들면, 상기 스토리지 커패시터(CST)의 제1 단자는 상기 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있고, 상기 스토리지 커패시터(CST)의 제2 단자는 상기 고전원 전압(ELVDD) 배선에 연결될 수 있다. 상기 스토리지 커패시터(CST)는 스캔 신호(GW)의 비활성화 구간 동안 상기 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 스캔 신호(GW)의 비활성화 구간은 발광 제어 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 제어 신호(EM)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 상기 유기 발광 다이오드(OLED)에 공급될 수 있다. 따라서, 상기 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 상기 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 상기 유기 발광 다이오드(OLED)에 공급될 수 있다.
일 실시예에 의한 화소 회로의 구조는 도 1에 도시한 구조에 한정되는 것은 아니고 한 화소가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
도 2를 참조하면, 일 실시예에 따른 표시 장치의 화소 회로는, 액티브 패턴(AP), 제1 게이트 전극(GE), 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 제3 스캔 라인(SL3), 커패시터 전극 패턴(CP), 차폐 패턴(SP), 초기화 전압 배선(Vint), 데이터 라인(DL) 및 전원 라인(PL)을 포함할 수 있다.
상기 제1 스캔 라인(SL1)은 도 1에 도시된 스캔 신호(GW)를 전달할 수 있다. 상기 제1 스캔 라인(SL1)과 중첩하는 상기 액티브 패턴(AP)의 영역은 제2 트랜지스터(TR2) 및 제3 트랜지스터들(TR3_1, TR3_2)의 채널에 대응될 수 있다.
상기 제2 스캔 라인(SL2)은 도 1에 도시된 데이터 초기화 신호(GI) 및 다이오드 초기화 신호(GB)를 전달할 수 있다. 상기 제2 스캔 라인(SL2)과 중첩하는 상기 액티브 패턴(AP)의 영역은 제4 트랜지스터들(TR4_1, TR4_2) 및 제7 트랜지스터(TR7)의 채널에 대응될 수 있다.
상기 제3 스캔 라인(SL3)은 도 1에 도시된 발광 제어 신호(EM)를 전달할 수 있다. 상기 제3 스캔 라인(SL3)과 중첩하는 상기 액티브 패턴(AP)의 영역은 제5 트랜지스터(TR5) 및 제6 트랜지스터(TR6)의 채널에 대응될 수 있다.
상기 제1 게이트 전극(GE1)과 중첩하는 상기 액티브 패턴(AP)의 영역은 제1 트랜지스터(TR1)의 채널에 대응될 수 있다. 상기 제1 게이트 전극(GE1)은 제1 연결 배선(CL1)을 통해 상기 제4 트랜지스터들(TR4_1, TR4_2)의 출력 단자에 대응되는 상기 액티브 패턴(AP)의 영역에 전기적으로 연결될 수 있다.
예를 들어, 상기 제1 내지 제3 스캔 라인들(SL1, SL2, SL3)은 제1 방향(D1)으로 연장될 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극(GE1) 및 상기 제1 내지 제3 스캔 라인들(SL1, SL2, SL3)은 동일한 층에 배치될 수 있다. 예를 들어, 상기 제1 게이트 전극(GE1) 및 상기 제1 내지 제3 스캔 라인들(SL1, SL2, SL3)은 제1 게이트 금속 패턴으로 지칭될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않는다, 예를 들어, 상기 제1 게이트 전극(GE1) 및 상기 제1 내지 제3 스캔 라인들(SL1, SL2, SL3) 중 적어도 하나는 나머지와 다른 층에 배치될 수 있다.
상기 커패시터 전극 패턴(CP)은 상기 전원 라인(PL)과 전기적으로 연결되어, 상기 전원 라인(PL)을 통해 고전원 전압(ELVDD)을 전달받을 수 있다. 상기 커패시터 전극 패턴(CP)은 상기 제1 게이트 전극(GE1)과 중첩하여 스토리지 커패시터(CST)를 형성한다. 상기 커패시터 전극 패턴(CP)은, 상기 제1 게이트 전극(GE1) 위에 배치될 수 있으며, 상기 제1 게이트 전극(GE1)과 중첩하는 개구부(OP)를 포함할 수 있다. 상기 개구부(OP)를 통해 상기 제1 연결 배선(CL1)이 상기 제1 게이트 전극(GE1)과 접촉할 수 있다.
일 실시예에 따르면, 상기 개구부(OP)는 평면도 상에서, 상기 제1 트랜지스터(TR1)의 채널과 중첩하지 않는다. 예를 들어, 상기 개구부(OP)는 상기 액티브 패턴(AP)과 이격될 수 있다.
상기 차폐 패턴(SP)은 상기 제3 트랜지스터들(TR3_1, TR3_2) 각각이 채널 사이에서 상기 액티브 패턴(AP)과 중첩할 수 있다. 상기 차폐 패턴(SP)은 상기 전원 배선(PL)과 전기적으로 연결되어 상기 전원 라인(PL)을 통해 고전원 전압(ELVDD)을 전달받을 수 있다.
상기 초기화 전압 배선(Vint)은 도 1에 도시된 초기화 전압(VINT)을 전달한다.
일 실시예에 따르면, 상기 커패시터 전극 패턴(CP), 상기 차폐 패턴(SP) 및 상기 초기화 전압 배선(Vint)은 동일한 층에 배치될 수 있다. 예를 들어, 상기 상기 커패시터 전극 패턴(CP), 상기 차폐 패턴(SP) 및 상기 초기화 전압 배선(Vint)은 제2 게이트 금속 패턴으로 지칭될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않는다, 예를 들어, 상기 커패시터 전극 패턴(CP), 상기 차폐 패턴(SP) 및 상기 초기화 전압 배선(Vint) 중 적어도 하나는 나머지와 다른 층에 배치될 수 있다.
상기 데이터 라인(DL)은 도 1에 도시된 데이터 신호(DATA)를 전달한다. 상기 데이터 라인(DL1)은 상기 액티브 패턴(AP)과 전기적으로 연결되어 상기 제2 트랜지스터(TR2)에 데이터 신호(DATA)가 전달될 수 있다.
상기 전원 배선(PL)은 도 1에 도시된 고전원 전압(ELVDD)을 전달한다. 상기 전원 배선(PL)은 상기 액티브 패턴(AP)과 전기적으로 연결되어 상기 제5 트랜지스터(TR5)에 고전원 전압(ELVDD)이 전달될 수 있다.
예를 들어, 상기 데이터 라인(DL) 및 상기 전원 배선(PL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
일 실시예에 따르면, 상기 제1 연결 배선(CL1), 상기 데이터 라인(DL) 및 상기 전원 배선(PL)은 동일한 층에 배치될 수 있다. 예를 들어, 상기 제1 연결 배선(CL1), 상기 데이터 라인(DL) 및 상기 전원 배선(PL)은 제1 소스 금속 패턴으로 지칭될 수 있다. 상기 제1 소스 금속 패턴은, 상기 제6 트랜지스터(TR6)와 유기 발광 다이오드(OLED)를 전기적으로 연결하는 제2 연결 배선(CL2) 및 상기 초기화 전압 배선(Vint)과 상기 액티브 패턴(AP)을 전기적으로 연결하는 제3 연결 배선(CL3)을 더 포함할 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 제1 내지 제3 연결 배선들(CL1, CL2, CL3), 상기 데이터 라인(DL) 및 상기 전원 배선(PL) 중 적어도 하나는 나머지와 다른 층에 배치될 수 있다.
또한, 일 실시예에 따른 표시 장치의 화소 회로는, 상기 액티브 패턴(AP), 상기 제1 게이트 금속 패턴, 상기 제2 게이트 금속 패턴 및 상기 제1 소스 금속 패턴 외에 다른 액티브 층 및/또는 다른 금속층을 더 포함할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구동 소자와 발광 소자를 도시한 단면도이다. 도 3은 구동 소자들을 부분적으로 도시할 수 있다. 예를 들어, 도 3은 발광 소자, 구동 트랜지스터 및 스위칭 트랜지스터를 도시할 수 있다. 예를 들어, 상기 구동 트랜지스터 및 상기 스위칭 트랜지스터는, 도 1 및 도 2에 도시된 화소 회로의 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)에 대응될 수 있다.
상기 베이스 기판(110) 위에는 버퍼층(120)이 배치될 수 있다. 상기 버퍼층(120) 위에는 액티브 패턴이 배치될 수 있다.
상기 버퍼층(120)은, 상기 베이스 기판(110)의 하부로부터 이물, 수분 또는 외기의 침투를 감소 또는 차단할 수 있다. 예를 들어, 상기 버퍼층(120)은, 산화물 또는 질화물 등과 같은 무기 물질을 포함할 수 있다. 예를 들어, 상기 버퍼층(120)은 실리콘 질화물을 포함하는 하부층과 실리콘 산화물을 포함하는 상부층을 포함할 수 있다. 일 실시예에 따르면, 상기 베이스 기판(110)은 상면의 높이가 서로 다른 복수의 영역을 포함할 수 있다. 따라서, 상기 베이스 기판(110)의 상면의 높이 차이에 따라 상기 버퍼층(120)의 상면은 높이 차이를 가질 수 있다.
상기 액티브 패턴은, 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 예를 들어, 상기 액티브 패턴은 채널 영역(CH1, CH2), 상기 채널 영역(CH1, CH2)과 접촉하는 소스 영역(SR1, SR2), 상기 채널 영역(CH1, CH2)과 접촉하는 드레인 영역(DR1, DR2)을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 각각 소스 전극 및 드레인 전극의 역할을 할 수 있다.
일 실시예에 따르면, 상기 액티브 패턴은, 제1 액티브 영역(AP1) 및 제2 액티브 영역(AP2)을 포함할 수 있다. 상기 제1 액티브 영역(AP1)은 제1 채널 영역(CH1), 제1 소스 영역(SR1) 및 제1 드레인 영역(DR1)을 포함할 수 있고, 상기 제2 액티브 영역(AP2)은 제2 채널 영역(CH2), 제2 소스 영역(SR2) 및 제2 드레인 영역(DR2)을 포함할 수 있다. 예를 들어, 상기 제1 액티브 영역(AP1)과 상기 제2 액티브 영역(AP2)은 단일 패턴 내에 배치되어 연속적으로 연결될 수 있다. 예를 들어, 상기 제1 액티브 영역(AP1)의 제1 소스 영역(SR1)은 상기 제2 액티브 영역(AP2)의 제2 드레인 영역(DR2)과 연결될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 예를 들어, 상기 제1 액티브 영역(AP1)과 상기 제2 액티브 영역(AP2)은 서로 이격된 복수의 패턴들로부터 정의될 수 있다.
일 실시예에 따르면, 상기 베이스 기판(110) 및 상기 버퍼층(120)의 상면은 높이 차이를 가질 수 있다. 이에 따라, 상기 액티브 영역들은 서로 다른 높이에 배치될 수 있다. 일 실시예에 따르면, 상기 제1 채널 영역(CH1) 또는 상기 제1 채널 영역(CH1)을 포함하는 상기 제1 액티브 영역(AP1)은 상기 제2 채널 영역(CH2) 또는 상기 제2 채널 영역(CH2)을 포함하는 제2 액티브 영역(AP2) 보다 큰 높이에 배치될 수 있다.
상기 액티브 패턴 위에는 제1 게이트 금속 패턴이 배치될 수 있다. 예를 들어, 상기 제1 게이트 금속 패턴은 상기 제1 채널 영역(CH1)과 중첩하는 제1 게이트 전극(GE1) 및 상기 제2 채널 영역(CH2)과 중첩하는 제2 게이트 전극(GE)을 포함할 수 있다. 상기 액티브 패턴과 상기 제1 게이트 금속 패턴 사이에는 제1 절연층(130)이 배치될 수 있다.
상기 액티브 패턴과 상기 게이트 전극들은 복수의 트랜지스터를 구성할 수 있다. 예를 들어, 상기 제1 게이트 전극(GE1) 및 상기 제1 액티브 영역(AP1)에 의해 형성된 트랜지스터는, 도 1 및 도 2에 도시된 제1 트랜지스터(T1)일 수 있고, 상기 제2 게이트 전극(GE2) 및 상기 제2 액티브 영역(AP2)에 의해 형성된 트랜지스터는 제5 트랜지스터(T5)일 수 있다. 따라서, 상기 제1 트랜지스터(T1)는 유기 발광 다이오드에 구동 전류를 제공하는 구동 트랜지스터일 수 있고, 상기 제5 트랜지스터(T5)는 발광 제어 신호(EM)를 인가받는 스위칭 트랜지스터일 수 있다. 또한, 상기 제2 게이트 전극(GE)은 상기 발광 제어 신호(EM)을 전달하는 제3 스캔 라인(SL3)의 일부일 수 있다.
그러나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 제2 게이트 전극(GE2) 및 상기 제2 액티브 영역(AP2)에 의해 형성된 트랜지스터는, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제6 트랜지스터(T6) 또는 제7 트랜지스터(T7)일 수 있다.
상기 제1 게이트 금속 패턴 위에는 커패시터 전극 패턴(CP)을 포함하는 제2 게이트 금속 패턴이 배치될 수 있다. 예를 들어, 상기 커패시터 전극 패턴(CP)은 상기 제1 게이트 전극(GE1)과 중첩할 수 있다.
상기 제1 게이트 금속 패턴과 상기 제2 게이트 금속 패턴 사이에는 제2 절연층(140)이 배치될 수 있다. 상기 제2 게이트 금속 패턴 위에는 제3 절연층(150)이 배치될 수 있다.
예를 들어, 상기 액티브 패턴은, 실리콘 또는 금속 산화물 반도체를 포함할 수 있다. 일 실시예에 따르면, 상기 액티브 패턴은 다결정 실리콘(폴리실리콘)을 포함할 수 있으며, N형 불순물 또는 P형 불순물에 의해 도핑될 수 있다.
다른 실시예에서, 또는 도시되지 않은 다른 트랜지스터에서 액티브 패턴은 금속 산화물 반도체를 포함할 수 있다. 예를 들어, 액티브 패턴은, 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함할 수 있다. 예를 들면, 제2 액티브 패턴(AP2)은 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 인듐-주석 산화물(ITO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-주석 산화물(ZTO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO), 인듐-갈륨-하프늄 산화물(IGHO), 주석-알루미늄-아연 산화물(TAZO) 및 인듐-갈륨-주석 산화물(IGTO) 등을 포함할 수 있다.
상기 제1 절연층(130), 상기 제2 절연층(140) 및 상기 제3 절연층(150)은, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제1 절연층(130), 상기 제2 절연층(140) 및 상기 제3 절연층(150) 각각은, 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다.
예를 들어, 상기 제1 게이트 금속 패턴 및 상기 제2 게이트 금속 패턴은 각각, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다.
상기 제3 절연층(150) 위에는 제1 소스 금속 패턴이 배치될 수 있다. 예를 들어, 상기 제1 소스 금속 패턴은 하부의 절연층을 관통하여 상기 액티브 패턴과 전기적으로 접촉하는 전원 배선(PL)을 포함할 수 있다. 예를 들어, 상기 전원 배선(PL)은 상기 제2 소스 영역(SR2)과 전기적으로 접촉할 수 있다. 상기 제1 소스 금속 패턴은, 상기 제1 게이트 전극(GE1)과 상기 액티브 패턴을 전기적으로 연결하는 제1 연결 배선(CL1)을 포함하는 연결 배선들을 더 포함할 수 있다.
예를 들어, 상기 제1 소스 금속 금속 패턴은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다. 일 실시예에 따르면, 제1 소스 금속 금속 패턴은, 알루미늄을 포함하는 다층 구조를 가질 수 있다.
상기 제1 소스 금속 패턴 위에는 제4 절연층(160)이 배치될 수 있다. 상기 제4 절연층(160)은 하부의 구조물에 의한 높이 차이를 보상하여 기판을 평탄화할 수 있다. 상기 제4 절연층(160)은, 유기 물질을 포함할 수 있다. 예를 들어, 상기 제4 절연층(160)은, 페놀 수지, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 실록산 수지, 에폭시 수지 등과 같은 유기 절연 물질을 포함할 수 있다. 상기 제4 절연층(160)은 비아 절연층 또는 유기 절연층으로 지칭될 수 있다.
상기 제4 절연층(160) 위에는 발광 소자(EL)가 배치될 수 있다. 상기 발광 소자(EL)는 제1 전극(EL1), 상기 제1 전극(EL1) 위에 배치되는 유기층(OL), 상기 유기층(OL) 위에 배치되는 제2 전극(EL2)을 포함할 수 있다. 상기 발광 소자(EL)는 일 트랜지스터와 전기적으로 연결될 수 있다. 예를 들어, 상기 발광 소자(EL1)의 제1 전극(EL1)은 제6 트랜지스터(T6)의 드레인 전극과 전기적으로 연결될 수 있다.
상기 제4 절연층(160) 위에 배치되는 화소 정의층(PDL)은, 상기 제1 전극(EL1)의 적어도 일부와 중첩하는 개구부를 포함할 수 있으며, 상기 유기층(OL)의 적어도 일부는 상기 개구부 내에 배치될수 있다. 상기 유기층(OL)은 복수의 화소 영역들에 걸쳐 연속적으로 연장되는 공통층을 포함할 수 있다. 다른 실시예에서, 상기 유기층(OL)은 복수의 제1 전극들에 대응하여 서로 이격되는 복수의 패턴으로 형성될 수 있다. 상기 화소 정의층(PDL)은 유기 물질을 포함할 수 있다.
상기 제1 전극(EL1)은 애노드로 작동할 수 있다. 예를 들어, 상기 제1 전극(EL1)은, 상기 표시 장치의 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 상기 제1 전극(EL1)이 투과 전극으로 형성되는 경우, 상기 제1 전극(EL1)은 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 또는 이들의 조합을 포함할 수 있다. 상기 제1 전극(EL1)이 반사 전극으로 형성되는 경우, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 조합을 포함할 수 있으며, 상기 투과 전극에 사용된 물질과의 적층 구조를 가질 수도 있다.
상기 유기층(OL)은 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등의 기능층 중 적어도 하나 이상의 층을 단층 또는 다층의 구조로 포함할 수 있다. 상기 유기층(OL)은, 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다.
일 실시예에서, 상기 유기층(OL)은 적색, 녹색 또는 청색광을 발광할 수 있다. 다른 실시예에서 상기 유기층(OL)이 백색을 발광하는 경우, 상기 유기층(OL)은 적색발광층, 녹색발광층, 청색발광층을 포함하는 다층구조를 포함할 수 있거나, 적색, 녹색, 청색 발광물질을 포함하는 단층구조를 포함할 수 있다.
상기 제2 전극(EL2)은 캐소드로 작동할 수 있다. 예를 들어, 상기 제2 전극(EL2)은 상기 표시 장치의 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 예를 들어, 상기 제2 전극(EL2)은, 금속, 합금, 금속 질화물, 금속 불화물, 도전성 금속 산화물 또는 이들의 조합을 포함할 수 있다.
예를 들어, 상기 제2 전극(EL2)은 복수의 화소 영역들에 걸쳐, 표시 영역 상에서 연속적으로 연장되는 공통층으로 형성될 수 있다.
상기 제2 전극(EL2) 위에는 봉지층(EN)이 배치될 수 있다. 상기 봉지층(EN)은 유기 박막과 무기 박막의 적층 구조를 가질 수 있다. 예를 들어, 상기 봉지층(EN)은 제1 무기 박막, 상기 제1 무기 박막 위에 배치된 유기 박막, 및 상기 유기 박막 위에 배치된 제2 무기 박막(196)을 포함할 수 있다.
예를 들어, 상기 유기 박막은, 폴리아크릴레이트 등과 같은 고분자 경화물을 포함할 수 있다. 예를 들어, 상기 고분자 경화물은, 모노머의 가교 반응에 의해 형성될 수 있다. 예를 들어, 상기 무기 박막은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다.
상기 베이스 기판(110)은 적어도 하나의 고분자 필름을 포함한다. 예를 들어, 상기 베이스 기판(110)은, 상부 고분자 필름(102), 상기 상부 고분자 필름(102) 아래에 배치되는 하부 고분자 필름(104), 상기 상부 고분자 필름(102)과 상기 하부 고분자 필름(104) 사이에 배치되는 하부 배리어층(106), 상기 상부 고분자 필름(102)과 상기 액티브 패턴 사이에 배치되는 상부 배리어층(108) 및 상기 하부 배리어층(106)과 상기 상부 고분자 필름(102) 사이에 배치되는 접착 개선층(107)을 포함한다.
예를 들어, 상기 상부 고분자 필름(102)은 제1 고분자 필름으로 지칭될 수 있으며, 상기 하부 고분자 필름(104)는 제2 고분자 필름으로 지칭될 수 있다. 또한, 상기 상부 배리어층(108)은 제1 배리어층으로 지칭될 수 있으며, 상기 하부 배리어층(106)은 제2 배리어층으로 지칭될 수 있다. 상기 "제1" 및 "제2"의 용어는 구분을 위하여 임의적으로 사용되는 것이며, 특정의 구성 요소를 지칭하는 것으로 사용되지 않는다.
상기 상부 및 하부 고분자 필름(102, 104)은 각각 고분자 물질을 포함한다. 예를 들어, 상기 상부 및 하부 고분자 필름(102, 104)은, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르케톤, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰, 폴리이미드, 폴리벤조옥사졸, 폴리벤조비스옥사졸, 폴리벤조이미다졸, 폴리벤조티아졸 또는 이들의 조합을 포함할 수 있다. 일 실시예에 따르면, 상기 상부 및 하부 고분자 필름(102, 104)은 폴리이미드를 포함할 수 있다.
상기 하부 배리어층(106) 및 상기 상부 배리어층(108)은 무기 물질을 포함할 수 있다. 예를 들어, 상기 하부 배리어층(106) 및 상기 상부 배리어층(108)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 상기 하부 배리어층(106) 및 상기 상부 배리어층(108)은 각각 실리콘 산화물을 포함할 수 있다.
상기 접착 개선층(107)은 상기 상부 고분자 필름(102)과 상기 하부 배리어층(106) 사이의 접착력을 증가시킬 수 있다. 예를 들어, 상기 접착 개선층(107)은 아모퍼스 실리콘을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 고분자 필름(102)은 두께 편차를 갖는다. 예를 들어, 상기 제1 채널 영역(CH1)과 중첩하는 제1 영역(A1)에서의 제1 두께(T1)은, 다른 영역의 두께보다 클 수 있다. 예를 들어, 상기 제1 두께(T1)는, 상기 제2 채널 영역(CH2)과 중첩하는 제2 영역(A2)에서의 제2 두께(T2) 보다 클 수 있다. 본 발명의 실시예들에서, 상기 제2 영역(A2)은 상기 제2 채널 영역(CH2)에 중첩하는 영역에 한정되지 않는다. 예를 들어, 상기 제2 영역(A2)은 도시되지 않은 다른 트랜지스터의 액티브 영역과 중첩하는 영역 또는 상기 제1 영역(A1)에 인접하는 주변 영역을 포함할 수 있다.
일 실시예에서, 상기 하부 고분자 필름(104)은 일정한 두께를 가질 수 있다.
예를 들어, 도 4 및 도 5를 참조하면, 상기 제2 채널 영역(CH2) 위에 배치된 제2 게이트 전극(GE2)에 인가되는 게이트 전압은 바이어스 전압으로 작용할 수 있다. 예를 들어, 상기 바이어스 전압과 상기 상부 고분자 필름(102)의 쌍극자 분극에 의해, 상기 제1 액티브 영역(AP1)과 상기 제2 액티브 영역(AP2) 사이에 전계(화살표, fringe field)가 형성될 수 있다. 예를 들어, 상기 제2 액티브 영역(AP2)이 제5 트랜지스터(T5)를 정의하는 경우, 상기 제2 게이트 전극(GE2)에 인가되는 발광 제어 신호(EM)에 의해 전계가 형성될 수 있다.
도 5를 참조하면, 상기 제1 채널 영역(CH1) 하부에서 상부 고분자 필름(102)의 두께를 더 크게할 경우 유전율 변화에 따라, 도 4에 도시된 것과 같이 두께 편차가 없는 구조에 비하여, 상기 제1 채널 영역(CH1) 하부에서 전계의 방향이 수평 방향을 향하여 기울어진다. 또한, 상기 제1 채널 영역(CH1)이 상기 제2 채널 영역(CH2) 보다 큰 높이에 배치됨에 따라, 상기 제1 채널 영역(CH1)에 대한 전계의 영향이 감소할 수 있다. 이에 따라, 상기 전계에 의해 상기 제1 채널 영역(CH1)의 하부 계면에서 축적되는 전하의 양이 감소할 수 있다. 따라서, 구동 전압의 변화를 감소시킴으로써, 표시 장치의 신뢰성을 개선할 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 구성은 중/장기 잔상(ISFOM, image sticking figure of merit)을 효과적으로 개선할 수 있다.
일 실시예에 따르면, 상기 전계 변형 효과를 충분히 얻기 위하여 상기 상부 고분자 필름(102)에서 상기 제2 두께(T2)에 대한 상기 제1 두께(T1)의 비율은 1.2 이상일 수 있다. 예를 들어, 상기 제2 두께(T2)에 대한 상기 제1 두께(T1)의 비율은 1.2 내지 1.5일 수 있다. 상기 제2 두께(T2)에 대한 상기 제1 두께(T1)의 비율이 1.2 미만인 경우, 전계 변형이 충분하지 않을 수 있으며, 1.5를 초과하는 경우, 과도한 단차로 인하여 상부에 형성되는 배선 등의 단선이 발생하거나, 단차 보상을 위한 추가 공정이 필요할 수 있다. 예를 들어, 상기 제1 두께(T1)와 상기 제2 두께(T2)의 차이는 5,000Å 내지 20,000Å일 수 있다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 베이스 기판의 제조 방법을 도시한 단면도들이다.
도 6을 참조하면, 하부 고분자 필름(104) 위에 하부 배리어층(106)을 형성한다. 상기 하부 배리어층(106) 위에 접착 개선층(107)을 형성한다. 상기 접착 개선층(107) 위에 고분자 공통층(102')을 형성한다.
상기 하부 고분자 필름(104)은 캐리어 기판 위에 형성될 수 있다. 예를 들어, 상기 캐리어 기판은 유리 등과 같은 경질의 물질을 포함할 수 있다. 상기 캐리어 기판은 추후 공정에서 제거될 수 있다.
예를 들어, 고분자 또는 고분자 전구체를 포함하는 조성물을 상기 캐리어 기판에 코팅하고, 상기 조성물을 건조 또는 경화하여 상기 하부 고분자 필름(104)을 형성할 수 있다. 일 실시예에 따르면, 상기 조성물은 폴리이미드 또는 폴리아믹산과 같은 폴리이미드 전구체를 포함할 수 있다. 상기 고분자 공통층(102') 역시 상기 하부 고분자 필름(104)과 유사한 공정을 통해 상기 접착 개선층(107) 위에 형성될 수 있다.
상기 고분자 공통층(102')의 제1 영역(A1) 위에 마스크(PR)를 형성한다. 상기 마스크(PR)는 포토레지스트를 이용하여 형성될 수 있다.
도 7을 참조하면, 상기 고분자 공통층(102')의 노출된 영역을 부분적으로 식각하여 상기 노출된 영역의 두께를 감소시킨다. 예를 들어, 상기 고분자 공통층(102')은 건식 식각될 수 있다.
상기 제1 영역(A1)은 상기 마스크(PR)에 의해 커버되므로, 두께가 유지될 수 있다. 결과적으로, 상기 제1 영역(A1)에서 제1 두께(T1)를 갖고, 나머지 영역에서 상기 제1 두께(T1)보다 작은 제2 두께(T2)를 갖는 상부 고분자 필름(102)이 얻어질 수 있다.
도 8을 참조하면, 상기 상부 고분자 필름(102) 위에 상부 배리어층(108)을 형성하여 베이스 기판(110)을 형성한다. 예를 들어, 전술한 것과 같이 상기 상부 배리어층(108)은 실리콘 산화물 등과 같은 무기 물질을 포함할 수 있다. 상기 상부 고분자 필름(102)이 두께 편차를 가짐에 따라, 상기 상부 고분자 필름(102)의 상면은 높이 차이를 가질 수 있다. 따라서, 상기 상부 고분자 필름(102) 위에 배치되는 상부 배리어층(108)의 상면 및 전체 베이스 기판(110)의 상면은 높이 차이를 가질 수 있다.
상기 베이스 기판(110) 위에는 도 3에 도시된 것과 같이, 구동 소자, 발광 소자 및 봉지층이 형성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 베이스 기판의 제1 영역을 도시한 평면도이다.
일 실시예에 따르면, 상기 베이스 기판(110)의 제1 영역(A1)은 도 2에 도시된 제1 채널 영역과 선택적으로 중첩할 수 있다. 이를 위하여, 상기 마스크(PR)를 형성할 때, 상기 커패시터 전극 패턴(CP)을 포함하는 제2 게이트 금속 패턴을 형성하기 위한 노광 마스크와 동일한 노광 마스크가 이용될 수 있다. 이에 따라, 상기 제1 영역(A1)은 상기 커패시터 전극 패턴(CP)을 포함하는 제2 게이트 금속 패턴과 실질적으로 동일한 평면 형상을 가질 수 있다.
예를 들어, 도 9에 도시된 것과 같이, 상기 베이스 기판(110)의 제1 영역(A1)의 가장자리는 상기 커패시터 전극 패턴(CP)의 적어도 일 가장자리를 따라 연장될 수 있다. 또한, 상기 제1 영역(A1)은 상기 차폐 패턴(SP) 및 상기 초기화 전압 배선(Vint) 중 적어도 하나와 더 중첩할 수 있다. 또한, 도 2 및 도 9에 도시된 것과 같이, 상기 커패시터 전극 패턴(CP)의 개구부(OP)와 중첩하며, 상기 제1 영역(A1)에 의해 둘러싸여지는 개구부 중첩 영역(OA)은 상기 제1 영역(A1) 보다 작은 두께를 가질 수 있다.
상기 제1 영역(A1)이 상기 제1 채널 영역(CH1)과 완전히 중첩하기 위하여, 상기 개구부 중첩 영역(OA)은 상기 제1 채널 영역(CH1)과 중첩하지 않는 것이 바람직할 수 있다. 예를 들어, 상기 개구부 중첩 영역(OA)은 상기 제1 채널 영역(CH1)과 이격될 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 표시 장치의 베이스 기판의 제조 방법을 도시한 단면도들이다.
도 10을 참조하면, 하부 고분자 필름(104) 및 하부 배리어층(106) 위에 배치된 접착 개선층(107) 위에 고분자 공통층(102a)을 형성한다.
도 11을 참조하면, 제1 영역(A1)에서 상기 고분자 공통층(102a) 위에 고분자 패턴(102b)을 형성한다. 상기 고분자 패턴(102b)은 고분자 또는 고분자 전구체를 포함하는 조성물을 부분적으로 코팅하고 건조 또는 경화하여 형성될 수 있다. 예를 들어, 상기 고분자 패턴(102b)을 형성하기 위하여 코팅 장치(200)를 사용하는 PI(폴리이미드) 바니시(varnish) 기술이 이용될 수 있다.
예를 들어, 상기 제1 영역(A1)에 배치되는 고분자 패턴(102b)은 도 9에 도시된 것과 같이, 커패시터 전극 패턴(CP)을 포함하는 제2 게이트 금속 패턴과 실질적으로 동일한 평면 형상을 가질 수 있다. 예를 들어, 도 9에 도시된 것과 같이, 상기 제1 영역(A1)의 가장자리는 상기 커패시터 전극 패턴(CP)의 적어도 일 가장자리를 따라 연장될 수 있다. 또한, 상기 제1 영역(A1)은 차폐 패턴(SP) 및 초기화 전압 배선(Vint) 중 적어도 하나와 더 중첩할 수 있다.
그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 상기 고분자 패턴(102b)은 제1 게이트 전극에 대응되는 영역에 선택적으로 형성될 수도 있다.
상기 고분자 패턴(102b)이 상기 제1 영역(A1)에 선택적으로 형성됨에 따라, 상기 제1 영역(A1)에서 제1 두께(T1)를 갖고, 나머지 영역에서 상기 제1 두께(T1)보다 작은 제2 두께(T2)를 갖는 상부 고분자 필름(102)이 얻어질 수 있다.
도 12은 본 발명의 일 실시예에 따른 표시 장치의 구동 소자와 발광소자를 도시한 단면도이다.
도 12를 참조하면, 표시 장치는, 베이스 기판(110), 구동 소자 및 발광 소자를 포함한다. 상기 베이스 기판(110)을 제외한 구성은 도 2 및 도 3에 도시된 표시 장치와 실질적으로 동일할 수 있으므로, 구체적인 설명은 생략될 수 있다.
상기 베이스 기판(110)은 적어도 하나의 고분자 필름을 포함한다. 예를 들어, 상기 베이스 기판(110)은, 상부 고분자 필름(102), 상기 상부 고분자 필름(102) 아래에 배치되는 하부 고분자 필름(104), 상기 상부 고분자 필름(102)과 상기 하부 고분자 필름(104) 사이에 배치되는 하부 배리어층(106), 상기 상부 고분자 필름(102)의 상면을 커버하는 상부 배리어층(108) 및 상기 하부 배리어층(106)과 상기 상부 고분자 필름(102) 사이에 배치되는 접착 개선층(107)을 포함한다.
상기 접착 개선층(107) 및 상기 하부 배리어층(106)은 제1 영역(A1)과 중첩하는 개구부를 가질 수 있다. 상기 상구 고분자 필름(102)은 상기 개구부를 충진하는 돌출부를 포함할 수 있다. 따라서, 상기 제1 영역(A1)에 배치되는 상기 상부 고분자 필름(102)의 제1 두께(T1)는 나머지 영역에 대응되는 제2 두께(T2) 보다 클 수 있다. 상기 제1 영역(A1)은 구동 트랜지스터의 채널을 정의하는 제1 채널 영역(CH1)과 중첩할 수 있다.
또한, 상기 상부 고분자 필름(102)은 상기 개구부를 통해 상기 하부 고분자 필름(104)과 접촉할 수 있다.
상기 접착 개선층(107)이 아모퍼스 실리콘 등과 같은 반도체성 물질을 포함하는 경우, 프린지 필드가 증가할 수 있다. 일 실시예에 따르면, 상기 제1 채널 영역(CH1) 하부에서 아모퍼스 실리콘을 포함하는 접착 개선층(107)이 제거됨으로써, 상기 제1 채널 영역(CH1)에 영향을 주는 전계를 감소시킬 수 있다.
도 13 내지 도 15는 도 12의 표시 장치의 베이스 필름을 제조하는 방법을 도시한 단면도들이다.
도 13을 참조하면, 하부 고분자 필름(104) 위에 하부 배리어층(106)을 형성한다. 상기 하부 배리어층(106) 위에 접착 개선층(107)을 형성한다. 상기 접착 개선층(107) 위에 마스크(PR)를 형성한다.
상기 마스크(PR)은 포토레지스트를 이용하여 형성될 수 있으며, 제1 영역(A1)과 중첩하는 개구부를 가질 수 있다. 예를 들어, 상기 마스크(PR)은 커패시터 전극 패턴을 포함하는 제2 게이트 금속 패턴을 형성하기 위한 노광 마스크를 이용하여 형성될 수 있다. 예를 들어, 도 9에 도시된 것과 같이, 상기 제1 영역(A1)은 커패시터 전극 패턴(CP)을 포함하는 상기 제2 게이트 금속 패턴과 동일한 평면 형상을 가질 수 있다. 예를 들어, 도 9에 도시된 것과 같이, 상기 제1 영역(A1)의 가장자리는 상기 커패시터 전극 패턴(CP)의 적어도 일 가장자리를 따라 연장될 수 있다. 또한, 상기 제1 영역(A1)은 차폐 패턴(SP) 및 초기화 전압 배선(Vint) 중 적어도 하나와 더 중첩할 수 있다.
도 14를 참조하면, 상기 마스크(PR)의 개구부를 통해 노출된 접착 개선층(107) 및 상기 접착 개선층(107) 하부에 배치된 하부 배리어층(106)을 제거한다. 이에 따라, 상기 접착 개선층(107) 및 상기 하부 배리어층(106)에 개구부가 형성된다.
도 15를 참조하면, 상기 접착 개선층(107) 위에 고분자 또는 고분자 전구체를 포함하는 조성물을 도포하고 건조 또는 경화하여 상부 고분자 필름(102)을 형성한다.
상기 상부 고분자 필름(102)은 상기 접착 개선층(107) 및 상기 하부 배리어층(106)의 개구부를 충진하는 돌출부를 갖는다. 따라서, 상기 상부 고분자 필름(102)은 상기 제1 영역(A1)에서 제1 두께(T1)를 갖고, 나머지 영역에서 상기 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다.
도 16을 참조하면, 베이스 필름은, 개구부를 갖지 않는 하부 배리어층(106)을 포함할 수 있다. 접착 개선층(107)은 상부 고분자 필름(102)과 상기 하부 배리어층(106) 사이에 배치되며, 제1 영역(A1)에 대응되는 개구부를 가질 수 있다. 따라서, 상부 고분자 필름(102)은 상기 접착 개선층(107)의 개구부를 충진하는 돌출부를 가질 수 있으며, 상기 하부 배리어층(106)에 의해 하부 고분자 필름(104)와 전체적으로 이격될 수 있다.
이러한 구성은 하부 배리어층(106)이 하부 고분자 필름(104)의 상면 전체를 커버함으로써, 상기 하부 고분자 필름(104)으로부터 수분 등과 같은 이물이 상부로 이동하는 것을 방지할 수 있다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 구동 소자와 발광소자를 도시한 단면도이다. 도 18은 도 17에 도시된 표시 장치의 베이스 필름을 제조하는 방법을 도시한 단면도이다.
도 17을 참조하면, 표시 장치는, 베이스 기판(110), 구동 소자 및 발광 소자를 포함한다. 상기 베이스 기판(110)을 제외한 구성은 도 2 및 도 3에 도시된 표시 장치와 실질적으로 동일할 수 있으므로, 구체적인 설명은 생략될 수 있다.
상기 베이스 기판(110)은 적어도 하나의 고분자 필름을 포함한다. 예를 들어, 상기 베이스 기판(110)은, 상부 고분자 필름(102), 상기 상부 고분자 필름(102) 아래에 배치되는 하부 고분자 필름(104), 상기 상부 고분자 필름(102)과 상기 하부 고분자 필름(104) 사이에 배치되는 하부 배리어층(106), 상기 상부 고분자 필름(102)의 상면을 커버하는 상부 배리어층(108) 및 상기 하부 배리어층(106)과 상기 상부 고분자 필름(102) 사이에 배치되는 접착 개선층(107)을 포함한다.
일 실시예에 따르면, 상기 표시 장치는, 상기 상부 고분자 필름(102)의 제1 영역(A1)에 배치되는 전계 차단 패턴(109a)을 포함한다. 상기 제1 영역(A1)은 구동 트랜지스터를 정의하는 제1 액티브 영역(AP1)의 제1 채널 영역(CH1)과 중첩한다.
일 실시예에 따르면, 상기 전계 차단 패턴(109a)은 상기 상부 고분자 필름(102)의 다른 영역 보다 높은 도전성을 갖도록 이온이 도핑된 영역일 수 있다.
도 18을 참조하면, 상기 전계 차단 패턴(109a)은 이온 임플란팅에 의해 형성될 수 있다. 예를 들어, 상기 제1 영역(A1)에 대응되는 개구부를 갖는 마스크(MK)를 상기 상부 고분자 필름(102) 위에 배치하고, 상기 개구부를 통해 이온(ION)을 제공함으로써, 이온이 도핑된 전계 차단 패턴(109a)을 형성할 수 있다. 따라서, 상기 전계 차단 패턴(109a)은 상기 상부 고분자 필름(102)의 상면으로부터 함입된 단면 형상을 가질 수 있다.
예를 들어, 상기 마스크(MK)는, 커패시터 전극 패턴(CP)을 포함하는 제2 게이트 금속 패턴을 형성하기 위한 노광 마스크와 동일한 것일 수 있다. 예를 들어, 상기 전계 차단 패턴(109a)은 도 9에 도시된 상기 제2 게이트 금속 패턴과 실질적으로 동일한 평면 형상을 가질 수 있다. 예를 들어, 도 9에 도시된 것과 같이, 상기 전계 차단 패턴(109a)의 가장자리는 상기 커패시터 전극 패턴(CP)의 적어도 일 가장자리를 따라 연장될 수 있다. 또한, 상기 전계 차단 패턴(109a)은 차폐 패턴(SP) 및 초기화 전압 배선(Vint) 중 적어도 하나와 더 중첩할 수 있다.
상기 이온은 보론 등과 같은 p+ 도펀트 또는 인 등과 같은 n+ 도펀트를 포함할 수 있다.
도 19를 참조하면, 표시 장치의 베이스 기판(110)은, 상부 고분자 필름(102), 상기 상부 고분자 필름(102) 아래에 배치되는 하부 고분자 필름(104), 상기 상부 고분자 필름(102)과 상기 하부 고분자 필름(104) 사이에 배치되는 하부 배리어층(106), 상기 상부 고분자 필름(102)의 상면을 커버하는 상부 배리어층(108) 및 상기 하부 배리어층(106)과 상기 상부 고분자 필름(102) 사이에 배치되는 접착 개선층(107)을 포함한다. 상기 표시 장치는 상기 상부 배리어층(108)과 상기 상부 고분자 필름(102) 사이에 배치되는 전계 차단 패턴(109b)을 포함한다.
상기 전계 차단 패턴(109b)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 전계 차단 패턴(109b)은, 아모퍼스 실리콘을 포함할 수 있다. 다른 실시예에서, 상기 전계 차단 패턴(109b)은 포스핀(phosphine)을 포함할 수 있다. 다른 실시예에서, 상기 전계 차단 패턴(109b)은 금속을 포함할 수 있다.
예를 들어, 상기 전계 차단 패턴(109b)은 상기 상부 고분자 필름(102) 위에 반도체 물질 또는 도전성 물질을 포함하는 층을 형성하고, 이를 패터닝하여 형성될 수 있다. 예를 들어, 상기 전계 차단 패턴(109b)을 형성하기 위한 노광 마스크는 커패시터 전극 패턴(CP)을 형성하기 위한 노광 마스크와 동일한 것일 수 있다. 이에 따라, 상기 전계 차단 패턴(109b)는 상기 커패시터 전극 패턴(CP)과 실질적으로 동일한 평면 형상을 가질 수 있다.
본 발명의 실시예들에 따르면, 구동 소자의 채널 영역 하부에 상대적으로 높은 도전성을 갖는 전계 차단 패턴이 배치된다. 따라서, 인접하는 영역으로부터 상기 채널 영역에 인가되는 프린지 필드를 차단함으로써, 구동 소자의 특성이 변화하는 것을 방지할 수 있다.
전계 차단층을 상기 상부 고분자 필름 상면 위에 전체적으로 형성할 경우, 수평 크로스토크에 의하여 표시 품질이 저하될 수 있다. 본 발명의 실시예들에 따르면, 상기 전계 차단 패턴은 상기 구동 소자의 채널 영역 하부에 선택적으로 배치되므로 수평 크로스토크에 의한 표시 품질 저하를 방지할 수 있다.
또한, 상기 전계 차단 패턴은 상부 배리어층과 상부 고분자 필름 사이에 배치되므로, 채널 영역과의 이격 거리가 크다. 따라서, 플로팅 상태로 유지되는 경우에도 채널 특성에 실질적으로 영향을 주지 않는다. 따라서, 정전압을 인가하기 위한 다른 배선이나 상기 배선을 형성하기 위한 공정 없이 상기 채널 영역에 인가되는 프린지 필드를 효과적으로 차단할 수 있다. 예를 들어, 상기 전계 차단 패턴과 상기 채널 영역 사이의 거리는 5,000Å 이상이거나, 8,000Å 이상일 수 있다.
이상에서는 유기 발광 표시 장치의 구성을 예시로서 설명하였으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 본 발명의 실시예들은, 전계 발광 표시 장치, 마이크로 LED 표시 장치 등과 같은 다양한 표시 장치에 적용될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 다양한 표시 장치들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 다양한 디스플레이 기기들에 적용 가능하다.

Claims (26)

  1. 제1 고분자 필름을 포함하는 베이스 기판;
    상기 베이스 기판 위에 배치되며 제1 채널 영역 및 제2 채널 영역을 포함하는 액티브 패턴;
    상기 제1 채널 영역과 중첩하는 제1 게이트 전극; 및
    상기 제2 채널 영역과 중첩하는 제2 게이트 전극을 포함하고,
    상기 제1 고분자 필름은, 상기 제1 채널 영역과 중첩하는 제1 영역에서 제1 두께를 가지고, 상기 제1 영역과 다른 제2 영역에서 상기 제1 두께보다 작은 제2 두께를 가지며,
    상기 제2 영역은 상기 제2 채널 영역과 중첩하는, 표시 장치.
  2. 삭제
  3. 제1항에 있어서, 발광 소자를 더 포함하고,
    상기 제1 채널 영역과 상기 제1 게이트 전극에 의해 정의된 구동 트랜지스터는 상기 발광 소자에 구동 전류를 제공하고,
    상기 제2 채널 영역과 상기 제2 게이트 전극에 의해 정의된 스위칭 트랜지스터의 소스 또는 드레인은 상기 구동 트랜지스터의 소스 또는 드레인에 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 제2 게이트 전극에는 발광 제어 신호가 인가되는 것을 특징으로 하는 표시 장치.
  5. 제3항에 있어서, 상기 발광 소자는 유기 발광 다이오드를 포함하는 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 제2 두께에 대한 상기 제1 두께의 비율은 1.2이상인 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 제1 두께와 상기 제2 두께의 차이는 5,000Å 내지 20,000Å인 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 베이스 기판은 상기 제1 고분자 필름 아래에 배치되는 제2 고분자 필름 및 상기 제1 고분자 필름과 상기 제2 고분자 필름 사이에 배치되며 아모퍼스 실리콘을 포함하는 접착 개선층을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제1항에 있어서, 상기 제1 게이트 전극과 중첩하는 커패시터 전극 패턴을 더 포함하고, 상기 제1 영역의 가장자리는 상기 커패시터 전극 패턴의 적어도 일 가장자리를 따라 연장되는 것을 특징으로 하는 표시 장치.
  10. 제1항에 있어서, 상기 액티브 패턴은 상기 제2 영역과 중첩하는 제2채널 영역을 포함하고, 상기 제1 채널 영역의 높이는 상기 제2 채널 영역보다 큰 것을 특징으로 하는 표시 장치.
  11. 제1 고분자 필름, 제2 고분자 필름 및 상기 제1 고분자 필름과 상기제2 고분자 필름 사이에 배치되며 개구부를 갖는 접착 개선층을 포함하는 베이스 기판;
    상기 베이스 기판 위에 배치되며 상기 접착 개선층의 개구부와 중첩하는 제1 채널 영역을 포함하는 액티브 패턴; 및
    상기 제1 채널 영역과 중첩하는 제1 게이트 전극을 포함하는, 표시 장치.
  12. 제11항에 있어서, 상기 접착 개선층은 아모퍼스 실리콘을 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 베이스 기판은 접착 개선층과 상기 제2 고분자 필름 사이에 배치되는 배리어층을 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서, 상기 배리어층은 상기 제1 채널 영역과 중첩하는 개구부를 갖는 것을 특징으로 하는 표시 장치.
  15. 제13항에 있어서, 상기 제1 고분자 필름은 상기 접착 개선층과 상기 배리어층의 개구부들을 통해 상기 제2 고분자 필름과 접촉하는 것을 특징으로 하는 표시 장치.
  16. 제13항에 있어서, 상기 제1 고분자 필름과 상기 제2 고분자 필름은 전체적으로 이격되는 것을 특징으로 하는 표시 장치.
  17. 제11항에 있어서, 상기 제1 고분자 필름 및 상기 제2 고분자 필름 중 적어도 하나는 폴리이미드를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제1 고분자 필름 및 상기 제1 고분자 필름의 상면을 커버하는 상부 배리어층을 포함하는 베이스 기판;
    상기 제1 고분자 필름과 상기 상부 배리어층 사이에 부분적으로 배치되는 전계 차단 패턴;
    상기 베이스 기판 위에 배치되며 상기 전계 차단 패턴과 중첩하며, 상기 전계 차단 패턴과 이격하는 제1 채널 영역을 포함하는 액티브 패턴; 및
    상기 제1 채널 영역과 중첩하는 제1 게이트 전극을 포함하는, 표시 장치.
  19. 제18항에 있어서, 상기 전계 차단 패턴은, 상기 제1 고분자 필름에 이온이 도핑되어 형성되는 것을 특징으로 하는 표시 장치.
  20. 제18항에 있어서, 상기 전계 차단 패턴은 도전성 물질 및 반도체 물질 중 적어도 하나를 포함하는 것을 특징으로 하는 표시 장치.
  21. 제20항에 있어서, 상기 전계 차단 패턴은 아모퍼스 실리콘을 포함하는 것을 특징으로 하는 표시 장치.
  22. 제20항에 있어서, 상기 전계 차단 패턴은 포스핀을 포함하는 것을 특징으로 하는 표시 장치.
  23. 제20항에 있어서, 상기 전계 차단 패턴은 플로팅 상태인 것을 특징으로 하는 표시 장치.
  24. 제18항에 있어서, 상기 상부 배리어층과 상기 채널 영역 사이에 배치되는 버퍼층을 더 포함하는 것을 특징으로 하는 표시 장치.
  25. 제18항에 있어서, 상기 베이스 기판은 상기 제1 고분자 필름 아래에 배치되는 제2 고분자 필름, 상기 제1 고분자 필름과 상기 제2 고분자 필름 사이에 배치되는 하부 배리어층 및 상기 제1 고분자 필름과 상기 하부 배리어층 사이에 배치되며 아모퍼스 실리콘을 포함하는 접착 개선층을 더 포함하는 것을 특징으로 하는 표시 장치.
  26. 제18항에 있어서, 상기 제1 게이트 전극과 중첩하는 커패시터 전극 패턴을 더 포함하고, 상기 전계 차단 패턴의 가장자리는 상기 커패시터 전극 패턴의 적어도 일 가장자리를 따라 연장되는 것을 특징으로 하는 표시 장치.
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Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI231153B (en) * 2004-02-26 2005-04-11 Toppoly Optoelectronics Corp Organic electroluminescence display device and its fabrication method
US7382023B2 (en) * 2004-04-28 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fully depleted SOI multiple threshold voltage application
TWI239790B (en) * 2004-05-12 2005-09-11 Toppoly Optoelectronics Corp Organic light-emitting device and fabrication method thereof
KR101980758B1 (ko) * 2012-12-14 2019-08-28 엘지디스플레이 주식회사 Oled 표시 장치 및 그의 제조 방법
KR101988926B1 (ko) * 2013-01-10 2019-06-13 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR102180037B1 (ko) * 2013-11-06 2020-11-18 삼성디스플레이 주식회사 가요성 표시 장치 및 그 제조 방법
KR20150110962A (ko) * 2014-03-21 2015-10-05 삼성디스플레이 주식회사 액정 표시 장치
KR102370035B1 (ko) * 2015-02-05 2022-03-07 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
KR20180034780A (ko) * 2016-09-27 2018-04-05 삼성디스플레이 주식회사 디스플레이 장치 및 디스플레이 장치의 제조 방법
CN108288606A (zh) * 2017-01-06 2018-07-17 昆山国显光电有限公司 一种薄膜晶体管阵列基板及制造方法和显示面板
KR102446828B1 (ko) * 2017-06-16 2022-09-26 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
TWI621050B (zh) * 2017-06-16 2018-04-11 友達光電股份有限公司 顯示裝置及其製造方法
KR102465376B1 (ko) * 2017-06-16 2022-11-10 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR102307712B1 (ko) * 2017-06-29 2021-09-30 엘지디스플레이 주식회사 Tft 기판 및 이를 구비하는 표시 장치
KR102519087B1 (ko) * 2017-06-30 2023-04-05 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102104981B1 (ko) * 2017-12-19 2020-05-29 엘지디스플레이 주식회사 표시 장치
KR102126553B1 (ko) * 2017-12-19 2020-06-24 엘지디스플레이 주식회사 표시 장치
KR20200052782A (ko) * 2018-11-07 2020-05-15 엘지디스플레이 주식회사 표시 장치
KR20200060071A (ko) * 2018-11-22 2020-05-29 엘지디스플레이 주식회사 표시 장치
CN110211974B (zh) * 2019-06-12 2022-05-24 厦门天马微电子有限公司 一种阵列基板、显示面板及阵列基板的制造方法
KR20210007073A (ko) * 2019-07-09 2021-01-20 삼성디스플레이 주식회사 표시 장치
KR20210010700A (ko) * 2019-07-17 2021-01-28 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210016114A (ko) * 2019-07-31 2021-02-15 삼성디스플레이 주식회사 표시 장치
KR20210021218A (ko) * 2019-08-16 2021-02-25 삼성디스플레이 주식회사 표시 장치
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