KR102446828B1 - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

개시된 표시 장치는, 공통 액티브 패턴, 제1 게이트 전극 및 제2 게이트 전극을 포함한다. 상기 공통 액티브 패턴은, NMOS 영역, PMOS 영역 및 상기 NMOS 영역 및 상기 PMOS 영역과 동일한 패턴 내에 배치되어, 상기 NMOS 영역과 상기 PMOS 영역을 전기적으로 연결하는 실리사이드 영역을 포함한다. 상기 NMOS 영역은, 제1 채널 영역 및 상기 제1 채널 영역과 접촉하는 N도핑 영역을 포함한다. 상기 PMOS 영역은, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하는 P도핑 영역을 포함한다. 상기 제1 게이트 전극은 상기 제1 채널 영역과 중첩한다. 상기 제2 게이트 전극은 상기 제2 채널 영역과 중첩한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 구체적으로는, CMOS(complementary metal oxide silicon) 트랜지스터를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
박막 트랜지스터를 포함하는 기판은 액정 표시 장치, 유기 발광 표시 장치 등과 같은 표시 장치의 각 화소를 동작하기 위한 장치로서 이용되고 있다.
상기 박막 트랜지스터로는, 채널 물질로서, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 산화물 반도체 등을 포함할 수 있다. 유기 발광 표시 장치의 경우, 캐리어 이동도가 높은 다결정 실리콘이 채널 물질로서 널리 사용되고 있으며, 캐리어 전하 또는 도핑 불순물에 따라 PMOS 트랜지스터 또는 NMOS 트랜지스터로서 제공될 수 있다.
최근, 고해상도 구현을 위하여, 배선 통합 및 박막 트랜지스터 감소의 필요성이 증가하고 있으며, 이에 따라 구동 효율을 개선할 수 있는 CMOS 구조의 표시 장치에 대한 요구가 증가하고 있다.
CMOS 구조의 트랜지스터에서, NMOS 트랜지스터와 PMOS 트랜지스터의소스/드레인 영역이 전기적으로 연결될 때, N-도핑 영역과 P-도핑 영역의 전기적 특성 차이 때문에, 직접적으로 접촉할 수 없다. 따라서, 액티브 패턴의 NMOS 영역과 PMOS 영역을 물리적으로 분리시킨 후, 금속 배선으로 브리지를 형성할 필요가 있는데, 이는 추가 마스크로 인한 제조 비용 증가 및 불량 증가의 원인이 될 수 있다.
본 발명의 일 실시예는 CMOS 트랜지스터를 포함하는 표시 장치를 제공한다.
본 발명의 다른 실시예는, 상기 표시 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 표시 장치는, 공통 액티브 패턴, 제1 게이트 전극 및 제2 게이트 전극을 포함한다. 상기 공통 액티브 패턴은, NMOS 영역, PMOS 영역 및 상기 NMOS 영역 및 상기 PMOS 영역과 동일한 패턴 내에 배치되어, 상기 NMOS 영역과 상기 PMOS 영역을 전기적으로 연결하는 실리사이드 영역을 포함한다. 상기 NMOS 영역은, 제1 채널 영역 및 상기 제1 채널 영역과 접촉하는 N도핑 영역을 포함한다. 상기 PMOS 영역은, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하는 P도핑 영역을 포함한다. 상기 제1 게이트 전극은 상기 제1 채널 영역과 중첩한다. 상기 제2 게이트 전극은 상기 제2 채널 영역과 중첩한다.
일 실시예에 따르면, 상기 실리사이드 영역의 폭은, 인접하는 NMOS 영역 또는 인접하는 PMOS 영역의 폭과 동일하다.
일 실시예에 따르면, 상기 실리사이드 영역은, 티타늄 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 백금 실리사이드, 코발트 실리사이드 및 텅스텐 실리사이드로 이루어진 그룹에서 선택된 적어도 하나를 포함한다.
일 실시예에 따르면, 상기 실리사이드 영역의 두께는, 인접하는 NMOS 영역 또는 인접하는 PMOS 영역의 두께와 동일
일 실시예에 따르면, 상기 실리사이드 영역의 두께는, 인접하는 NMOS 영역 또는 인접하는 PMOS 영역의 두께보다 크다.
일 실시예에 따르면, 상기 실리사이드 영역에서, 실리사이드화된 부분의 깊이는 10Å 내지 1,000Å이다.
일 실시예에 따르면, 상기 N도핑 영역은, 제1 저농도 N도핑 영역, 제2 저농도 N도핑 영역, 제1 고농도 N도핑 영역 및 제2 고농도 N도핑 영역을 포함하고, 상기 P 도핑 영역은, 제1 P도핑 영역 및 제2 P도핑 영역을 포함하고, 상기 실리사이드 영역은, 상기 제1 고농도 N도핑 영역 및 상기 제2 P도핑 영역과 접촉한다.
일 실시예에 따르면, 상기 표시 장치는, 상기 공통 액티브 패턴을 커버하는 제1 절연층을 더 포함하며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 절연층 위에 배치된다.
일 실시예에 따르면, 상기 표시 장치는, 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 절연층을 커버하는 제2 절연층, 및 상기 제1 절연층 및 상기 제2 절연층을 관통하여, 상기 실리사이드 영역과 접촉하는 실리사이드 금속 패턴을 더 포함한다.
일 실시예에 따르면, 상기 실리사이드 금속 패턴은, 상기 소스 전극 및 상기 드레인 전극과 동일한 층 내에 배치된다.
일 실시예에 따르면, 상기 표시 장치는, 상기 공통 액티브 패턴을 통해 구동 전류를 제공받는 유기 발광 다이오드를 더 포함한다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 제1 액티브 영역, 상기 제1 액티브 영역과 이격된 제2 액티브 영역 및 상기 제1 액티브 영역과 제2 액티브 영역 사이에 배치되는 실리사이드 영역을 포함하는 공통 패턴을 형성하는 단계, 상기 제1 액티브 영역을 부분적으로 도핑하여, 제1 채널 영역 및 상기 제1 채널 영역과 접촉하는 N도핑 영역을 포함하는 NMOS 영역을 형성하는 단계 및 상기 제2 액티브 영역을 부분적으로 도핑하여, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하는 P도핑 영역을 포함하는 PMOS 영역을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 반도체 패턴을 형성하는 단계는, 베이스 기판 위에 다결정 실리콘을 포함하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴 위에 실리사이드 금속 패턴을 형성하는 단계 및 상기 반도체 패턴 및 상기 실리사이드 금속 패턴을 가열하여 상기 실리사이드 영역을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 실리사이드 금속 패턴은, 티타늄, 니켈, 탄탈륨, 백금, 코발트 및 텅스텐으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다.
일 실시예에 따르면, 상기 실리사이드 금속 패턴은, 상기 PMOS 영역 및 상기 NMOS 영역 사이에 배치되며, 상기 실리사이드 금속 패턴의 폭은, 상기 반도체 패턴의 폭과 동일하다.
일 실시예에 따르면, 상기 실리사이드 금속 패턴의 폭은, 상기 반도체 패턴의 폭과 동일하다.
일 실시예에 따르면, 상기 실리사이드 금속 패턴의 폭은, 상기 반도체 패턴의 폭보다 크다.
일 실시예에 따르면, 상기 반도체 패턴을 형성하는 단계는, 베이스 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 위에 실리사이드 금속 패턴을 형성하는 단계 및 상기 비정질 실리콘층 및 상기 실리사이드 금속 패턴을 가열하여, 다결정 실리콘층 및 상기 실리사이드 영역을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 베이스 기판 상에 반도체 패턴을 형성하는 단계, 상기 반도체 패턴을 커버하는 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 제1 게이트 전극을 형성하는 단계, 상기 제1 절연층 위에, 상기 제1 게이트 전극과 이격된 제2 게이트 전극을 형성하는 단계, 상기 반도체 패턴을 부분적으로 도핑하여, 제1 채널 영역 및 상기 제1 채널 영역과 접촉하는 N도핑 영역을 포함하는 NMOS 영역을 형성하는 단계, 상기 반도체 패턴을 부분적으로 도핑하여, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하는 P도핑 영역을 포함하는 PMOS 영역을 형성하는 단계, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 커버하는 제2 절연층을 형성하는 단계, 상기 제1 절연층 및 상기 제2 절연층을 관통하여, 상기 반도체 패턴과 접촉하는 실리사이드 금속 패턴을 형성하는 단계 및 상기 NMOS 영역 및 상기 PMOS 영역을 전기적으로 연결하는 실리사이드 영역을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 표시 장치의 제조 방법은, 상기 실리사이드 금속 패턴을 커버하는 제3 절연층을 형성하는 단계, 및 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 관통하여, 상기 NMOS 영역 및 상기 PMOS 영역에 연결되는 전극들을 형성하는 단계를 더 포함한다.
일 실시예에 따르면,
상기 실리사이드 금속 패턴을 형성하는 단계는,
상기 제1 절연층 및 상기 제2 절연층을 식각하여, 상기 N도핑 영역 및 상기 도핑 영역을 노출하는 단계;
상기 제2 절연층 위에 데이터 금속층을 형성하는 단계, 및 상기 데이터 금속층을 패터닝하여, 상기 NMOS 영역 및 상기 PMOS 영역에 연결되는 전극들 및 상기 실리사이드 금속 패턴을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, PMOS 영역과 NMOS 영역 사이에 실리사이드 영역을 형성함으로써, 별도의 브리지 패턴 없이 PMOS 영역과 NMOS 영역을 전기적으로 연결할 수 있다. 따라서, 상기 브리지 패턴을 형성하기 위한 공정을 생략할 수 있고, 이에 의해 발생하는 소자의 손상을 방지할 수 있다.
또한, 상기 실리사이드 영역을 형성하기 위한 금속 패턴을 다른 배선 및 전극과의 연결에 이용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 2 내지 도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 공통 액티브 패턴을 도시한 평면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 공통 액티브 패턴 및 잔류 실리사이드 금속 패턴을 도시한 평면도이다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에서, 실리사이드 영역을 갖는 공통 액티브 패턴을 형성하는 과정을 도시한 단면도들이다.
도 21 내지 도 30은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다.
도 31은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에서, 실리사이드 금속 패턴을 형성하는 단계를 도시한 단면도이다.
이하, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명한다.
도 1은, 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다. 본 발명의 일 실시예에 따르면, 표시 장치는 유기 발광 표시 장치일 수 있다. 상기 유기 발광 표시 장치는 화소 어레이를 포함할 수 있다.
도 1을 참조하면, 표시 장치의 화소(PX)는, 유기 발광 다이오드(OLED), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 유기 발광 다이오드(OLED)는 구동 전류에 기초하여 광을 출력할 수 있다. 상기 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)의 제1 단자는 제1 전원 전압(ELVDD)을 제공받을 수 있으며, 제2 단자는 제2 전원 전압(ELVSS)을 제공받을 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 제2 단자는 캐소드 단자일 수 있다.
상기 제1 트랜지스터(TR1)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 제1 트랜지스터(TR1)의 제1 단자는, 상기 제2 트랜지스터(TR2)에 연결될 수 있으며, 제2 단자는, 상기 유기 발광 다이오드(OLED)에 연결될 수 있다. 또한, 상기 제1 트랜지스터(TR1)의 게이트 단자는 상기 제3 트랜지스터(TR3)에 연결될 수 있다.
상기 제1 트랜지스터(TR1)는, 상기 제1 전원 전압(ELVDD)를 공급 받아 상기 구동 전류를 생성할 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)에 공급되는 상기 구동 전류의 크기에 기초하여 계조가 표현되거나, 일 프레임 내에서 상기 유기 발광 다이오드에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
상기 제2 트랜지스터(TR2)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 상기 발광 신호(EM)를 제공받을 수 있다. 상기 제1 단자는 상기 제1 전원 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다.
상기 제2 트랜지스터(TR2)는 발광 신호(EM)의 활성화 구간 동안 상기제1 트랜지스터(TR1)의 제1 단자에 상기 제1 전원 전압(ELVDD)을 제공할 수 있다. 이와 반대로, 상기 제2 트랜지스터(TR2)는 발광 신호(EM)의 비활성화 구간 동안 상기 제1 전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 상기 제2 트랜지스터(TR2)가 발광 신호(EM)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)의 제1 단자에 제1 전원 전압(ELVDD)이 공급됨으로써, 상기 제1 트랜지스터(TR1)는 구동 전류를 생성할 수 있다.
상기 제3 트랜지스터(TR3)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 스캔 라인(또는 게이트 라인) 스캔 신호(Scan[n])를 제공받을 수 있다. 상기 제1 단자는 데이터 라인과 연결되어, 데이터 신호(DATA)를 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다.
상기 제3 트랜지스터(TR3)는 현재 스테이지의 스캔 신호(Scan[n])의 활성화 구간 동안 상기 데이터 신호(DATA)를 상기 제1 트랜지스터(TR1)의 게이트 단자에 제공할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제3 트랜지스터(TR3)의 제2 단자와 상기 유기 발광 다이오드(OLED)의 제1 단자 사이에 연결될 수 있다. 따라서, 상기 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 상기 제1 트랜지스터(TR1)가 생성한 구동 전류가 상기 유기 발광 다이오드(OLED)에 공급될 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터(TR1)은 NMOS 트랜지스터이고, 상기 제2 트랜지스터(TR2) 및 상기 제3 트랜지스터(TR3)은 PMOS 트랜지스터일 수 있다.
이하에서는, 상기 유기 발광 표시 장치의 제조 방법을 도면을 참조하여 구체적으로 설명하기로 한다. 이하에서는, 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)의 단면이 도시될 수 있다. 상기 제3 트랜지스터(TR3)은 상기 제2 트랜지스터(TR2)와 동일한 방법으로 제조될 수 있다.
도 2 내지 도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다. 도 15는 본 발명의 일 실시예에 따른 표시 장치의 공통 액티브 패턴을 도시한 평면도이다. 도 16은 본 발명의 일 실시예에 따른 표시 장치의 공통 액티브 패턴 및 잔류 실리사이드 금속 패턴을 도시한 평면도이다.
도 2를 참조하면, 베이스 기판(100) 위에, 반도체 패턴(110)을 형성한다.
예를 들어, 상기 베이스 기판(100)은, 유리, 쿼츠, 플라스틱과 같은 절연성 물질을 포함할 수 있다. 상기 플라스틱은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르케톤, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰, 폴리이미드 등을 포함할 수 있다.
상기 반도체 패턴(110)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 상기 반도체 패턴(110)을 형성하기 위하여, 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 결정화하여, 다결정 실리콘층을 형성할 수 있다.
예를 들어, 상기 비정질 실리콘층은, 스퍼터링, 저압화학증착(low-pressure chemical vapor deposition, LPCVD), 플라즈마강화 화학증착(plasma-enhanced chemical vapor deposition, PECVD) 등에 의해 형성될 수 있다. 상기 비정질 실리콘층은 엑시머 레이저 어닐링(Excimer Laser Annealing), 순차 측면 고상화(Sequential Lateral Solidification) 등에 의해 결정화될 수 있다.
예를 들어, 상기 다결정 실리콘층은, 표면을 평탄화하기 위하여 화학기계연마(CMP) 등에 의해 연마될 수 있으며, 포토리소그라피 등에 의해 패터닝되어, 상기 반도체 패턴이 형성될 수 있다. 상기 반도체 패턴(110)은 필요에 따라 N형 불순물 또는 P형 불순물에 의해 도핑될 수 있다.
도 3을 참조하면, 상기 반도체 패턴(110)의 일부를 커버하는 실리사이드 금속 패턴(SM)을 형성한다.
상기 실리사이드 금속 패턴(SM)은 실리사이드를 형성하기에 유리한 금속, 예를 들어, 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 코발트(Co), 텅스텐(W) 등을 포함할 수 있다. 또한, 상기 실리사이드 금속 패턴(SM)은 단일층 구조, 또는 다층 구조를 가질 수 있으며, 다층 구조를 갖는 경우, 상기 금속들 외에 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo) 등을 더 포함할 수 있다. 상기 실리사이드 금속 패턴(SM)은, 스푸터링 등과 같은 물리적 증착, 화학기상증착, 플라즈마 강화 화학기상증착 등에 의해 형성될 수 있다. 일 실시예에 따르면, 상기 실리사이드 금속 패턴(SM)은 티타늄을 포함할 수 있다.
예를 들어, 상기 실리사이드 금속 패턴(SM)의 두께는 약 10Å 내지 약 1,000Å일 수 있다.
도 4를 참조하면, 가열을 통하여, 상기 실리사이드 금속 패턴(SM)과 중첩하는, 상기 반도체 패턴(110)의 일부를 실리사이드화하여 실리사이드 영역(SP)을 형성한다. 예를 들어, 상기 가열은 약 700℃에서 이루어질 수 있다.
상기 실리사이드 영역(SP)은, 상기 실리사이드 금속 패턴(SM)에 포함된 금속의 실리사이드를 포함한다. 예를 들어, 상기 실리사이드 영역(SP)은 티타늄 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 백금 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다.
상기 실리사이드 영역(SP)은, 부분적으로, 실리사이드화되지 않은 물질을 포함할 수 있다. 예를 들어, 상기 실리사이드 영역(SP)의 일부는, 실리사이드화되지 않은 다결정 실리콘 또는 금속을 포함할 수 있다.
예를 들어, 상기 실리사이드 영역(SP)에서, 실질적으로 실리사이드화된 부분의 깊이는 약 10Å 내지 약 1,000Å일 수 있다. 또한, 상기 실리사이드 영역(SP)은 박막 저항은 약 10 μΩcm 내지 1,000 μΩcm일 수 있다.
상기 실리사이드 영역(SP)이 형성됨에 따라, 상기 반도체 패턴(110)은, 상기 실리사이드 영역(SP)에 의해 이격되는 제1 액티브 영역(112) 및 제2 액티브 영역(114)으로 나누어질 수 있다.
상기 실리사이드 금속 패턴(SM)의 일부는 실리사이드화되지 않고, 금속으로 상기 실리사이드 영역(SP) 상에 잔류할 수 있다. 필요에 따라, 상기 잔류하는 실리사이드 금속 패턴(SM)은 제거될 수도 있다.
도 5를 참조하면, 상기 반도체 패턴을 커버하는 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)은, 상기 반도체 패턴(110)으로부터 형성되는 채널과, 상기 제1 절연층(120) 위에 형성되는 게이트 전극을 절연할 수 있다.
예를 들어, 상기 제1 절연층(120)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제1 절연층(120)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다.
다음으로, 상기 제1 절연층(120) 위에 게이트 금속층(130)을 형성하고, 상기 게이트 금속층(130) 위에 제1 포토레지스트층(140)을 형성한다.
상기 게이트 금속층(130)은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다. 일 실시예에서, 상기 게이트 금속층은, 고해상도 구현을 위하여, 상대적으로 큰 두께, 예를 들어, 1㎛ 이상의 두께를 가질 수 있으나, 이는 예시적인 것으로서, 1㎛ 미만의 두께를 가질 수도 있다.
상기 제1 포토레지스트층(140)은 패터닝되어, 상기 게이트 금속층(130)을 부분적으로 노출한다. 예를 들어, 상기 제1 포토레지스트층(140)은, 상기 제1 액티브 영역(112)과 부분적으로 중첩하는 제1 마스크 패턴(141)을 포함할 수 있다.
상기 제1 포토레지스트층(140)은, 페놀계 수지, 아크릴 수지 등과 같은 바인더 수지를 포함하는 포토레지스트 조성물을 코팅하고, 노광 및 현상하여 형성될 수 있다.
도 6을 참조하면, 상기 제1 마스크 패턴(141)을 포함하는 상기 제1 포토레지스트층(140)을 마스크로 이용하여, 상기 게이트 금속층(130)을 식각하여, 게이트 예비 패턴(131)을 형성한다. 예를 들어, 상기 게이트 금속층(130)은 플라즈마 등을 이용한 건식 식각에 의해 식각될 수 있다.
상기 게이트 예비 패턴(131)이 형성됨에 따라, 상기 게이트 예비 패턴(131) 주변의 제1 절연층(120)이 노출될 수 있다. 또한, 건식 식각에 의해, 상기 제1 절연층(120)이 부분적으로 식각되어, 상기 제1 절연층(120)의 두께가 감소될 수 있다.
다음으로, 상기 노출된 제1 절연층(120)에 인, 비소 등과 같은 N형 불순물을 고농도로 제공한다. 상기 제1 액티브 영역(112)에서, 상기 게이트 예비 패턴(131)과 중첩하는 영역(113)은, 상기 게이트 예비 패턴(131)에 의해 보호되어 도핑되지 않는다. 상기 게이트-중첩 영역(113)의 주변 영역들은 N형 불순물이 고농도로 도핑되어, 제1 고농도 N도핑 영역(NHD1) 및 제2 고농도 N도핑 영역(NHD2)을 형성한다. 상기 제2 액티브 영역(114)은, 잔류하는 게이트 금속층(130)에 의해 보호되어 도핑되지 않는다.
도 7을 참조하면, 애싱(ashing) 공정을 진행하여, 상기 게이트 예비 패턴(131) 및 상기 제1 마스크 패턴(141)을 식각한다. 상기 애싱 공정에 의해, 제1 게이트 전극(133)이 형성될 수 있다. 상기 애싱 공정에 의해, 상기 게이트 예비 패턴(131)의 폭이 감소함으로써, 상기 제1 게이트 전극(133)이 형성될 수 있다. 상기 애싱 공정은, 상기 게이트 예비 패턴(131)의 측면을 식각하여 스큐(skew)를 형성할 수 있다. 따라서, 상기 제1 게이트 전극(133)은 상기 게이트 예비 패턴(131)보다 작은 테이퍼 각을 가질 수 있다. 이하에서, 테이퍼 각은 금속 패턴의 하면 및 측면의 사이각으로 정의될 수 있다.
상기 애싱 공정에 의해, 상기 게이트 예비 패턴(131)의 폭이 감소함으로써, 상기 제1 게이트 전극(133)의 주변의 제1 절연층(120)이 노출된다.
예를 들어, 상기 애싱 공정은 플라즈마를 이용하여 진행될 수 있으며, 건식 식각과 유사하게, 금속, 무기 절연 물질 및 유기 절연 물질을 식각할 수 있다. 따라서, 상기 애싱 공정에 의해, 상기 게이트 예비 패턴(131), 상기 제1 마스크 패턴(141)을 포함한 상기 제1 포토레지스트층(140) 및 상기 제1 절연층(120)이 부분적으로 식각될 수 있다.
도 8을 참조하면, 노출된 제1 절연층(120)에 인, 비소 등과 같은 N형 불순물을 저농도로 제공한다. 이에 따라, 상기 제1 게이트 전극(133)과 중첩하지 않는, 상기 게이트-중첩 영역(113)의 주변 영역들은 N형 불순물이 저농도로 도핑되어, 제1 저농도 N도핑 영역(NLD1) 및 제2 저농도 N도핑 영역(NLD2)을 형성한다. 상기 게이트-중첩 영역(113)에서, 상기 제1 게이트 전극(133)과 중첩하는 부분은, 상기 제1 게이트 전극(133)에 의해 보호되어 도핑되지 않음으로써, 제1 채널 영역(CH1)을 정의한다.
일 실시예에서, 상기 제1 저농도 N도핑 영역(NLD1)은 상기 실리사이드 영역(SP)과 접촉할 수 있다.
상기 N형 불순물을 저농도로 제공하는 단계는, 상기 제1 포토레지스트층(140) 및 잔류 마스크 패턴(143)을 제거한 후에, 또는 제거하기 전에 수행될 수 있다.
상기 제1 저농도 N도핑 영역(NLD1) 및 상기 제2 저농도 N도핑 영역(NLD2)의 길이는, 공정 및 목적하는 소자 특성에 따라 달라질 수 있으나, 예를 들어, 0.2㎛ 내지 2㎛일 수 있다.
도 9를 참조하면, 상기 제1 게이트 전극(133), 상기 제1 절연층(120) 및 상기 게이트 금속층(130)을 커버하는 제2 포토레지스트층(144)을 형성한다. 상기 제2 포토레지스트층(144)은 패터닝되어, 상기 게이트 금속층(130)을 부분적으로 노출한다. 예를 들어, 상기 제2 포토레지스트층(144)은, 상기 잔류 게이트 금속층(130) 및 제2 액티브 영역(114)과 부분적으로 중첩하는 제2 마스크 패턴(145)을 포함할 수 있다.
도 10을 참조하면, 상기 제2 마스크 패턴(145)을 마스크로 이용하여, 상기 게이트 금속층(130)을 식각하여, 제2 게이트 전극(132)을 형성한다. 예를 들어, 상기 게이트 금속층(130)은 플라즈마 등을 이용한 건식 식각에 의해 식각될 수 있다.
상기 제2 게이트 전극(132)이 형성됨에 따라, 상기 제2 게이트 전극(132) 주변의 제1 절연층(120)이 노출될 수 있다. 또한, 건식 식각에 의해, 상기 제1 절연층(120)이 부분적으로 식각되어, 상기 제1 절연층(120)의 두께가 감소될 수 있다.
다음으로, 상기 노출된 제1 절연층(120)에 보론 등과 같은 P형 불순물을 제공한다. 이에 따라, 상기 제2 액티브 영역(114)에서, 상기 제2 게이트 전극(132)과 중첩하는 부분은 도핑되지 않고 잔류하여 제2 채널 영역(CH2)을 정의하며, 상기 제2 채널 영역(CH2)의 주변 영역들은 P형 불순물이 도핑되어, 제1 P도핑 영역(PD1) 및 제2 P도핑 영역(PD2)을 형성한다.
일 실시예에서, P 도핑 공정 이후에, 상기 제2 P도핑 영역(PD2)은 상기 실리사이드 영역(SP)과 접촉할 수 있다.
상기에 따라, 제1 P도핑 영역(PD1), 제2 채널 영역(CH2) 및 제2 P도핑 영역(PD2)을 포함하는 PMOS 영역, 제1 고농도 N도핑 영역(NHD1), 제1 저농도 N도핑 영역(NLD1), 제1 채널 영역(CH1), 제2 저농도 N도핑 영역(NLD2) 및 제2 고농도 N도핑 영역(NHD2)을 포함하는 NMOS 영역, 그리고 상기 PMOS 영역과 NMOS 영역을 전기적으로 연결하는 실리사이드 영역(SP)을 포함하는 공통 액티브 패턴(CA)이 형성된다. 따라서, 별도의 브리지 패턴 없이 상기 PMOS 영역과 상기 NMOS 영역을 전기적으로 연결할 수 있다. 따라서, 상기 브리지 패턴을 형성하기 위한 공정을 생략할 수 있고, 이에 의해 발생하는 소자의 손상을 방지할 수 있다. 또한, 액티브 패턴의 면적을 증가시킴으로써, 상기 공통 액티브 패턴(CA)을 커패시터 전극으로 이용하는 경우, 커패시터 용량을 증가시킬 수 있다.
도 15를 참조하면, 평면도 상에서, 상기 PMOS 영역, 상기 실리사이드 영역(SP) 및 상기 NMOS 영역은 제1 방향(D1)을 따라 배열될 수 있으며, 예를 들어, 상기 제1 방향(D1)과 수직한 제2 방향(D2)을 따른, 상기 실리사이드 영역(SP) 폭(W)은, 상기 공통 액티브 패턴(CA)의 폭과 동일할 수 있다.
상기 공통 액티브 패턴(CA)는 굽어져 서로 다른 방향으로 연장되거나, 영역에 따라 서로 다른 폭을 가질 수 있다. 따라서, 상기 실리사이드 영역(SP) 폭(W)은, 인접하는 PMOS 영역 또는 NMOS 영역의 폭과 실질적으로 동일할 수 있다.
일 실시예에서, 실리사이드 금속 패턴(SM)을 형성하는 과정에서, 공정 마진을 고려하여, 상기 실리사이드 금속 패턴(SM)의 폭은 상기 공통 액티브 패턴(CA) 보다 크게 형성될 수 있다. 따라서, 도 16에 도시된 것과 같이, 상기 실리사이드 금속 패턴(SM)의 폭은, 상기 실리사이드 영역(SP) 또는 상기 공통 액티브 패턴(CA)의 폭보다 클 수 있다.
예를 들어, 평면도 상에서, 상기 실리사이드 영역(SP)의 넓이는, 상기 공통 액티브 패턴(CA) 전체 면적의 30% 내지 90%일 수 있으며, 바람직하게 40% 내지 80%일 수 있다.
상술한 것과 같이, 상기 제1 게이트 전극(133)은 건식 식각 및 애싱공정에 의해 형성되며, 상기 제2 게이트 전극(132)은 건식 식각에 의해 형성된다. 따라서, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)은, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2) 보다 작을 수 있다. 상기 제1 게이트 전극(133)의 각(θ1)은, 애싱 공정 전의 테이퍼 각 및 애싱 시간에 따라 조절될 수 있다. 예를 들어, 애싱 시간이 길어질수록, 테이퍼 각이 작아질 수 있다.
예를 들어, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)은, 20도 내지 80도 일 수 있으며, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)은 30도 내지 90도 일 수 있다. 상기 제2 게이트 전극(132)의 테이퍼 각이 90도를 초과하여 역테이퍼 형상을 형성할 경우, 단차로 인하여, 상부막의 결함이 발생할 수 있으며, 30도 미만인 경우, 험프(hump)가 발생하거나, 배선 저항이 증가할 수 있다.
바람직하게, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)은, 30도 내지 70도 일 수 있으며, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)은 60도 내지 90도 일 수 있다.
보다 바람직하게, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)과, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)의 차이는 20도 내지 40도 일 수 있다. 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)과, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)의 차이는 20도 보다 작을 경우, NMOS 트랜지스터에서, 저농도 N도핑 영역의 길이가 감소하여, 누설 전류 및 오프 전류(Ioff)가 증가할 수 있다. 또한, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)과, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)의 차이는 40도 보다 클 경우, 고농도 N도핑 영역과 같이, 건식 식각과 애싱 공정 모두에 노출되는 영역에서 제1 절연층(120)의 두께가 과도하게 감소하여 소자 특성이 저하될 수 있다. 보다 바람직하게, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)과, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)의 차이는 30도 내지 40도 일 수 있으며, 보다 바람직하게는 35도 내지 40도 일 수 있다.
도 11을 참조하면, 상기 제2 포토레지스트층(144)을 제거하고, 상기 제1 게이트 전극(133), 상기 제2 게이트 전극(132) 및 노출된 제1 절연층(120)을 커버하는 제2 절연층(150)을 형성한다.
예를 들어, 상기 제2 절연층(150)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제2 절연층(150)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다.
다음으로, 상기 제2 절연층(120) 위에 제3 절연층(160)을 형성한다.
예를 들어, 상기 제3 절연층(160)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제3 절연층(160)은 단일층 또는 다층 구조를 가질 수 있다. 상기 제3 절연층(160)이, 유기 절연 물질을 포함하거나, 유기 절연층을 더 포함하는 경우, 폴리이미드, 폴리아미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB) 등을 포함할 수 있다.
도 12를 참조하면, 상기 제1 절연층(120), 상기 제2 절연층(150) 및 상기 제3 절연층(160)을 패터닝하여, 상기 제1 P도핑 영역(PD1) 및 상기 제2 고농도 N도핑 영역(NHD2)을 노출하는 관통홀들을 형성한다.
다음으로, 데이터 금속층을 형성하고, 이를 패터닝하여, 상기 제1 P도핑 영역(PD1)과 접촉하는 소스 전극(PSE) 및 상기 제2 고농도 N도핑 영역(NHD2)과 접촉하는 드레인 전극(NDE)을 포함하는 데이터 금속 패턴을 형성한다. 도시되지는 않았으나, 상기 데이터 금속 패턴은, 데이터 라인 등을 더 포함할 수 있다.
예를 들어, 상기 데이터 금속층은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다.
도 13을 참조하면, 상기 데이터 금속 패턴 위에 제4 절연층(170)을 형성하고, 패터닝하여, 상기 드레인 전극(NDE)을 노출한다. 상기 제4 절연층(170) 위에 제1 전극 금속층을 형성하고, 이를 패터닝하여, 상기 드레인 전극(NDE)과 접촉하는 제1 전극(EL1)을 형성한다.
예를 들어, 상기 제4 절연층(170)은 앞서 예시된 무기 절연 물질, 유기 절연 물질 또는 이들의 조합을 포함할 수 있다.
상기 제1 전극(EL1)은, 상기 표시 장치의 화소 전극일 수 있다. 상기 제1 전극(EL1)은, 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 상기 제1 전극(EL1)이 투과 전극으로 형성되는 경우, 상기 제1 전극(EL1)은 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 등을 포함할 수 있다. 상기 제1 전극(EL1)이 반사 전극으로 형성되는 경우, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등을 포함할 수 있으며, 상기 투과 전극에 사용된 물질과의 적층 구조를 가질 수도 있다.
도 14를 참조하면, 상기 제1 전극(EL1) 및 상기 제4 절연층(170) 위에 화소 정의층(180)을 형성한다. 상기 화소 정의층(180)은 상기 제1 전극(EL1)의 적어도 일부를 노출하는 개구부를 갖는다. 예를 들어, 상기 화소 정의층(180)은 유기 절연 물질을 포함할 수 있다.
상기 제1 전극(EL1) 위에는 발광층(OL)이 형성된다. 상기 발광층(OL)은 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층, 전자 주입층 등의 기능층 중 적어도 하나 이상의 층을 단층 또는 다층의 구조로 포함할 수 있다.
상기 발광층(OL)은, 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들어, 상기 발광층(OL)은 저분자 유기 화합물로서, 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있으며, 고분자 유기 화합물로서, 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene) 및 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에서, 상기 발광층(OL)은 적색, 녹색 또는 청색광을 발광할 수 있다. 다른 실시예에서 상기 발광층(OL)이 백색을 발광하는 경우, 상기 발광층(OL)은 적색발광층, 녹색발광층, 청색발광층을 포함하는 다층구조를 포함할 수 있거나, 적색, 녹색, 청색 발광물질을 포함하는 단층구조를 포함할 수 있다.
예를 들어, 상기 발광층(OL)은 스크린 인쇄, 잉크젯 인쇄, 증착 등의 방법으로 형성될 수 있다.
상기 발광층(OL) 위에는 제2 전극(EL2)이 형성된다. 상기 제2 전극(EL2)은 상기 박막 트랜지스터 기판을 포함하는 표시 장치의 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 예를 들어, 상기 제2 전극(EL2)이 투명 전극으로 형성될 경우, 리튬(Li), 칼슘(Ca), 리튬 불화물(LiF), 알루미늄(Al), 마그네슘(Mg) 또는 이들의 조합을 포함할 수 있으며, 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 등을 포함하는 보조 전극 또는 버스 전극 라인을 더 포함할 수 있다.
상기 유기 발광 표시 장치는, 상기 제2 전극(EL2) 방향으로 광이 방출되는 전면 발광 타입일 수 있으나, 본 발명은 이에 한정되지 않으며, 배면 발광 타입의 유기 발광 표시 장치의 제조에도 이용될 수 있다.
일 실시예에 따르면, NMOS 트랜지스터는, 유기 발광 다이오드에 전기적으로 연결되는 구동 트랜지스터일 수 있으며, PMOS 트랜지스터는 발광 신호에 따라, 상기 구동 트랜지스터에 전원 전압(ELVDD)을 제공하는 발광 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, PMOS 트랜지스터를 구동 트랜지스터로 이용하고, NMOS 트랜지스터를 발광 트랜지스터로 이용할 수도 있다.
이상의 실시예에서와 같이, NMOS 트랜지스터를 형성한 후에 PMOS 트랜지스터를 형성할 수 있으나, 본 발명은 이에 한정되지 않으며, PMOS 트랜지스터를 형성한 후에 NMOS 트랜지스터를 형성할 수도 있다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에서, 실리사이드 영역을 갖는 공통 액티브 패턴을 형성하는 과정을 도시한 단면도들이다.
도 17을 참조하면, 베이스 기판(100) 위에, 비정질 실리콘층(105)을 형성한다.
도 18을 참조하면, 상기 비정질 실리콘층(105)의 일부를 커버하는 실리사이드 금속 패턴(SM)을 형성한다.
도 19를 참조하면, 가열을 통하여, 상기 실리사이드 금속 패턴(SM)과 중첩하는, 상기 비정질 실리콘층(105)의 일부를 실리사이드화하여 실리사이드 영역(SP)을 형성한다. 또한, 상기 비정질 실리콘층(105)을 결정화하여, 다결정 실리콘층(111)을 형성한다.
예를 들어, 상기 실리사이드화 및 상기 결정화는 실질적으로 동시에 이루어질 수 있다. 예를 들어, 노(furnace) 등을 이용한 가열에 의해 수행되거나, 엑시머 레이저 어닐링(Excimer Laser Annealing), 순차 측면 고상화(Sequential Lateral Solidification) 등에 의해 수행되거나, 이들의 조합에 의해 수행될 수 있다.
도 20을 참조하면, 상기 실리사이드 영역(SP)을 포함하는 다결정 실리콘층(111)을 패터닝하여, 상기 실리사이드 영역(SP)에 의해 서로 이격되는 제1 액티브 영역(112) 및 제2 액티브 영역(114)을 포함하는 액티브 패턴을 형성한다.
예를 들어, 상기 다결정 실리콘층(111)은, 패터닝되기 전에, 화학기계연마(CMP) 등에 의해 연마될 수 있다. 상기 다결정 실리콘층(111)이 연마되는 과정에서, 상기 실리사이드 영역(SP)도 함께 연마될 수 있다. 이를 통하여, 상기 실리사이드 영역(SP)과 인접하는 액티브 영역 사이의 단차를 감소시킬 수 있다. 이에 따라, 상기 실리사이드 영역(SP)과, 인접하는 액티브 영역들의 두께는 실질적으로 동일할 수 있다.
다음으로, 도 5 내지 도 14를 참조하여 설명된 것과 동일한 과정을 통하여, 표시 장치가 제조될 수 있다.
본 실시예에 따르면, 실리사이드 영역의 형성 및 비정질 실리콘층의 결정화를 동일한 공정에서 진행함으로써, 공정 효율을 개선할 수 있으며, 실리사이드 영역으로 인하여 발생하는 단차를 용이하게 감소시킬 수 있다.
도 21 내지 도 30은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다.
도 21을 참조하면, 베이스 기판(100) 위에, 반도체 패턴(110)을 형성하고, 상기 반도체 패턴(110)을 커버하는, 제1 절연층(120)을 형성한다.
도 22를 참조하면, 상기 제1 절연층(120) 위에 게이트 금속층(130)을 형성하고, 상기 게이트 금속층(130) 위에, 상기 게이트 금속층(130)의 일부를 노출하는 제1 포토레지스트층(140)을 형성한다. 예를 들어, 상기 제1 포토레지스트층(140)은, 상기 반도체 패턴(110)의 일부와 중첩하는 제1 마스크 패턴(141)을 포함할 수 있다.
도 23을 참조하면, 상기 제1 마스크 패턴(141)을 포함하는 상기 제1 포토레지스트층(140)을 마스크로 이용하여, 상기 게이트 금속층(130)을 식각하여, 게이트 예비 패턴(131)을 형성한다.
다음으로, 상기 노출된 제1 절연층(120)에 인, 비소 등과 같은 N형 불순물을 고농도로 제공하여, N형 불순물이 고농도로 도핑된 제1 고농도 N도핑 영역(NHD1) 및 제2 고농도 N도핑 영역(NHD2)을 형성한다.
도 24를 참조하면, 애싱(ashing) 공정을 진행하여, 상기 게이트 예비 패턴(131) 및 상기 제1 마스크 패턴(141)을 식각한다. 상기 애싱 공정에 의해, 제1 게이트 전극(133)이 형성될 수 있으며, 상기 게이트 예비 패턴(131)의 폭이 감소함으로써, 상기 제1 게이트 전극(133)의 주변의 제1 절연층(120)이 노출된다.
도 25를 참조하면, 노출된 제1 절연층(120)에 인, 비소 등과 같은 N형 불순물을 저농도로 제공하여, 제1 저농도 N도핑 영역(NLD1) 및 제2 저농도 N도핑 영역(NLD2)을 형성한다. 이에 따라, 도핑되지 않은 제1 채널 영역(CH1)이 정의된다.
도 26을 참조하면, 상기 제1 게이트 전극(133) 및 상기 제1 절연층(120)을 커버하고, 상기 게이트 금속층(130)을 부분적으로 노출하는 제2 포토레지스트층(144)을 형성한다. 예를 들어, 상기 제2 포토레지스트층(144)은, 상기 잔류 게이트 금속층(130) 및 잔류 반도체 패턴(116)과 부분적으로 중첩하는 제2 마스크 패턴(145)을 포함할 수 있다.
도 27을 참조하면, 상기 제2 마스크 패턴(145)을 마스크로 이용하여, 상기 게이트 금속층(130)을 식각하여, 제2 게이트 전극(132)을 형성한다. 상기 제2 게이트 전극(132)이 형성됨에 따라, 상기 제2 게이트 전극(132) 주변의 제1 절연층(120)이 노출될 수 있다.
다음으로, 상기 노출된 제1 절연층(120)에 보론 등과 같은 P형 불순물을 제공한다. 이에 따라, 상기 제2 게이트 전극(132)과 중첩하지 않는, 잔류 반도체 패턴(116)의 주변 영역들은 P형 불순물이 도핑되어, 제1 P도핑 영역(PD1) 및 제2 P도핑 영역(PD2)을 형성한다. 상기 제2 게이트 전극(132)과 중첩하는 부분은, 도핑되지 않음으로써, 제2 채널 영역(CH2)을 정의한다.
이에 따라, 제1 P도핑 영역(PD1), 제2 채널 영역(CH2) 및 제2 P도핑 영역(PD2)을 포함하는 PMOS 영역, 그리고, 제1 고농도 N도핑 영역(NHD1), 제1 저농도 N도핑 영역(NLD1), 제1 채널 영역(CH1), 제2 저농도 N도핑 영역(NLD2) 및 제2 고농도 N도핑 영역(NHD2)을 포함하는 NMOS 영역을 포함하는 공통 액티브 패턴(CA)이 형성된다.
도 28을 참조하면, 상기 제2 포토레지스트층(144)을 제거하고, 상기 제1 게이트 전극(133), 상기 제2 게이트 전극(132) 및 노출된 제1 절연층(120)을 커버하는 제2 절연층(150)을 형성한다.
다음으로, 상기 제1 절연층(120) 및 상기 제2 절연층(150)을 관통하는 개구부를 형성한다. 상기 개구부는 상기 제1 게이트 전극(133) 및 상기 제2 게이트 전극(132) 사이에서, 상기 공통 액티브 패턴(CA)을 노출한다. 예를 들어, 상기 개구부는, 상기 제2 P도핑 영역(PD2) 또는 상기 제1 고농도 N도핑 영역(NHD1)의 일부를 노출할 수 있다.
다음으로, 상기 제2 절연층(150) 위에 금속층을 적층하고, 패터닝하여, 상기 개구부를 관통하여, 상기 공통 액티브 패턴(CA)과 접촉하는 실리사이드 금속 패턴(SM)을 형성한다. 예를 들어, 상기 실리사이드 금속 패턴(SM)은 상기 제2 P도핑 영역(PD2) 또는 상기 제1 고농도 N도핑 영역(NHD1)과 접촉할 수 있다.
다음으로, 가열을 통해, 상기 공통 액티브 패턴(CA)에 실리사이드 영역(SP)을 형성한다. 상기 실리사이드 영역(SP)이 형성됨에 따라, 상기 제2 P도핑 영역(PD2) 또는 상기 제1 고농도 N도핑 영역(NHD1)의 길이가 감소할 수 있다.
필요에 따라, 상기 실리사이드 금속 패턴(SM)은, 데이터 배선, 전원 배선(ELVDD, ELVSS) 등과 전기적으로 연결될 수 있다.
상기 실리사이드 금속 패턴(SM)은 다른 전극 또는 배선과의 컨택을 위하여 이용될 수 있도록, 상대적으로 큰 두께를 가질 수 있다. 따라서, 상기 공통 액티브 패턴(CA)과 인접하는 부분을 제외한 나머지는 실리사이드화되지 않은 금속을 포함할 수 있다.
상기 실리사이드 금속 패턴(SM)은, 다른 배선 또는 전극 구조를 형성하기 위한 금속층을 이용하여 형성될 수도 있다.
도 29를 참조하면, 상기 제2 절연층(150) 및 상기 실리사이드 금속 패턴(SM)을 커버하는 제3 절연층(160)을 형성한다.
다음으로, 상기 제1 절연층(120), 상기 제2 절연층(150) 및 상기 제3 절연층(160)을 패터닝하여, 상기 제1 P도핑 영역(PD1) 및 상기 제2 고농도 N도핑 영역(NHD2)을 노출하는 관통홀들을 형성한다.
다음으로, 데이터 금속층을 형성하고, 이를 패터닝하여, 상기 제1 P도핑 영역(PD1)과 접촉하는 소스 전극(PSE) 및 상기 제2 고농도 N도핑 영역(NHD2)과 접촉하는 드레인 전극(NDE)을 포함하는 데이터 금속 패턴을 형성한다.
도 30을 참조하면, 상기 데이터 금속 패턴 위에 제4 절연층(170)을 형성하고, 패터닝하여, 상기 드레인 전극(NDE)을 노출한다. 상기 제4 절연층(170) 위에 제1 전극 금속층을 형성하고, 이를 패터닝하여, 상기 드레인 전극(NDE)과 접촉하는 제1 전극(EL1)을 형성한다.
상기 제1 전극(EL1) 및 상기 제4 절연층(170) 위에 화소 정의층(180)을 형성한다. 상기 화소 정의층(180)은 상기 제1 전극(EL1)의 적어도 일부를 노출하는 개구부를 갖는다. 상기 제1 전극(EL1) 위에는 발광층(OL)이 형성된다. 상기 발광층(OL) 위에는 제2 전극(EL2)이 형성된다.
도 31은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에서, 실리사이드 금속 패턴을 형성하는 단계를 도시한 단면도이다.
도 31을 참조하면, 실리사이드 금속 패턴(SM)은, 데이터 금속층으로부터 형성될 수 있다. 따라서, 즉, 상기 데이터 금속층으로부터 형성된 데이터 금속 패턴은, PMOS 영역과 접촉하는 소스 전극(PSE), NMOS 영역과 접촉하는 드레인 전극(NDE) 및 상기 실리사이드 금속 패턴(SM)을 포함하여, 상기 실리사이드 금속 패턴(SM)은, 상기 소스 전극(PSE) 및 상기 드레인 전극(NDE)와 동일한 층에 배치될 수 있다.
상기 실시예에 따르면, 종래의 데이터 금속층을 이용하여 실리사이드 금속 패턴을 형성함으로써, 추가 포토리소그라피 공정 없이 실리사이드 영역을 형성할 수 있을 뿐만 아니라, 데이터 금속 배선과의 콘택을 용이하게 형성할 수 있다.
본 발명의 실시예들은 도 1에 도시된 구성의 회로를 제조하기 위하여사용될 수 있으나, 본 발명은 이에 한정되지 않으며, NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 다양한 구성의 회로를 갖는 표시 장치의 제조에 사용될 수 있다. 예를 들어, 다른 실시예에서, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 NMOS 트랜지스터이고, 제1 트랜지스터(TR1)가 PMOS 트랜지스터인 회로를 형성할 수 있다.
또한, 본 발명의 실시예는 3개의 트랜지스터로 이루어진 회로부에 한정되지 않으며, 예를 들어, 2개 또는 4개 이상의 트랜지스터로 이루어진 회로에도 이용될 수 있다.
또한, 표시부의 픽셀 회로의 제조에 한정되지 않으며, 게이트 구동부의 회로부, 데이터 구동부의 회로부 등에 이용될 수 있다.
또한, 본 발명의 실시예들은 유기 발광 표시 장치 및 그 제조를 위하여 사용될 수 있으나, 본 발명은 이에 한정되지 않으며, 예를 들어, 액정표시 장치용 표시 기판의 집적 회로를 제조하는데 사용될 수 있다.
본 발명의 실시예들은 액정 표시 장치, 유기 발광 표시 장치와 같은 표시 장치의 제조에 사용될 수 있다.

Claims (20)

  1. 제1 채널 영역 및 상기 제1 채널 영역과 접촉하는 N도핑 영역을 포함하는 NMOS 영역, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하는 P도핑 영역을 포함하는 PMOS 영역 및 상기 NMOS 영역 및 상기 PMOS 영역과 동일한 패턴 내에 배치되어, 상기 NMOS 영역과 상기 PMOS 영역을 전기적으로 연결하는 실리사이드 영역을 포함하는 공통 액티브 패턴;
    상기 제1 채널 영역과 중첩하는 제1 게이트 전극;
    상기 제2 채널 영역과 중첩하는, 제2 게이트 전극;
    상기 공통 액티브 패턴을 커버하는 제1 절연층;
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 절연층을 커버하는 제2 절연층;
    상기 제1 절연층 및 상기 제2 절연층을 관통하여, 상기 실리사이드 영역과 접촉하는 실리사이드 금속 패턴;
    상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 공통 액티브 패턴에 접촉하는 소스 전극; 및
    상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 공통 액티브 패턴에 접촉하는 드레인 전극을 포함하고,
    상기 실리사이드 금속 패턴은, 상기 소스 전극 및 상기 드레인 전극과 동일한 층 내에 배치되는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 실리사이드 영역의 폭은, 인접하는 NMOS 영역 또는 인접하는 PMOS 영역의 폭과 동일한 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 실리사이드 영역은, 티타늄 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 백금 실리사이드, 코발트 실리사이드 및 텅스텐 실리사이드로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 실리사이드 영역의 두께는, 인접하는 NMOS 영역 또는 인접하는 PMOS 영역의 두께와 동일한 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 실리사이드 영역의 두께는, 인접하는 NMOS 영역 또는 인접하는 PMOS 영역의 두께보다 큰 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 실리사이드 영역에서, 실리사이드화된 부분의 깊이는 10Å 내지 1,000Å인 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서, 상기 N도핑 영역은, 제1 저농도 N도핑 영역, 제2 저농도 N도핑 영역, 제1 고농도 N도핑 영역 및 제2 고농도 N도핑 영역을 포함하고,
    상기 P 도핑 영역은, 제1 P도핑 영역 및 제2 P도핑 영역을 포함하고,
    상기 실리사이드 영역은, 상기 제1 고농도 N도핑 영역 및 상기 제2 P도핑 영역과 접촉하는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 절연층 위에 배치되는 것을 특징으로 하는 표시 장치.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서, 상기 공통 액티브 패턴을 통해 구동 전류를 제공받는 유기 발광 다이오드를 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 베이스 기판 상에 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴을 커버하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 제1 게이트 전극을 형성하는 단계;
    상기 제1 절연층 위에, 상기 제1 게이트 전극과 이격된 제2 게이트 전극을 형성하는 단계;
    상기 반도체 패턴을 부분적으로 도핑하여, 제1 채널 영역 및 상기 제1 채널 영역과 접촉하는 N도핑 영역을 포함하는 NMOS 영역을 형성하는 단계;
    상기 반도체 패턴을 부분적으로 도핑하여, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하는 P도핑 영역을 포함하는 PMOS 영역을 형성하는 단계;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 커버하는 제2 절연층을 형성하는 단계;
    상기 제1 절연층 및 상기 제2 절연층을 관통하여, 상기 반도체 패턴과 접촉하는 실리사이드 금속 패턴을 형성하는 단계; 및
    상기 NMOS 영역 및 상기 PMOS 영역을 전기적으로 연결하는 실리사이드 영역을 형성하는 단계를 포함하는 표시 장치의 제조방법.
  19. 제18항에 있어서, 상기 실리사이드 금속 패턴을 커버하는 제3 절연층을 형성하는 단계; 및
    상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 관통하여, 상기 NMOS 영역 및 상기 PMOS 영역에 연결되는 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조방법.
  20. 제19항에 있어서, 상기 실리사이드 금속 패턴을 형성하는 단계는,
    상기 제1 절연층 및 상기 제2 절연층을 식각하여, 상기 N도핑 영역 및 상기 P도핑 영역을 노출하는 단계;
    상기 제2 절연층 위에 데이터 금속층을 형성하는 단계; 및
    상기 데이터 금속층을 패터닝하여, 상기 실리사이드 금속 패턴 및 상기 NMOS 영역 및 상기 PMOS 영역에 연결되는 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조방법.

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