KR100731750B1 - 박막트랜지스터 및 이를 이용한 유기전계발광표시장치의제조방법 - Google Patents

박막트랜지스터 및 이를 이용한 유기전계발광표시장치의제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터 및 그를 이용한 유기전계발광표시장치의 제조방법에 관한 것으로, 제 1 TFT 영역과 제 2 TFT 영역을 갖는 기판을 제공하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 소정 영역 상에 마스크를 이용해서 반도체층을 형성하는 단계; 상기 게이트 전극을 이용해서 상기 마스크를 배면 노광하는 단계; 상기 배면 노광된 마스크를 이용해서 상기 제 1 및 제 2 TFT 영역의 반도체층에 n형 불순물 이온을 주입하여 채널 영역 및 소오스/드레인 영역을 형성하는 단계; 상기 배면 노광된 마스크의 양측면을 에싱하는 단계; 상기 에싱된 마스크를 이용해서, 상기 제 1 및 제 2 TFT 영역의 반도체층에 저농도 불순물 이온을 주입하여 LDD 영역을 형성하는 단계; 및 상기 제 2 TFT 영역의 반도체층에 p형 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법을 개시한다.
박막트랜지스터, 배면 노광, 에싱, 유기전계발광표시장치

Description

박막트랜지스터 및 이를 이용한 유기전계발광표시장치의 제조방법{Fabricating Method of TFT and Fabricating Method of Organic Electroluminescence Display Device using the same}
도 1a 내지 1d는 종래 기술에 따른 유기전계발광표시장치의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 2c는 본 발명에 따른 박막트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 3f는 본 발명에 따른 유기전계발광표시장치의 제조방법을 설명하기 위한 공정별 단면도.
<도면의 주요부분에 대한 부호의 설명>
200 : 기판 210 : 게이트 전극
240A,240B : 반도체층 240a,240c: n형 소오스/드레인 영역
240k,240l : p형 소오스/드레인 영역 240d,240e : LDD 영역
250 : 제 2a 마스크 250' : 제 2b 마스크
260a,260b : 제 3 마스크
본 발명은 박막트랜지스터 및 그를 이용한 유기전계발광표시장치의 제조방법에 관한 것으로, 보다 자세하게는 CMOS 박막트랜지스터의 제조시 공정단축 및 공정비용을 감소시킬 수 있는 박막트랜지스터 및 그를 이용한 유기전계발광표시장치의 제조방법에 관한 것이다.
평판표시소자(Flat Panel Display Device) 중에서 유기전계발광표시장치 (Organic Electroluminescence Display Device)는 자발광이며, 시야각이 넓고, 응답속도가 빠르고, 얇은 두께와 낮은 제작비용 및 높은 콘트라스트(Contrast) 등의 특성을 나타냄으로써 향후 차세대 평판표시소자로 주목받고 있다.
일반적으로 유기전계발광표시장치는 매트릭스 형태로 배치된 N×M 개의 화소들을 구동하는 방식에 따라 수동 매트릭스(Passive matrix)방식과 능동 매트릭스 (Active matrix)방식으로 나뉘어진다.
상기 능동 매트릭스 방식에 있어서 단위화소영역에는 발광영역을 정의하는 화소전극과 상기 화소전극에 전류 또는 전압을 인가하기 위한 단위화소구동회로가 위치한다. 상기 단위화소구동회로는 적어도 하나의 박막트랜지스터를 구비하며, 이로써 유기전계발광표시장치의 화소수와 상관없이 일정한 전류를 공급함에 따라 안정적인 휘도를 나타낼 수 있으며 또한 전력소모가 적어, 고해상도 및 대형디스플레이의 적용에 유리하다는 장점을 갖고 있다.
한편, CMOS 박막트랜지스터는 PMOS 및 NMOS 박막트랜지스터를 구비하고 있는 소자로서, NMOS나 PMOS만으로는 구현하기 어려운 다양한 회로 및 시스템을 구현할 수 있는 장점이 있다. 그러나, 상기 CMOS 박막트랜지스터는 NMOS 박막트랜지스터의 누설 전류 감소와 미세화에 따른 핫 캐리어 효과 등의 신뢰성 문제 해결을 위해 LDD 영역을 형성하여야 한다.
도 1a 내지 1g는 종래 기술에 따른 바텀 게이트형 CMOS 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 단면도들이다.
도 1a을 참조하면, 제 1 TFT 영역(a), 제 2 TFT 영역(b), 화소영역(c) 및 배선영역(d)을 갖는 기판(100)의 제 1, 2 TFT 영역(a,b)의 소정 영역 상에 제 1 마스크(미도시)를 이용해서 게이트 전극(110)을 형성한다.
다음으로, 상기 게이트 전극(110)을 포함한 기판 전면 상에 게이트 절연막(120)을 형성하고, 상기 게이트 절연막(120) 상의 소정 영역에 제 2 마스크(미도시)를 이용하여 반도체층(130A, 130B)을 형성한다.
상기 반도체층(130A, 130B) 상에 상기 게이트 전극(110)과 대응되는 제 3 마스크(135)를 형성한 다음, 이를 이용해서 상기 제 1 및 2 TFT 영역의 반도체층(130A, 130B)에 저농도 불순물 이온을 주입한다. 이로써, 저농도 불순물 이온이 주입된 영역(130a, 130c, 130f, 130h) 및 채널 영역(130b, 130g)을 가지는 반도체층(130A, 130B)이 형성된다.
도 1b를 참조하면, 상기 제 1 TFT 영역(a)의 반도체층(130A) 상에 상기 채널 영역(130b)보다 폭이 넓은 제 4 마스크(140a)를 형성함과 아울러, 상기 제 2 TFT 영역(b)의 반도체층(130B)을 모두 덮는 제 4 마스크(140b)를 형성한다.
다음으로, 상기 기판 결과물 전체에 제 4 마스크(140a, 140b)를 이용해서 고 농도의 n형 불순물 이온을 주입하여 제 1 TFT 영역 상에 소오스/드레인 영역(130d, 130e)을 형성한다.
이로써, 상기 제 1 TFT 영역(a)에는 소오스/드레인 영역(130d, 130e), LDD 영역(130a, 130c) 및 채널 영역(130b)을 포함하는 바텀 게이트형 NMOS 트랜지스터가 형성된다.
도 1c를 참조하면, 상기 제 1 TFT 영역(a) 상의 반도체층(130A)을 모두 덮는 제 5 마스크(145a)를 형성함과 아울러, 상기 제 2 TFT 영역(b) 상에 상기 채널 영역(130b)에 대응하는 제 5 마스크(145b)를 형성한다.
그런 다음, 상기 기판 결과물 전체에 제 5 마스크(145a, 145b)를 이용해서 고농도의 p형 불순물을 주입하여 제 2 TFT 영역 상에 소오스/드레인 영역(130f', 130h')을 형성한다. 이로써, 상기 제 2 TFT 영역(b)에는 소오스/드레인 영역(130f', 130h') 및 채널 영역(130g)를 포함하는 바텀 게이트형 PMOS 트랜지스터가 형성된다.
상기와 같은 공정에 의해, LDD 영역을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터를 가진 CMOS(Complementary Metal Oxide Semiconductor) 박막트랜지스터가 형성된다.
도 1d를 참조하면, 제 6 마스크를 이용해서 상기 반도체층(130A, 130B)의 소오스/드레인 영역들(130d, 130e, 130f', 130h')과 접하는 소오스/드레인 전극(150a, 150b, 150c, 150d)을 형성함과 동시에, 배선영역(d)의 게이트 절연막(120) 상에 공통전원라인(150e)을 형성한다.
상기 소오스/드레인 전극(150a, 150b, 150c, 150d)은 배선 저항을 낮추기 위해 저저항 물질로 형성되어 있으며, MoW 또는 Ti 및 Al 또는 Al 합금으로 이루어진 다중막으로 형성된다. 상기 다중막은 주로 MoW/Al/MoW, MoW/Al-Nd/MoW, Ti/Al-Nd/Ti 또는 Ti/Al/Ti 등의 3중막 구조로 형성되며, MoW/Al/MoW 구조가 가장 많이 쓰인다.
이어서, 상기 소오스/드레인 전극들(150a, 150b, 150c, 150d) 및 상기 공통전원라인(150e)을 포함하는 기판 전면 상에 절연막(160)을 형성한다. 상기 절연막은 상기 소오스/드레인 전극(150a, 150b, 150c, 150d)과 후에 형성될 제 1 전극을 절연시키기 위한 것으로, 보호막 또는 평탄화막의 용도로 사용될 수도 있다.
상기 절연막(160) 내에 제 7 마스크(미도시)를 이용해서 상기 소오스/드레인 전극(150d)의 일부를 노출시키는 노출시키는 비아홀(165)을 형성한다.
그런 다음, 상기 절연막(160) 상에 제 1 전극 물질로 반사막과 투명도전막을 적층한 다음, 제 8 및 제 9 마스크(미도시)를 이용해서 상기 비아홀(165)을 통해 노출된 상기 소오스/드레인 전극(150d)과 연결되는 제 1 전극(170a)을 형성한다.
이어서, 상기 제 1 전극(170a)을 포함하는 기판 전면 상에 제 10 마스크(미도시)를 이용해서 상기 제 1 전극(170a)의 일부를 노출시키는 개구부(185)를 갖는 화소정의막(180)을 형성한다.
상기 개구부(185) 내에 유기발광층(190)을 형성하고, 상기 유기발광층(190) 상에 제 2 전극(195)을 형성한다.
다음으로, 상기 기판 결과물을 상부 기판과 봉지함으로써, 유기전계발광표시 장치의 제조를 완성한다.
상기와 같이 CMOS 박막트랜지스터를 가지는 유기전계발광표시장치를 구현하기 위해서는 하나의 기판 상에 PMOS 박막트랜지스터와 NMOS 박막트랜지스터를 형성하여야 하므로, 비교적 많은 공정 단계와 10매의 마스크를 필요로 한다.
특히, 상기 CMOS 박막트랜지스터 중 NMOS 박막트랜지스터는 누설전류 감소와 미세화에 따른 핫 캐리어 효과 등의 신뢰성 문제 해결을 위하여 LDD 영역을 형성하여야 하는데, 이는 공정을 복잡하게 하여 공정 택타임(tact time)이 길어지고 공정에 필요한 마스크의 수가 증가함에 따라 재료비 및 제조 비용이 상승하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 공정단축 및 공정비용을 감소시킬 수 있는 CMOS 박막트랜지스터 및 그를 이용한 유기전계발광표시장치의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 제 1 TFT 영역과 제 2 TFT 영역을 갖는 기판을 제공하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 소정 영역 상에 마스크를 이용해서 반도체층을 형성하는 단계; 상기 게이트 전극을 이용해서 상기 마스크를 배면 노광하는 단계; 상기 배면 노광된 마스크를 이용해서 상기 제 1 및 제 2 TFT 영역의 반도체층에 n형 불순물 이온을 주입하여 채널 영역 및 소오스/드레인 영역을 형성하는 단계; 상기 배면 노광된 마스크의 양측면을 에싱하는 단계; 상기 에싱된 마스크를 이용해서, 상기 제 1 및 제 2 TFT 영역의 반도체층에 저농도 불순물 이온을 주입하여 LDD 영역을 형성하는 단계; 및 상기 제 2 TFT 영역의 반도체층에 p형 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 매트릭스 형태로 배치된 복수의 신호선들의 교차에 의해 단위화소영역들이 정의되는 유기전계발광표시장치의 제조방법에 있어서, 제 1 및 제 2 TFT 영역, 화소 영역 및 배선 영역을 갖는 기판을 제공하는 단계; 상기 제 1 및 제 2 TFT 영역의 기판 상에 게이트 전극을 형성함과 동시에 상기 배선 영역 상에 신호선들을 형성하는 단계; 상기 게이트 전극 및 상기 신호선들을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 제 1 TFT 영역의 게이트 절연막 상에 LDD 영역, 채널 영역 및 n형 불순물 이온이 주입된 소오스/드레인 영역을 갖는 반도체층을 형성하는 단계; 상기 제 2 TFT 영역의 게이트 절연막 상에 채널 영역 및 p형 불순물 이온이 주입된 소오스/드레인 영역을 갖는 반도체층을 형성하는 단계; 상기 반도체층을 포함한 기판 결과물 상에 절연막을 형성하는 단계; 상기 절연막 내에 상기 소오스/드레인 영역들 및 상기 신호선들의 일부를 노출시키는 콘택홀들을 형성하는 단계; 및 상기 콘택홀들을 통하여 상기 화소 영역 상에 상기 제 2 TFT 영역의 소오스/드레인 영역의 일단과 연결되는 제 1 전극을 형성함과 동시에, 상기 제 2 TFT 영역의 소오스/드레인 영역의 타단과 상기 제 1 TFT 영역의 소오스/ 드레인 영역의 일단과 연결되는 제 1 소오스/드레인 전극 및 상기 제 1 TFT 영역의 소오스/드레인 영역의 타단과 상기 신호선들 중 어느 하나에 연결되는 제 2 소오스/드레인 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법을 제공하는 것을 또다른 목적으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 는 본 발명에 따른 CMOS 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2a를 참조하면, 제 1 TFT 영역(a), 제 2 TFT 영역(b)을 갖는 기판(200)을 제공한다. 그런 다음, 상기 제 1, 2 TFT 영역(a, b)의 소정 영역 상에 제 1 마스크(미도시)를 이용해서 게이트 전극(210)을 형성한다.
상기 기판(200)은 유리, 플라스틱 또는 석영 등과 같은 투명 기판이며, 상기 게이트 전극(210)은 텅스텐 몰리브덴(MoW), 몰리브덴(Mo), 텅스텐(W), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중 어느 하나를 사용하여 스퍼터링법이나 진공증착법으로 형성한다.
이어서, 상기 게이트 전극(210)을 포함한 기판 전면 상에 게이트 절연막(220)을 형성한다.
상기 게이트 절연막(220)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중 층으로 형성할 수 있으며, 플라즈마 화학기상증착법(PECVD;Plasma-Enhanced Chemical Vapor Deposition) 또는 저압 화학기상증착법(LPCVD;Low-pressure chemical vapor deposition) 등을 이용하여 형성한다.
다음으로, 상기 제 1, 2 TFT 영역(a, b)의 게이트 절연막(220) 상에 제 2 마스크(미도시)를 이용해서 반도체층(240A, 240B)을 형성한다.
상기 반도체층(240A, 240B)은 비정질 실리콘 또는 다결정 실리콘으로 형성하며, 바람직하게 다결정 실리콘으로 형성한다.
그런 다음, 상기 제 2 마스크(미도시)를 배면 노광하여 상기 게이트 전극(210)에 대응하는 제 2a 마스크(250)를 형성한다.
여기서, 상기 제 2 마스크(미도시)는 감광성 물질로 이루어는데, 상기 감광성 물질은 점도를 조절하는 용매(Solvent), UV와 반응을 일으키는 포토 액티브 화합물(Photo Active Compound) 및 화학적 결합물질인 폴리머 수지 등의 성분으로 구성되며, 상기 감광성 물질이 양성형(positive type)인 경우 빛에 노출된 부분은 현상액에 녹을 수 있는 물질로 변화하여 식각된다.
따라서, 상기 제 2 마스크(미도시)에 배면 노광을 수행하면, 상기 기판(200) 하면으로부터 입사되는 광을 투과시킬 수 있는, 즉, 게이트 전극(210)에 대응되지 않는 반도체층(240A, 240B) 영역의 제 2 마스크 부분은 현상액에 녹을 수 있는 물질로 변화하여 식각되는 반면, 게이트 전극(210)에 대응되는 부분은 빛을 투과시키지 못하므로 상기 게이트 전극(210)과 동일한 제 2a 마스크(250)가 형성된다. 상기 배면노광을 실시함으로써 추가의 마스크를 사용하지 않고 제 2a 마스크를 형성할 수 있게 되므로, 1매의 마스크를 저감할 수 있다.
이어서, 상기 반도체층(240A, 240B)에 상기 제 2a 마스크를 이용해서 n형 불순물 이온을 주입하여 소오스/드레인 영역(240a, 240c, 240f, 240h) 및 채널 영역(240b, 240g)을 형성한다.
상기 n형 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi)로 이루어진 군에서 선택할 수 있다.
도 2b를 참조하면, 상기 제 2a 마스크(250)의 양측면에 에싱(Ashing)을 수행하여 상기 채널 영역(240b, 240g)보다 좁은 길이의 제 2b 마스크(250')를 형성한다.
일반적으로 에싱은 사진공정 후 사용된 포토레지스트(Photo Resist, PR)를 제거하는 기술로서, 크게는 산소플라즈마를 이용한 방법과 오존을 이용한 건식 에싱(Dry ashing)과 가열된 황산과 과산화수소의 혼합액 등을 사용하는 습식 에싱(Wet ashing)이 있으며, 본 발명에 따른 에싱은 건식 에싱 또는 습식 에싱 모두 가능하다.
상기 에싱은 상기 마스크의 임계 치수(Critical Dimension; CD)의 손실이 0.3㎛ 이하일 경우에는 LDD 영역이 너무 작게 형성되어 박막 특성 향상이 저하될 수 있고, 1㎛ 이상일 경우에는 채널의 길이가 짧아져 전자-정공의 흐름이 원활하지 못하게 되므로, 상기 에싱은 CD 손실(Crtical Dimension loss)이 0.3 내지 1㎛가 되도록 수행한다.
여기서, 상기 제 2a 마스크에 에싱을 수행하여 제 2b 마스크(250')를 형성함으로써, 1매의 마스크가 저감된다.
그런 다음, 상기 제 2b 마스크(250')를 이용해서 저농도의 불순물 이온을 주입하여 상기 소오스/드레인 영역(240a, 240c, 240i, 240j)과 채널 영역(240b, 240g) 사이에 개재하는 LDD 영역(240d, 240e, 240i, 240j)을 형성한다.
상기 LDD 영역(240d, 240e, 240i, 240j)은 제 2b 마스크(250')를 이용해서 형성하였으므로 0.3 내지 1㎛의 길이로 형성된다.
상기 LDD 영역(240d, 240e, 240i, 240j)은 박막트랜지스터의 특성을 향상시키기 위한 것으로 통상적으로 n형 불순물 이온, 주로 PH3를 사용하며, 상기 LDD 영역에 주입되는 불순물 이온은 n형 불순물에 비해 저농도이기 때문에, 고농도의 n형 불순물이 주입되어 있던 반도체층(240A, 240B)의 소오스/드레인 영역(240a, 240c, 240f, 240h)은 거의 영향을 받지 않는다.
이로써, 제 1 및 제 2 TFT 영역 상에 소오스/드레인 영역(240a, 240c, 240f, 240h), 채널 영역(240b, 240g) 및 LDD 영역(240d, 240e, 240i, 240j)을 포함하는 바텀 게이트형 NMOS 트랜지스터가 형성된다.
도 2c를 참조하면, 제 1 TFT 영역 상에 제 1 TFT 영역을 모두 덮는 제 3a 마스크(260a)를 형성함과 아울러, 제 2 TFT 영역의 채널 영역상에 제 3b 마스크(260b)를 형성한다.
그런 다음, 상기 제 3a 및 제 3b 마스크를 이용해서 상기 제 2 TFT 영역(b) 의 반도체층(240B)에 p형 불순물 이온을 주입한다.
즉, n형 불순물 이온이 주입된 상기 소오스/드레인 영역 및 상기 LDD 영역에 n형 불순물 이온의 농도보다 높은 농도의 p형 불순물 이온을 주입하여 소오스/드레인 영역(240k, 240l)을 형성함으로써, 제 2 TFT 영역 상에 PMOS 트랜지스터가 형성된다.
이로써, 3매의 마스크를 사용하여 LDD 영역을 갖는 NMOS와 PMOS를 동시에 갖는 CMOS 박막트랜지스터의 제조를 완성한다.
다음으로, 상기의 CMOS 박막트랜지스터를 이용한 유기전계발광표시소자의 제조방법에 대하여 설명한다.
도 3a 내지 3f는 본 발명에 따른 CMOS 트랜지스터를 이용한 유기전계발광표시장치의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 3a를 참조하면, 제 1 TFT 영역(a), 제 2 TFT 영역(b), 개구 영역(c), 배선 영역(d)을 갖는 기판(300)을 제공한다. 그런 다음, 상기 제 1, 2 TFT 영역(a, b) 및 배선 영역(d) 상에 제 1 마스크(미도시)를 이용해서 게이트 전극(310)을 형성함과 동시에 상기 배선 영역(d) 상에 공통전원라인(315) 및 데이터라인(미도시), 스캔라인패턴(미도시)을 형성한다.
상기 게이트 전극(310) 및 상기 공통전원라인(315) 등은 텅스텐 몰리브덴(MoW), 몰리브덴(Mo), 텅스텐(W), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중 어느 하나를 사용하여 스퍼터링법이나 진공증착법으로 형성한다.
이어서, 상기 게이트 전극(310) 및 공통전원라인(315) 등을 포함한 기판 전면 상에 게이트 절연막(320)을 형성한다.
다음으로, 상기 제 1, 2 TFT 영역(a, b)의 게이트 절연막(320) 상에 제 2 마스크(미도시)를 이용해서 반도체층(340A, 340B)을 형성한 다음, 상기 제 2 마스크(미도시)를 배면 노광하여 상기 게이트 전극(310)에 대응하는 제 2a 마스크(350)를 형성한다.
여기서, 상기 배면노광을 실시함으로써 추가의 마스크를 사용하지 않고 제 2a 마스크를 형성할 수 있게 되므로, 1매의 마스크를 저감할 수 있다.
이어서, 상기 반도체층(340A, 340B)에 상기 제 2a 마스크를 이용해서 n형 불순물 이온을 주입하여 소오스/드레인 영역(340a, 340c, 340f, 340h) 및 채널 영역(340b, 340g)을 형성한다.
도 2b를 참조하면, 상기 제 2a 마스크(350)의 양측면에 에싱(Ashing)을 수행하여 상기 채널 영역(340b, 340g)보다 좁은 길이의 제 2b 마스크(350')를 형성한다.
여기서, 상기 제 2a 마스크에 에싱을 수행하여 제 2b 마스크(350')를 형성함으로써, 1매의 마스크가 저감된다.
그런 다음, 상기 제 2b 마스크(350')를 이용해서 저농도의 불순물 이온을 주입하여 상기 소오스/드레인 영역(340a, 340c, 340i, 340j)과 채널 영역(340b, 340g) 사이에 개재하는 LDD 영역(340d, 340e, 340i, 340j)을 형성한다.
이로써, 제 1 및 제 2 TFT 영역 상에 소오스/드레인 영역(340a, 340c, 340f, 340h), 채널 영역(340b, 340g) 및 LDD 영역(340d, 340e, 340i, 340j)을 포함하는 바텀 게이트형 NMOS 트랜지스터가 형성된다.
도 3c를 참조하면, 제 1 TFT 영역 상에 제 1 TFT 영역을 모두 덮는 제 3a 마스크(360a)를 형성함과 아울러, 제 2 TFT 영역의 채널 영역상에 제 3b 마스크(360b)를 형성한다.
그런 다음, 상기 제 3a 및 제 3b 마스크를 이용해서 상기 제 2 TFT 영역(b)의 반도체층(340B)에 p형 불순물 이온을 주입한다.
즉, n형 불순물 이온이 주입된 상기 소오스/드레인 영역 및 상기 LDD 영역에 n형 불순물 이온의 농도보다 높은 농도의 p형 불순물 이온을 주입하여 소오스/드레인 영역(340k, 340l)을 형성함으로써, 제 2 TFT 영역 상에 PMOS 트랜지스터가 형성된다.
도 3d를 참조하면, 상기 반도체층(340A, 340B)를 포함한 기판 결과물 상에 절연막(370)을 형성한다.
상기 절연막(370)은 패시베이션막일 수 있으며, 상기 패시베이션막은 상부의 오염으로부터 CMOS 박막트랜지스터를 보호하기 위해 형성되며 실리콘 질화막, 실리콘 산화막 또는 이들의 이중층 등과 같은 무기 절연막으로 형성한다.
또한, 상기 절연막(370)은 평탄화막일 수 있다. 상기 평탄화막(380)은 하부의 단차를 보완하기 위한 것으로, 통상적으로 유기계 물질로서 벤조사이클로부텐(Benzo Cyclo Butene;BCB), 폴리이미드(polyimide;PI), 폴리아마이드(poly amaide;PA), 아크릴 수지 및 페놀수지로 이루어진 군에서 선택하여 형성한다.
이어서, 제 4 마스크(미도시)를 이용하여 상기 절연막(370)을 식각하여 상기 공통전원라인(315) 및 소오스/드레인 영역(340a, 340c, 340k, 340l)의 일부를 노출시키는 콘택홀들(375)을 형성한다.
도 3e를 참조하면, 상기 기판 결과물 전면 상에 제 1 전극물질을 적층하고 제 5 마스크(미도시)를 이용해서 이를 패터닝함으로써 제 1 전극(390a)을 형성함과 동시에 제 1 및 제 2 소오스/드레인 전극(390b, 390c)을 형성한다.
상기 제 1 전극은 상기 화소 영역(c)의 절연막(370) 상에 위치하고, 상기 제 2 TFT 영역(b)으로 연장되어 상기 콘택홀(375)을 통해 상기 소오스/드레인 영역의 일단(340l)에 접하도록 형성된다.
상기 제 1 소오스/드레인 전극(390b)은 상기 절연막(370) 상에 위치하고, 상기 콘택홀(375)을 통해 제 2 TFT 영역(b)의 소오스/드레인 영역의 타단(340k)에 접하며, 상기 제 1 TFT 영역(a)으로 연장되어 상기 콘택홀(375)을 통해 상기 소오스/드레인 영역의 일단(340c)에 접하도록 형성된다.
상기 제 2 소오스/드레인 전극(390c)은 상기 절연막(370) 상에 위치하고, 상기 콘택홀(375)을 통해 제 1 TFT 영역(a)의 소오스/드레인 영역의 타단(340a)에 접하며, 상기 배선 영역(d)으로 연장되어 상기 콘택홀(375)을 통하여 상기 공통전원라인(315)과 접하도록 형성된다.
상기 제 1 전극(390a) 및 제 1 및 제 2 소오스/드레인 전극(390b, 390c)은 반사막을 포함하는 투명도전막으로 이루어진다.
상기 투명도전막은 ITO 또는 IZO와 같은 물질 중에서 선택하여 형성하며, 상기 반사막은 알루미늄, 알루미늄 합금, 은 또는 은 합금 등과 같은 고반사율의 특성을 갖는 금속 중에서 선택하여 형성할 수 있다. 바람직하게는 상기 반사막은 은 또는 은 합금을 사용하여 형성한다.
여기서, 상기 반사막을 반사율이 높은 은 또는 은 합금으로 형성함으로써 제 1 전극의 반사효율을 높일 수 있다.
또한, 상기 반사막을 은 또는 은 합금으로 사용할 경우, 반사막과 투명도전막의 일괄식각이 가능하게 되므로 종래에 비해 1개의 마스크를 저감할 수 있다.
도 3f를 참조하면, 상기 제 1 전극(390a) 및 제 1 및 제 2 소오스/드레인 전극(390b, 390c)을 포함한 기판 결과물 상에 제 6 마스크(미도시)를 이용해서 제 1 전극(390a)의 표면 일부를 노출시키는 개구부(405)를 포함하는 화소정의막(PDL;Pixle Define Layer)(400)을 형성한다.
이어서, 상기 개구부(405)에 의해 노출된 제 1 전극(390a) 상에 최소한 유기발광층을 포함하는 유기막층(410) 및 제 2 전극(420)을 형성한다.
상기 유기발광층으로는 저분자 물질 또는 고분자 물질 모두 가능하며, 상기 저분자 물질은 알루니 키노륨 복합체(Alq3), 안트라센(Anthracene), 시클로펜타디엔(Cyclo pentadiene), ZnPBO, Balq 및 DPVBi로 이루어진 군에서 선택할 수 있으며, 상기 고분자 물질은 폴리티오펜(PT;polythiophene), 폴리(p-페닐렌비닐렌)(PPV;poly(p-phenylenevinylene)), 폴리페닐렌(PPP;polyphenylene) 및 그들의 유도체로 이루어진 군에서 선택할 수 있다.
상기 유기막층은 유기발광층(EML)외에 상기 전자 주입층(EIL), 전자 수송층(ETL), 유기발광층(EML), 정공 수송층(HTL) 및 정공 주입층(HIL) 순으로 이루어진 층 중 하나 이상의 층을 더 포함할 수 있다.
상기 제 2 전극은 Mg, Ca, Al, Ag 및 이들의 합금으로 이루어진 군에서 선택된 1종의 물질로서 얇은 두께의 투과전극으로 형성하며, 진공증착법을 수행하여 형성한다.
이어서, 상기 기판 결과물을 상부 기판과 봉지함으로써, 유기전계발광표시장치의 제조를 완성한다.
상술한 바와 같이, 본 발명에 따른 유기전계발광표시장치의 제조방법은 반도체층을 형성할 때 사용하였던 마스크를 배면노광 및 에싱하여 추가의 마스크의 사용없이 CMOS 박막트랜지스터를 형성함으로써, 2매의 마스크를 저감할 수 있다.
또한, 본 발명은 제 1 전극 물질로 비저항이 낮은 은 또는 은 합금 및 투명도전막을 사용하여 제 1 전극 및 제 1 및 제 2 소오스/드레인 전극을 동시에 형성함으로써, 1매의 마스크를 저감할 수 있다.
그리고, 상기 은 또는 은 합금과 상기 투명도전막의 일괄 식각이 가능하게 되므로, 추가적으로 1매의 마스크를 저감할 수 있다.
따라서, 본 발명은 종래의 공정을 단순화시켜 수율을 향상시킬 수 있으며, 종래의 공정보다 4매의 마스크를 저감시킨 저마스크 공정에 의하여 제조비용을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명은 CMOS 트랜지스터 및 이를 이용한 유기전계발광표시장치를 제조함에 있어서 공정을 단순화하고 마스크의 수를 저감하여 공정시간 단축으로 인한 수율 향상 및 제조비용 감소의 효과가 있다.

Claims (18)

  1. 제 1 TFT 영역과 제 2 TFT 영역을 갖는 기판을 제공하는 단계;
    상기 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 소정 영역 상에 마스크를 이용해서 반도체층을 형성하는 단계;
    상기 게이트 전극을 이용해서 상기 마스크를 배면 노광하는 단계;
    상기 배면 노광된 마스크를 이용해서 상기 제 1 및 제 2 TFT 영역의 반도체층에 n형 불순물 이온을 주입하여 채널 영역 및 소오스/드레인 영역을 형성하는 단계;
    상기 배면 노광된 마스크의 양측면을 에싱하는 단계;
    상기 에싱된 마스크를 이용해서, 상기 제 1 및 제 2 TFT 영역의 반도체층에 저농도 불순물 이온을 주입하여 LDD 영역을 형성하는 단계; 및
    상기 제 2 TFT 영역의 반도체층에 p형 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극 물질은 텅스텐몰리브덴(MoW), 몰리브덴(Mo), 텅스텐(W), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al)으로 이루어진 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 에싱은 상기 배면 노광된 마스크의 임계 치수의 손실이 0.3 내지 1㎛가 되도록 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 n형 불순물 이온은 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi)로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 제 1 항에 있어서,
    상기 p형 불순물 이온은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제 1 항에 있어서,
    상기 p형 불순물 이온의 도즈는 n형 불순물 이온의 도즈보다 높은 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 매트릭스 형태로 배치된 복수의 신호선들의 교차에 의해 단위화소영역들이 정의되는 유기전계발광표시장치의 제조방법에 있어서,
    제 1 및 제 2 TFT 영역, 화소 영역 및 배선 영역을 갖는 기판을 제공하는 단계;
    상기 제 1 및 제 2 TFT 영역의 기판 상에 게이트 전극을 형성함과 동시에 상기 배선 영역 상에 신호선들을 형성하는 단계;
    상기 게이트 전극 및 상기 신호선들을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계;
    상기 제 1 TFT 영역의 게이트 절연막 상에 LDD 영역, 채널 영역 및 n형 불순물 이온이 주입된 소오스/드레인 영역을 갖는 반도체층을 형성하는 단계;
    상기 제 2 TFT 영역의 게이트 절연막 상에 채널 영역 및 p형 불순물 이온이 주입된 소오스/드레인 영역을 갖는 반도체층을 형성하는 단계;
    상기 반도체층을 포함한 기판 결과물 상에 절연막을 형성하는 단계;
    상기 절연막 내에 상기 소오스/드레인 영역들 및 상기 신호선들의 일부를 노출시키는 콘택홀들을 형성하는 단계; 및
    상기 콘택홀들을 통하여 상기 화소 영역 상에 상기 제 2 TFT 영역의 소오스/드레인 영역의 일단과 연결되는 제 1 전극을 형성함과 동시에, 상기 제 2 TFT 영역 의 소오스/드레인 영역의 타단과 상기 제 1 TFT 영역의 소오스/드레인 영역의 일단과 연결되는 제 1 소오스/드레인 전극 및 상기 제 1 TFT 영역의 소오스/드레인 영역의 타단과 상기 신호선들 중 어느 하나에 연결되는 제 2 소오스/드레인 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 전극 물질은 텅스텐몰리브덴(MoW), 몰리브덴(Mo), 텅스텐(W), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al)으로 이루어진 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 신호선들은 상기 게이트 전극 물질과 동일한 물질로 형성되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 TFT 영역의 소오스/드레인 영역은 상기 게이트 전극을 이용해서 배면 노광된 마스크를 사용하여 n형 불순물 이온을 주입하여 형성된 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  11. 제 7 항에 있어서,
    상기 제 1 TFT 영역의 LDD 영역은 상기 배면 노광된 마스크의 양측면을 에싱하여 형성된 마스크를 사용해서 저농도 불순물 이온을 주입하여 형성된 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 에싱은 상기 배면 노광된 마스크의 임계 치수의 손실이 0.3 내지 1㎛가 되도록 수행하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  13. 제 7 항에 있어서,
    상기 n형 불순물 이온은 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi)로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 7 항에 있어서,
    상기 p형 불순물 이온은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 7 항에 있어서,
    상기 p형 불순물 이온의 도즈는 상기 n형 불순물 이온의 도즈보다 높은 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  16. 제 7 항에 있어서,
    상기 제 1 전극 및 제 1 및 제 2 소오스/드레인 전극은 반사막과 투명도전막을 포함하여 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 반사막은 은 또는 은 합금으로 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 반사막과 투명도전막은 건식 식각 또는 습식 식각을 이용해서 일괄 식각하여 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
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