JP4202502B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要になり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００５】
ところが、ＴＦＴは必ずしも信頼性の面で単結晶半導体基板に作製されるＭＯＳＦＥＴと同等ではないとされている。ＭＯＳＦＥＴでも問題となっていたように、ＴＦＴにおいても長期にわたって動作させると移動度やオン電流が低下するといった現象が起こる。このような現象がおこる原因の一つは、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化である。
【０００６】
一方、ＭＯＳＦＥＴでは、信頼性を向上させる技術として、ＬＤＤ（Lightly Doped Drain）構造が良く知られている。この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。この構造はＴＦＴでも採用されている。
【０００７】
さらにＭＯＳＦＥＴでは、ゲート絶縁膜を介して、ＬＤＤ領域をゲート電極とある程度オーバーラップさせる（重ならせる）構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）と呼ばれる構造が知られている。このような構造とすることで、ホットキャリア耐性を高めることができた。
【０００８】
また、こういったＭＯＳＦＥＴの構造をＴＦＴに応用しようという試みもなされている。しかしながら、ＧＯＬＤ構造（本明細書中ではゲート電圧が印加されるＬＤＤ領域を有する構造をＧＯＬＤ構造と呼ぶ。逆にゲート電圧が印加されないＬＤＤ領域のみを有する構造をＬＤＤ構造と呼ぶ。）の場合、ＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題がある。そのため、ＡＭ−ＬＣＤの画素マトリクス回路のように、オフ電流を極力抑えたい回路に使うには不適切であった。
【０００９】
【発明が解決しようとする課題】
本願発明では、ＡＭ−ＬＣＤの各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有するＡＭ−ＬＣＤを提供することを課題とする。延いては、そのようなＡＭ−ＬＣＤを有する半導体装置（電子機器）の信頼性を高めることを課題とする。
【００１０】
また、ＡＭ−ＬＣＤの画素マトリクス回路においては、オフ電流を極力抑えるためのＴＦＴ構造を提供すると共に、保持容量（補助容量ともいう）のキャパシティを改善するための構造を提供することを課題とする。
【００１１】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
画素ＴＦＴと保持容量とを含む画素マトリクス回路を有する半導体装置において、
前記画素ＴＦＴは、絶縁層を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記絶縁層の一部で形成されていることを特徴とする。
【００１２】
また、他の発明の構成は、
画素ＴＦＴと保持容量とを含む複数の画素を有する半導体装置において、
前記画素ＴＦＴは、第１絶縁層および第２絶縁層を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記第１絶縁層で形成されていることを特徴とする。
【００１３】
また、他の発明の構成は、
画素ＴＦＴと保持容量とを含む複数の画素を有する半導体装置において、
前記画素ＴＦＴは、第１絶縁層、第２絶縁層および酸化珪素膜を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記第１絶縁層と前記酸化珪素膜とでなる積層膜で形成されていることを特徴とする。
【００１４】
なお、上記構成において、前記第１配線としてはタンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、前記元素を組み合わせた合金膜またはシリサイド膜、或いは前記導電膜、合金膜またはシリサイド膜を積層した積層膜を用いれば良い。
【００１５】
また、前記画素ＴＦＴのチャネル形成領域と前記保持容量の前記半導体領域とは同一の半導体層で形成されている点にも特徴がある。
【００１６】
また、保持容量の誘電体として機能する前記第１絶縁層としてはタンタル（Ｔａ）、チタン（Ｔｉ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、タングステン（Ｗ）、トリウム（Ｔｈ）、タリウム（Ｔｌ）、または鉛（Ｐｂ）から選ばれた元素を含む酸化物またはハロゲン化物を用いれば良い。
【００１７】
これらの薄膜は１０〜１００程度の高い誘電率を有する薄膜であり、保持容量の誘電体として適している。さらには、ＰＺＴ（チタン酸ジルコン酸鉛）、ＢＳＴ（チタン酸バリウムストロンチウム）またはＹ１系材料（タンタル酸ニオブ酸ストロンチウムビスマス）などの強誘電体膜を用いても良い。
【００１８】
さらに、このような高誘電率膜を用いて形成した保持容量を、画素マトリクス回路のソース配線の下、および／またはゲート配線の下に形成することで開口率を向上させることは有効である。
【００１９】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、絶縁層を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記画素マトリクス回路に含まれる保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記絶縁層の一部で形成されており、
前記画素ＴＦＴに接続された第１配線は最低電源電位に保持され、前記Ｎチャネル型ＴＦＴに接続された第１配線は、該Ｎチャネル型ＴＦＴのゲート電極と同電位に保持されることを特徴とする。
【００２０】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、第１絶縁層および第２絶縁層を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記画素マトリクス回路に含まれる保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記第１絶縁層で形成されており、
前記画素ＴＦＴに接続された第１配線は最低電源電位に保持され、前記Ｎチャネル型ＴＦＴに接続された第１配線は、該Ｎチャネル型ＴＦＴのゲート電極と同電位に保持されることを特徴とする。
【００２１】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、第１絶縁層、第２絶縁層および酸化珪素膜を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記画素マトリクス回路に含まれる保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記第１絶縁層と前記酸化珪素膜とでなる積層膜で形成されており、
前記画素ＴＦＴに接続された第１配線は最低電源電位に保持され、前記Ｎチャネル型ＴＦＴに接続された第１配線は、該Ｎチャネル型ＴＦＴのゲート電極と同電位に保持されることを特徴とする。
【００２２】
【発明の実施の形態】
［実施形態１］
本願発明の実施の形態について、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）とＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）を組み合わせたＣＭＯＳ回路（インバータ回路）を例にとって説明する。
【００２３】
なお、断面構造は図１（Ａ）に示し、上面図は図１（Ｂ）に示す。また、図１（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図１（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で切った時の断面図は図１（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で示した各断面図に対応する。
【００２４】
まず、図１（Ａ）において、１００は基板、１０１は下地膜、１０２a、１０２b、１０２cは第１配線、１０３は第１絶縁層、１０４は第２絶縁層、９０は活性層の下地となる酸化珪素膜である。ＮＴＦＴの活性層は、ソース領域１０５、ドレイン領域１０６、低濃度不純物領域（ＬＤＤ領域）１０７a、１０７b、チャネル形成領域１０８で形成される。また、ＰＴＦＴの活性層は、ドレイン領域１０９、ソース領域１１０、チャネル形成領域１１１で形成される。
【００２５】
また、１１２は第２絶縁層、その上には導電膜で形成された第２配線１１３a、１１３b、１１３c、１１３dを有する。また、１１４は第１層間絶縁層、１１５〜１１７は第３配線であり、１１５、１１６がソース配線（ソース電極を含む）、１１７がドレイン配線（ドレイン電極を含む）である。
【００２６】
以上のような構造でなるＣＭＯＳ回路において、基板１００としてはガラス基板、石英基板、金属基板、ステンレス基板、プラスチック基板、セラミックス基板またはシリコン基板を用いることができる。シリコン基板を用いる場合は予めに表面を酸化して酸化珪素膜を設けておくと良い。
【００２７】
また、下地膜１０１としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜など珪素を主成分とする絶縁膜を用いても良いが、酸化タンタル膜にように緻密で堅い絶縁膜を用いることも好ましい。
【００２８】
また、第１配線は図１（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに１０２a、１０２b、１０２cに区別した。ここでは第１配線１０２aは活性層との交差部、第１配線１０２bはＴＦＴ間の接続部、第１配線１０２cは各回路に共通の電源供給部を指し示している。
【００２９】
この時、第１配線１０２aはＮＴＦＴのサブゲート電極として機能する。即ち、チャネル形成領域１０８の電荷制御は第１配線１０２aと、第１配線１０２aと同電位（または所定の電位）が与えられた第２配線（メインゲート電極）１１３aとで行われ、第１配線１０２aのみがＬＤＤ領域１０７a、１０７bにゲート電圧（または所定の電圧）を印加することができるような構造となっている。
【００３０】
従って、第２配線１１３aのみをゲート電極として機能させた場合はＧＯＬＤ構造にならない（ＬＤＤ構造となる）が、第１配線１０２aと組み合わせることで初めてＧＯＬＤ構造を実現することができる。この構造の利点は後述するとして、さらに、この第１配線１０２aは遮光層としての機能をも兼ねている。
【００３１】
なお、第１配線の材料としては導電性を有していればどのような材料を用いても構わない。ただし、後のプロセス温度に耐えうる耐熱性を有する材料であることが望ましい。例えばタンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分（成分比が５０％以上）とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜、さらにはそれら導電膜、合金膜またはシリサイド膜を組み合わせた積層膜を用いても構わない。
【００３２】
具体的には、タンタル膜、クロム膜、またはタングステンシリサイド膜とシリコン（珪素）膜との積層膜が好ましい。タングステンシリサイド膜とシリコン膜との積層膜を用いる場合、活性層に近い側にシリコン膜を設けるような構造とすることが好ましい。
【００３３】
また、本実施形態の特徴としては、第１配線１０２aがＮＴＦＴのみに設けられ、ＰＴＦＴには設けられない点が挙げられる。図１（Ａ）の場合、ＰＴＦＴはオフセット領域もＬＤＤ領域も形成されていないが、どちらか一方または両方を備えていても構わない。
【００３４】
このような構造であるため、図１（Ｂ）に示すように第１配線は電源供給部から接続部を経由してＮＴＦＴに至り、ＮＴＦＴのサブゲート電極として機能することになる。
【００３５】
また、第２配線も全て同一パターンからなる配線であるが、説明の便宜上、部分ごとに区別した。区別の仕方は第１配線とほぼ同様であり、図１（Ａ）において、１１３aがＮＴＦＴの活性層との交差部、１１３bがＰＴＦＴの活性層との交差部、１１３cがＴＦＴ間の接続部、１１４dが電源供給部である。
【００３６】
第２配線は導電膜であれば如何なる膜を用いてもよく、タンタル（Ｔａ）膜、クロム（Ｃｒ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、シリコン（Ｓｉ）膜を自由に組み合わせて形成することができる。また、これらの合金膜やシリサイド膜を用いても構わない。さらに、同種または異種の導電膜を積層して形成しても構わない。
【００３７】
以上のように、本実施形態のＣＭＯＳ回路にはＮＴＦＴに第１配線（サブゲート配線）が設けられ、第１配線に第２配線（メインゲート配線）と同じ電圧を印加するか、所定の電圧を印加することでＮＴＦＴをＧＯＬＤ構造とすることができる。
【００３８】
［実施形態２］
本願発明の実施の形態について、ＮＴＦＴを画素ＴＦＴとして用いた画素マトリクス回路を例にとって説明する。なお、この画素マトリクス回路は「実施形態１」で説明したＣＭＯＳ回路と同一の基板上に同時に形成されるため、同一名称で記載された配線に関する詳細は「実施形態１」の記載を参考にすれば良い。
【００３９】
なお、断面構造は図２（Ａ）に示し、上面図は図２（Ｂ）に示す。また、図２（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図２（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’で切った時の断面図は図２（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’で示した各断面図に対応する。
【００４０】
まず、図２（Ａ）において、２００は基板、２０１は下地膜、２０２a〜２０２cは第１配線、２０３は容量配線、２０４は第１絶縁層、２０５は第２絶縁層、９１は活性層の下地となる酸化珪素膜である。画素ＴＦＴ（ＮＴＦＴ）の活性層は、ソース領域２０６、ドレイン領域２０７、低濃度不純物領域（ＬＤＤ領域）２０８a〜２０８d、チャネル形成領域２０９a、２０９bで形成される。
【００４１】
なお、画素ＴＦＴはダブルゲート構造を例示しているが、シングルゲート構造でも良いし、三つ以上のＴＦＴを直列に接続したマルチゲート構造としても構わない。また、ソース領域とドレイン領域は画素ＴＦＴが充電するか放電するかで入れ替わることは言うまでもない。
【００４２】
この時、容量配線２０３と半導体領域２１０（具体的にはドレイン領域２０７から延長した部分）との間で第１絶縁層２０４および酸化珪素膜９１を誘電体とする保持容量が形成される。この際、第１絶縁層２０４としてはタンタル（Ｔａ）、チタン（Ｔｉ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、タングステン（Ｗ）、トリウム（Ｔｈ）、タリウム（Ｔｌ）、または鉛（Ｐｂ）から選ばれた元素を含む酸化物またはハロゲン化物を用いることができる。
【００４３】
これらの酸化物は高い比誘電率を示すことが知られており、１０〜１００程度の誘電率を示す。本実施形態の特徴の一つは、このような高誘電率膜を保持容量の誘電体として用いることにある。例えば、酸化タンタル膜は比誘電率が２５であり、容易にスパッタ法で形成することができるので好適である。
【００４４】
なお、誘電体の一部となる酸化珪素膜９１は第１絶縁層２０４と半導体領域２１０との界面が反応してしまうのを防ぐバリア層として設けている。また、活性層となる半導体層を形成する際、酸化珪素膜９１と半導体層とを大気解放しないで連続的に成膜することが好ましい。これにより大気中のボロン等の元素が活性層の下表面に付着して汚染されることを防ぐことができる。
【００４５】
また、第２絶縁層２１１の上には第２配線２１２a、２１２b、２１２cが設けられる。第２配線２１２aはいわゆるゲート配線であり、２１２b、２１２cが実質的なゲート電極である。
【００４６】
また、２１３は第１層間絶縁層、２１４、２１５は第３配線であり、２１４がソース配線（ソース電極を含む）、２１５がドレイン配線（ドレイン電極を含む）である。さらに、その上には第２層間絶縁層２１６、ブラックマスク２１７a、２１７b、第３層間絶縁層２１８、画素電極２１９が設けられる。
【００４７】
また、第１配線は図２（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに２０２a、２０２b、２０２cに区別した。ここでは第１配線２０２aはゲート電極として機能しない配線部、２０２b、２０２cは活性層との交差部であり、ゲート電極として機能する部分である。
【００４８】
なお、ここに示した第１配線は「実施形態１」で説明した第１配線と同時に形成される。従って、材料等の説明は省略する。
【００４９】
この時、第１配線２０２b、２０２cは画素ＴＦＴの遮光膜として機能する。即ち、「実施形態１」で説明したようなサブゲート配線としての機能はなく、固定電位にしておくか、フローティング状態（電気的に孤立した状態）にしておく。即ち、画素ＴＦＴにおいてはＴＦＴの動作に影響を与えず、遮光層としてのみ機能するような電位に保持しておくことが必要である。
【００５０】
固定電位としては、少なくともビデオ信号の最低電位（具体的にはビデオ信号が−８〜８Ｖで振幅するならば−８Ｖを指す）よりも低い電位、好ましくは形成される回路全体の最低電源電位または最低電源電位よりも低い電位にしておくことが望ましい。
【００５１】
例えば、ＡＭ−ＬＣＤの場合、ドライバー回路やその他の信号処理回路と画素マトリクス回路とで様々な電源供給線が形成され、それぞれに所定の電位が与えられている。即ち、ある基準となる最低電位があり、それを基準として様々な電圧が形成される。最低電源電位とは、それら回路の全てにおいて基準となる最低電位を指す。
【００５２】
第１配線を上述のような電位に保持しておくことで、ホットキャリア注入によって発生したホールをチャネル形成領域から引き抜くことが可能となり、ホールの蓄積によるパンチスルー現象を防ぐことができる。
【００５３】
このようにチャネル形成領域２０９a、２０９bの電荷制御は第１配線２１２bと第１配線２１２cとで行われ、ＬＤＤ構造として動作する。これによりオフ電流の増加を効果的に抑制することができる。
【００５４】
なお、画素ＴＦＴ部では第１絶縁層２０４、第２絶縁層２０５および酸化珪素膜９１とで形成された積層膜が、第１配線２０２b、２０２cとチャネル形成領域２１２b、２１２cとの間に存在する。構造上、ここに寄生容量が形成されてしまうが、この寄生容量（マルチゲート構造の場合は各ゲート電極下に形成される寄生容量の総和）が保持容量の３分の１以下（好ましくは１０分の１以下）であればＴＦＴの動作には影響を与えない。
【００５５】
このように本実施形態に示した画素マトリクス回路では画素ＴＦＴとしてＮＴＦＴが用いられ、その構造は「実施形態１」で説明したＣＭＯＳ回路のＮＴＦＴと同一構造（シングルゲート構造とダブルゲート構造との違いは除外する）である。しかしながら、ＣＭＯＳ回路では第１配線に所定電圧を印加してサブゲート配線として用いることでＧＯＬＤ構造を実現したのに対し、画素マトリクス回路では第１配線を固定電位またはフローティング状態にしてＬＤＤ構造として用いる点に違いがある。
【００５６】
即ち、本願発明の最大の特徴は、同一基板上に同一構造のＮＴＦＴを形成しておき、第１配線（サブゲート配線）に印加する電圧の有無によってＧＯＬＤ構造とＬＤＤ構造とを使い分ける点にある。これにより工程数を増やすことなく、最適な回路設計が可能となるのである。
【００５７】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５８】
【実施例】
［実施例１］
本実施例では、「実施形態１」で説明したＣＭＯＳ回路の作製方法について説明する。説明には図３を用いる。
【００５９】
まず、基板３００としてガラス基板を用意し、その上に２００nm厚の酸化タンタル膜をスパッタ法で形成して下地膜３０１とした。さらに、その上に第１配線３０２a、３０２b、３０２cを形成した。第１配線の材料としては、スパッタ法によりタンタル膜を形成して用いた。タンタル膜の表面は酸化膜を設けても良かった。
【００６０】
勿論、第１配線３０２a、３０２b、３０２cは導電性を有する膜であれば良いので、他の金属膜や合金膜等またはそれらの積層膜を用いても構わない。なお、テーパー角の小さいパターン形成が可能な膜を用いると平坦性を向上させることができるため有効である。
【００６１】
次に、再びスパッタ法により酸化タンタル膜を形成した。本実施例では膜厚を１０〜５００nm（好ましくは５０〜３００nm、さらに好ましくは１００〜２００nm）とした。ここで形成された酸化タンタル膜３０３は画素マトリクス回路では保持容量の誘電体として用いられる。
【００６２】
なお、酸化タンタル膜以外にもバリウム（Ｂａ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、タングステン（Ｗ）、トリウム（Ｔｈ）、タリウム（Ｔｌ）、または鉛（Ｐｂ）から選ばれた元素を含む酸化物を用いることも可能である。基本的には比誘電率が１０以上（好ましくは２０以上）の薄膜であれば如何なる材料を用いても良い。
【００６３】
次に、珪素（シリコン）を含む絶縁膜でなる第２絶縁層３０４を形成した。本実施例ではまず５０nmの窒化珪素膜を成膜し、その上に８０nmの酸化珪素膜を積層した構造を採用した。勿論、酸化珪素膜単層でも良いし、ＳｉＯｘＮｙ（ｘ／ｙ＝０．０１〜１００）で示される酸化窒化珪素膜（窒化酸化珪素膜ともいう）を用いても良い。
【００６４】
酸化窒化珪素膜を用いる場合、窒素の含有量を酸素の含有量よりも多くすることで耐圧を向上させることが可能である。また、窒化珪素膜中にボロンを添加することにより熱伝導性を高め、放熱効果を向上させることは有効である。
【００６５】
次に、１０nm厚の酸化珪素膜９２を形成し、その上に５０nm厚の非晶質珪素膜（図示せず）を大気解放しないで連続的に形成した。本出願人は活性層の下表面に付着した大気中のボロンがＴＦＴ特性（特にしきい値電圧）に悪影響を与えることを突き止めている。しかしながら、本実施例のように薄い酸化珪素膜と非晶質珪素膜とを連続形成することで、このような問題を解決することができた。さらに、この酸化珪素膜は画素マトリクス回路において保持容量の誘電体となる酸化タンタル膜が活性層と反応することを防ぐバリア層としても機能する。
【００６６】
次に、特開平７−１３０６５２号公報（米国出願番号０８／３２９，６４４または米国出願番号０８／４３０，６２３に対応）の技術を用いて非晶質珪素膜の結晶化を行い、結晶質珪素膜（図示せず）を得た。同公報記載の技術は、触媒元素を用いて熱結晶化する手段であり、本実施例では触媒元素としてニッケルを用いた。
【００６７】
さらに、本実施例では特開平１０−２７０３６３号公報（米国出願番号０９／０５０，１８２に対応）に記載された技術を用いて、結晶化後に不要となったニッケルを結晶質珪素膜中から除去した。
【００６８】
特開平１０−２７０３６３号公報に記載された技術は、結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【００６９】
次に、形成した結晶質珪素膜をパターニングして活性層３０５、３０６を形成した。なお、本実施例では活性層に用いる半導体膜として非晶質珪素膜を結晶化した結晶質珪素膜を用いたが、他の半導体膜として微結晶珪素膜を用いても構わないし、直接結晶質珪素膜を成膜しても良い。また、珪素膜以外に、シリコンゲルマニウム膜等の化合物半導体膜を用いることも可能である。
【００７０】
なお、活性層３０５、３０６を形成する前または後で結晶質珪素膜中に１３族に属する元素および／または１５族に属する元素を添加しても良い。ここで添加される元素はＴＦＴのしきい値電圧を制御するための元素である。
【００７１】
例えば、まず１３族に属する元素としてボロンを結晶質珪素膜全体に添加してプラス方向のしきい値制御を行い、次に選択的にリンを添加してマイナス方向のしきい値制御を行って、ＮＴＦＴおよびＰＴＦＴのしきい値電圧が所望の値になるように調節すれば良い。
【００７２】
次に、活性層３０５、３０６を覆って、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜またはそれらの積層膜でなる第３絶縁層３０７を形成した。ここではプラズマＣＶＤ法で酸化窒化珪素膜を１００ｎｍの厚さに形成した。この第３絶縁層は第２配線をメインゲート配線として用いる際のゲート絶縁膜として機能する。
【００７３】
次に、後に第２配線となる２００nm厚のタンタル膜３０８を形成した。タンタル膜３０８の成膜方法はスパッタ法でもＣＶＤ法でも良い。
【００７４】
こうして図３（Ａ）の状態が得られたら、レジストマスク３０９a、３０９bを形成し、タンタル膜３０８をエッチングした。こうしてタンタル膜でなる第２配線３１０aが形成された。この第２配線３１０aは図１（Ａ）の第２配線（メインゲート配線）１１３aに相当する。また、タンタル膜３１０bはＮＴＦＴとなる領域以外を隠すようにして残される。
【００７５】
次に、１５族に属する元素（代表的にはリンまたは砒素）を添加し、低濃度不純物領域３１１、３１２を形成した。本実施例では１５族に属する元素としてリンを用い、質量分離を行わないイオンドーピング法を用いて添加した。また、添加条件としては、加速電圧を９０ｋｅＶとし、１×１０16〜１×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。この濃度が後にＬＤＤ領域の不純物濃度になるので精密に制御する必要がある。（図３（Ｂ））
【００７６】
なお、本明細書中ではこのような条件で行われた不純物添加工程をリン（ｎ-）の添加工程という。
【００７７】
次に、レジストマスク３０９a、３０９bを除去し、新たにレジストマスク３１３a〜３１３dを形成した。そしてタンタル膜３１０bをエッチングして第２配線３１４a〜３１４cを形成した。この第２配線３１４a〜３１４cはそれぞれ順に図１（Ａ）の第２配線１１３b、１１３c、１１３dに相当する。
【００７８】
次に、１３族に属する元素（代表的にはボロンまたはガリウム）を添加し、ドレイン領域３１５、ソース領域３１６を形成した。また、このとき同時にＰＴＦＴのチャネル形成領域３１７が画定した。本実施例では１３族に属する元素としてボロンを用い、質量分離を行わないイオンドーピング法を用いて添加した。添加条件としては、加速電圧を７５ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でボロンが添加されるようにドーズ量を調節した。（図３（Ｃ））
【００７９】
なお、本明細書中ではこのような条件で行われた不純物添加工程をボロン（ｐ++）の添加工程という。
【００８０】
次に、レジストマスク３１３a〜３１３dを除去した後、再びレジストマスク３１８a〜３１８dを形成した。本実施例では、これらのレジストマスクは裏面露光法を用いて形成した。即ち、レジストマスク３１８a、３１８c、３１８dは第１配線がマスクとなり、レジストマスク３１８bは第２配線がマスクとなっている。この時、第１配線をマスクとなる場合は少し光の回り込みがあるので、第１配線よりも線幅が細くなる。この線幅は露光条件によって制御することが可能である。即ち、この回り込み量を制御することでＬＤＤ領域の幅（長さ）を制御することができる。
【００８１】
勿論、これらのレジストマスクを、マスクを用いて形成することもできる。その場合、パターン設計の自由度は高くなるがマスク枚数が増えてしまう。
【００８２】
こうしてレジストマスク３１８a〜３１８dが形成されたら、１５族に属する元素（本実施例ではリン）の添加工程を行った。ここでは加速電圧を９０ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。
【００８３】
なお、本明細書中ではこのような条件で行われた不純物添加工程をリン（ｎ+）の添加工程という。
【００８４】
この工程によりＮＴＦＴのソース領域３１９、ドレイン領域３２０、ＬＤＤ領域３２１およびチャネル形成領域３２２が画定した。また、この工程ではＰＴＦＴのドレイン領域３２３とソース領域３２４にもリンが添加されるが、前工程でさらに高い濃度のボロンが添加されていれば、Ｎ型に反転しないためＰ型を維持したままとなる。
【００８５】
こうしてＮＴＦＴおよびＰＴＦＴに一導電性を付与する不純物元素を添加したら、ファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらの手法を併用して不純物元素の活性化を行った。
【００８６】
こうして図３（Ｄ）の状態が得られたら、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、樹脂膜またはそれらの積層膜でなる第１層間絶縁層３２５を形成した。そしてコンタクトホールを開けてソース配線３２６、３２７、ドレイン配線３２８を形成した。（図３（Ｅ））
【００８７】
本実施例では第１層間絶縁層３２５として、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。また、本実施例ではソース配線３２６、３２７およびドレイン配線３２８を、チタン膜１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜をパターニングして形成した。
【００８８】
こうして図３（Ｅ）に示すような構造のＣＭＯＳ回路が完成した。本実施例のＣＭＯＳ回路は図１（Ａ）に示した構造であり、それについての説明は「実施形態１」で詳細に説明したのでここでの説明は省略する。また、図１（Ａ）の構造を得るにあたって、本実施例の作製工程に限定される必要はない。例えば、ＮＴＦＴをダブルゲート構造とし、ＰＴＦＴをシングルゲート構造とするようなことも可能である。
【００８９】
なお、本実施例で説明したＣＭＯＳ回路はＡＭ−ＬＣＤにおいてはドライバー（駆動）回路（シフトレジスタ回路、バッファ回路、レベルシフタ回路、サンプリング回路など）やその他の信号処理回路（分割回路、Ｄ／Ａコンバータ回路、γ補正回路、オペアンプ回路など）を構成する基本単位回路である。
【００９０】
本実施例ではＮＴＦＴの第１配線をサブゲート配線として用いることで実質的なＧＯＬＤ構造を実現することができ、ホットキャリア注入による劣化を防ぐことができる。従って、非常に信頼性の高い回路を形成することができる。
【００９１】
〔実施例２〕
本実施例では「実施形態２」で説明した画素マトリクス回路の作製方法について説明する。説明には図４、図５を用いる。なお、画素マトリクス回路は同一基板上において、実施例１に示したＣＭＯＳ回路と同時に形成されるため、実施例１の作製工程に対応させて説明する。従って、必要に応じて図３と同じ符号を使って説明することとする。
【００９２】
まず、ガラス基板３００上に酸化タンタル膜でなる下地膜３０１を形成し、その上に第１配線４０１a、４０１b、４０１c、容量配線４０２を形成した。なお、第１配線４０１aは図２（Ａ）の第１配線２０２aに、第１配線４０１bは図２（Ａ）の第１配線２０２bに、第１配線４０１cは図２（Ａ）の第１配線２０２cに相当する。
【００９３】
また、容量配線４０２は図２（Ａ）の容量配線２０３に相当する。また、これら第２配線および容量配線の材料は実施例１で説明した通りである。
【００９４】
次に、実施例１を参考にして第１絶縁層３０３、第２絶縁層３０４を形成した。第２絶縁層３０４を形成したら、ここで保持容量を構成する容量配線４０２上において第２絶縁層３０４を選択的にエッチングして、第１絶縁層３０３を露呈させる。この第１絶縁層の露呈した部分が後に保持容量の誘電体として機能する部分となる。
【００９５】
こうして第２絶縁層３０４のエッチングが終了したら、酸化珪素膜９２と非晶質珪素膜（図示せず）を大気解放しないで連続的に形成し、実施例１に示した結晶化工程とゲッタリング工程を経て画素ＴＦＴの活性層４０３を形成した。
【００９６】
この時、活性層は第１配線４０１b、４０１cに重なる部分で画素ＴＦＴを形成し、容量配線４０２と重なる部分で保持容量を形成する。即ち、画素ＴＦＴと保持容量とは活性層を通じて物理的にも繋がっている。
【００９７】
こうして活性層４０３を形成したら、第２絶縁層３０７、タンタル膜３０８を形成した。こうして図４（Ａ）の状態が得られた。なお、同時形成されているＣＭＯＳ回路は図３（Ａ）の状態にある。
【００９８】
次に、レジストマスク４０４a〜４０４cを形成し、タンタル膜３０８のエッチングを行った。こうして第２配線４０５a〜４０５cが形成された。なお、第２配線４０５aは図２（Ａ）の第２配線２１２aに、第２配線４０５bは図２（Ａ）の第２配線２１２bに、第２配線４０５cは図２（Ａ）の第２配線２１２cに相当する。
【００９９】
次に、後にＬＤＤ領域を形成するためのリン（ｎ-）の添加工程を行い、低濃度不純物領域４０６〜４０８を形成した。この工程は図３（Ｂ）の工程に対応する。従って、図４（Ｂ）の工程において、第２配線の材料や膜厚、およびリンの添加条件は実施例１と同様である。
【０１００】
次に、図３（Ｃ）に相当する工程を行った。この工程では、画素マトリクス回路においてはレジストマスク４０９で全面を覆い、ボロンが全く添加されないようにした。（図４（Ｃ））
【０１０１】
次に、レジストマスク４０９を除去した後、裏面露光法によりレジストマスク４１０a〜４１０dを形成した。そして、リン（ｎ+）の添加工程を行い、ソース領域４１１、ドレイン領域４１２、ＬＤＤ領域４１３a〜４１３dおよびチャネル形成領域４１４a、４１４bを形成した。この時、裏面露光条件やリンの添加条件等は実施例１の図３（Ｄ）の工程に従えば良い。
【０１０２】
なお、図４（Ｄ）では説明の便宜上、ソース領域やドレイン領域と記載したが、画素ＴＦＴの場合は画素への充電時と放電時とでソース領域とドレイン領域が逆転するので明確な区別はない。
【０１０３】
また、４１５で示される領域（保持容量の電極として機能する半導体領域）はレジストマスク４１０dで隠されるため、結果的にＬＤＤ領域４１３a〜４１３bと同濃度でリンが添加された領域（同一組成の領域）となる。この領域は、第１配線４０２に電圧を印加することで電極として機能させることができ、第１配線４０２、第１絶縁層３０３および半導体領域４１５で保持容量が形成される。
【０１０４】
なお、図４（Ｂ）の工程で容量配線４０２の上にレジストマスクを形成すれば半導体領域４１５をチャネル形成領域４１４a、４１４bと同一組成の、真性または実質的に真性な半導体領域とすることも可能である。
【０１０５】
このように、本実施例はチャネル形成領域または低濃度不純物領域（ＬＤＤ領域）と、保持容量の電極として機能する半導体領域とが同一の半導体層で形成されている点も特徴としている。
【０１０６】
こうしてリンおよびボロンの添加工程が終了したら、実施例１と同様に不純物元素の活性化工程を行った。そして、第１層間絶縁層３２５を形成し、コンタクトホールを形成してソース配線４１６、ドレイン配線４１７を形成した。こうして図４（Ｅ）の状態を得た。この時、ＣＭＯＳ回路は図３（Ｅ）の状態となっている。
【０１０７】
次に、ソース配線４１６およびドレイン配線４１７を覆って第２層間絶縁層４１８を形成した。本実施例ではパッシベーション膜として３０nm厚の窒化珪素膜を形成し、その上に７００nm厚のアクリル膜を形成した。勿論、酸化珪素膜など珪素を主成分とする絶縁膜を用いても良いし、他の樹脂膜を用いても良い。他の樹脂膜としては、ポリイミド膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを使用することができる。
【０１０８】
次に、１００nm厚のチタン膜でなるブラックマスク４２０a、４２０bを形成した。ブラックマスク４２０a、４２０bは遮光性を有する膜であれば他の膜を用いても良い。代表的にはクロム膜、アルミニウム膜、タンタル膜、タングステン膜、モリブデン膜、チタン膜またはそれらの積層膜を用いれば良い。
【０１０９】
次に第３層間絶縁層４２１を形成した。本実施例では１μm厚のアクリル膜としたが、第２層間絶縁層と同様の材料を用いることができる。
【０１１０】
次に、第３層間絶縁層４２１にコンタクトホールを形成し、透明導電膜（代表的にはＩＴＯ膜）でなる画素電極４２２を形成した。この時、画素電極４２２はドレイン配線４１７と電気的に接続される。従って、コンタクトホールは非常に深いものとなるので、内側の側壁がテーパー形状または曲面を有するように形成すると画素電極が断線するなどの不良を防ぐのに有効であった。
【０１１１】
なお、本実施例ではドレイン配線４１７を介して画素ＴＦＴと画素電極４２２が電気的に接続されているが、画素ＴＦＴのドレイン領域４１２に対して直接画素電極４２２を接続するような構造としても構わない。
【０１１２】
こうして図５（Ａ）に示すような構造の画素マトリクス回路が完成した。なお、本実施例では画素電極として透明導電膜を用いて透過型ＡＭ−ＬＣＤを作製する例を示したが、画素電極として反射率の高い金属膜（アルミニウムを主成分とする金属膜など）を用いることで容易に反射型ＡＭ−ＬＣＤを作製することが可能である。
【０１１３】
また、図５（Ａ）の状態となった基板をアクティブマトリクス基板という。本実施例では、実際にＡＭ−ＬＣＤを作製した場合の構造も併せて説明する。
【０１１４】
図５（Ａ）の状態が得られたら、画素電極４２２上に配向膜４２３を８０nmの厚さに形成した。次に、対向基板を作製した。対向基板はガラス基板４２４上にカラーフィルタ４２５、透明電極（対向電極）４２６、配向膜４２７を形成したものを準備した。そして、それぞれの配向膜４２３、４２７に対してラビング処理を行い、シール材（封止材）を用いてアクティブマトリクス基板と対向基板とを貼り合わせた。そして、その間に液晶４２８を保持させた。
【０１１５】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１１６】
こうして図５（Ｂ）に示す構造のＡＭ−ＬＣＤ（画素マトリクス回路の部分）が完成した。本実施例に示した第２層間絶縁層４１８と第３層間絶縁層４２１は実際には実施例１に示したＣＭＯＳ回路上にも形成されることになる。また、ブラックマスク４２０a、４２０bや画素電極４２２を形成すると同時に、それらを構成する材料で配線を形成し、その配線をＡＭ−ＬＣＤのドライバー回路や信号処理回路の引き回し配線（第４配線または第５配線）として用いることも可能である。
【０１１７】
本実施例の場合、画素ＴＦＴに設けられた第１配線４０１b、４０１cは最低電源電位に設定した。こうしておくことで、ホットキャリア注入によってドレイン端部に生じたホール（正孔）を第１配線に引き抜くことができるため、信頼性の向上に適した構造となる。勿論、第１配線４０１b、４０１cをフローティング状態にしておくこともできるが、その場合にはホールの引き抜き効果を期待できない。
【０１１８】
〔実施例３〕
本実施例では本願発明の画素マトリクス回路やＣＭＯＳ回路（具体的にはＣＭＯＳ回路で形成されたドライバー回路や信号処理回路）を具備したＡＭ−ＬＣＤの外観を図６に示す。
【０１１９】
アクティブマトリクス基板６０１には画素マトリクス回路６０２、信号線駆動回路（ソースドライバー回路）６０３、走査線駆動回路（ゲートドライバー回路）６０４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路等）６０５が形成され、ＦＰＣ（フレキシブルプリントサーキット）６０６が取り付けられている。なお、６０７は対向基板である。
【０１２０】
ここでアクティブマトリクス基板６０１上に形成された各種回路をさらに詳しく図示したブロック図を図７に示す。
【０１２１】
図７において、７０１は画素マトリクス回路であり、画像表示部として機能する。また、７０２aはシフトレジスタ回路、７０２bはレベルシフタ回路、７０２cはバッファ回路である。これらでなる回路が全体としてゲートドライバー回路を形成している。
【０１２２】
なお、図７に示したＡＭ−ＬＣＤのブロック図ではゲートドライバー回路を、画素マトリクス回路を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバーに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１２３】
また、７０３aはシフトレジスタ回路、７０３bはレベルシフタ回路、７０３cはバッファ回路、７０３dはサンプリング回路であり、これらでなる回路が全体としてソースドライバー回路を形成している。画素マトリクス回路を挟んでソースドライバー回路と反対側にはプリチャージ回路１４が設けられている。
【０１２４】
本願発明を用いることで図６に示したような回路を有するＡＭ−ＬＣＤの信頼性を大幅に向上させることができる。その際、ドライバー回路や信号処理回路を形成するＣＭＯＳ回路は実施例１に従えばよく、画素マトリクス回路は実施例２に従えば良い。
【０１２５】
〔実施例４〕
本実施例では、「実施形態１」に示したＣＭＯＳ回路や「実施形態２」に示した画素マトリクス回路の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じて構造を異ならせる例を示す。
【０１２６】
なお、ＣＭＯＳ回路の基本構造は図１（Ａ）に示した構造、画素マトリクス回路の基本構造は図２（Ａ）に示した構造であるため、本実施例では必要箇所のみに符号を付して説明することとする。
【０１２７】
まず、図８（Ａ）に示した構造はＮＴＦＴのソース側のＬＤＤ領域をなくし、ドレイン側のみにＬＤＤ領域８０１を設けた構造である。ドライバー回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。
【０１２８】
本願発明のＣＭＯＳ回路の場合、サブゲート配線として機能する第１配線にゲート電圧を印加することによってＧＯＬＤ構造を実現し、ホットキャリア注入による劣化を防いでいる。しかしながら、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート電極とオーバーラップした（重なった）ＬＤＤ領域が存在すれば良い。
【０１２９】
従って、必ずしもチャネル形成領域のソース領域側の端部にはＬＤＤ領域を設けておく必要はなく、却ってソース領域側に設けられたＬＤＤ領域が抵抗成分として働いてしまう恐れがある。そのため、図８（Ａ）のような構造とすることは動作速度を改善する上で有効である。
【０１３０】
なお、図８（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図８（Ａ）のような構造を実現することができる。
【０１３１】
次に、図８（Ｂ）は基本的には図８（Ａ）と同様であるが、ＬＤＤ領域８０２の幅が図８（Ａ）よりも狭く形成されている。具体的には０．０５〜０．５μm（好ましくは０．１〜０．３μm）とする。図８（Ｂ）の構造はソース領域側の抵抗成分をなくすだけでなく、ドレイン領域側の抵抗成分を極力減らすような構造となっている。
【０１３２】
このような構造は実際にはシフトレジスタ回路のように３〜５Ｖといった低電圧で駆動し、高速動作を要求するような回路に適している。動作電圧が低いのでＬＤＤ領域（厳密にはゲート電極にオーバーラップしたＬＤＤ領域）が狭くなってもホットキャリア注入の問題は顕在化しない。
【０１３３】
勿論、場合によってはシフトレジスタ回路のみＮＴＦＴのＬＤＤ領域を完全になくすようなこともできる。その場合、同じドライバー回路内でも、シフトレジスタ回路のＮＴＦＴにはＬＤＤ領域がなく、他の回路には図１（Ａ）や図８（Ｂ）に示した構造を採用するようなこともできる。
【０１３４】
次に、図８（Ｃ）はＮＴＦＴをダブルゲート構造、ＰＴＦＴをシングルゲート構造としたＣＭＯＳ回路の例である。この場合、チャネル形成領域８０３、８０４のドレイン領域に近い側のみの端部にＬＤＤ領域８０５、８０６を設ける。
【０１３５】
図３（Ｄ）に示したようにＬＤＤ領域の幅は裏面露光工程における光の回り込み量で決定するが、マスク合わせによってレジストマスクを形成すれば自由にマスク設計を行うことができる。図８（Ｃ）に示した構造においてもマスクを用いれば片側のみにＬＤＤ領域を設けることは容易である。
【０１３６】
しかし、本実施例のようにゲート配線（第２配線）８０７a、８０７bと第１配線８０８、８０９とをずらして形成することで、裏面露光法を用いても片側のみにＬＤＤ領域を形成することが可能となる。
【０１３７】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１３８】
次に、図８（Ｄ）の構造は画素マトリクス回路の一実施形態である。図８（Ｄ）の構造の場合、ソース領域またはドレイン領域に近い片側のみにＬＤＤ領域８０９、８１０を設ける。即ち、二つのチャネル形成領域８１１と８１２の間にはＬＤＤ領域を設けない構造とする。
【０１３９】
画素ＴＦＴの場合、充電と放電を繰り返す動作を行うためソース領域とドレイン領域とが頻繁に入れ替わることになる。従って、図８（Ｄ）の構造とすることでどちらがドレイン領域となってもチャネル形成領域のドレイン領域側にＬＤＤ領域を設けた構造となる。逆に、チャネル形成領域８１１と８１２の間の領域は電界集中がないので抵抗成分となるＬＤＤ領域をなくした方がオン電流（ＴＦＴがオン状態にある時に流れる電流）を大きくするには有効である。
【０１４０】
なお、図８（Ａ）〜（Ｄ）の構造において、ソース領域側のチャネル形成領域の端部にはＬＤＤ領域を設けない構造としているが、幅の狭いものであれば設けられていても構わない。そのような構造はマスク合わせによってレジストマスクを形成しても良いし、第１配線と第２配線の位置を調節した上で裏面露光法を用いて形成しても良い。
【０１４１】
なお、本実施例の構成は実施例１、２と組み合わせられることは言うまでもなく、実施例３に示したＡＭ−ＬＣＤに用いても良い。
【０１４２】
〔実施例５〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、第２配線の一部の構造を変えた場合の例を図９に示す。なお、図９（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１４３】
図９（Ａ）のＣＭＯＳ回路は、第２配線のうち電源供給部に相当する部分のみ第１導電層９０１a、第２導電層９０１bとを積層して形成した積層膜９０１で構成する。本明細書中では９０１で示した配線構造をクラッド構造と呼ぶ。
【０１４４】
このようなクラッド構造において、第１導電層９０１aの材料としてはタンタル、チタン、クロム、タングステン、モリブデン、またはシリコンから選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いることができる。また、第２導電層９０１bの材料としては銅またはアルミニウムを主成分とする（成分比が５０％以上）金属膜を用いることが望ましい。
【０１４５】
このような構造とした場合、第２配線の電源供給部（図１（Ｂ）の１１３dで示される部分）は第１導電層９０１aを第２導電層９０１bで覆った構造となる。ただし、この構造では第１導電層９０１aの構成元素であるアルミニウムや銅が第３絶縁層（第２配線の下地になる絶縁層）中に拡散する恐れがある。そのため、第３絶縁層の表面に窒化珪素膜を設けておくと、アルミニウムや銅の拡散を効果的に防止することが可能である。
【０１４６】
また、本実施例の構造は画素マトリクス回路に対しても適用できる。図９（Ｂ）の画素マトリクス回路は、ゲート配線がタンタル膜のみの単層構造でなり、ゲート配線の中でも配線抵抗を抑えたい部分（ゲート配線のうちゲート電極として機能しない部分）には上記クラッド構造を採用している。
【０１４７】
勿論、図９（Ａ）、図９（Ｂ）に示した回路はどちらも同一基板上に同時形成されることは言うまでもない。
【０１４８】
また、実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４に示した構成と組み合わせることも可能である。
【０１４９】
〔実施例６〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、ＮＴＦＴのＬＤＤ領域の配置を異なるものとした場合の例を図１０に示す。なお、図１０（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１５０】
図１０（Ａ）に示したＣＭＯＳ回路では、ＮＴＦＴのゲート電極１１がＬＤＤ領域１２a、１２bに重なっている部分と重なっていない部分とを有する構造となっている。この構造において、ゲート電極１１がＬＤＤ領域１２a、１２bに重なっている部分の長さは０．１〜３．５μm（代表的には０．１〜０．５μm、好ましくは０．１〜０．３μm）とし、ゲート電極１１がＬＤＤ領域１２a、１２bに重なっていない部分の長さは０．５〜３．５μm（代表的には１．５〜２．５μm）とすれば良い。
【０１５１】
このような構造では、ゲート電極１１とＬＤＤ領域１２a、１２bとが重なる部分では実質的にＧＯＬＤ構造と同様の効果を示し、重ならない部分では実質的にＬＤＤ構造と同様の効果を示す。なお、この重なり加減はマスク合わせで決定しても良いし、光の回り込み量の制御によって実現しても良い。
【０１５２】
このような構造の特徴としては、ゲート電極に重なったＬＤＤ領域によりオン電流の劣化が防がれ、さらにその外側に設けられたゲート電圧が印加されないＬＤＤ領域によりオフ電流の増加が防がれる。従って、ＣＭＯＳ回路において、オフ電流も抑えたい場合には図１０（Ａ）の構造が有効である。
【０１５３】
図１０（Ｂ）に示した画素マトリクス回路の場合も同様であり、画素ＴＦＴのゲート電極１３a、１３bはどちらもＬＤＤ領域１４a〜１４dがゲート電極１３a、１３bと重なる領域および重ならない領域を有した構造となっている。この場合、第１配線２０２b、２０２cはサブゲート配線として機能させないので、ゲート電極１３a、１３bのみでチャネル形成領域の電荷が制御される。
【０１５４】
「実施形態２」で説明した画素ＴＦＴの構造では、画素ＴＦＴが完全なＬＤＤ構造として動作するような構造となっている。しかしながら、図１０（Ｂ）の構造とすることでホットキャリア注入に強い（オン電流の劣化がない又は抑制された）画素ＴＦＴを実現することができる。
【０１５５】
なお、本実施例の構造は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４、５に示した構成とも自由に組み合わせることが可能である。
【０１５６】
〔実施例７〕
本実施例ではドライバー回路に用いるＣＭＯＳ回路において、ＮＴＦＴのオフ電流を低減するための構造について図１１を用いて説明する。
【０１５７】
図１１において、ＮＴＦＴのＬＤＤ領域２１、２２は、実質的に第１配線１０２aに重なっている部分と重なっていない部分とに区別できる。従って、第１配線１０２aにゲート電圧が印加された際、図１１のＮＴＦＴはゲート電極に重なったＬＤＤ領域の外側に、ゲート電極に重なっていないＬＤＤ領域を有する構造となる。
【０１５８】
このような構造は実施例７でも説明したように、ＧＯＬＤ構造の利点であるオン電流の劣化を防ぐ効果を有し、且つ、ＧＯＬＤ構造の欠点であるオフ電流の増加を抑制した電気特性を得ることができる。従って、非常に優れた信頼性を有するＣＭＯＳ回路を実現することが可能である。
【０１５９】
また、ここではＣＭＯＳ回路の場合を例にとって説明したが、本実施例の構造を画素マトリクス回路に適用しても構わない。
【０１６０】
また、本実施例の構造を実現するためには、実施例１の図３（Ｄ）に示した工程において裏面露光法を用いなければ良い。即ち、通常のマスク合わせにより第１配線よりも幅の広いレジストマスクを設け、その後、リン（ｎ+）の添加工程を行えば本実施例の構造を容易に得ることができる。
【０１６１】
なお、ＬＤＤ領域の長さ（ゲート電極に重なっている部分と重なっていない部分の長さ）は実施例７に示した範囲を参考にすれば良い。
【０１６２】
なお、本実施例の構成は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜６に示した構成とも自由に組み合わせることが可能である。
【０１６３】
〔実施例８〕
本実施例では、実施例１または実施例２に示した活性層を形成するにあたって熱結晶化以外の手段を用いた場合について説明する。
【０１６４】
具体的には、非晶質半導体膜の結晶化を公知のレーザー結晶化手段により行う例を示す。レーザー光としては代表的にはエキシマレーザー光が用いられるが、アルゴンレーザー光、ＹＡＧレーザー光等を用いても良い。
【０１６５】
エキシマレーザー光としては、ＫｒＦガス、ＸｅＣｌガス、ＡｒＦガス等を冷気ガスとして用いることが知られている。また、本実施例では、このようなエキシマレーザー光をパルス発振により形成し、光学系を通すことで線状に加工して被照射面に照射した。
【０１６６】
なお、本実施例の構成は実施例１乃至実施例７の全ての構成と自由に組み合わせることが可能である。
【０１６７】
〔実施例９〕
本実施例は活性層を形成する方法として、実施例１に示した熱結晶化法を用い、そこで用いた触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報（米国出願番号０８／９５１，１９３に対応）または特開平１０−１３５４６９号公報（米国出願番号０８／９５１，８１９に対応）に記載された技術を用いる。
【０１６８】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にハロゲンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１６９】
なお、本実施例の構成は実施例１乃至実施例８の全ての構成と自由に組み合わせることが可能である。
【０１７０】
〔実施例１０〕
本実施例では、実施例１で示したリンによるゲッタリング工程の別形態について説明する。なお、基本的な工程は図１に従うものであるので、相違点のみに着目して説明する。
【０１７１】
まず、実施例１の工程に従って図３（Ｄ）の状態を得た。図１２（Ａ）は図３（Ｄ）の状態からレジストマスク３１８a〜３１８dを除去した状態を表している。
【０１７２】
この時、ＮＴＦＴのソース領域３１９及びドレイン領域３２０、並びにＰＴＦＴのドレイン領域３２３及びソース領域３２４には１×１０19〜１×１０21atoms/cm3（好ましくは５×１０20atoms/cm3）の濃度でリンが含まれている。
【０１７３】
本実施例ではこの状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加された１３族または１５族に属する不純物元素を活性化することができた。さらに、結晶化工程の後残存していた触媒元素（本実施例ではニッケル）が矢印の方向に移動し、前述のソース領域及びドレイン領域に含まれたリンの作用によって同領域にゲッタリング（捕獲）することができた。その結果、チャネル形成領域からニッケルを１×１０17atoms/cm3以下にまで低減することができた。（図１２（Ｂ））
【０１７４】
図１２（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従えば、図３（Ｅ）に示すようなＣＭＯＳ回路を作製することができる。勿論、同様のことが画素マトリクス回路でも行われることは言うまでもない。
【０１７５】
なお、本実施例の構成は実施例１乃至実施例９の全ての構成と自由に組み合わせることが可能である。
【０１７６】
〔実施例１１〕
本実施例では実施例１とは異なる工程順でＣＭＯＳ回路を作製した場合について図１３を用いて説明する。なお、リンの代わりに他の１５族に属する元素を用いても良いし、ボロンの代わりに他の１３族に属する元素を用いても良い。
【０１７７】
まず、実施例１の工程に従って、図３（Ｂ）の工程までを終了させた。図１３（Ａ）は図３（Ｂ）と同じ状態を図示しており、同一の符号を付している。この工程はリン（ｎ-）の添加工程であり、低濃度不純物領域３１１、３１２が形成された。
【０１７８】
次に、レジストマスク３０９a、３０９bを除去した後、裏面露光法を用いてレジストマスク２６a、２６bを形成した。そして、実施例１と同様の添加条件でリン（ｎ+）の添加工程を行い、ＮＴＦＴのソース領域２７、ドレイン領域２８、ＬＤＤ領域２９a、２９bおよびチャネル形成領域３０を形成した。（図１３（Ｂ））
【０１７９】
次に、レジストマスク２６a、２６bを除去した後、レジストマスク３１a〜３１dを形成し、タンタル膜３１０bをエッチングして第２配線３２a〜３２cを形成した。そして、この状態で実施例１の添加条件に従ってボロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン領域３３、ソース領域３４およびチャネル形成領域３５を形成した。（図１３（Ｃ））
【０１８０】
本実施例の場合、ボロンを添加するまではＰＴＦＴの活性層にはリンが添加されていないので、ボロンの添加量を最小限に抑えることができる。そのため、製造工程のスループットが向上する。
【０１８１】
こうして図１３（Ｃ）の工程が終了したら、この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現されるが、実施例１との違いはＰＴＦＴのソース領域およびドレイン領域にリンが含まれていない点である。
【０１８２】
なお、本実施例の作製工程は、実施例１において１３族に属する元素または１５族に属する元素の添加工程の順序を変えたのみであるから、その他の条件については実施例１を参考にすれば良い。
【０１８３】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０１８４】
また、本実施例の構成は実施例４〜１０の如何なる実施例とも自由に組み合わせることが可能である。
【０１８５】
〔実施例１２〕
本実施例では「実施形態２」に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を図１４に示す。なお、保持容量の構造以外の部分は図２（Ａ）に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０１８６】
図１４では第１配線の材料であるタンタル膜と第１絶縁層の材料である酸化タンタル膜を積層形成して、双方を同一形状にエッチングした。そのため、第１配線３５a〜３５cおよび容量配線３６の上に、同一形状で第１絶縁層３７a〜３７cおよび３８が形成された。
【０１８７】
この構造を実現するには、酸化タンタル膜とタンタル膜とを選択比を保ちつつエッチングする技術が必要である。本実施例では酸化タンタル膜を弗素系ガスによるドライエッチングにより除去するが、タンタル膜との選択比をある程度確保することができるので、時間制御によりタンタル膜を残すことができる。その後は。ウェットエッチングにより酸化タンタル膜をマスクとしてタンタル膜のみをエッチングすれば良い。
【０１８８】
また、図１４では図示されていないが、第１配線（または容量配線）と第１絶縁層とを同一形状でパターニングする際、第１配線（または容量配線）がテーパー形状となるようにエッチングすることは有効である。
【０１８９】
以上のように、本実施例の場合、容量配線３６、第１絶縁層（酸化タンタル膜）３８および半導体領域３９で保持容量が形成される。
【０１９０】
勿論、本実施例は第１配線としてクロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、前記元素を組み合わせた合金膜またはシリサイド膜、或いは前記導電膜、合金膜またはシリサイド膜を積層した積層膜を用いる場合においても実施することができる。
【０１９１】
なお、本実施例の構成は、実施例３〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０１９２】
〔実施例１３〕
本実施例では「実施形態２」に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を図１５に示す。なお、保持容量の構造以外の部分は図２（Ａ）に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０１９３】
本実施例では、図４（Ａ）において第１配線４０１a〜４０１cおよび容量配線４０２を形成した後、タンタル膜でなる第１配線および容量配線の熱酸化工程を行い、熱酸化により酸化タンタル膜４０a〜４０cおよび４１を形成した。そして、この酸化タンタル膜を保持容量の誘電体として用いた。
【０１９４】
熱酸化工程は４５０〜６００℃（ガラス基板を用いる際は４５０〜５００℃とすることが好ましい）の温度範囲で行うことができる。温度と時間に比例して膜厚は増加するが、その分、第１配線の膜厚も薄くなるため、予めタンタル膜を厚く成膜しておくことが望ましい。
【０１９５】
本実施例を用いた場合、非常に膜質の良い酸化タンタル膜を制御性よく１０〜５０nmといった薄い膜厚で形成できる。誘電体の膜厚が薄いほど保持容量のキャパシティは大きくなるので、非常にキャパシティの大きい（大容量の）保持容量を形成することができる。
【０１９６】
以上のように、本実施例の場合、容量配線４０２、第１絶縁層（熱酸化により形成された酸化タンタル膜）４１および半導体領域４２で保持容量が形成される。
【０１９７】
勿論、本実施例は第１配線としてクロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、前記元素を組み合わせた合金膜またはシリサイド膜、或いは前記導電膜、合金膜またはシリサイド膜を積層した積層膜を用いる場合においても実施することができる。
【０１９８】
また、熱酸化法によって酸化する代わりに公知の陽極酸化法によって酸化タンタル膜を形成することも可能である。
【０１９９】
なお、本実施例の構成は、実施例３〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２００】
〔実施例１４〕
本実施例では第１配線または第２配線の材料としてタンタル膜以外の材料を用いた場合について説明する。説明は図１６を用いて行う。なお、本実施例は、実施例９に示したような、７００〜１１５０℃といった高い温度での熱処理工程を含む作製工程において特に有効な技術である。
【０２０１】
第１配線は活性層の形成よりも前に形成されているため、活性層を熱酸化するような工程が含まれると、第１配線も高い熱処理が加えられることになる。その時、第１配線を形成する成分元素が酸素と結びつくことで、配線抵抗が増加するといった問題が生じうる。本実施例はそのような問題に対する技術である。
【０２０２】
本実施例の場合、図１６に示すように基板として耐熱性の高い石英基板４５を用いた。勿論、熱酸化膜を設けたシリコン基板や絶縁膜を設けたセラミックス基板等を用いても構わない。
【０２０３】
そして第１配線４６a〜４６cおよび容量配線４７の材料としては、タングステンシリサイド（ＷＳｉｘ：ｘ＝２〜２５）膜４６a1とシリコン（Ｓｉ）膜４６a2とを積層した積層膜を用いた。勿論、この順序は逆でも良いし、シリコン膜でタングステンシリサイド膜を挟んだ三層構造としても構わない。
【０２０４】
なお、第１配線４６aのみを説明したが、第１配線４６b、４６cおよび容量配線４７も同様にタングステンシリサイド膜とシリコン膜とを積層した積層膜を用いていることは言うまでもない。
【０２０５】
このような材料を用いることで後に７００〜１１５０℃といった高い温度で熱処理工程を行ってもタングステンシリサイド膜４６a1の配線抵抗の増加を招くようなことがない。これはタングステンシリサイド膜に含まれる余剰シリコンが優先的に酸素と結合するため、タングステンが酸素と結合するのを防ぐからである。
【０２０６】
なお、タングステンシリサイド膜の代わりに他の金属シリサイド膜、例えばモリブデンシリサイド（ＭｏＳｉｘ）膜、チタンシリサイド（ＴｉＳｉｘ）膜、コバルトシリサイド（ＣｏＳｉｘ）膜、タンタルシリサイド（ＴａＳｉｘ）膜等を用いても構わない。
【０２０７】
また、第１配線として単体金属膜（代表的にはタンタル膜、チタン膜、タングステン膜、モリブデン膜）を用いるためには、単体金属膜の上面および／または下面に接してシリコン膜を設ければ良い。こうすることで単体金属膜の酸化を防ぐことができ、配線抵抗の増加を防ぐことができる。
【０２０８】
従って、タンタル膜、タングステン膜といった単体金属膜をシリコン膜で挟んだ三層構造にすれば、本実施例で用いるような高温プロセスにも耐える第１配線を形成することができる。
【０２０９】
なお、本実施例の構成は実施例１〜１３の如何なる実施例とも自由に組み合わせることが可能である。
【０２１０】
〔実施例１５〕
本実施例では「実施形態２」に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を図１７に示す。なお、保持容量の構造以外の部分は図２（Ａ）に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０２１１】
本実施例では、まず第１絶縁層５０を形成した後、第２絶縁層５１、酸化珪素膜５２、非晶質珪素膜（図示せず）を大気解放しないで連続的に形成した。そして非晶質珪素膜を結晶化して結晶質珪素膜でなる活性層を形成し、その上を覆って第３絶縁層５３を形成した。
【０２１２】
次に、本実施例では、第３絶縁層５３を形成した後で、保持容量となる部分（容量配線の上）において第３絶縁層５３、酸化珪素膜５２、第２絶縁層５１を一括でエッチングし、第１絶縁層５０を露呈させた。
【０２１３】
そして、この状態で第２配線５４a〜５４cおよび上部容量配線５５を形成した。勿論、第２配線５４a〜５４cと上部容量配線５５は同一層である。
【０２１４】
このように、本実施例では容量配線５６、第１絶縁層５０および上部容量配線５５で保持容量を形成している点に特徴がある。ただし、この場合、容量配線５６または上部容量配線５５のどちらかが、画素電極５７と電気的に接続されていなければならない。
【０２１５】
なお、本実施例の構成は、実施例３〜１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２１６】
〔実施例１６〕
本実施例では「実施形態２」に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を示す。なお、保持容量の構造以外の部分は図２（Ａ）に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０２１７】
図２（Ａ）に示した保持容量の構造において、容量配線２０３の上方で、第３絶縁層２１１の上に上部容量配線（図示せず）を形成する。こうすることで容量配線２０３、第１絶縁層２０４および半導体領域２１０で形成される第１保持容量と、半導体領域２１０、第３絶縁層２１１および上部容量配線で形成される第２保持容量が並列に接続された状態になる。
【０２１８】
本実施例を実施すれば保持容量を重ねた構造で形成することができるため、小さい面積で大きなキャパシティを確保することが可能である。
【０２１９】
なお、本実施例の構成は、実施例１〜実施例１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２２０】
〔実施例１７〕
本実施例では、画素マトリクス回路において保持容量を形成する位置に関する実施例を説明する。説明には図１８（Ａ）、（Ｂ）を用いる。なお、図１８（Ｂ）は図１８（Ａ）をＡ−Ａ’で切った断面図を示している。また、図１８（Ａ）、（Ｂ）の同一箇所には同一の符号を用いる。
【０２２１】
図１８（Ａ）において、６１は第１配線、６２は半導体層、６３は第２配線（具体的にはゲート配線）、６４a、６４bは第３配線（具体的には６４aはソース配線、６４bはドレイン配線）である。
【０２２２】
第１配線６１は第２配線６３と第３配線（ソース配線）６４aの下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、第１配線６１全体が同電位（好ましくは最低電源電位）となっている。
【０２２３】
その上に、第１絶縁層６５、第２絶縁層６６および酸化珪素膜６７を介して半導体層６２が形成される。なお、保持容量部では第２絶縁層６６が除去され、第１配線６１、第１絶縁層６５、酸化珪素膜６７および半導体層６２で保持容量が形成されている。
【０２２４】
本実施例では、この保持容量部が第２配線６３の下方と第３配線（ソース配線）６４aの下方に形成されている点に特徴がある。こうすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２２５】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体層をパターニングしているが、本実施例はこれに限定されるものではない。
【０２２６】
また、本実施例の構成は、実施例３〜１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２２７】
〔実施例１８〕
本実施例では、画素マトリクス回路において保持容量を形成する位置に関する実施例を説明する。説明には図１９（Ａ）、（Ｂ）を用いる。なお、図１９（Ｂ）は図１９（Ａ）をＡ−Ａ’で切った断面図を示している。また、図１９（Ａ）、（Ｂ）の同一箇所には同一の符号を用いる。
【０２２８】
図１９（Ａ）において、７１は第１配線、７２は半導体層、７３は第２配線（具体的にはゲート配線）、７４a、７４bは第３配線（具体的には７４aはソース配線、７４bはドレイン配線）である。
【０２２９】
第１配線７１は第２配線７３と第３配線（ソース配線）７４aの下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、第１配線７１全体が同電位（好ましくは最低電源電位）となっている。
【０２３０】
その上に、第１絶縁層７５、第２絶縁層７６および酸化珪素膜７７を介して半導体層７２が形成される。なお、保持容量部では第２絶縁層７６が除去され、第１配線７１、第１絶縁層７５、酸化珪素膜７７および半導体層７２で保持容量が形成されている。
【０２３１】
本実施例では、この保持容量部が第２配線７３の下方と第３配線（ソース配線）７４aの下方に形成されている点に特徴がある。こうすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２３２】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体層をパターニングしているが、本実施例はこれに限定されるものではない。
【０２３３】
また、本実施例の構成は、実施例３〜１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２３４】
〔実施例１９〕
本実施例では、画素マトリクス回路において保持容量を形成する位置に関する実施例を説明する。説明には図２０を用いる。
【０２３５】
図２０において、８１は第１配線、８２は半導体層、８３a、８３bは第２配線（具体的にはゲート配線）、８４a、８４bは第３配線（具体的には８４aはソース配線、８４bはドレイン配線）である。
【０２３６】
第１配線８１は第２配線８３と第３配線（ソース配線）８４aの下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、第１配線８１全体が同電位（好ましくは最低電源電位）となっている。
【０２３７】
その上に、第１絶縁層、第２絶縁層および酸化珪素膜を介して半導体層８２が形成される。なお、保持容量部では第２絶縁層が除去され、第１配線８１、第１絶縁層、酸化珪素膜および半導体層８２で保持容量が形成されている。
【０２３８】
本実施例では、この保持容量部が第２配線８３bの下方と第３配線（ソース配線）８４aの下方に形成されている点に特徴がある。実施例１７、実施例１８との違いはゲート配線の下に保持容量を形成するにあたって、選択されていないゲート配線（選択されているゲート配線８３aの隣のゲート配線８３b）の下方を用いる点である。
【０２３９】
本実施例の場合、ゲート電圧（ＴＦＴをオン状態にするためにゲート配線に印加される電圧）が保持容量に印加されないので、第２配線（ゲート配線）と半導体層との間に大きな寄生容量を形成することを防ぐことができる。
【０２４０】
また、こうような構造とすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２４１】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体層をパターニングしているが、本実施例はこれに限定されるものではない。
【０２４２】
また、本実施例の構成は、実施例３〜１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２４３】
〔実施例２０〕
本実施例では、動作電圧の違いによってドライバー回路（またはその他の信号処理回路）で配置するＴＦＴの構造を異なるものとし、最適な回路設計を行う場合の例を示す。
【０２４４】
図１（Ａ）に示したＣＭＯＳ回路はＡＭ−ＬＣＤのゲートドライバー回路、ソースドライバー回路またはその他の信号処理回路を形成するが、回路によって動作電圧は異なる。例えば、図７においてシフトレジスタ回路７０２a、７０３aは動作電圧が５Ｖ程度と低く、高速動作を要求される回路であり、バッファ回路７０２c、７０３cは動作電圧が１６〜２０Ｖと高い回路である。
【０２４５】
シフトレジスタ回路の場合、動作電圧が低いのでホットキャリア注入が殆ど問題とならず、ＧＯＬＤ構造にしなくても大きな問題はない。逆に、第１配線（サブゲート配線）と活性層との間で形成される寄生容量を排除するためには、第１配線を設けない方が好ましい場合もありうる。ところがバッファ回路の場合、動作電圧が高いのでホットキャリア注入の対策は必須である。そのため、図１（Ａ）に示した構造が有効となる。
【０２４６】
このように同じドライバー回路であっても動作電圧の違いに応じて図１（Ａ）のＣＭＯＳ回路を用いる回路と、通常のＬＤＤ構造のＮＴＦＴを有するＣＭＯＳ回路を用いる回路とが同一基板上に存在する場合がありうる。
【０２４７】
勿論、ドライバー回路以外の信号処理回路（Ｄ／Ａコンバータ回路、γ補正回路または信号分割回路など）も動作電圧が低いので通常のＬＤＤ構造のＮＴＦＴを有するＣＭＯＳ回路を用いる場合がある
【０２４８】
なお、本実施例の構成は実施例１〜２０に示した如何なる実施例とも自由に組み合わせることが可能である。
【０２４９】
〔実施例２２〕
図１に示したＣＭＯＳ回路はＮＴＦＴのみに第１配線１０２aが設けられ、ＰＴＦＴには設けられない構造となっているが、第１配線と同一層の導電層をＰＴＦＴの活性層の下に設けることもできる。
【０２５０】
ここでＰＴＦＴの活性層の下に設ける導電層は、ＰＴＦＴの動作に影響を与えない電位（具体的には最低電源電位等）にあるか、フローティング状態に保持される。即ち、完全に遮光層としての機能しか果たさないようになっている。
【０２５１】
また、図２に示した画素マトリクス回路はＮＴＦＴで形成されているが、ＰＴＦＴであっても、活性層に下に遮光層として機能する第１配線を設けることで、画素マトリクス回路を形成することが可能である。
【０２５２】
なお、本実施例の構成は、実施例１〜実施例２１の如何なる実施例とも自由に組み合わせることができる。
【０２５３】
〔実施例２３〕
本実施例では動作電圧の違いに応じて第１絶縁層および／または第２絶縁層の膜厚を異ならせる場合について説明する。
【０２５４】
図６に示したＡＭ−ＬＣＤの場合、画素マトリクス回路６０７の動作電圧は１６Ｖであるが、ドライバー回路６０３、６０４または信号処理回路６０５では動作電圧が１０Ｖ以下、さらには５Ｖの回路もある。
【０２５５】
具体的には図７において、レベルシフタ回路７０２b、７０３b、バッファ回路７０２c、７０３c、サンプリング回路７０３dは画素マトリクス回路７０１と同様の動作電圧（１６〜２０Ｖ）であるが、シフトレジスタ回路７０２a、７０３aまたは信号処理回路（図示せず）は動作電圧が５〜１０Ｖと低い。
【０２５６】
このようなシフトレジスタ回路や信号処理回路は高速動作が最も重要なファクターとして考えられるため、ゲート絶縁膜をできるだけ薄くしてＴＦＴの動作速度を上げることが有効である。逆に、バッファ回路や画素マトリクス回路は高速動作性能がさほど要求されないため、ゲート絶縁膜を厚くして耐圧特性を向上させることが有効である。
【０２５７】
このように動作電圧に応じて回路が要求する仕様が異なる場合、それに応じてゲート絶縁膜の膜厚を異ならせることが有効である。本願発明のＮＴＦＴの構造では第１絶縁層と第２絶縁層がゲート絶縁膜として機能しうる絶縁膜であるため、その膜厚を回路に応じて変えることができる。
【０２５８】
例えば、シフトレジスタ回路、信号処理回路（信号分割回路等）のように動作電圧が低く、高速動作が必要な回路は第１絶縁層を厚く（２００〜４００nm）し、第２絶縁層を薄く（１０〜３０nm）することが有効である。なお、第１絶縁層を第２絶縁層並に薄くすると動作速度が向上するが寄生容量が大きくなって周波数特性が悪化するため好ましくない。場合によっては、実施例２１のようにシフトレジスタ回路等の場合は第１配線を設けない構造としても良い。
【０２５９】
また、バッファ回路、サンプリング回路または画素マトリクス回路などのように動作電圧が高い場合は、第２絶縁層を１００〜２００nmと厚くして、ゲート絶縁膜としての耐圧特性を高めておくことが望ましい。
【０２６０】
また、画素マトリクス回路では第１配線の影響を極力小さくすることが必要であるため、第１絶縁層の膜厚を２００〜４００nmと厚くしておくこともできる。こうすることで画素ＴＦＴに設けられた第１配線を遮光層として機能させることが可能となる。
【０２６１】
以上のように、動作電圧の違う回路に応じてゲート絶縁膜（第１絶縁層および／または第２絶縁層）の膜厚を異ならせることは有効である。
【０２６２】
なお、本実施例の構成は実施例１〜２２の如何なる実施例とも自由に組み合わせることが可能である。
【０２６３】
〔実施例２４〕
本実施例では実施例１５に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を図２１に示す。なお、保持容量の構造以外の部分は図１７に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０２６４】
本実施例は、実施例１７とほぼ同様の構造となるが、第３絶縁層を部分的にエッチングしてからの工程が多少異なる。
【０２６５】
本実施例の場合、保持容量部において第３絶縁層５３を部分的にエッチングした後、まずアルミニウムを主成分とする導電膜８５aを形成した。次に、タンタル膜を形成してパターニングを行い、第２配線５４a〜５４cおよびタンタル膜でなる保護配線８５bを形成した。
【０２６６】
このように、本実施例ではアルミニウムを主成分とする導電膜８５aとタンタル膜でなる保護配線８５bとで上部容量配線８５を形成した。即ち、実施的にはタンタル膜でなる容量配線５６、酸化タンタル膜でなる第１絶縁層５０およびアルミニウムを主成分とする導電膜８５aで保持容量が形成された。タンタル膜でなる保護配線８５bも上部容量電極の一部として機能するが、アルミニウムを主成分とする導電膜８５aを熱から守る保護膜としても機能する。
【０２６７】
なお、本実施例の構成は、実施例３〜１４、１５、１６、２０〜２３の如何なる実施例とも自由に組み合わせることが可能である。
【０２６８】
〔実施例２５〕
本願発明のＴＦＴ構造はＡＭ−ＬＣＤのような電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２６９】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０２７０】
また、本実施例の半導体回路は実施例１〜２４のどのような組み合わせからなる構成を用いても実現することができる。
【０２７１】
〔実施例２６〕
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置や半導体回路に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本願発明を実施できる。
【０２７２】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２２に示す。
【０２７３】
図２２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【０２７４】
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０２７５】
図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０２７６】
図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０２７７】
図２２（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【０２７８】
図２２（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０２７９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜２５のどのような組み合わせからなる構成を用いても実現することができる。
【０２８０】
【発明の効果】
本願発明は同一構造のＮＴＦＴを、活性層の下側に設けた第１配線の電圧を制御することでＧＯＬＤ構造として用いたり、ＬＤＤ構造として用いたりする点に特徴がある。即ち、工程数を増やしたり煩雑にすることなく、同一基板上にＧＯＬＤ構造とＬＤＤ構造とを実現することができる。
【０２８１】
そのため、ＡＭ−ＬＣＤやＡＭ−ＬＣＤを表示ディスプレイとして有する電子機器等の半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができた。
【０２８２】
また、画素マトリクス回路において保持容量の誘電体として酸化タンタル膜等の高誘電率膜を用いることで、小さい面積で大きなキャパシティを有する保持容量を形成することができた。そのため、対角１インチ以下のＡＭ−ＬＣＤにおいても開口率を低下させることなく、十分な保持容量を確保することが可能となった。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の構造を示す図。
【図２】 画素マトリクス回路の構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 画素マトリクス回路の作製工程を示す図。
【図５】 画素マトリクス回路の作製工程を示す図。
【図６】 ＡＭ−ＬＣＤの外観を示す図。
【図７】 ＡＭ−ＬＣＤのブロック構成を示す図。
【図８】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図９】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１０】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１１】 ＣＭＯＳ回路の構造を示す図。
【図１２】 ＣＭＯＳ回路の作製工程を示す図。
【図１３】 ＣＭＯＳ回路の作製工程を示す図。
【図１４】 画素マトリクス回路の構造を示す図。
【図１５】 画素マトリクス回路の構造を示す図。
【図１６】 画素マトリクス回路の構造を示す図。
【図１７】 画素マトリクス回路の構造を示す図。
【図１８】 画素マトリクス回路の構造を示す図。
【図１９】 画素マトリクス回路の構造を示す図。
【図２０】 画素マトリクス回路の構造を示す図。
【図２１】 画素マトリクス回路の構造を示す図。
【図２２】 電子機器の一例を示す図。
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要になり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００５】
ところが、ＴＦＴは必ずしも信頼性の面で単結晶半導体基板に作製されるＭＯＳＦＥＴと同等ではないとされている。ＭＯＳＦＥＴでも問題となっていたように、ＴＦＴにおいても長期にわたって動作させると移動度やオン電流が低下するといった現象が起こる。このような現象がおこる原因の一つは、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化である。
【０００６】
一方、ＭＯＳＦＥＴでは、信頼性を向上させる技術として、ＬＤＤ（Lightly Doped Drain）構造が良く知られている。この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。この構造はＴＦＴでも採用されている。
【０００７】
さらにＭＯＳＦＥＴでは、ゲート絶縁膜を介して、ＬＤＤ領域をゲート電極とある程度オーバーラップさせる（重ならせる）構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）と呼ばれる構造が知られている。このような構造とすることで、ホットキャリア耐性を高めることができた。
【０００８】
また、こういったＭＯＳＦＥＴの構造をＴＦＴに応用しようという試みもなされている。しかしながら、ＧＯＬＤ構造（本明細書中ではゲート電圧が印加されるＬＤＤ領域を有する構造をＧＯＬＤ構造と呼ぶ。逆にゲート電圧が印加されないＬＤＤ領域のみを有する構造をＬＤＤ構造と呼ぶ。）の場合、ＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題がある。そのため、ＡＭ−ＬＣＤの画素マトリクス回路のように、オフ電流を極力抑えたい回路に使うには不適切であった。
【０００９】
【発明が解決しようとする課題】
本願発明では、ＡＭ−ＬＣＤの各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有するＡＭ−ＬＣＤを提供することを課題とする。延いては、そのようなＡＭ−ＬＣＤを有する半導体装置（電子機器）の信頼性を高めることを課題とする。
【００１０】
また、ＡＭ−ＬＣＤの画素マトリクス回路においては、オフ電流を極力抑えるためのＴＦＴ構造を提供すると共に、保持容量（補助容量ともいう）のキャパシティを改善するための構造を提供することを課題とする。
【００１１】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
画素ＴＦＴと保持容量とを含む画素マトリクス回路を有する半導体装置において、
前記画素ＴＦＴは、絶縁層を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記絶縁層の一部で形成されていることを特徴とする。
【００１２】
また、他の発明の構成は、
画素ＴＦＴと保持容量とを含む複数の画素を有する半導体装置において、
前記画素ＴＦＴは、第１絶縁層および第２絶縁層を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記第１絶縁層で形成されていることを特徴とする。
【００１３】
また、他の発明の構成は、
画素ＴＦＴと保持容量とを含む複数の画素を有する半導体装置において、
前記画素ＴＦＴは、第１絶縁層、第２絶縁層および酸化珪素膜を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記第１絶縁層と前記酸化珪素膜とでなる積層膜で形成されていることを特徴とする。
【００１４】
なお、上記構成において、前記第１配線としてはタンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、前記元素を組み合わせた合金膜またはシリサイド膜、或いは前記導電膜、合金膜またはシリサイド膜を積層した積層膜を用いれば良い。
【００１５】
また、前記画素ＴＦＴのチャネル形成領域と前記保持容量の前記半導体領域とは同一の半導体層で形成されている点にも特徴がある。
【００１６】
また、保持容量の誘電体として機能する前記第１絶縁層としてはタンタル（Ｔａ）、チタン（Ｔｉ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、タングステン（Ｗ）、トリウム（Ｔｈ）、タリウム（Ｔｌ）、または鉛（Ｐｂ）から選ばれた元素を含む酸化物またはハロゲン化物を用いれば良い。
【００１７】
これらの薄膜は１０〜１００程度の高い誘電率を有する薄膜であり、保持容量の誘電体として適している。さらには、ＰＺＴ（チタン酸ジルコン酸鉛）、ＢＳＴ（チタン酸バリウムストロンチウム）またはＹ１系材料（タンタル酸ニオブ酸ストロンチウムビスマス）などの強誘電体膜を用いても良い。
【００１８】
さらに、このような高誘電率膜を用いて形成した保持容量を、画素マトリクス回路のソース配線の下、および／またはゲート配線の下に形成することで開口率を向上させることは有効である。
【００１９】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、絶縁層を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記画素マトリクス回路に含まれる保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記絶縁層の一部で形成されており、
前記画素ＴＦＴに接続された第１配線は最低電源電位に保持され、前記Ｎチャネル型ＴＦＴに接続された第１配線は、該Ｎチャネル型ＴＦＴのゲート電極と同電位に保持されることを特徴とする。
【００２０】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、第１絶縁層および第２絶縁層を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記画素マトリクス回路に含まれる保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記第１絶縁層で形成されており、
前記画素ＴＦＴに接続された第１配線は最低電源電位に保持され、前記Ｎチャネル型ＴＦＴに接続された第１配線は、該Ｎチャネル型ＴＦＴのゲート電極と同電位に保持されることを特徴とする。
【００２１】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、第１絶縁層、第２絶縁層および酸化珪素膜を介して第１配線の上に形成されたチャネル形成領域と、当該チャネル形成領域に接し、前記第１配線に重なるように形成された低濃度不純物領域と、を有し、
前記画素マトリクス回路に含まれる保持容量は、前記第１配線と同一層に形成された容量配線、前記チャネル形成領域または前記低濃度不純物領域と同一組成の半導体領域、および前記第１絶縁層と前記酸化珪素膜とでなる積層膜で形成されており、
前記画素ＴＦＴに接続された第１配線は最低電源電位に保持され、前記Ｎチャネル型ＴＦＴに接続された第１配線は、該Ｎチャネル型ＴＦＴのゲート電極と同電位に保持されることを特徴とする。
【００２２】
【発明の実施の形態】
［実施形態１］
本願発明の実施の形態について、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）とＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）を組み合わせたＣＭＯＳ回路（インバータ回路）を例にとって説明する。
【００２３】
なお、断面構造は図１（Ａ）に示し、上面図は図１（Ｂ）に示す。また、図１（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図１（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で切った時の断面図は図１（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で示した各断面図に対応する。
【００２４】
まず、図１（Ａ）において、１００は基板、１０１は下地膜、１０２a、１０２b、１０２cは第１配線、１０３は第１絶縁層、１０４は第２絶縁層、９０は活性層の下地となる酸化珪素膜である。ＮＴＦＴの活性層は、ソース領域１０５、ドレイン領域１０６、低濃度不純物領域（ＬＤＤ領域）１０７a、１０７b、チャネル形成領域１０８で形成される。また、ＰＴＦＴの活性層は、ドレイン領域１０９、ソース領域１１０、チャネル形成領域１１１で形成される。
【００２５】
また、１１２は第２絶縁層、その上には導電膜で形成された第２配線１１３a、１１３b、１１３c、１１３dを有する。また、１１４は第１層間絶縁層、１１５〜１１７は第３配線であり、１１５、１１６がソース配線（ソース電極を含む）、１１７がドレイン配線（ドレイン電極を含む）である。
【００２６】
以上のような構造でなるＣＭＯＳ回路において、基板１００としてはガラス基板、石英基板、金属基板、ステンレス基板、プラスチック基板、セラミックス基板またはシリコン基板を用いることができる。シリコン基板を用いる場合は予めに表面を酸化して酸化珪素膜を設けておくと良い。
【００２７】
また、下地膜１０１としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜など珪素を主成分とする絶縁膜を用いても良いが、酸化タンタル膜にように緻密で堅い絶縁膜を用いることも好ましい。
【００２８】
また、第１配線は図１（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに１０２a、１０２b、１０２cに区別した。ここでは第１配線１０２aは活性層との交差部、第１配線１０２bはＴＦＴ間の接続部、第１配線１０２cは各回路に共通の電源供給部を指し示している。
【００２９】
この時、第１配線１０２aはＮＴＦＴのサブゲート電極として機能する。即ち、チャネル形成領域１０８の電荷制御は第１配線１０２aと、第１配線１０２aと同電位（または所定の電位）が与えられた第２配線（メインゲート電極）１１３aとで行われ、第１配線１０２aのみがＬＤＤ領域１０７a、１０７bにゲート電圧（または所定の電圧）を印加することができるような構造となっている。
【００３０】
従って、第２配線１１３aのみをゲート電極として機能させた場合はＧＯＬＤ構造にならない（ＬＤＤ構造となる）が、第１配線１０２aと組み合わせることで初めてＧＯＬＤ構造を実現することができる。この構造の利点は後述するとして、さらに、この第１配線１０２aは遮光層としての機能をも兼ねている。
【００３１】
なお、第１配線の材料としては導電性を有していればどのような材料を用いても構わない。ただし、後のプロセス温度に耐えうる耐熱性を有する材料であることが望ましい。例えばタンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分（成分比が５０％以上）とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜、さらにはそれら導電膜、合金膜またはシリサイド膜を組み合わせた積層膜を用いても構わない。
【００３２】
具体的には、タンタル膜、クロム膜、またはタングステンシリサイド膜とシリコン（珪素）膜との積層膜が好ましい。タングステンシリサイド膜とシリコン膜との積層膜を用いる場合、活性層に近い側にシリコン膜を設けるような構造とすることが好ましい。
【００３３】
また、本実施形態の特徴としては、第１配線１０２aがＮＴＦＴのみに設けられ、ＰＴＦＴには設けられない点が挙げられる。図１（Ａ）の場合、ＰＴＦＴはオフセット領域もＬＤＤ領域も形成されていないが、どちらか一方または両方を備えていても構わない。
【００３４】
このような構造であるため、図１（Ｂ）に示すように第１配線は電源供給部から接続部を経由してＮＴＦＴに至り、ＮＴＦＴのサブゲート電極として機能することになる。
【００３５】
また、第２配線も全て同一パターンからなる配線であるが、説明の便宜上、部分ごとに区別した。区別の仕方は第１配線とほぼ同様であり、図１（Ａ）において、１１３aがＮＴＦＴの活性層との交差部、１１３bがＰＴＦＴの活性層との交差部、１１３cがＴＦＴ間の接続部、１１４dが電源供給部である。
【００３６】
第２配線は導電膜であれば如何なる膜を用いてもよく、タンタル（Ｔａ）膜、クロム（Ｃｒ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、シリコン（Ｓｉ）膜を自由に組み合わせて形成することができる。また、これらの合金膜やシリサイド膜を用いても構わない。さらに、同種または異種の導電膜を積層して形成しても構わない。
【００３７】
以上のように、本実施形態のＣＭＯＳ回路にはＮＴＦＴに第１配線（サブゲート配線）が設けられ、第１配線に第２配線（メインゲート配線）と同じ電圧を印加するか、所定の電圧を印加することでＮＴＦＴをＧＯＬＤ構造とすることができる。
【００３８】
［実施形態２］
本願発明の実施の形態について、ＮＴＦＴを画素ＴＦＴとして用いた画素マトリクス回路を例にとって説明する。なお、この画素マトリクス回路は「実施形態１」で説明したＣＭＯＳ回路と同一の基板上に同時に形成されるため、同一名称で記載された配線に関する詳細は「実施形態１」の記載を参考にすれば良い。
【００３９】
なお、断面構造は図２（Ａ）に示し、上面図は図２（Ｂ）に示す。また、図２（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図２（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’で切った時の断面図は図２（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’で示した各断面図に対応する。
【００４０】
まず、図２（Ａ）において、２００は基板、２０１は下地膜、２０２a〜２０２cは第１配線、２０３は容量配線、２０４は第１絶縁層、２０５は第２絶縁層、９１は活性層の下地となる酸化珪素膜である。画素ＴＦＴ（ＮＴＦＴ）の活性層は、ソース領域２０６、ドレイン領域２０７、低濃度不純物領域（ＬＤＤ領域）２０８a〜２０８d、チャネル形成領域２０９a、２０９bで形成される。
【００４１】
なお、画素ＴＦＴはダブルゲート構造を例示しているが、シングルゲート構造でも良いし、三つ以上のＴＦＴを直列に接続したマルチゲート構造としても構わない。また、ソース領域とドレイン領域は画素ＴＦＴが充電するか放電するかで入れ替わることは言うまでもない。
【００４２】
この時、容量配線２０３と半導体領域２１０（具体的にはドレイン領域２０７から延長した部分）との間で第１絶縁層２０４および酸化珪素膜９１を誘電体とする保持容量が形成される。この際、第１絶縁層２０４としてはタンタル（Ｔａ）、チタン（Ｔｉ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、タングステン（Ｗ）、トリウム（Ｔｈ）、タリウム（Ｔｌ）、または鉛（Ｐｂ）から選ばれた元素を含む酸化物またはハロゲン化物を用いることができる。
【００４３】
これらの酸化物は高い比誘電率を示すことが知られており、１０〜１００程度の誘電率を示す。本実施形態の特徴の一つは、このような高誘電率膜を保持容量の誘電体として用いることにある。例えば、酸化タンタル膜は比誘電率が２５であり、容易にスパッタ法で形成することができるので好適である。
【００４４】
なお、誘電体の一部となる酸化珪素膜９１は第１絶縁層２０４と半導体領域２１０との界面が反応してしまうのを防ぐバリア層として設けている。また、活性層となる半導体層を形成する際、酸化珪素膜９１と半導体層とを大気解放しないで連続的に成膜することが好ましい。これにより大気中のボロン等の元素が活性層の下表面に付着して汚染されることを防ぐことができる。
【００４５】
また、第２絶縁層２１１の上には第２配線２１２a、２１２b、２１２cが設けられる。第２配線２１２aはいわゆるゲート配線であり、２１２b、２１２cが実質的なゲート電極である。
【００４６】
また、２１３は第１層間絶縁層、２１４、２１５は第３配線であり、２１４がソース配線（ソース電極を含む）、２１５がドレイン配線（ドレイン電極を含む）である。さらに、その上には第２層間絶縁層２１６、ブラックマスク２１７a、２１７b、第３層間絶縁層２１８、画素電極２１９が設けられる。
【００４７】
また、第１配線は図２（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに２０２a、２０２b、２０２cに区別した。ここでは第１配線２０２aはゲート電極として機能しない配線部、２０２b、２０２cは活性層との交差部であり、ゲート電極として機能する部分である。
【００４８】
なお、ここに示した第１配線は「実施形態１」で説明した第１配線と同時に形成される。従って、材料等の説明は省略する。
【００４９】
この時、第１配線２０２b、２０２cは画素ＴＦＴの遮光膜として機能する。即ち、「実施形態１」で説明したようなサブゲート配線としての機能はなく、固定電位にしておくか、フローティング状態（電気的に孤立した状態）にしておく。即ち、画素ＴＦＴにおいてはＴＦＴの動作に影響を与えず、遮光層としてのみ機能するような電位に保持しておくことが必要である。
【００５０】
固定電位としては、少なくともビデオ信号の最低電位（具体的にはビデオ信号が−８〜８Ｖで振幅するならば−８Ｖを指す）よりも低い電位、好ましくは形成される回路全体の最低電源電位または最低電源電位よりも低い電位にしておくことが望ましい。
【００５１】
例えば、ＡＭ−ＬＣＤの場合、ドライバー回路やその他の信号処理回路と画素マトリクス回路とで様々な電源供給線が形成され、それぞれに所定の電位が与えられている。即ち、ある基準となる最低電位があり、それを基準として様々な電圧が形成される。最低電源電位とは、それら回路の全てにおいて基準となる最低電位を指す。
【００５２】
第１配線を上述のような電位に保持しておくことで、ホットキャリア注入によって発生したホールをチャネル形成領域から引き抜くことが可能となり、ホールの蓄積によるパンチスルー現象を防ぐことができる。
【００５３】
このようにチャネル形成領域２０９a、２０９bの電荷制御は第１配線２１２bと第１配線２１２cとで行われ、ＬＤＤ構造として動作する。これによりオフ電流の増加を効果的に抑制することができる。
【００５４】
なお、画素ＴＦＴ部では第１絶縁層２０４、第２絶縁層２０５および酸化珪素膜９１とで形成された積層膜が、第１配線２０２b、２０２cとチャネル形成領域２１２b、２１２cとの間に存在する。構造上、ここに寄生容量が形成されてしまうが、この寄生容量（マルチゲート構造の場合は各ゲート電極下に形成される寄生容量の総和）が保持容量の３分の１以下（好ましくは１０分の１以下）であればＴＦＴの動作には影響を与えない。
【００５５】
このように本実施形態に示した画素マトリクス回路では画素ＴＦＴとしてＮＴＦＴが用いられ、その構造は「実施形態１」で説明したＣＭＯＳ回路のＮＴＦＴと同一構造（シングルゲート構造とダブルゲート構造との違いは除外する）である。しかしながら、ＣＭＯＳ回路では第１配線に所定電圧を印加してサブゲート配線として用いることでＧＯＬＤ構造を実現したのに対し、画素マトリクス回路では第１配線を固定電位またはフローティング状態にしてＬＤＤ構造として用いる点に違いがある。
【００５６】
即ち、本願発明の最大の特徴は、同一基板上に同一構造のＮＴＦＴを形成しておき、第１配線（サブゲート配線）に印加する電圧の有無によってＧＯＬＤ構造とＬＤＤ構造とを使い分ける点にある。これにより工程数を増やすことなく、最適な回路設計が可能となるのである。
【００５７】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５８】
【実施例】
［実施例１］
本実施例では、「実施形態１」で説明したＣＭＯＳ回路の作製方法について説明する。説明には図３を用いる。
【００５９】
まず、基板３００としてガラス基板を用意し、その上に２００nm厚の酸化タンタル膜をスパッタ法で形成して下地膜３０１とした。さらに、その上に第１配線３０２a、３０２b、３０２cを形成した。第１配線の材料としては、スパッタ法によりタンタル膜を形成して用いた。タンタル膜の表面は酸化膜を設けても良かった。
【００６０】
勿論、第１配線３０２a、３０２b、３０２cは導電性を有する膜であれば良いので、他の金属膜や合金膜等またはそれらの積層膜を用いても構わない。なお、テーパー角の小さいパターン形成が可能な膜を用いると平坦性を向上させることができるため有効である。
【００６１】
次に、再びスパッタ法により酸化タンタル膜を形成した。本実施例では膜厚を１０〜５００nm（好ましくは５０〜３００nm、さらに好ましくは１００〜２００nm）とした。ここで形成された酸化タンタル膜３０３は画素マトリクス回路では保持容量の誘電体として用いられる。
【００６２】
なお、酸化タンタル膜以外にもバリウム（Ｂａ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、タングステン（Ｗ）、トリウム（Ｔｈ）、タリウム（Ｔｌ）、または鉛（Ｐｂ）から選ばれた元素を含む酸化物を用いることも可能である。基本的には比誘電率が１０以上（好ましくは２０以上）の薄膜であれば如何なる材料を用いても良い。
【００６３】
次に、珪素（シリコン）を含む絶縁膜でなる第２絶縁層３０４を形成した。本実施例ではまず５０nmの窒化珪素膜を成膜し、その上に８０nmの酸化珪素膜を積層した構造を採用した。勿論、酸化珪素膜単層でも良いし、ＳｉＯｘＮｙ（ｘ／ｙ＝０．０１〜１００）で示される酸化窒化珪素膜（窒化酸化珪素膜ともいう）を用いても良い。
【００６４】
酸化窒化珪素膜を用いる場合、窒素の含有量を酸素の含有量よりも多くすることで耐圧を向上させることが可能である。また、窒化珪素膜中にボロンを添加することにより熱伝導性を高め、放熱効果を向上させることは有効である。
【００６５】
次に、１０nm厚の酸化珪素膜９２を形成し、その上に５０nm厚の非晶質珪素膜（図示せず）を大気解放しないで連続的に形成した。本出願人は活性層の下表面に付着した大気中のボロンがＴＦＴ特性（特にしきい値電圧）に悪影響を与えることを突き止めている。しかしながら、本実施例のように薄い酸化珪素膜と非晶質珪素膜とを連続形成することで、このような問題を解決することができた。さらに、この酸化珪素膜は画素マトリクス回路において保持容量の誘電体となる酸化タンタル膜が活性層と反応することを防ぐバリア層としても機能する。
【００６６】
次に、特開平７−１３０６５２号公報（米国出願番号０８／３２９，６４４または米国出願番号０８／４３０，６２３に対応）の技術を用いて非晶質珪素膜の結晶化を行い、結晶質珪素膜（図示せず）を得た。同公報記載の技術は、触媒元素を用いて熱結晶化する手段であり、本実施例では触媒元素としてニッケルを用いた。
【００６７】
さらに、本実施例では特開平１０−２７０３６３号公報（米国出願番号０９／０５０，１８２に対応）に記載された技術を用いて、結晶化後に不要となったニッケルを結晶質珪素膜中から除去した。
【００６８】
特開平１０−２７０３６３号公報に記載された技術は、結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【００６９】
次に、形成した結晶質珪素膜をパターニングして活性層３０５、３０６を形成した。なお、本実施例では活性層に用いる半導体膜として非晶質珪素膜を結晶化した結晶質珪素膜を用いたが、他の半導体膜として微結晶珪素膜を用いても構わないし、直接結晶質珪素膜を成膜しても良い。また、珪素膜以外に、シリコンゲルマニウム膜等の化合物半導体膜を用いることも可能である。
【００７０】
なお、活性層３０５、３０６を形成する前または後で結晶質珪素膜中に１３族に属する元素および／または１５族に属する元素を添加しても良い。ここで添加される元素はＴＦＴのしきい値電圧を制御するための元素である。
【００７１】
例えば、まず１３族に属する元素としてボロンを結晶質珪素膜全体に添加してプラス方向のしきい値制御を行い、次に選択的にリンを添加してマイナス方向のしきい値制御を行って、ＮＴＦＴおよびＰＴＦＴのしきい値電圧が所望の値になるように調節すれば良い。
【００７２】
次に、活性層３０５、３０６を覆って、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜またはそれらの積層膜でなる第３絶縁層３０７を形成した。ここではプラズマＣＶＤ法で酸化窒化珪素膜を１００ｎｍの厚さに形成した。この第３絶縁層は第２配線をメインゲート配線として用いる際のゲート絶縁膜として機能する。
【００７３】
次に、後に第２配線となる２００nm厚のタンタル膜３０８を形成した。タンタル膜３０８の成膜方法はスパッタ法でもＣＶＤ法でも良い。
【００７４】
こうして図３（Ａ）の状態が得られたら、レジストマスク３０９a、３０９bを形成し、タンタル膜３０８をエッチングした。こうしてタンタル膜でなる第２配線３１０aが形成された。この第２配線３１０aは図１（Ａ）の第２配線（メインゲート配線）１１３aに相当する。また、タンタル膜３１０bはＮＴＦＴとなる領域以外を隠すようにして残される。
【００７５】
次に、１５族に属する元素（代表的にはリンまたは砒素）を添加し、低濃度不純物領域３１１、３１２を形成した。本実施例では１５族に属する元素としてリンを用い、質量分離を行わないイオンドーピング法を用いて添加した。また、添加条件としては、加速電圧を９０ｋｅＶとし、１×１０16〜１×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。この濃度が後にＬＤＤ領域の不純物濃度になるので精密に制御する必要がある。（図３（Ｂ））
【００７６】
なお、本明細書中ではこのような条件で行われた不純物添加工程をリン（ｎ-）の添加工程という。
【００７７】
次に、レジストマスク３０９a、３０９bを除去し、新たにレジストマスク３１３a〜３１３dを形成した。そしてタンタル膜３１０bをエッチングして第２配線３１４a〜３１４cを形成した。この第２配線３１４a〜３１４cはそれぞれ順に図１（Ａ）の第２配線１１３b、１１３c、１１３dに相当する。
【００７８】
次に、１３族に属する元素（代表的にはボロンまたはガリウム）を添加し、ドレイン領域３１５、ソース領域３１６を形成した。また、このとき同時にＰＴＦＴのチャネル形成領域３１７が画定した。本実施例では１３族に属する元素としてボロンを用い、質量分離を行わないイオンドーピング法を用いて添加した。添加条件としては、加速電圧を７５ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でボロンが添加されるようにドーズ量を調節した。（図３（Ｃ））
【００７９】
なお、本明細書中ではこのような条件で行われた不純物添加工程をボロン（ｐ++）の添加工程という。
【００８０】
次に、レジストマスク３１３a〜３１３dを除去した後、再びレジストマスク３１８a〜３１８dを形成した。本実施例では、これらのレジストマスクは裏面露光法を用いて形成した。即ち、レジストマスク３１８a、３１８c、３１８dは第１配線がマスクとなり、レジストマスク３１８bは第２配線がマスクとなっている。この時、第１配線をマスクとなる場合は少し光の回り込みがあるので、第１配線よりも線幅が細くなる。この線幅は露光条件によって制御することが可能である。即ち、この回り込み量を制御することでＬＤＤ領域の幅（長さ）を制御することができる。
【００８１】
勿論、これらのレジストマスクを、マスクを用いて形成することもできる。その場合、パターン設計の自由度は高くなるがマスク枚数が増えてしまう。
【００８２】
こうしてレジストマスク３１８a〜３１８dが形成されたら、１５族に属する元素（本実施例ではリン）の添加工程を行った。ここでは加速電圧を９０ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。
【００８３】
なお、本明細書中ではこのような条件で行われた不純物添加工程をリン（ｎ+）の添加工程という。
【００８４】
この工程によりＮＴＦＴのソース領域３１９、ドレイン領域３２０、ＬＤＤ領域３２１およびチャネル形成領域３２２が画定した。また、この工程ではＰＴＦＴのドレイン領域３２３とソース領域３２４にもリンが添加されるが、前工程でさらに高い濃度のボロンが添加されていれば、Ｎ型に反転しないためＰ型を維持したままとなる。
【００８５】
こうしてＮＴＦＴおよびＰＴＦＴに一導電性を付与する不純物元素を添加したら、ファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらの手法を併用して不純物元素の活性化を行った。
【００８６】
こうして図３（Ｄ）の状態が得られたら、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、樹脂膜またはそれらの積層膜でなる第１層間絶縁層３２５を形成した。そしてコンタクトホールを開けてソース配線３２６、３２７、ドレイン配線３２８を形成した。（図３（Ｅ））
【００８７】
本実施例では第１層間絶縁層３２５として、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。また、本実施例ではソース配線３２６、３２７およびドレイン配線３２８を、チタン膜１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜をパターニングして形成した。
【００８８】
こうして図３（Ｅ）に示すような構造のＣＭＯＳ回路が完成した。本実施例のＣＭＯＳ回路は図１（Ａ）に示した構造であり、それについての説明は「実施形態１」で詳細に説明したのでここでの説明は省略する。また、図１（Ａ）の構造を得るにあたって、本実施例の作製工程に限定される必要はない。例えば、ＮＴＦＴをダブルゲート構造とし、ＰＴＦＴをシングルゲート構造とするようなことも可能である。
【００８９】
なお、本実施例で説明したＣＭＯＳ回路はＡＭ−ＬＣＤにおいてはドライバー（駆動）回路（シフトレジスタ回路、バッファ回路、レベルシフタ回路、サンプリング回路など）やその他の信号処理回路（分割回路、Ｄ／Ａコンバータ回路、γ補正回路、オペアンプ回路など）を構成する基本単位回路である。
【００９０】
本実施例ではＮＴＦＴの第１配線をサブゲート配線として用いることで実質的なＧＯＬＤ構造を実現することができ、ホットキャリア注入による劣化を防ぐことができる。従って、非常に信頼性の高い回路を形成することができる。
【００９１】
〔実施例２〕
本実施例では「実施形態２」で説明した画素マトリクス回路の作製方法について説明する。説明には図４、図５を用いる。なお、画素マトリクス回路は同一基板上において、実施例１に示したＣＭＯＳ回路と同時に形成されるため、実施例１の作製工程に対応させて説明する。従って、必要に応じて図３と同じ符号を使って説明することとする。
【００９２】
まず、ガラス基板３００上に酸化タンタル膜でなる下地膜３０１を形成し、その上に第１配線４０１a、４０１b、４０１c、容量配線４０２を形成した。なお、第１配線４０１aは図２（Ａ）の第１配線２０２aに、第１配線４０１bは図２（Ａ）の第１配線２０２bに、第１配線４０１cは図２（Ａ）の第１配線２０２cに相当する。
【００９３】
また、容量配線４０２は図２（Ａ）の容量配線２０３に相当する。また、これら第２配線および容量配線の材料は実施例１で説明した通りである。
【００９４】
次に、実施例１を参考にして第１絶縁層３０３、第２絶縁層３０４を形成した。第２絶縁層３０４を形成したら、ここで保持容量を構成する容量配線４０２上において第２絶縁層３０４を選択的にエッチングして、第１絶縁層３０３を露呈させる。この第１絶縁層の露呈した部分が後に保持容量の誘電体として機能する部分となる。
【００９５】
こうして第２絶縁層３０４のエッチングが終了したら、酸化珪素膜９２と非晶質珪素膜（図示せず）を大気解放しないで連続的に形成し、実施例１に示した結晶化工程とゲッタリング工程を経て画素ＴＦＴの活性層４０３を形成した。
【００９６】
この時、活性層は第１配線４０１b、４０１cに重なる部分で画素ＴＦＴを形成し、容量配線４０２と重なる部分で保持容量を形成する。即ち、画素ＴＦＴと保持容量とは活性層を通じて物理的にも繋がっている。
【００９７】
こうして活性層４０３を形成したら、第２絶縁層３０７、タンタル膜３０８を形成した。こうして図４（Ａ）の状態が得られた。なお、同時形成されているＣＭＯＳ回路は図３（Ａ）の状態にある。
【００９８】
次に、レジストマスク４０４a〜４０４cを形成し、タンタル膜３０８のエッチングを行った。こうして第２配線４０５a〜４０５cが形成された。なお、第２配線４０５aは図２（Ａ）の第２配線２１２aに、第２配線４０５bは図２（Ａ）の第２配線２１２bに、第２配線４０５cは図２（Ａ）の第２配線２１２cに相当する。
【００９９】
次に、後にＬＤＤ領域を形成するためのリン（ｎ-）の添加工程を行い、低濃度不純物領域４０６〜４０８を形成した。この工程は図３（Ｂ）の工程に対応する。従って、図４（Ｂ）の工程において、第２配線の材料や膜厚、およびリンの添加条件は実施例１と同様である。
【０１００】
次に、図３（Ｃ）に相当する工程を行った。この工程では、画素マトリクス回路においてはレジストマスク４０９で全面を覆い、ボロンが全く添加されないようにした。（図４（Ｃ））
【０１０１】
次に、レジストマスク４０９を除去した後、裏面露光法によりレジストマスク４１０a〜４１０dを形成した。そして、リン（ｎ+）の添加工程を行い、ソース領域４１１、ドレイン領域４１２、ＬＤＤ領域４１３a〜４１３dおよびチャネル形成領域４１４a、４１４bを形成した。この時、裏面露光条件やリンの添加条件等は実施例１の図３（Ｄ）の工程に従えば良い。
【０１０２】
なお、図４（Ｄ）では説明の便宜上、ソース領域やドレイン領域と記載したが、画素ＴＦＴの場合は画素への充電時と放電時とでソース領域とドレイン領域が逆転するので明確な区別はない。
【０１０３】
また、４１５で示される領域（保持容量の電極として機能する半導体領域）はレジストマスク４１０dで隠されるため、結果的にＬＤＤ領域４１３a〜４１３bと同濃度でリンが添加された領域（同一組成の領域）となる。この領域は、第１配線４０２に電圧を印加することで電極として機能させることができ、第１配線４０２、第１絶縁層３０３および半導体領域４１５で保持容量が形成される。
【０１０４】
なお、図４（Ｂ）の工程で容量配線４０２の上にレジストマスクを形成すれば半導体領域４１５をチャネル形成領域４１４a、４１４bと同一組成の、真性または実質的に真性な半導体領域とすることも可能である。
【０１０５】
このように、本実施例はチャネル形成領域または低濃度不純物領域（ＬＤＤ領域）と、保持容量の電極として機能する半導体領域とが同一の半導体層で形成されている点も特徴としている。
【０１０６】
こうしてリンおよびボロンの添加工程が終了したら、実施例１と同様に不純物元素の活性化工程を行った。そして、第１層間絶縁層３２５を形成し、コンタクトホールを形成してソース配線４１６、ドレイン配線４１７を形成した。こうして図４（Ｅ）の状態を得た。この時、ＣＭＯＳ回路は図３（Ｅ）の状態となっている。
【０１０７】
次に、ソース配線４１６およびドレイン配線４１７を覆って第２層間絶縁層４１８を形成した。本実施例ではパッシベーション膜として３０nm厚の窒化珪素膜を形成し、その上に７００nm厚のアクリル膜を形成した。勿論、酸化珪素膜など珪素を主成分とする絶縁膜を用いても良いし、他の樹脂膜を用いても良い。他の樹脂膜としては、ポリイミド膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを使用することができる。
【０１０８】
次に、１００nm厚のチタン膜でなるブラックマスク４２０a、４２０bを形成した。ブラックマスク４２０a、４２０bは遮光性を有する膜であれば他の膜を用いても良い。代表的にはクロム膜、アルミニウム膜、タンタル膜、タングステン膜、モリブデン膜、チタン膜またはそれらの積層膜を用いれば良い。
【０１０９】
次に第３層間絶縁層４２１を形成した。本実施例では１μm厚のアクリル膜としたが、第２層間絶縁層と同様の材料を用いることができる。
【０１１０】
次に、第３層間絶縁層４２１にコンタクトホールを形成し、透明導電膜（代表的にはＩＴＯ膜）でなる画素電極４２２を形成した。この時、画素電極４２２はドレイン配線４１７と電気的に接続される。従って、コンタクトホールは非常に深いものとなるので、内側の側壁がテーパー形状または曲面を有するように形成すると画素電極が断線するなどの不良を防ぐのに有効であった。
【０１１１】
なお、本実施例ではドレイン配線４１７を介して画素ＴＦＴと画素電極４２２が電気的に接続されているが、画素ＴＦＴのドレイン領域４１２に対して直接画素電極４２２を接続するような構造としても構わない。
【０１１２】
こうして図５（Ａ）に示すような構造の画素マトリクス回路が完成した。なお、本実施例では画素電極として透明導電膜を用いて透過型ＡＭ−ＬＣＤを作製する例を示したが、画素電極として反射率の高い金属膜（アルミニウムを主成分とする金属膜など）を用いることで容易に反射型ＡＭ−ＬＣＤを作製することが可能である。
【０１１３】
また、図５（Ａ）の状態となった基板をアクティブマトリクス基板という。本実施例では、実際にＡＭ−ＬＣＤを作製した場合の構造も併せて説明する。
【０１１４】
図５（Ａ）の状態が得られたら、画素電極４２２上に配向膜４２３を８０nmの厚さに形成した。次に、対向基板を作製した。対向基板はガラス基板４２４上にカラーフィルタ４２５、透明電極（対向電極）４２６、配向膜４２７を形成したものを準備した。そして、それぞれの配向膜４２３、４２７に対してラビング処理を行い、シール材（封止材）を用いてアクティブマトリクス基板と対向基板とを貼り合わせた。そして、その間に液晶４２８を保持させた。
【０１１５】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１１６】
こうして図５（Ｂ）に示す構造のＡＭ−ＬＣＤ（画素マトリクス回路の部分）が完成した。本実施例に示した第２層間絶縁層４１８と第３層間絶縁層４２１は実際には実施例１に示したＣＭＯＳ回路上にも形成されることになる。また、ブラックマスク４２０a、４２０bや画素電極４２２を形成すると同時に、それらを構成する材料で配線を形成し、その配線をＡＭ−ＬＣＤのドライバー回路や信号処理回路の引き回し配線（第４配線または第５配線）として用いることも可能である。
【０１１７】
本実施例の場合、画素ＴＦＴに設けられた第１配線４０１b、４０１cは最低電源電位に設定した。こうしておくことで、ホットキャリア注入によってドレイン端部に生じたホール（正孔）を第１配線に引き抜くことができるため、信頼性の向上に適した構造となる。勿論、第１配線４０１b、４０１cをフローティング状態にしておくこともできるが、その場合にはホールの引き抜き効果を期待できない。
【０１１８】
〔実施例３〕
本実施例では本願発明の画素マトリクス回路やＣＭＯＳ回路（具体的にはＣＭＯＳ回路で形成されたドライバー回路や信号処理回路）を具備したＡＭ−ＬＣＤの外観を図６に示す。
【０１１９】
アクティブマトリクス基板６０１には画素マトリクス回路６０２、信号線駆動回路（ソースドライバー回路）６０３、走査線駆動回路（ゲートドライバー回路）６０４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路等）６０５が形成され、ＦＰＣ（フレキシブルプリントサーキット）６０６が取り付けられている。なお、６０７は対向基板である。
【０１２０】
ここでアクティブマトリクス基板６０１上に形成された各種回路をさらに詳しく図示したブロック図を図７に示す。
【０１２１】
図７において、７０１は画素マトリクス回路であり、画像表示部として機能する。また、７０２aはシフトレジスタ回路、７０２bはレベルシフタ回路、７０２cはバッファ回路である。これらでなる回路が全体としてゲートドライバー回路を形成している。
【０１２２】
なお、図７に示したＡＭ−ＬＣＤのブロック図ではゲートドライバー回路を、画素マトリクス回路を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバーに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１２３】
また、７０３aはシフトレジスタ回路、７０３bはレベルシフタ回路、７０３cはバッファ回路、７０３dはサンプリング回路であり、これらでなる回路が全体としてソースドライバー回路を形成している。画素マトリクス回路を挟んでソースドライバー回路と反対側にはプリチャージ回路１４が設けられている。
【０１２４】
本願発明を用いることで図６に示したような回路を有するＡＭ−ＬＣＤの信頼性を大幅に向上させることができる。その際、ドライバー回路や信号処理回路を形成するＣＭＯＳ回路は実施例１に従えばよく、画素マトリクス回路は実施例２に従えば良い。
【０１２５】
〔実施例４〕
本実施例では、「実施形態１」に示したＣＭＯＳ回路や「実施形態２」に示した画素マトリクス回路の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じて構造を異ならせる例を示す。
【０１２６】
なお、ＣＭＯＳ回路の基本構造は図１（Ａ）に示した構造、画素マトリクス回路の基本構造は図２（Ａ）に示した構造であるため、本実施例では必要箇所のみに符号を付して説明することとする。
【０１２７】
まず、図８（Ａ）に示した構造はＮＴＦＴのソース側のＬＤＤ領域をなくし、ドレイン側のみにＬＤＤ領域８０１を設けた構造である。ドライバー回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。
【０１２８】
本願発明のＣＭＯＳ回路の場合、サブゲート配線として機能する第１配線にゲート電圧を印加することによってＧＯＬＤ構造を実現し、ホットキャリア注入による劣化を防いでいる。しかしながら、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート電極とオーバーラップした（重なった）ＬＤＤ領域が存在すれば良い。
【０１２９】
従って、必ずしもチャネル形成領域のソース領域側の端部にはＬＤＤ領域を設けておく必要はなく、却ってソース領域側に設けられたＬＤＤ領域が抵抗成分として働いてしまう恐れがある。そのため、図８（Ａ）のような構造とすることは動作速度を改善する上で有効である。
【０１３０】
なお、図８（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図８（Ａ）のような構造を実現することができる。
【０１３１】
次に、図８（Ｂ）は基本的には図８（Ａ）と同様であるが、ＬＤＤ領域８０２の幅が図８（Ａ）よりも狭く形成されている。具体的には０．０５〜０．５μm（好ましくは０．１〜０．３μm）とする。図８（Ｂ）の構造はソース領域側の抵抗成分をなくすだけでなく、ドレイン領域側の抵抗成分を極力減らすような構造となっている。
【０１３２】
このような構造は実際にはシフトレジスタ回路のように３〜５Ｖといった低電圧で駆動し、高速動作を要求するような回路に適している。動作電圧が低いのでＬＤＤ領域（厳密にはゲート電極にオーバーラップしたＬＤＤ領域）が狭くなってもホットキャリア注入の問題は顕在化しない。
【０１３３】
勿論、場合によってはシフトレジスタ回路のみＮＴＦＴのＬＤＤ領域を完全になくすようなこともできる。その場合、同じドライバー回路内でも、シフトレジスタ回路のＮＴＦＴにはＬＤＤ領域がなく、他の回路には図１（Ａ）や図８（Ｂ）に示した構造を採用するようなこともできる。
【０１３４】
次に、図８（Ｃ）はＮＴＦＴをダブルゲート構造、ＰＴＦＴをシングルゲート構造としたＣＭＯＳ回路の例である。この場合、チャネル形成領域８０３、８０４のドレイン領域に近い側のみの端部にＬＤＤ領域８０５、８０６を設ける。
【０１３５】
図３（Ｄ）に示したようにＬＤＤ領域の幅は裏面露光工程における光の回り込み量で決定するが、マスク合わせによってレジストマスクを形成すれば自由にマスク設計を行うことができる。図８（Ｃ）に示した構造においてもマスクを用いれば片側のみにＬＤＤ領域を設けることは容易である。
【０１３６】
しかし、本実施例のようにゲート配線（第２配線）８０７a、８０７bと第１配線８０８、８０９とをずらして形成することで、裏面露光法を用いても片側のみにＬＤＤ領域を形成することが可能となる。
【０１３７】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１３８】
次に、図８（Ｄ）の構造は画素マトリクス回路の一実施形態である。図８（Ｄ）の構造の場合、ソース領域またはドレイン領域に近い片側のみにＬＤＤ領域８０９、８１０を設ける。即ち、二つのチャネル形成領域８１１と８１２の間にはＬＤＤ領域を設けない構造とする。
【０１３９】
画素ＴＦＴの場合、充電と放電を繰り返す動作を行うためソース領域とドレイン領域とが頻繁に入れ替わることになる。従って、図８（Ｄ）の構造とすることでどちらがドレイン領域となってもチャネル形成領域のドレイン領域側にＬＤＤ領域を設けた構造となる。逆に、チャネル形成領域８１１と８１２の間の領域は電界集中がないので抵抗成分となるＬＤＤ領域をなくした方がオン電流（ＴＦＴがオン状態にある時に流れる電流）を大きくするには有効である。
【０１４０】
なお、図８（Ａ）〜（Ｄ）の構造において、ソース領域側のチャネル形成領域の端部にはＬＤＤ領域を設けない構造としているが、幅の狭いものであれば設けられていても構わない。そのような構造はマスク合わせによってレジストマスクを形成しても良いし、第１配線と第２配線の位置を調節した上で裏面露光法を用いて形成しても良い。
【０１４１】
なお、本実施例の構成は実施例１、２と組み合わせられることは言うまでもなく、実施例３に示したＡＭ−ＬＣＤに用いても良い。
【０１４２】
〔実施例５〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、第２配線の一部の構造を変えた場合の例を図９に示す。なお、図９（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１４３】
図９（Ａ）のＣＭＯＳ回路は、第２配線のうち電源供給部に相当する部分のみ第１導電層９０１a、第２導電層９０１bとを積層して形成した積層膜９０１で構成する。本明細書中では９０１で示した配線構造をクラッド構造と呼ぶ。
【０１４４】
このようなクラッド構造において、第１導電層９０１aの材料としてはタンタル、チタン、クロム、タングステン、モリブデン、またはシリコンから選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いることができる。また、第２導電層９０１bの材料としては銅またはアルミニウムを主成分とする（成分比が５０％以上）金属膜を用いることが望ましい。
【０１４５】
このような構造とした場合、第２配線の電源供給部（図１（Ｂ）の１１３dで示される部分）は第１導電層９０１aを第２導電層９０１bで覆った構造となる。ただし、この構造では第１導電層９０１aの構成元素であるアルミニウムや銅が第３絶縁層（第２配線の下地になる絶縁層）中に拡散する恐れがある。そのため、第３絶縁層の表面に窒化珪素膜を設けておくと、アルミニウムや銅の拡散を効果的に防止することが可能である。
【０１４６】
また、本実施例の構造は画素マトリクス回路に対しても適用できる。図９（Ｂ）の画素マトリクス回路は、ゲート配線がタンタル膜のみの単層構造でなり、ゲート配線の中でも配線抵抗を抑えたい部分（ゲート配線のうちゲート電極として機能しない部分）には上記クラッド構造を採用している。
【０１４７】
勿論、図９（Ａ）、図９（Ｂ）に示した回路はどちらも同一基板上に同時形成されることは言うまでもない。
【０１４８】
また、実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４に示した構成と組み合わせることも可能である。
【０１４９】
〔実施例６〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、ＮＴＦＴのＬＤＤ領域の配置を異なるものとした場合の例を図１０に示す。なお、図１０（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１５０】
図１０（Ａ）に示したＣＭＯＳ回路では、ＮＴＦＴのゲート電極１１がＬＤＤ領域１２a、１２bに重なっている部分と重なっていない部分とを有する構造となっている。この構造において、ゲート電極１１がＬＤＤ領域１２a、１２bに重なっている部分の長さは０．１〜３．５μm（代表的には０．１〜０．５μm、好ましくは０．１〜０．３μm）とし、ゲート電極１１がＬＤＤ領域１２a、１２bに重なっていない部分の長さは０．５〜３．５μm（代表的には１．５〜２．５μm）とすれば良い。
【０１５１】
このような構造では、ゲート電極１１とＬＤＤ領域１２a、１２bとが重なる部分では実質的にＧＯＬＤ構造と同様の効果を示し、重ならない部分では実質的にＬＤＤ構造と同様の効果を示す。なお、この重なり加減はマスク合わせで決定しても良いし、光の回り込み量の制御によって実現しても良い。
【０１５２】
このような構造の特徴としては、ゲート電極に重なったＬＤＤ領域によりオン電流の劣化が防がれ、さらにその外側に設けられたゲート電圧が印加されないＬＤＤ領域によりオフ電流の増加が防がれる。従って、ＣＭＯＳ回路において、オフ電流も抑えたい場合には図１０（Ａ）の構造が有効である。
【０１５３】
図１０（Ｂ）に示した画素マトリクス回路の場合も同様であり、画素ＴＦＴのゲート電極１３a、１３bはどちらもＬＤＤ領域１４a〜１４dがゲート電極１３a、１３bと重なる領域および重ならない領域を有した構造となっている。この場合、第１配線２０２b、２０２cはサブゲート配線として機能させないので、ゲート電極１３a、１３bのみでチャネル形成領域の電荷が制御される。
【０１５４】
「実施形態２」で説明した画素ＴＦＴの構造では、画素ＴＦＴが完全なＬＤＤ構造として動作するような構造となっている。しかしながら、図１０（Ｂ）の構造とすることでホットキャリア注入に強い（オン電流の劣化がない又は抑制された）画素ＴＦＴを実現することができる。
【０１５５】
なお、本実施例の構造は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４、５に示した構成とも自由に組み合わせることが可能である。
【０１５６】
〔実施例７〕
本実施例ではドライバー回路に用いるＣＭＯＳ回路において、ＮＴＦＴのオフ電流を低減するための構造について図１１を用いて説明する。
【０１５７】
図１１において、ＮＴＦＴのＬＤＤ領域２１、２２は、実質的に第１配線１０２aに重なっている部分と重なっていない部分とに区別できる。従って、第１配線１０２aにゲート電圧が印加された際、図１１のＮＴＦＴはゲート電極に重なったＬＤＤ領域の外側に、ゲート電極に重なっていないＬＤＤ領域を有する構造となる。
【０１５８】
このような構造は実施例７でも説明したように、ＧＯＬＤ構造の利点であるオン電流の劣化を防ぐ効果を有し、且つ、ＧＯＬＤ構造の欠点であるオフ電流の増加を抑制した電気特性を得ることができる。従って、非常に優れた信頼性を有するＣＭＯＳ回路を実現することが可能である。
【０１５９】
また、ここではＣＭＯＳ回路の場合を例にとって説明したが、本実施例の構造を画素マトリクス回路に適用しても構わない。
【０１６０】
また、本実施例の構造を実現するためには、実施例１の図３（Ｄ）に示した工程において裏面露光法を用いなければ良い。即ち、通常のマスク合わせにより第１配線よりも幅の広いレジストマスクを設け、その後、リン（ｎ+）の添加工程を行えば本実施例の構造を容易に得ることができる。
【０１６１】
なお、ＬＤＤ領域の長さ（ゲート電極に重なっている部分と重なっていない部分の長さ）は実施例７に示した範囲を参考にすれば良い。
【０１６２】
なお、本実施例の構成は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜６に示した構成とも自由に組み合わせることが可能である。
【０１６３】
〔実施例８〕
本実施例では、実施例１または実施例２に示した活性層を形成するにあたって熱結晶化以外の手段を用いた場合について説明する。
【０１６４】
具体的には、非晶質半導体膜の結晶化を公知のレーザー結晶化手段により行う例を示す。レーザー光としては代表的にはエキシマレーザー光が用いられるが、アルゴンレーザー光、ＹＡＧレーザー光等を用いても良い。
【０１６５】
エキシマレーザー光としては、ＫｒＦガス、ＸｅＣｌガス、ＡｒＦガス等を冷気ガスとして用いることが知られている。また、本実施例では、このようなエキシマレーザー光をパルス発振により形成し、光学系を通すことで線状に加工して被照射面に照射した。
【０１６６】
なお、本実施例の構成は実施例１乃至実施例７の全ての構成と自由に組み合わせることが可能である。
【０１６７】
〔実施例９〕
本実施例は活性層を形成する方法として、実施例１に示した熱結晶化法を用い、そこで用いた触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報（米国出願番号０８／９５１，１９３に対応）または特開平１０−１３５４６９号公報（米国出願番号０８／９５１，８１９に対応）に記載された技術を用いる。
【０１６８】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にハロゲンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１６９】
なお、本実施例の構成は実施例１乃至実施例８の全ての構成と自由に組み合わせることが可能である。
【０１７０】
〔実施例１０〕
本実施例では、実施例１で示したリンによるゲッタリング工程の別形態について説明する。なお、基本的な工程は図１に従うものであるので、相違点のみに着目して説明する。
【０１７１】
まず、実施例１の工程に従って図３（Ｄ）の状態を得た。図１２（Ａ）は図３（Ｄ）の状態からレジストマスク３１８a〜３１８dを除去した状態を表している。
【０１７２】
この時、ＮＴＦＴのソース領域３１９及びドレイン領域３２０、並びにＰＴＦＴのドレイン領域３２３及びソース領域３２４には１×１０19〜１×１０21atoms/cm3（好ましくは５×１０20atoms/cm3）の濃度でリンが含まれている。
【０１７３】
本実施例ではこの状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加された１３族または１５族に属する不純物元素を活性化することができた。さらに、結晶化工程の後残存していた触媒元素（本実施例ではニッケル）が矢印の方向に移動し、前述のソース領域及びドレイン領域に含まれたリンの作用によって同領域にゲッタリング（捕獲）することができた。その結果、チャネル形成領域からニッケルを１×１０17atoms/cm3以下にまで低減することができた。（図１２（Ｂ））
【０１７４】
図１２（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従えば、図３（Ｅ）に示すようなＣＭＯＳ回路を作製することができる。勿論、同様のことが画素マトリクス回路でも行われることは言うまでもない。
【０１７５】
なお、本実施例の構成は実施例１乃至実施例９の全ての構成と自由に組み合わせることが可能である。
【０１７６】
〔実施例１１〕
本実施例では実施例１とは異なる工程順でＣＭＯＳ回路を作製した場合について図１３を用いて説明する。なお、リンの代わりに他の１５族に属する元素を用いても良いし、ボロンの代わりに他の１３族に属する元素を用いても良い。
【０１７７】
まず、実施例１の工程に従って、図３（Ｂ）の工程までを終了させた。図１３（Ａ）は図３（Ｂ）と同じ状態を図示しており、同一の符号を付している。この工程はリン（ｎ-）の添加工程であり、低濃度不純物領域３１１、３１２が形成された。
【０１７８】
次に、レジストマスク３０９a、３０９bを除去した後、裏面露光法を用いてレジストマスク２６a、２６bを形成した。そして、実施例１と同様の添加条件でリン（ｎ+）の添加工程を行い、ＮＴＦＴのソース領域２７、ドレイン領域２８、ＬＤＤ領域２９a、２９bおよびチャネル形成領域３０を形成した。（図１３（Ｂ））
【０１７９】
次に、レジストマスク２６a、２６bを除去した後、レジストマスク３１a〜３１dを形成し、タンタル膜３１０bをエッチングして第２配線３２a〜３２cを形成した。そして、この状態で実施例１の添加条件に従ってボロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン領域３３、ソース領域３４およびチャネル形成領域３５を形成した。（図１３（Ｃ））
【０１８０】
本実施例の場合、ボロンを添加するまではＰＴＦＴの活性層にはリンが添加されていないので、ボロンの添加量を最小限に抑えることができる。そのため、製造工程のスループットが向上する。
【０１８１】
こうして図１３（Ｃ）の工程が終了したら、この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現されるが、実施例１との違いはＰＴＦＴのソース領域およびドレイン領域にリンが含まれていない点である。
【０１８２】
なお、本実施例の作製工程は、実施例１において１３族に属する元素または１５族に属する元素の添加工程の順序を変えたのみであるから、その他の条件については実施例１を参考にすれば良い。
【０１８３】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０１８４】
また、本実施例の構成は実施例４〜１０の如何なる実施例とも自由に組み合わせることが可能である。
【０１８５】
〔実施例１２〕
本実施例では「実施形態２」に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を図１４に示す。なお、保持容量の構造以外の部分は図２（Ａ）に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０１８６】
図１４では第１配線の材料であるタンタル膜と第１絶縁層の材料である酸化タンタル膜を積層形成して、双方を同一形状にエッチングした。そのため、第１配線３５a〜３５cおよび容量配線３６の上に、同一形状で第１絶縁層３７a〜３７cおよび３８が形成された。
【０１８７】
この構造を実現するには、酸化タンタル膜とタンタル膜とを選択比を保ちつつエッチングする技術が必要である。本実施例では酸化タンタル膜を弗素系ガスによるドライエッチングにより除去するが、タンタル膜との選択比をある程度確保することができるので、時間制御によりタンタル膜を残すことができる。その後は。ウェットエッチングにより酸化タンタル膜をマスクとしてタンタル膜のみをエッチングすれば良い。
【０１８８】
また、図１４では図示されていないが、第１配線（または容量配線）と第１絶縁層とを同一形状でパターニングする際、第１配線（または容量配線）がテーパー形状となるようにエッチングすることは有効である。
【０１８９】
以上のように、本実施例の場合、容量配線３６、第１絶縁層（酸化タンタル膜）３８および半導体領域３９で保持容量が形成される。
【０１９０】
勿論、本実施例は第１配線としてクロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、前記元素を組み合わせた合金膜またはシリサイド膜、或いは前記導電膜、合金膜またはシリサイド膜を積層した積層膜を用いる場合においても実施することができる。
【０１９１】
なお、本実施例の構成は、実施例３〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０１９２】
〔実施例１３〕
本実施例では「実施形態２」に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を図１５に示す。なお、保持容量の構造以外の部分は図２（Ａ）に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０１９３】
本実施例では、図４（Ａ）において第１配線４０１a〜４０１cおよび容量配線４０２を形成した後、タンタル膜でなる第１配線および容量配線の熱酸化工程を行い、熱酸化により酸化タンタル膜４０a〜４０cおよび４１を形成した。そして、この酸化タンタル膜を保持容量の誘電体として用いた。
【０１９４】
熱酸化工程は４５０〜６００℃（ガラス基板を用いる際は４５０〜５００℃とすることが好ましい）の温度範囲で行うことができる。温度と時間に比例して膜厚は増加するが、その分、第１配線の膜厚も薄くなるため、予めタンタル膜を厚く成膜しておくことが望ましい。
【０１９５】
本実施例を用いた場合、非常に膜質の良い酸化タンタル膜を制御性よく１０〜５０nmといった薄い膜厚で形成できる。誘電体の膜厚が薄いほど保持容量のキャパシティは大きくなるので、非常にキャパシティの大きい（大容量の）保持容量を形成することができる。
【０１９６】
以上のように、本実施例の場合、容量配線４０２、第１絶縁層（熱酸化により形成された酸化タンタル膜）４１および半導体領域４２で保持容量が形成される。
【０１９７】
勿論、本実施例は第１配線としてクロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、前記元素を組み合わせた合金膜またはシリサイド膜、或いは前記導電膜、合金膜またはシリサイド膜を積層した積層膜を用いる場合においても実施することができる。
【０１９８】
また、熱酸化法によって酸化する代わりに公知の陽極酸化法によって酸化タンタル膜を形成することも可能である。
【０１９９】
なお、本実施例の構成は、実施例３〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２００】
〔実施例１４〕
本実施例では第１配線または第２配線の材料としてタンタル膜以外の材料を用いた場合について説明する。説明は図１６を用いて行う。なお、本実施例は、実施例９に示したような、７００〜１１５０℃といった高い温度での熱処理工程を含む作製工程において特に有効な技術である。
【０２０１】
第１配線は活性層の形成よりも前に形成されているため、活性層を熱酸化するような工程が含まれると、第１配線も高い熱処理が加えられることになる。その時、第１配線を形成する成分元素が酸素と結びつくことで、配線抵抗が増加するといった問題が生じうる。本実施例はそのような問題に対する技術である。
【０２０２】
本実施例の場合、図１６に示すように基板として耐熱性の高い石英基板４５を用いた。勿論、熱酸化膜を設けたシリコン基板や絶縁膜を設けたセラミックス基板等を用いても構わない。
【０２０３】
そして第１配線４６a〜４６cおよび容量配線４７の材料としては、タングステンシリサイド（ＷＳｉｘ：ｘ＝２〜２５）膜４６a1とシリコン（Ｓｉ）膜４６a2とを積層した積層膜を用いた。勿論、この順序は逆でも良いし、シリコン膜でタングステンシリサイド膜を挟んだ三層構造としても構わない。
【０２０４】
なお、第１配線４６aのみを説明したが、第１配線４６b、４６cおよび容量配線４７も同様にタングステンシリサイド膜とシリコン膜とを積層した積層膜を用いていることは言うまでもない。
【０２０５】
このような材料を用いることで後に７００〜１１５０℃といった高い温度で熱処理工程を行ってもタングステンシリサイド膜４６a1の配線抵抗の増加を招くようなことがない。これはタングステンシリサイド膜に含まれる余剰シリコンが優先的に酸素と結合するため、タングステンが酸素と結合するのを防ぐからである。
【０２０６】
なお、タングステンシリサイド膜の代わりに他の金属シリサイド膜、例えばモリブデンシリサイド（ＭｏＳｉｘ）膜、チタンシリサイド（ＴｉＳｉｘ）膜、コバルトシリサイド（ＣｏＳｉｘ）膜、タンタルシリサイド（ＴａＳｉｘ）膜等を用いても構わない。
【０２０７】
また、第１配線として単体金属膜（代表的にはタンタル膜、チタン膜、タングステン膜、モリブデン膜）を用いるためには、単体金属膜の上面および／または下面に接してシリコン膜を設ければ良い。こうすることで単体金属膜の酸化を防ぐことができ、配線抵抗の増加を防ぐことができる。
【０２０８】
従って、タンタル膜、タングステン膜といった単体金属膜をシリコン膜で挟んだ三層構造にすれば、本実施例で用いるような高温プロセスにも耐える第１配線を形成することができる。
【０２０９】
なお、本実施例の構成は実施例１〜１３の如何なる実施例とも自由に組み合わせることが可能である。
【０２１０】
〔実施例１５〕
本実施例では「実施形態２」に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を図１７に示す。なお、保持容量の構造以外の部分は図２（Ａ）に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０２１１】
本実施例では、まず第１絶縁層５０を形成した後、第２絶縁層５１、酸化珪素膜５２、非晶質珪素膜（図示せず）を大気解放しないで連続的に形成した。そして非晶質珪素膜を結晶化して結晶質珪素膜でなる活性層を形成し、その上を覆って第３絶縁層５３を形成した。
【０２１２】
次に、本実施例では、第３絶縁層５３を形成した後で、保持容量となる部分（容量配線の上）において第３絶縁層５３、酸化珪素膜５２、第２絶縁層５１を一括でエッチングし、第１絶縁層５０を露呈させた。
【０２１３】
そして、この状態で第２配線５４a〜５４cおよび上部容量配線５５を形成した。勿論、第２配線５４a〜５４cと上部容量配線５５は同一層である。
【０２１４】
このように、本実施例では容量配線５６、第１絶縁層５０および上部容量配線５５で保持容量を形成している点に特徴がある。ただし、この場合、容量配線５６または上部容量配線５５のどちらかが、画素電極５７と電気的に接続されていなければならない。
【０２１５】
なお、本実施例の構成は、実施例３〜１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２１６】
〔実施例１６〕
本実施例では「実施形態２」に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を示す。なお、保持容量の構造以外の部分は図２（Ａ）に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０２１７】
図２（Ａ）に示した保持容量の構造において、容量配線２０３の上方で、第３絶縁層２１１の上に上部容量配線（図示せず）を形成する。こうすることで容量配線２０３、第１絶縁層２０４および半導体領域２１０で形成される第１保持容量と、半導体領域２１０、第３絶縁層２１１および上部容量配線で形成される第２保持容量が並列に接続された状態になる。
【０２１８】
本実施例を実施すれば保持容量を重ねた構造で形成することができるため、小さい面積で大きなキャパシティを確保することが可能である。
【０２１９】
なお、本実施例の構成は、実施例１〜実施例１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２２０】
〔実施例１７〕
本実施例では、画素マトリクス回路において保持容量を形成する位置に関する実施例を説明する。説明には図１８（Ａ）、（Ｂ）を用いる。なお、図１８（Ｂ）は図１８（Ａ）をＡ−Ａ’で切った断面図を示している。また、図１８（Ａ）、（Ｂ）の同一箇所には同一の符号を用いる。
【０２２１】
図１８（Ａ）において、６１は第１配線、６２は半導体層、６３は第２配線（具体的にはゲート配線）、６４a、６４bは第３配線（具体的には６４aはソース配線、６４bはドレイン配線）である。
【０２２２】
第１配線６１は第２配線６３と第３配線（ソース配線）６４aの下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、第１配線６１全体が同電位（好ましくは最低電源電位）となっている。
【０２２３】
その上に、第１絶縁層６５、第２絶縁層６６および酸化珪素膜６７を介して半導体層６２が形成される。なお、保持容量部では第２絶縁層６６が除去され、第１配線６１、第１絶縁層６５、酸化珪素膜６７および半導体層６２で保持容量が形成されている。
【０２２４】
本実施例では、この保持容量部が第２配線６３の下方と第３配線（ソース配線）６４aの下方に形成されている点に特徴がある。こうすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２２５】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体層をパターニングしているが、本実施例はこれに限定されるものではない。
【０２２６】
また、本実施例の構成は、実施例３〜１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２２７】
〔実施例１８〕
本実施例では、画素マトリクス回路において保持容量を形成する位置に関する実施例を説明する。説明には図１９（Ａ）、（Ｂ）を用いる。なお、図１９（Ｂ）は図１９（Ａ）をＡ−Ａ’で切った断面図を示している。また、図１９（Ａ）、（Ｂ）の同一箇所には同一の符号を用いる。
【０２２８】
図１９（Ａ）において、７１は第１配線、７２は半導体層、７３は第２配線（具体的にはゲート配線）、７４a、７４bは第３配線（具体的には７４aはソース配線、７４bはドレイン配線）である。
【０２２９】
第１配線７１は第２配線７３と第３配線（ソース配線）７４aの下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、第１配線７１全体が同電位（好ましくは最低電源電位）となっている。
【０２３０】
その上に、第１絶縁層７５、第２絶縁層７６および酸化珪素膜７７を介して半導体層７２が形成される。なお、保持容量部では第２絶縁層７６が除去され、第１配線７１、第１絶縁層７５、酸化珪素膜７７および半導体層７２で保持容量が形成されている。
【０２３１】
本実施例では、この保持容量部が第２配線７３の下方と第３配線（ソース配線）７４aの下方に形成されている点に特徴がある。こうすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２３２】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体層をパターニングしているが、本実施例はこれに限定されるものではない。
【０２３３】
また、本実施例の構成は、実施例３〜１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２３４】
〔実施例１９〕
本実施例では、画素マトリクス回路において保持容量を形成する位置に関する実施例を説明する。説明には図２０を用いる。
【０２３５】
図２０において、８１は第１配線、８２は半導体層、８３a、８３bは第２配線（具体的にはゲート配線）、８４a、８４bは第３配線（具体的には８４aはソース配線、８４bはドレイン配線）である。
【０２３６】
第１配線８１は第２配線８３と第３配線（ソース配線）８４aの下方に重なるようにして形成され、網目状（マトリクス状）のパターン形状を有している。即ち、第１配線８１全体が同電位（好ましくは最低電源電位）となっている。
【０２３７】
その上に、第１絶縁層、第２絶縁層および酸化珪素膜を介して半導体層８２が形成される。なお、保持容量部では第２絶縁層が除去され、第１配線８１、第１絶縁層、酸化珪素膜および半導体層８２で保持容量が形成されている。
【０２３８】
本実施例では、この保持容量部が第２配線８３bの下方と第３配線（ソース配線）８４aの下方に形成されている点に特徴がある。実施例１７、実施例１８との違いはゲート配線の下に保持容量を形成するにあたって、選択されていないゲート配線（選択されているゲート配線８３aの隣のゲート配線８３b）の下方を用いる点である。
【０２３９】
本実施例の場合、ゲート電圧（ＴＦＴをオン状態にするためにゲート配線に印加される電圧）が保持容量に印加されないので、第２配線（ゲート配線）と半導体層との間に大きな寄生容量を形成することを防ぐことができる。
【０２４０】
また、こうような構造とすることで開口率が向上し、明るい画像表示が可能となる。また、保持容量に光が当たるのを防ぐことができるため、保持容量からの電荷の漏れを防ぐことができる。
【０２４１】
なお、本実施例では画素ＴＦＴがトリプルゲート構造となるように半導体層をパターニングしているが、本実施例はこれに限定されるものではない。
【０２４２】
また、本実施例の構成は、実施例３〜１４の如何なる実施例とも自由に組み合わせることが可能である。
【０２４３】
〔実施例２０〕
本実施例では、動作電圧の違いによってドライバー回路（またはその他の信号処理回路）で配置するＴＦＴの構造を異なるものとし、最適な回路設計を行う場合の例を示す。
【０２４４】
図１（Ａ）に示したＣＭＯＳ回路はＡＭ−ＬＣＤのゲートドライバー回路、ソースドライバー回路またはその他の信号処理回路を形成するが、回路によって動作電圧は異なる。例えば、図７においてシフトレジスタ回路７０２a、７０３aは動作電圧が５Ｖ程度と低く、高速動作を要求される回路であり、バッファ回路７０２c、７０３cは動作電圧が１６〜２０Ｖと高い回路である。
【０２４５】
シフトレジスタ回路の場合、動作電圧が低いのでホットキャリア注入が殆ど問題とならず、ＧＯＬＤ構造にしなくても大きな問題はない。逆に、第１配線（サブゲート配線）と活性層との間で形成される寄生容量を排除するためには、第１配線を設けない方が好ましい場合もありうる。ところがバッファ回路の場合、動作電圧が高いのでホットキャリア注入の対策は必須である。そのため、図１（Ａ）に示した構造が有効となる。
【０２４６】
このように同じドライバー回路であっても動作電圧の違いに応じて図１（Ａ）のＣＭＯＳ回路を用いる回路と、通常のＬＤＤ構造のＮＴＦＴを有するＣＭＯＳ回路を用いる回路とが同一基板上に存在する場合がありうる。
【０２４７】
勿論、ドライバー回路以外の信号処理回路（Ｄ／Ａコンバータ回路、γ補正回路または信号分割回路など）も動作電圧が低いので通常のＬＤＤ構造のＮＴＦＴを有するＣＭＯＳ回路を用いる場合がある
【０２４８】
なお、本実施例の構成は実施例１〜２０に示した如何なる実施例とも自由に組み合わせることが可能である。
【０２４９】
〔実施例２２〕
図１に示したＣＭＯＳ回路はＮＴＦＴのみに第１配線１０２aが設けられ、ＰＴＦＴには設けられない構造となっているが、第１配線と同一層の導電層をＰＴＦＴの活性層の下に設けることもできる。
【０２５０】
ここでＰＴＦＴの活性層の下に設ける導電層は、ＰＴＦＴの動作に影響を与えない電位（具体的には最低電源電位等）にあるか、フローティング状態に保持される。即ち、完全に遮光層としての機能しか果たさないようになっている。
【０２５１】
また、図２に示した画素マトリクス回路はＮＴＦＴで形成されているが、ＰＴＦＴであっても、活性層に下に遮光層として機能する第１配線を設けることで、画素マトリクス回路を形成することが可能である。
【０２５２】
なお、本実施例の構成は、実施例１〜実施例２１の如何なる実施例とも自由に組み合わせることができる。
【０２５３】
〔実施例２３〕
本実施例では動作電圧の違いに応じて第１絶縁層および／または第２絶縁層の膜厚を異ならせる場合について説明する。
【０２５４】
図６に示したＡＭ−ＬＣＤの場合、画素マトリクス回路６０７の動作電圧は１６Ｖであるが、ドライバー回路６０３、６０４または信号処理回路６０５では動作電圧が１０Ｖ以下、さらには５Ｖの回路もある。
【０２５５】
具体的には図７において、レベルシフタ回路７０２b、７０３b、バッファ回路７０２c、７０３c、サンプリング回路７０３dは画素マトリクス回路７０１と同様の動作電圧（１６〜２０Ｖ）であるが、シフトレジスタ回路７０２a、７０３aまたは信号処理回路（図示せず）は動作電圧が５〜１０Ｖと低い。
【０２５６】
このようなシフトレジスタ回路や信号処理回路は高速動作が最も重要なファクターとして考えられるため、ゲート絶縁膜をできるだけ薄くしてＴＦＴの動作速度を上げることが有効である。逆に、バッファ回路や画素マトリクス回路は高速動作性能がさほど要求されないため、ゲート絶縁膜を厚くして耐圧特性を向上させることが有効である。
【０２５７】
このように動作電圧に応じて回路が要求する仕様が異なる場合、それに応じてゲート絶縁膜の膜厚を異ならせることが有効である。本願発明のＮＴＦＴの構造では第１絶縁層と第２絶縁層がゲート絶縁膜として機能しうる絶縁膜であるため、その膜厚を回路に応じて変えることができる。
【０２５８】
例えば、シフトレジスタ回路、信号処理回路（信号分割回路等）のように動作電圧が低く、高速動作が必要な回路は第１絶縁層を厚く（２００〜４００nm）し、第２絶縁層を薄く（１０〜３０nm）することが有効である。なお、第１絶縁層を第２絶縁層並に薄くすると動作速度が向上するが寄生容量が大きくなって周波数特性が悪化するため好ましくない。場合によっては、実施例２１のようにシフトレジスタ回路等の場合は第１配線を設けない構造としても良い。
【０２５９】
また、バッファ回路、サンプリング回路または画素マトリクス回路などのように動作電圧が高い場合は、第２絶縁層を１００〜２００nmと厚くして、ゲート絶縁膜としての耐圧特性を高めておくことが望ましい。
【０２６０】
また、画素マトリクス回路では第１配線の影響を極力小さくすることが必要であるため、第１絶縁層の膜厚を２００〜４００nmと厚くしておくこともできる。こうすることで画素ＴＦＴに設けられた第１配線を遮光層として機能させることが可能となる。
【０２６１】
以上のように、動作電圧の違う回路に応じてゲート絶縁膜（第１絶縁層および／または第２絶縁層）の膜厚を異ならせることは有効である。
【０２６２】
なお、本実施例の構成は実施例１〜２２の如何なる実施例とも自由に組み合わせることが可能である。
【０２６３】
〔実施例２４〕
本実施例では実施例１５に示した画素マトリクス回路において、保持容量の構造を異なるものとした例を図２１に示す。なお、保持容量の構造以外の部分は図１７に示した画素マトリクス回路と同じであるので、保持容量の部分のみについて説明する。
【０２６４】
本実施例は、実施例１７とほぼ同様の構造となるが、第３絶縁層を部分的にエッチングしてからの工程が多少異なる。
【０２６５】
本実施例の場合、保持容量部において第３絶縁層５３を部分的にエッチングした後、まずアルミニウムを主成分とする導電膜８５aを形成した。次に、タンタル膜を形成してパターニングを行い、第２配線５４a〜５４cおよびタンタル膜でなる保護配線８５bを形成した。
【０２６６】
このように、本実施例ではアルミニウムを主成分とする導電膜８５aとタンタル膜でなる保護配線８５bとで上部容量配線８５を形成した。即ち、実施的にはタンタル膜でなる容量配線５６、酸化タンタル膜でなる第１絶縁層５０およびアルミニウムを主成分とする導電膜８５aで保持容量が形成された。タンタル膜でなる保護配線８５bも上部容量電極の一部として機能するが、アルミニウムを主成分とする導電膜８５aを熱から守る保護膜としても機能する。
【０２６７】
なお、本実施例の構成は、実施例３〜１４、１５、１６、２０〜２３の如何なる実施例とも自由に組み合わせることが可能である。
【０２６８】
〔実施例２５〕
本願発明のＴＦＴ構造はＡＭ−ＬＣＤのような電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２６９】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０２７０】
また、本実施例の半導体回路は実施例１〜２４のどのような組み合わせからなる構成を用いても実現することができる。
【０２７１】
〔実施例２６〕
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置や半導体回路に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本願発明を実施できる。
【０２７２】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２２に示す。
【０２７３】
図２２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【０２７４】
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０２７５】
図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０２７６】
図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０２７７】
図２２（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【０２７８】
図２２（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０２７９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜２５のどのような組み合わせからなる構成を用いても実現することができる。
【０２８０】
【発明の効果】
本願発明は同一構造のＮＴＦＴを、活性層の下側に設けた第１配線の電圧を制御することでＧＯＬＤ構造として用いたり、ＬＤＤ構造として用いたりする点に特徴がある。即ち、工程数を増やしたり煩雑にすることなく、同一基板上にＧＯＬＤ構造とＬＤＤ構造とを実現することができる。
【０２８１】
そのため、ＡＭ−ＬＣＤやＡＭ−ＬＣＤを表示ディスプレイとして有する電子機器等の半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができた。
【０２８２】
また、画素マトリクス回路において保持容量の誘電体として酸化タンタル膜等の高誘電率膜を用いることで、小さい面積で大きなキャパシティを有する保持容量を形成することができた。そのため、対角１インチ以下のＡＭ−ＬＣＤにおいても開口率を低下させることなく、十分な保持容量を確保することが可能となった。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の構造を示す図。
【図２】 画素マトリクス回路の構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 画素マトリクス回路の作製工程を示す図。
【図５】 画素マトリクス回路の作製工程を示す図。
【図６】 ＡＭ−ＬＣＤの外観を示す図。
【図７】 ＡＭ−ＬＣＤのブロック構成を示す図。
【図８】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図９】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１０】 ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１１】 ＣＭＯＳ回路の構造を示す図。
【図１２】 ＣＭＯＳ回路の作製工程を示す図。
【図１３】 ＣＭＯＳ回路の作製工程を示す図。
【図１４】 画素マトリクス回路の構造を示す図。
【図１５】 画素マトリクス回路の構造を示す図。
【図１６】 画素マトリクス回路の構造を示す図。
【図１７】 画素マトリクス回路の構造を示す図。
【図１８】 画素マトリクス回路の構造を示す図。
【図１９】 画素マトリクス回路の構造を示す図。
【図２０】 画素マトリクス回路の構造を示す図。
【図２１】 画素マトリクス回路の構造を示す図。
【図２２】 電子機器の一例を示す図。
Claims (7)
- 画素ＴＦＴと保持容量とを含む画素マトリクス回路を有する半導体装置であって、
前記画素ＴＦＴは、第１配線と、第２配線と、前記第１配線と前記第２配線との間に半導体層が挟まれた構造を有し、
前記半導体層は、第１絶縁層、第２絶縁層および酸化珪素膜を介して第１配線と重なるチャネル形成領域と、前記チャネル形成領域に接し、且つ前記第１配線と重なる低濃度不純物領域と、を含み、
前記第１絶縁層はタンタル（Ｔａ）、チタン（Ｔｉ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、タングステン（Ｗ）、トリウム（Ｔｈ）、タリウム（Ｔｌ）、または鉛（Ｐｂ）から選ばれた元素を含む酸化物またはハロゲン化物であり、
前記保持容量は、容量配線と、前記半導体層と同一の半導体膜を用いて形成された半導体領域と、前記容量配線と前記半導体領域との間に前記前記第１絶縁層と前記酸化珪素膜とが挟まれた構造を有することを特徴とする半導体装置。 - 請求項１において、
前記第１配線はフローティング状態にあることを特徴とする半導体装置。 - 請求項１において、
前記第１配線は最低電源電位に保持されることを特徴とする半導体装置。 - 同一基板上に画素マトリクス回路とドライバー回路とを有する半導体装置であって、
前記画素マトリクス回路は、画素ＴＦＴと保持容量とを有し、
前記ドライバー回路はＮチャネル型ＴＦＴを有し、
前記画素ＴＦＴと前記Ｎチャネル型ＴＦＴは、第１配線と、第２配線と、前記第１配線と前記第２配線との間に半導体層が挟まれた構造をそれぞれ有し、
前記画素ＴＦＴと前記Ｎチャネル型ＴＦＴの有するそれぞれの前記半導体層は、第１絶縁層、第２絶縁層および酸化珪素膜を介して第１配線と重なるチャネル形成領域と、前記チャネル形成領域に接し、且つ前記第１配線と重なる低濃度不純物領域と、を含み、
前記第１絶縁層はタンタル（Ｔａ）、チタン（Ｔｉ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、タングステン（Ｗ）、トリウム（Ｔｈ）、タリウム（Ｔｌ）、または鉛（Ｐｂ）から選ばれた元素を含む酸化物またはハロゲン化物であり、
前記保持容量は、容量配線と、前記半導体層と同一の半導体膜を用いて形成された半導体領域と、前記容量配線と前記半導体領域の間に前記第１絶縁層と前記酸化珪素膜とが挟まれた構造を有し、
前記画素ＴＦＴが有する前記第１配線は最低電源電位に保持され、前記Ｎチャネル型ＴＦＴが有する前記第１配線は、前記Ｎチャネル型ＴＦＴが有する前記第２配線と同電位に保持されることを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記第１配線とはタンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、前記元素を組み合わせた合金膜またはシリサイド膜、或いは前記導電膜、前記合金膜または前記シリサイド膜を積層した積層膜であることを特徴とする半導体装置。 - 請求項１乃至請求項５のいずれか一に記載の半導体装置を有することを特徴とするアクティブマトリクス型液晶ディスプレイまたはアクティブマトリクス型ＥＬディスプレイ。
- 請求項１乃至請求項５のいずれか一に記載の半導体装置を有することを特徴とするビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末。
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