JPH0680799B2 - 相補形ｍｏｓ集積回路 - Google Patents
相補形ｍｏｓ集積回路Info
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- JPH0680799B2 JPH0680799B2 JP60258216A JP25821685A JPH0680799B2 JP H0680799 B2 JPH0680799 B2 JP H0680799B2 JP 60258216 A JP60258216 A JP 60258216A JP 25821685 A JP25821685 A JP 25821685A JP H0680799 B2 JPH0680799 B2 JP H0680799B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Description
【発明の詳細な説明】 〔概要〕 相補型MOS集積回路において、 一導電型チャネル形成領域に蓄積モードで形成された一
導電型チャネルのMOSトランジスタを導入することによ
り、 相補形を構成する二つのトランジスタのチャネル形成領
域を同一導電型にしたものである。
導電型チャネルのMOSトランジスタを導入することによ
り、 相補形を構成する二つのトランジスタのチャネル形成領
域を同一導電型にしたものである。
本発明は、相補形MOS集積回路に関す。
相補形MOS集積回路（CMOS）は、インバータを形成する
ものとして論理集積回路に多用されている。
ものとして論理集積回路に多用されている。
このCMOSは、ｎチャネルとｐチャネルとの二つのMOSト
ランジスタを組合せたものであり、従来の構成では製造
工程が複雑になるなどの難点を有するためその難点の緩
和が望まれる。
ランジスタを組合せたものであり、従来の構成では製造
工程が複雑になるなどの難点を有するためその難点の緩
和が望まれる。
第３図は従来のCMOS例の模式側断面図である。
同図において、11はｐ型のシリコン基板、12はｎ型のウ
エル、13はフィールド絶縁膜、14aと15aはp+型のソース
とドレイン、14bと15bはn+型のソースとドレイン、17a
と17bはゲート、18はゲート絶縁膜、Vddは電源電圧、Vs
sは基板電圧、である。
エル、13はフィールド絶縁膜、14aと15aはp+型のソース
とドレイン、14bと15bはn+型のソースとドレイン、17a
と17bはゲート、18はゲート絶縁膜、Vddは電源電圧、Vs
sは基板電圧、である。
ソース14a、ドレイン15aおよびゲート17aは、ウエル12
はチャネル形成領域にしてトランジスタT1a（エンハン
スメント形ｐチャネルMOSトランジスタ））を形成し、
また、ソース14b、ドレイン15bおよびゲート17bは、基
板11をチャネル形成領域にしてトランジスタT1b（エン
ハンスメント形ｎチャネルMOSトランジスタ）を形成し
ている。
はチャネル形成領域にしてトランジスタT1a（エンハン
スメント形ｐチャネルMOSトランジスタ））を形成し、
また、ソース14b、ドレイン15bおよびゲート17bは、基
板11をチャネル形成領域にしてトランジスタT1b（エン
ハンスメント形ｎチャネルMOSトランジスタ）を形成し
ている。
従ってこのCMOSは、回路図が第４図の如くまた動作が表
１に示す如くになり、低消費電力のインバータを形成し
ている。
１に示す如くになり、低消費電力のインバータを形成し
ている。
なお従来の他のCMOSとして各半導体領域を反対の導電型
にし、電源電圧Vddと基板電圧Vssの極性を逆にしたたも
のがある。それはｐチャネルとｎチャネルが入れ換わっ
て上記CMOSと同様になる。
にし、電源電圧Vddと基板電圧Vssの極性を逆にしたたも
のがある。それはｐチャネルとｎチャネルが入れ換わっ
て上記CMOSと同様になる。
〔発明が解決しようとする問題点〕 しかしながら上記構成のCMOSは、トランジスタT1aのソ
ース14aおよびドレイン15aの導電型が、トランジスタT1
bのソース14bおよびドレイン15bの導電型と反対になる
ため、ゲート17a、17b、ソース14a、14b、ドレイン15
a、15bの形成をトランジスタT1a側とトランジスタT1b側
とで別々にすることになり、製造が複雑になる難点があ
る。
ース14aおよびドレイン15aの導電型が、トランジスタT1
bのソース14bおよびドレイン15bの導電型と反対になる
ため、ゲート17a、17b、ソース14a、14b、ドレイン15
a、15bの形成をトランジスタT1a側とトランジスタT1b側
とで別々にすることになり、製造が複雑になる難点があ
る。
また、基板11とウエル12とのP-N接合を含むN-P-N-P接合
の存在のためサイリスタ動作によるラッチアップを起こ
し易く、ために図示されないラッチアップ対策が必要に
なる問題もある。
の存在のためサイリスタ動作によるラッチアップを起こ
し易く、ために図示されないラッチアップ対策が必要に
なる問題もある。
上記問題点は、第一の一導電型チャネル形成領域に蓄積
モードで形成された一導電型チャネルのMOSトランジス
タと、第二の一導電型チャネル形成領域に反転モードで
形成された反対導電型チャネルのMOSトランジスタとに
より、相補形構成を形成してなる本発明のCMOSによって
解決される。
モードで形成された一導電型チャネルのMOSトランジス
タと、第二の一導電型チャネル形成領域に反転モードで
形成された反対導電型チャネルのMOSトランジスタとに
より、相補形構成を形成してなる本発明のCMOSによって
解決される。
従来のCMOSは、二つのトランジスタT1a、T1bの両方がエ
ンハンスメント形即ち反転モードでチャネル形成するMO
Sトランジスタであるため、チャネル形成領域がそれぞ
れｎ型とｐ型になり、それぞれのソースとドレインがチ
ャネル形成領域に対して反対導電型のｐ型またはｎ型に
なって、前述の難点ないし問題に繋がった。
ンハンスメント形即ち反転モードでチャネル形成するMO
Sトランジスタであるため、チャネル形成領域がそれぞ
れｎ型とｐ型になり、それぞれのソースとドレインがチ
ャネル形成領域に対して反対導電型のｐ型またはｎ型に
なって、前述の難点ないし問題に繋がった。
そこで、一方のトランジスタを蓄積モード（アキュムレ
ーションモード）でチャネル形成する即ちアキュムレー
ション形のMOSトランジスタにしたCMOSにすれば、両ト
ランジスタは共に、チャネル形成領域が一導電型に、ソ
ースとドレインが反対導電型になる。
ーションモード）でチャネル形成する即ちアキュムレー
ション形のMOSトランジスタにしたCMOSにすれば、両ト
ランジスタは共に、チャネル形成領域が一導電型に、ソ
ースとドレインが反対導電型になる。
そしてこれは、ゲート、ソース、ドレインの形成をそれ
ぞれのトランジスタ側で別々にすることを不要にし、ラ
ッチアップを起こさせるN-P-N-P接合も消失させる。
ぞれのトランジスタ側で別々にすることを不要にし、ラ
ッチアップを起こさせるN-P-N-P接合も消失させる。
この際上記アキュムレーション型MOSトランジスタは、O
Nになるゲートへの入力電圧が従来の相当する入力電圧
と変わってくるが、チャネル形成領域のキャリア濃度を
高め且つ要すれば後述するように容量を介してエンハン
スメント型MOSトランジスタのチャネル形成領域と異な
る電位を与えることにより、その変化を低減させること
が出来る。
Nになるゲートへの入力電圧が従来の相当する入力電圧
と変わってくるが、チャネル形成領域のキャリア濃度を
高め且つ要すれば後述するように容量を介してエンハン
スメント型MOSトランジスタのチャネル形成領域と異な
る電位を与えることにより、その変化を低減させること
が出来る。
かくして本CMOSは、従来のCMOSと同様にインバータとし
て動作するものでありながら、製造が単純化され且つラ
ッチアップ発生の恐れのないものとなる。
て動作するものでありながら、製造が単純化され且つラ
ッチアップ発生の恐れのないものとなる。
以下本発明によるCMOSの一実施例について第１図の模式
側断面図および第２図の回路図により説明する。
側断面図および第２図の回路図により説明する。
第１図に示す実施例は、SOI（Silicon On In sulator）
構造を利用したものである。
構造を利用したものである。
第１図において、21はｐ型のシリコン基板、22は基板21
に形成したｎ型のウエル、23は基板21上の二酸化シリコ
ン（SiO2）絶縁膜、24aと24bはn+型のソース、25はn+型
のドレイン、26aと26bはｐ型のチャネル形成領域、27a
と27bはゲート、28はゲート絶縁膜、Vddは電源電圧、Vs
sは基板電圧、である。
に形成したｎ型のウエル、23は基板21上の二酸化シリコ
ン（SiO2）絶縁膜、24aと24bはn+型のソース、25はn+型
のドレイン、26aと26bはｐ型のチャネル形成領域、27a
と27bはゲート、28はゲート絶縁膜、Vddは電源電圧、Vs
sは基板電圧、である。
ソース24a、24bとドレイン25とチャネル形成領域26a、2
6bは、一つのシリコンの島から形成されている。チャネ
ル形成領域26aのキャリア濃度はチャネル形成領域26bよ
り高くしてあり、それぞれのイオン注入における硼素
（Ｂ）のドーズ量は、約２×1013/cm2と２×1011/cm
2（加速エネルギーは何れも約35KeV）である。
6bは、一つのシリコンの島から形成されている。チャネ
ル形成領域26aのキャリア濃度はチャネル形成領域26bよ
り高くしてあり、それぞれのイオン注入における硼素
（Ｂ）のドーズ量は、約２×1013/cm2と２×1011/cm
2（加速エネルギーは何れも約35KeV）である。
そして、ソース24aとドレイン25とチャネル形成領域26a
とゲート27aでアキュムレーション形のｐチャネルMOSト
ランジスタT2aを形成し、ソース24bとドレイン25とチャ
ネル形成領域26bとゲート27bでエンハンスメント形のｎ
チャネルMOSトランジスタT2bを形成している。
とゲート27aでアキュムレーション形のｐチャネルMOSト
ランジスタT2aを形成し、ソース24bとドレイン25とチャ
ネル形成領域26bとゲート27bでエンハンスメント形のｎ
チャネルMOSトランジスタT2bを形成している。
また、トランジスタT2aとT2bは、絶縁膜23を介してそれ
ぞれウエル22と基板21上にあるため、その部分に容量が
形成されるので、両トランジスタT1a、T1bが形成する回
路は第２図に示す如くになる。ここで、CaとCbは上記容
量である。チャネル形成領域26aは容量Caを介して電源
電圧Vddの電位が与えられ、チャネル形成領域26bは容量
Cbを介して基板電圧Vssの電位が与えられている。
ぞれウエル22と基板21上にあるため、その部分に容量が
形成されるので、両トランジスタT1a、T1bが形成する回
路は第２図に示す如くになる。ここで、CaとCbは上記容
量である。チャネル形成領域26aは容量Caを介して電源
電圧Vddの電位が与えられ、チャネル形成領域26bは容量
Cbを介して基板電圧Vssの電位が与えられている。
この実施例が第３図図示従来のCMOSと大きく相違すると
ころは、エンハンスメント形MOSトランジスタT1aがアキ
ュムレーション形MOSトランジスタT2aに変わったことで
ある。
ころは、エンハンスメント形MOSトランジスタT1aがアキ
ュムレーション形MOSトランジスタT2aに変わったことで
ある。
トランジスタT2aは、先に述べたようにチャネル形成領
域26aをｐ型にして蓄積モードでｐチャネルを形成する
が、入力レベルがＨの際にOFFになり、Ｌの際にONにな
る必要がある。ソース24aとドレイン25がn+型に形成さ
れていることから、チャネル形成領域26aとドレイン25
のP-N接合は順方向であるのに対して、チャネル形成領
域26aとソース24aのP-N接合は逆方向である。従って、
チャネル形成領域26aに形成されるｐチャネルとソース2
4aとの間が、上記ONとOFFに合わせてブレークダウンの
有りと無しになれば良い。
域26aをｐ型にして蓄積モードでｐチャネルを形成する
が、入力レベルがＨの際にOFFになり、Ｌの際にONにな
る必要がある。ソース24aとドレイン25がn+型に形成さ
れていることから、チャネル形成領域26aとドレイン25
のP-N接合は順方向であるのに対して、チャネル形成領
域26aとソース24aのP-N接合は逆方向である。従って、
チャネル形成領域26aに形成されるｐチャネルとソース2
4aとの間が、上記ONとOFFに合わせてブレークダウンの
有りと無しになれば良い。
このブレークダウンの有りと無しは、ｐチャネル部の正
孔密度の大小により切り分けられる。そして上記正孔密
度は、ゲート27aの作用により入力レベルがＬの際にＨ
の際より大きくなる。従って、入力レベルのＬとＨによ
る上記正孔密度の差が上記ブレークダウンの有りと無し
との切り分けに合致するように、ｐチャネル部の正孔密
度の設定がなされておれば良い。
孔密度の大小により切り分けられる。そして上記正孔密
度は、ゲート27aの作用により入力レベルがＬの際にＨ
の際より大きくなる。従って、入力レベルのＬとＨによ
る上記正孔密度の差が上記ブレークダウンの有りと無し
との切り分けに合致するように、ｐチャネル部の正孔密
度の設定がなされておれば良い。
トランジスタT2aにおいては、チャネル形成領域26aに対
して、先に述べた如くＢのドーズ量をトランジスタT2b
のチャネル形成領域26bより高くすることと、容量Caを
介して電源電圧Vddの電位を与えることにより、上記正
孔密度の設定がなされている。そしてこの設定は、入力
レベルがＨとなった際にチャネル形成領域26aに反転モ
ードのチャネルが形成されてトランジスタT2aがONにな
るのを防止する作用をもなしている。
して、先に述べた如くＢのドーズ量をトランジスタT2b
のチャネル形成領域26bより高くすることと、容量Caを
介して電源電圧Vddの電位を与えることにより、上記正
孔密度の設定がなされている。そしてこの設定は、入力
レベルがＨとなった際にチャネル形成領域26aに反転モ
ードのチャネルが形成されてトランジスタT2aがONにな
るのを防止する作用をもなしている。
かくしてこの実施例は、表２に示す如く動作して第３図
図示従来のCMOSと同様に低消費電力のインバータを形成
する。
図示従来のCMOSと同様に低消費電力のインバータを形成
する。
然も、ソース24a、24bおよびドレイン25の何れもがn+型
であるため、ゲート27aと27bの形成およびソース24a、2
4bとドレイン25の形成をそれぞれ一括して行うことが出
来て、従来のCMOSより製造が単純化され、同時にラッチ
アップを起こさせるN-P-N-P接合が形成されない（ソー
ス24a・チャネル形成領域26a・ドレイン25・チャネル形
成領域26b・ソース24bが形成するN-P-N-P-N接合は、ド
レイン25がn+型であるため問題にならない）ものとな
る。
であるため、ゲート27aと27bの形成およびソース24a、2
4bとドレイン25の形成をそれぞれ一括して行うことが出
来て、従来のCMOSより製造が単純化され、同時にラッチ
アップを起こさせるN-P-N-P接合が形成されない（ソー
ス24a・チャネル形成領域26a・ドレイン25・チャネル形
成領域26b・ソース24bが形成するN-P-N-P-N接合は、ド
レイン25がn+型であるため問題にならない）ものとな
る。
なお上に述べた説明から次のことが理解出来る。
即ち、 容量Cbは、実施例をSOI構造にしたためたまたま形
成されたもので、機能上では無くとも良い。
成されたもので、機能上では無くとも良い。
ウエル22と容量Caを設けたのは、チャネル形成領域
26aに対する先に説明した正孔密度の設定の一助とした
もので、この設定のためにウエル22に与える電位を電源
電圧Vddと異ならせても良い。またＢのドーズ量の加減
によりこの設定が可能になれば、ウエル22と容量Caは不
要である。そしてその場合、製造が更に単純化される。
26aに対する先に説明した正孔密度の設定の一助とした
もので、この設定のためにウエル22に与える電位を電源
電圧Vddと異ならせても良い。またＢのドーズ量の加減
によりこの設定が可能になれば、ウエル22と容量Caは不
要である。そしてその場合、製造が更に単純化される。
ウエル22は、容量Caの一電極であるので、基板21か
ら絶縁された他の導電体電極に置換されても良い。
ら絶縁された他の導電体電極に置換されても良い。
ソース、ドレインおよびチャネル形成領域など全て
の半導体領域が、実施例と反対導電型であっても良い。
この場合、電源電圧Vddと基板電圧Vssの極性が逆にな
る。
の半導体領域が、実施例と反対導電型であっても良い。
この場合、電源電圧Vddと基板電圧Vssの極性が逆にな
る。
以上説明したように本発明の構成によれば、相補型MOS
集積回路において、相補形を構成する二つのトランジス
タのチャネル形成領域を同一導電型にすることが出来
て、製造の単純化とラッチアップの無発生化を可能にさ
せる効果がある。
集積回路において、相補形を構成する二つのトランジス
タのチャネル形成領域を同一導電型にすることが出来
て、製造の単純化とラッチアップの無発生化を可能にさ
せる効果がある。
第１図は本発明実施例の模式側断面図、 第２図はその回路図、 第３図は従来のCMOS例の模式側断面図、 第４図はその回路図、 である。 図において、 11、21は基板、 12、22はウエル、 13はフィールド絶縁膜、 23は絶縁膜、 14a、14b、24a、24bはソース、 15a、15b、25はドレイン、 26a、26bはチャネル形成領域、 17a、17b、27a、27bはゲート、 18、28はゲート絶縁膜、 T1aはエンハンスメント形ｐチャネルMOSトランジスタ、 T2aはアキュムレーション形ｐチャネルMOSトランジス
タ、 T1b、T2bはエンハンスメント形ｎチャネルMOSトランジ
スタ、 Ca、Cbは容量、 Vddは電源電圧、 Vssは基板電圧、 である。
タ、 T1b、T2bはエンハンスメント形ｎチャネルMOSトランジ
スタ、 Ca、Cbは容量、 Vddは電源電圧、 Vssは基板電圧、 である。
Claims (3)
- 【請求項１】第一の一導電型チャネル形成領域に蓄積モ
ードで形成された一導電型チャネルのMOSトランジスタ
と、第二の一導電型チャネル形成領域に反転モードで形
成された反対導電型チャネルのMOSトランジスタとによ
り、相補形構成を形成してなることを特徴とする相補形
MOS集積回路。 - 【請求項２】上記第一の一導電型チャネル形成領域は、
上記第二の一導電型チャネル形成領域よりキャリア濃度
が高いことを特徴とする特許請求の範囲第１項記載の相
補形MOS集積回路。 - 【請求項３】上記第一の一導電型チャネル領域は、容量
を介して上記第二の一導電型チャネル領域と異なる電位
が与えられていることを特徴とする特許請求の範囲第１
項または第２項記載の相補形MOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258216A JPH0680799B2 (ja) | 1985-11-18 | 1985-11-18 | 相補形ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258216A JPH0680799B2 (ja) | 1985-11-18 | 1985-11-18 | 相補形ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117359A JPS62117359A (ja) | 1987-05-28 |
| JPH0680799B2 true JPH0680799B2 (ja) | 1994-10-12 |
Family
ID=17317125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258216A Expired - Lifetime JPH0680799B2 (ja) | 1985-11-18 | 1985-11-18 | 相補形ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680799B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102569A (ja) * | 1988-10-12 | 1990-04-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP3254007B2 (ja) | 1992-06-09 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 薄膜状半導体装置およびその作製方法 |
| KR100294026B1 (ko) | 1993-06-24 | 2001-09-17 | 야마자끼 순페이 | 전기광학장치 |
| US6121659A (en) * | 1998-03-27 | 2000-09-19 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
| JP4076648B2 (ja) | 1998-12-18 | 2008-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4008133B2 (ja) | 1998-12-25 | 2007-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| JP4202502B2 (ja) | 1998-12-28 | 2008-12-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1985
- 1985-11-18 JP JP60258216A patent/JPH0680799B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62117359A (ja) | 1987-05-28 |
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