JPS62117359A - 相補形ｍｏｓ集積回路 - Google Patents
相補形ｍｏｓ集積回路Info
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- JPS62117359A JPS62117359A JP60258216A JP25821685A JPS62117359A JP S62117359 A JPS62117359 A JP S62117359A JP 60258216 A JP60258216 A JP 60258216A JP 25821685 A JP25821685 A JP 25821685A JP S62117359 A JPS62117359 A JP S62117359A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
相補型ＭＯＳ集積回路において、
一導電型チャネル形成領域に蓄積モードで形成されたｍ
ｍ電型チャネルのＭＯＳトランジスタを導入することに
より、 相補形を構成する二つのトランジスタのチャネル形成領
域を同一導電型にしたものである。
ｍ電型チャネルのＭＯＳトランジスタを導入することに
より、 相補形を構成する二つのトランジスタのチャネル形成領
域を同一導電型にしたものである。
本発明は、相補形ＭＯＳ集積回路に関す。
相補形ＭＯＳ集積回路（ＣＭＯＳ）は、インバータを形
成するものとして論理集積回路に多用されている。
成するものとして論理集積回路に多用されている。
このＣＭＯＳは、ｎチャネルとｎチャネルとの二つのＭ
ＯＳトランジスタを組合４！たものであり、従来の構成
では製造工程が複雑になるなどの難点を有するためその
難点の緩和が望まれる。
ＯＳトランジスタを組合４！たものであり、従来の構成
では製造工程が複雑になるなどの難点を有するためその
難点の緩和が望まれる。
第３図は従来の０Ｍ０８例の模式側断面図である。
同図におい°ζ、１１はｐ型のシリコン基板、１２はｎ
型のウェル、１３はフィールド絶縁膜、１４ａと１５ａ
ばｐ＋型のソースとドレイン、１４ｂと１．５ｂはｎ＋
型のソースとドレイン、１７ａ と１７ｂはゲート、１
８はゲート絶縁膜、Ｖｄｄは電源電圧、Ｖｓｓは基板電
圧、である。
型のウェル、１３はフィールド絶縁膜、１４ａと１５ａ
ばｐ＋型のソースとドレイン、１４ｂと１．５ｂはｎ＋
型のソースとドレイン、１７ａ と１７ｂはゲート、１
８はゲート絶縁膜、Ｖｄｄは電源電圧、Ｖｓｓは基板電
圧、である。
ソース１４ａ、ドレイン１５ａおよびゲート１７ａは、
ウェル１２をチャネル形成領域にしてトランジスタＴｌ
ａ（エンハンスメント形ｐチャネルＭＯＳトランジスタ
））を形成し、また、ソース１４ＩＴ、ドレイン１５ｈ
およびゲート１７ｂは、基板１１をチャネル形成領域に
してトランジスタＴｌｂ （エンノｈンスメント形ｎチ
ャネルＭＯＳＩ−ランジスタ）を形成しζいる。
ウェル１２をチャネル形成領域にしてトランジスタＴｌ
ａ（エンハンスメント形ｐチャネルＭＯＳトランジスタ
））を形成し、また、ソース１４ＩＴ、ドレイン１５ｈ
およびゲート１７ｂは、基板１１をチャネル形成領域に
してトランジスタＴｌｂ （エンノｈンスメント形ｎチ
ャネルＭＯＳＩ−ランジスタ）を形成しζいる。
従ってこのＣＭＯＳは、回路図が第４図の如くまた動作
が表１に示す如くになり、低消費電力のインバータを形
成している。
が表１に示す如くになり、低消費電力のインバータを形
成している。
なお従来の他のＣＭＯＳとして各゛４屯導体領域を反対
の導電型にｉ−２、電源型（Ｆｖａａと基板電圧Ｖｓｓ
の極性を逆にしたたものがある。それはｐチャネルと＋
１チヤネルが人？＋換わって上記ＣＭ ＯＳと同様にな
る。
の導電型にｉ−２、電源型（Ｆｖａａと基板電圧Ｖｓｓ
の極性を逆にしたたものがある。それはｐチャネルと＋
１チヤネルが人？＋換わって上記ＣＭ ＯＳと同様にな
る。
表１−ｉＬ来ｃｒｉ ｃ、−ＭＯＳの動作入力 Ｔｌ
ａの状態 ’Ｉ”ｌｂの状態 出力１１
ＯＦＦ ＯＮ
Ｌ。
ａの状態 ’Ｉ”ｌｂの状態 出力１１
ＯＦＦ ＯＮ
Ｌ。
夏、０ＮＯＦＦＨ
但し、 Ｉｌ：ハイレベル
１、： Ｌ’ｌ−１／ヘルツ
〔発明が解決しようとする問題点〕
しかしながら上記構成のＣＭ Ｏ３は、トランジスタＴ
ｌａのソース１４ａおよびドレイン１５ａの導電型が、
トランジスタ１゛１ｂのソース１４ｂおよびドレイン１
５ｂの導電型と反対になるため、ゲート１７ａ１１７ｂ
、ソース１４ａ 、＋４ｂ 、トレイン１５ａ 、
＋５ｂの形成をトランジスタＴ １ ａ （１’ｌとト
ランジスタＴ １ ｂ ｌｌ１１とで別々にすることに
なり、製造が複雑になる雌点がある。
ｌａのソース１４ａおよびドレイン１５ａの導電型が、
トランジスタ１゛１ｂのソース１４ｂおよびドレイン１
５ｂの導電型と反対になるため、ゲート１７ａ１１７ｂ
、ソース１４ａ 、＋４ｂ 、トレイン１５ａ 、
＋５ｂの形成をトランジスタＴ １ ａ （１’ｌとト
ランジスタＴ １ ｂ ｌｌ１１とで別々にすることに
なり、製造が複雑になる雌点がある。
また、基板１１とウェル１２とのＰ−Ｎ接合を含むＮ−
Ｐ−Ｎ−Ｐ 接合の存在のためサイリスタ動作によるラ
ンチアンプを起こし易く、ために図示されないラッチア
ップ対策が必要になる問題もある。
Ｐ−Ｎ−Ｐ 接合の存在のためサイリスタ動作によるラ
ンチアンプを起こし易く、ために図示されないラッチア
ップ対策が必要になる問題もある。
−１−記問題点は、第一の一導電型チャネル形成領域に
蓄積モードで形成された一導電型チャネルのＭＯＳ！−
ランジスタと、第二の一導電型チ中ネル形成領域に反転
モードで形成された反対導電型チャネルのＭＯＳトラン
ジスタとにより、相補形構成を形成してなる本発明のＣ
ＭＯＳによって解決される。
蓄積モードで形成された一導電型チャネルのＭＯＳ！−
ランジスタと、第二の一導電型チ中ネル形成領域に反転
モードで形成された反対導電型チャネルのＭＯＳトラン
ジスタとにより、相補形構成を形成してなる本発明のＣ
ＭＯＳによって解決される。
従来のＣＭＯＳは、二つのトランジスタＴ ｌａ。
Ｔｌｂの両方がエンハンスメント形即ち反転モードでチ
ャネル形成するＭＯＳトランジスタであるため、チャネ
ル形成領域がそれぞれｎ型とｐ型になり、それぞれのソ
ースとドレインがチャネル形成領域に対して反対導電型
のｐ型またはｎ型にな−２て、前述の雌点ないし問題に
繋がった。
ャネル形成するＭＯＳトランジスタであるため、チャネ
ル形成領域がそれぞれｎ型とｐ型になり、それぞれのソ
ースとドレインがチャネル形成領域に対して反対導電型
のｐ型またはｎ型にな−２て、前述の雌点ないし問題に
繋がった。
そこで、一方のトランジスタを蓄積モード（アキュムレ
ーションモード）でチャネル形成する即ちアキュムレー
ション形のＭＯＳトランジスタにしたＣＭＯＳにすれば
、両トランジスタは共に、チャネル形成領域が一導電型
に、ソースとド【・インが反対導電型になる。
ーションモード）でチャネル形成する即ちアキュムレー
ション形のＭＯＳトランジスタにしたＣＭＯＳにすれば
、両トランジスタは共に、チャネル形成領域が一導電型
に、ソースとド【・インが反対導電型になる。
そしてこれは、ゲート、ソース、ドレインの形成をそれ
ぞれのトランジスタ側で別々にすることを不要にし、ラ
ッチアップを起こさせるＮ、、、Ｐ−Ｎ−Ｐ接合も消失
さセる。
ぞれのトランジスタ側で別々にすることを不要にし、ラ
ッチアップを起こさせるＮ、、、Ｐ−Ｎ−Ｐ接合も消失
さセる。
この際に記アキ工ムレーション型ＭＯＳトランジスタは
、ＯＮになるゲートへの入力電圧が従来の相当する入力
電圧と変わってくるが、チャネル形成領域のキャリア濃
度を高め且つ要すれば後述するように容量を介してエン
ハンスメント型ＭＯＳトランジスタのチャネル形成領域
と異なる電位を与えることにより、その変化を低減させ
ることが出来る。
、ＯＮになるゲートへの入力電圧が従来の相当する入力
電圧と変わってくるが、チャネル形成領域のキャリア濃
度を高め且つ要すれば後述するように容量を介してエン
ハンスメント型ＭＯＳトランジスタのチャネル形成領域
と異なる電位を与えることにより、その変化を低減させ
ることが出来る。
かくして本ＣＭＯＳは、従来のＣＭＯＳと同様にインバ
ータとして動作するものでありながら、製造が単純化さ
れ口つラッチアップ発生の恐れのないものとなる。
ータとして動作するものでありながら、製造が単純化さ
れ口つラッチアップ発生の恐れのないものとなる。
以下本発明によるＣＭＯＳの一実施例について第１図の
模式ｆｉｌ＋断面図および第２図の回路図により説明す
る。
模式ｆｉｌ＋断面図および第２図の回路図により説明す
る。
第１図に示す実施例は、Ｓ ＯＩ （Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造を利用したものである
。
Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造を利用したものである
。
第１図において、２１はｐ型のシリコン基板、２２は基
板２１に形成したｐ型のウェル、２３はＭ Ｊ＆ ２
］ 上の二酸化シリコン（Ｓｉ０２）絶縁膜、２４ａ
と２４ｂはｎ１型のソース、２５はｎ＋型のドレイン、
２６ａ と２６）ｌはｐ型のチャネル形成領域、２７ａ
と２７ｂはゲート、２８はゲート絶縁膜、Ｖｄｄは電
源電圧、Ｖｓｓは基板電圧、である。
板２１に形成したｐ型のウェル、２３はＭ Ｊ＆ ２
］ 上の二酸化シリコン（Ｓｉ０２）絶縁膜、２４ａ
と２４ｂはｎ１型のソース、２５はｎ＋型のドレイン、
２６ａ と２６）ｌはｐ型のチャネル形成領域、２７ａ
と２７ｂはゲート、２８はゲート絶縁膜、Ｖｄｄは電
源電圧、Ｖｓｓは基板電圧、である。
ソース２４ａ 、２４ｂとドレイン２５とチャネル形成
領域２６ａ 、２６ｂは、一つのシリコンの島から形成
されている。チャネル形成領域２６ａのキャリア濃度番
４チャネル形成領１４２６ｂより高＜ Ｌ、てあり、そ
れぞれのイオン？Ｆ人に１台げる硼素（１３）のドーズ
９は、約２ Ｘ１０１３／（ＩＩＪ（！： ２ ＸＩＯ
”／ｃＩａｃ加速エネルギーは何れも約３５Ｋｅν）で
ある。
領域２６ａ 、２６ｂは、一つのシリコンの島から形成
されている。チャネル形成領域２６ａのキャリア濃度番
４チャネル形成領１４２６ｂより高＜ Ｌ、てあり、そ
れぞれのイオン？Ｆ人に１台げる硼素（１３）のドーズ
９は、約２ Ｘ１０１３／（ＩＩＪ（！： ２ ＸＩＯ
”／ｃＩａｃ加速エネルギーは何れも約３５Ｋｅν）で
ある。
そして、ソース２４ａとド１／イン２５とチャネル形成
領域２６ａとゲー１□２７＋ｉでアキュムレーション形
のｐチャネルＭＯＳ）うンジスタＴ２ａを形成し、ソー
ス２４１）とｌ〜レイン２５とチャネル形成領域２６ｂ
とゲート２７ｂでエンハンスメント形のｎチャネルＭＯ
８Ｉ−ランジスタ］゛２ｂを形成している。
領域２６ａとゲー１□２７＋ｉでアキュムレーション形
のｐチャネルＭＯＳ）うンジスタＴ２ａを形成し、ソー
ス２４１）とｌ〜レイン２５とチャネル形成領域２６ｂ
とゲート２７ｂでエンハンスメント形のｎチャネルＭＯ
８Ｉ−ランジスタ］゛２ｂを形成している。
また、トランジスタＴ２ａとＴ２１〕は、絶縁膜２３を
介してそれぞれウェル２２と基板２１十にあるため、そ
の部分に容量が形成されるので、両トランジスタＴｉａ
、 Ｔｌｂが形成する回路は第２図に示す如くになる。
介してそれぞれウェル２２と基板２１十にあるため、そ
の部分に容量が形成されるので、両トランジスタＴｉａ
、 Ｔｌｂが形成する回路は第２図に示す如くになる。
ここで、Ｃａとｃｂは上記容量である。
チャネル形成領域２６ａは容量Ｃａを介し”ζ電源電圧
Ｖｄｄの電位がり−えられ、チャネル形成領域２６ｈは
容量ｃｂを介して基板電圧Ｖｓｓの電位が与えられてい
る。
Ｖｄｄの電位がり−えられ、チャネル形成領域２６ｈは
容量ｃｂを介して基板電圧Ｖｓｓの電位が与えられてい
る。
この実施例が第３図図示従来のＣＭＯＳと大きく相違す
るところは、エンハンスメント形ＭＯＳトランジスタＴ
ｅａがアキュムレーション形ＭＯＳトランジスタ］゛２
ａに変才）ったことである。
るところは、エンハンスメント形ＭＯＳトランジスタＴ
ｅａがアキュムレーション形ＭＯＳトランジスタ］゛２
ａに変才）ったことである。
トランジスタＴ２ａは、先に述べたようにチャネル形成
領域２６ａをｐ型にして蓄積モードでｐチャネルを形成
するが、入力レベルがＨの際に叶Ｆになり、Ｉ７の際に
ＯＮになる必要がある。ソース２４．］とドレイン２５
が０４型に形成されていることがら、チャネル形成領域
２６ａとドレイン２５のＰ−Ｎ接合は順方向であるのに
対して、チャネル形成領域２６ａとソース２４ａのＩ’
−Ｎ接合は逆方向である。従って、チャネル形成領域２
６ａに形成されるｐチャネルとソース２４ａとの間が、
上記ＯＮとＯＦＦに合わせてブレークダミシンの有りと
無しになれば良い。
領域２６ａをｐ型にして蓄積モードでｐチャネルを形成
するが、入力レベルがＨの際に叶Ｆになり、Ｉ７の際に
ＯＮになる必要がある。ソース２４．］とドレイン２５
が０４型に形成されていることがら、チャネル形成領域
２６ａとドレイン２５のＰ−Ｎ接合は順方向であるのに
対して、チャネル形成領域２６ａとソース２４ａのＩ’
−Ｎ接合は逆方向である。従って、チャネル形成領域２
６ａに形成されるｐチャネルとソース２４ａとの間が、
上記ＯＮとＯＦＦに合わせてブレークダミシンの有りと
無しになれば良い。
このブレークダウンの有りと無しば、ｐチャネル部の正
孔密度の大小により切り分けられる。そして上記正孔密
度は、ゲート−２７ａの作用により入力レベルが１７の
際に１１の際より大きくなる。従って、入力レベルの■
、とＨによる上記正孔密度の差が上記ブレークダウンの
有りと無しとの切り分けに合致するように、ｐチャネル
部の正孔密度の設定がなされておれば良い。
孔密度の大小により切り分けられる。そして上記正孔密
度は、ゲート−２７ａの作用により入力レベルが１７の
際に１１の際より大きくなる。従って、入力レベルの■
、とＨによる上記正孔密度の差が上記ブレークダウンの
有りと無しとの切り分けに合致するように、ｐチャネル
部の正孔密度の設定がなされておれば良い。
トランジスタ’Ｔ゛２ａにおいては、チャネル形成領域
２６ａに対して、先に述べた如くＢのドーズ量をトラン
ジスタ１′２ｂのチャネル形成領域２６ｂより高くする
ことと、容量Ｃδを介して電源電圧Ｖｄｄの電位を与え
ることにより、上記正孔密度の設定がなされている。そ
してこの設定は、入力レベルがｆｌとなった際にチャネ
ル形成ｆｆ４域２６ａに反転モードのチャネルが形成さ
れてトランジスタ１゛２ａがＯＮになるのを防止する作
用をもなしている。
２６ａに対して、先に述べた如くＢのドーズ量をトラン
ジスタ１′２ｂのチャネル形成領域２６ｂより高くする
ことと、容量Ｃδを介して電源電圧Ｖｄｄの電位を与え
ることにより、上記正孔密度の設定がなされている。そ
してこの設定は、入力レベルがｆｌとなった際にチャネ
ル形成ｆｆ４域２６ａに反転モードのチャネルが形成さ
れてトランジスタ１゛２ａがＯＮになるのを防止する作
用をもなしている。
か＜シーここの実施例は、表２に示す如く動作して第３
図図示従来のＣＭＯＳと同様に低消費電力のインバータ
を形成する。
図図示従来のＣＭＯＳと同様に低消費電力のインバータ
を形成する。
表−？−−実施例の動−作−
人力 Ｔ２ａの状態 Ｔ２ｂの状態 出力ＨＯＦＦ
ＯＮ ｌ−Ｌ ＯＮ
ＯＦＦ Ｈ然も、ソース２４ａ 、
２４ｂおよびドレイン２５の何れもがｎ＋型であるた
め、ゲート２７ａと２７１）の形成およびソース２４ａ
、２４ｂとドレイン２５の形成をそれぞれ一括しで行
うことが出来て、従来のＣＭ （ＩＳより製造が単純化
され、同時にう、千ア・ノブを起こさせるＮ−Ｐ−Ｎ−
Ｐ接合が形成されない（ソース２４ａ ・チャネル形
成領ｂｉ２６ａ ・ｉルイン２５・チャネル形成領域
２６１） ・ソース２４Ｉ＋が形成するＮ −Ｐ Ｎ
−Ｐ−Ｎ接合は、ドレイン２５がｎ＋型であるため問題
にならない）ものとなる。
ＯＮ ｌ−Ｌ ＯＮ
ＯＦＦ Ｈ然も、ソース２４ａ 、
２４ｂおよびドレイン２５の何れもがｎ＋型であるた
め、ゲート２７ａと２７１）の形成およびソース２４ａ
、２４ｂとドレイン２５の形成をそれぞれ一括しで行
うことが出来て、従来のＣＭ （ＩＳより製造が単純化
され、同時にう、千ア・ノブを起こさせるＮ−Ｐ−Ｎ−
Ｐ接合が形成されない（ソース２４ａ ・チャネル形
成領ｂｉ２６ａ ・ｉルイン２５・チャネル形成領域
２６１） ・ソース２４Ｉ＋が形成するＮ −Ｐ Ｎ
−Ｐ−Ｎ接合は、ドレイン２５がｎ＋型であるため問題
にならない）ものとなる。
なお上に述べた説明から次のことが理解出来る。
即ち、
■ 容１ｃｂは、実施例を５０１構造にしまたためたま
たま形成されたもので、機能上では無くとも良い。
たま形成されたもので、機能上では無くとも良い。
■ ウェル２２と容量Ｃａを設けたのは、チャネル形成
領域２６ａに対する先に説明した正孔密度の設定の一助
としたもので、この設定のためにウェル２２に与える電
位を電源電圧Ｖｄｄと異なら七でも良い。またＢのドー
ズ量の加減によりこの設定が可能になれば、ウェル２２
と容量Ｃａは不要である。
領域２６ａに対する先に説明した正孔密度の設定の一助
としたもので、この設定のためにウェル２２に与える電
位を電源電圧Ｖｄｄと異なら七でも良い。またＢのドー
ズ量の加減によりこの設定が可能になれば、ウェル２２
と容量Ｃａは不要である。
そしてその場合、製造が更に単純化される。
■ ウェル２２は、容量Ｃａの−・電極であるので、基
板２１から絶縁された他の導電体電極に置換されても良
い。
板２１から絶縁された他の導電体電極に置換されても良
い。
■ ソース、ドレインおよびチャネル形成領域など全て
の半導体領域が、実施例と反対導電型であっても良い。
の半導体領域が、実施例と反対導電型であっても良い。
この場合、電源電圧Ｖｄｄと基板電圧Ｖｓｓの極性が逆
になる。
になる。
以−１−説明したように本発明の構成によれば、相補型
ＭＯＳＯ３目積回路いて、相補形を構成する二つのトラ
ンジスタのチャネル形成領域を同一導電型にすることが
出来て、製造の単純化とラッチアップの無発生化を可能
にさセる効果がある。
ＭＯＳＯ３目積回路いて、相補形を構成する二つのトラ
ンジスタのチャネル形成領域を同一導電型にすることが
出来て、製造の単純化とラッチアップの無発生化を可能
にさセる効果がある。
第１図は本発明実施例の模式側断面図、第２図はその回
路図、 第３図は従来のＣＭＯ８例の模式側断面図、第４図はそ
の回路図、 である。 図において、 １１．２１は基板、 １２．２２はウェル、 １３はフィールド絶縁膜、 ２３は絶縁膜、 １４ａ 、 １４ｂ 、 ２４ａ 、 ２４ｂはソース
、１５ａ 、 １５ｂ 、 ２５はドレイン、２６ａ
、 ２６ｂはチャネル形成領域、１７ａ 、 １７ｂ
、 ２７ａ 、 ２７ｂはゲート、１８．２Ｂはゲート
絶縁膜、 Ｔｌａはエンハンスメント形 ｐチャネルＭＯＳトランジスタ、 Ｔ２ａはアキュムレーシッン形 ｐチャネルＭＯＳＬランジスタ、 Ｔ１ｂ＝ Ｔ２ｂはエンハンスメント形ｎチャネルＭＯ
Ｓトランジスタ、 Ｃａ、Ｃｈは容量、 Ｖｄｄは電源電圧、 Ｖｓｓは基板電圧、 である。 １１す・（の回路Ｄ ）よ つ １１へ ■ｄ Ｓ５ 斗牛１辺 ′Ｘ″ − ンｉ／ ｌ し
路図、 第３図は従来のＣＭＯ８例の模式側断面図、第４図はそ
の回路図、 である。 図において、 １１．２１は基板、 １２．２２はウェル、 １３はフィールド絶縁膜、 ２３は絶縁膜、 １４ａ 、 １４ｂ 、 ２４ａ 、 ２４ｂはソース
、１５ａ 、 １５ｂ 、 ２５はドレイン、２６ａ
、 ２６ｂはチャネル形成領域、１７ａ 、 １７ｂ
、 ２７ａ 、 ２７ｂはゲート、１８．２Ｂはゲート
絶縁膜、 Ｔｌａはエンハンスメント形 ｐチャネルＭＯＳトランジスタ、 Ｔ２ａはアキュムレーシッン形 ｐチャネルＭＯＳＬランジスタ、 Ｔ１ｂ＝ Ｔ２ｂはエンハンスメント形ｎチャネルＭＯ
Ｓトランジスタ、 Ｃａ、Ｃｈは容量、 Ｖｄｄは電源電圧、 Ｖｓｓは基板電圧、 である。 １１す・（の回路Ｄ ）よ つ １１へ ■ｄ Ｓ５ 斗牛１辺 ′Ｘ″ − ンｉ／ ｌ し
Claims (1)
- 【特許請求の範囲】 １）第一の一導電型チャネル形成領域に蓄積モードで形
成された一導電型チャネルのＭＯＳトランジスタと、第
二の一導電型チャネル形成領域に反転モードで形成され
た反対導電型チャネルのＭＯＳトランジスタとにより、
相補形構成を形成してなることを特徴とする相補形ＭＯ
Ｓ集積回路。 ２）上記第一の一導電型チャネル形成領域は、上記第二
の一導電型チャネル形成領域よりキャリア濃度が高いこ
とを特徴とする特許請求の範囲第１項記載の相補形ＭＯ
Ｓ集積回路。 ３）上記第一の一導電型チャネル領域は、容量を介して
上記第二の一導電型チャネル領域と異なる電位が与えら
れていることを特徴とする特許請求の範囲第１項または
第２項記載の相補形ＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258216A JPH0680799B2 (ja) | 1985-11-18 | 1985-11-18 | 相補形ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258216A JPH0680799B2 (ja) | 1985-11-18 | 1985-11-18 | 相補形ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117359A true JPS62117359A (ja) | 1987-05-28 |
| JPH0680799B2 JPH0680799B2 (ja) | 1994-10-12 |
Family
ID=17317125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258216A Expired - Lifetime JPH0680799B2 (ja) | 1985-11-18 | 1985-11-18 | 相補形ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680799B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| EP0948054A2 (en) * | 1998-03-27 | 1999-10-06 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
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| US6340830B1 (en) | 1992-06-09 | 2002-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6835586B2 (en) | 1998-12-25 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| US7276730B2 (en) | 1998-12-28 | 2007-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
-
1985
- 1985-11-18 JP JP60258216A patent/JPH0680799B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6340830B1 (en) | 1992-06-09 | 2002-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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| EP0948054A3 (en) * | 1998-03-27 | 2003-08-27 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
| EP0948054A2 (en) * | 1998-03-27 | 1999-10-06 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
| US6914302B2 (en) | 1998-12-18 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6835586B2 (en) | 1998-12-25 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7276730B2 (en) | 1998-12-28 | 2007-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8643015B2 (en) | 1998-12-28 | 2014-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680799B2 (ja) | 1994-10-12 |
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