JPS5950556A - 相補型論理集積回路装置 - Google Patents
相補型論理集積回路装置Info
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- JPS5950556A JPS5950556A JP57159476A JP15947682A JPS5950556A JP S5950556 A JPS5950556 A JP S5950556A JP 57159476 A JP57159476 A JP 57159476A JP 15947682 A JP15947682 A JP 15947682A JP S5950556 A JPS5950556 A JP S5950556A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相袖型論理集槓回路に２いて、低置ｆＮ．電力
消費の％徴を維持し′た１１、蘭理回路の構成トランジ
スタ敷金削減し、占廟面槓及ひ遅延時間を小さくしうる
相袖型陥理果槓回路装置に関するものである。
消費の％徴を維持し′た１１、蘭理回路の構成トランジ
スタ敷金削減し、占廟面槓及ひ遅延時間を小さくしうる
相袖型陥理果槓回路装置に関するものである。
従来の相袖型陶理集稙回路では、低Ｙ角＊電力でりると
いう特徴を有するか、基本論理ケートの構成トランジス
タ数が多くなゐとい９欠点葡有し１いる。シフタ，マル
ナフレク−＋ｆ 、 Ａ Ｌ Ｕ等の論理回路ではｎチ
ャネルエンノ・ンスメント型ＭＯＳトランシスクを通過
側＠１用累士として使用することにより、論理回路の構
成トンンジスタ数全削減し、回路の占七曲槙及ひ遅タル
時間全削減することか可能であるが、通過制御１ト２ン
シスタの出カッ・イレベルはトランジスター酸分低下す
るため、これによって伏設に接続される相補型基本ゲー
トのｐテヤイ・ルトランシフタがオン状態になり、直流
電力を消費するという欠点かめった。１だ、人力バッフ
ァに２いてもＴＴＩＪｊ力ハイレベル（２，４ボルト）
ヲ受ける場合、基本インバータ構成ではｐチャネルトラ
ンジスタがオンになシ、直流電力を消費する。
いう特徴を有するか、基本論理ケートの構成トランジス
タ数が多くなゐとい９欠点葡有し１いる。シフタ，マル
ナフレク−＋ｆ 、 Ａ Ｌ Ｕ等の論理回路ではｎチ
ャネルエンノ・ンスメント型ＭＯＳトランシスクを通過
側＠１用累士として使用することにより、論理回路の構
成トンンジスタ数全削減し、回路の占七曲槙及ひ遅タル
時間全削減することか可能であるが、通過制御１ト２ン
シスタの出カッ・イレベルはトランジスター酸分低下す
るため、これによって伏設に接続される相補型基本ゲー
トのｐテヤイ・ルトランシフタがオン状態になり、直流
電力を消費するという欠点かめった。１だ、人力バッフ
ァに２いてもＴＴＩＪｊ力ハイレベル（２，４ボルト）
ヲ受ける場合、基本インバータ構成ではｐチャネルトラ
ンジスタがオンになシ、直流電力を消費する。
この貫通電流全阻止するためには、通過制御素子葡相補
型回路構成にするか、出力を帰還する方法が考えられる
が、いずれも素子数が増加し、配線も増加するため、＾
密度化で＠ないという欠点がおった。
型回路構成にするか、出力を帰還する方法が考えられる
が、いずれも素子数が増加し、配線も増加するため、＾
密度化で＠ないという欠点がおった。
第１図に相＠型通過制御素子とインバータとで構成した
回路例を示す。Ｑｌは■テヤイ・ルエンハンスメント型
通過制御トランジスタ、Ｑ８Ｕ ｐ チャネルエンハン
スメント型通過制御トランジスタ、Ｑ２０．Ｑ４．Ｑ６
はｐチャネルエンハンスメン）ＷＭＯ８Ｉ−９ンジスタ
、Ｑ３．Ｑ５゜Ｑ７はｎチャネルエンハンスメント型Ｍ
ＯＳトランジスタで、Ｑｌ−Ｑ８で相袖型辿過制御素子
を、Ｑ２０−Ｑ３ 、Ｑ４− Ｑ５及びＱ６−Ｑ７でぞ
れぞれインバータを構成する。第２図Ａ。
回路例を示す。Ｑｌは■テヤイ・ルエンハンスメント型
通過制御トランジスタ、Ｑ８Ｕ ｐ チャネルエンハン
スメント型通過制御トランジスタ、Ｑ２０．Ｑ４．Ｑ６
はｐチャネルエンハンスメン）ＷＭＯ８Ｉ−９ンジスタ
、Ｑ３．Ｑ５゜Ｑ７はｎチャネルエンハンスメント型Ｍ
ＯＳトランジスタで、Ｑｌ−Ｑ８で相袖型辿過制御素子
を、Ｑ２０−Ｑ３ 、Ｑ４− Ｑ５及びＱ６−Ｑ７でぞ
れぞれインバータを構成する。第２図Ａ。
Ｂ、Ｃは第１図に示す回路のノード１０ 、２０の電圧
時間俟二化及びＱ２０に流れるＩ！尚の時間叢化金示す
。相補型通過制御素子の使用により、ノード２０はＶｓ
ｓ７）’らＶＤＤまで震化し、スイッチング時の過渡的
な電流が流τＬるたりて直流電力も消費しないが、素子
数、配線数〃・非鹿に太さいという欠点があった。
時間俟二化及びＱ２０に流れるＩ！尚の時間叢化金示す
。相補型通過制御素子の使用により、ノード２０はＶｓ
ｓ７）’らＶＤＤまで震化し、スイッチング時の過渡的
な電流が流τＬるたりて直流電力も消費しないが、素子
数、配線数〃・非鹿に太さいという欠点があった。
不発ＢＡはこ扛らの六点を除去するために、出力ハイレ
ベルが低−卜する欠設の基不回埋ケートに２けるｐチャ
ネルトランジスタの与、ｌ＆のマスク工程ケ伺加するこ
とによつｔ迅択的に面閾領にし、これによって論理回路
葡小型、高速に夾現し、かつ直流竜力伯賀抑制ケ維持す
ることを目的とするものｔ′ある。
ベルが低−卜する欠設の基不回埋ケートに２けるｐチャ
ネルトランジスタの与、ｌ＆のマスク工程ケ伺加するこ
とによつｔ迅択的に面閾領にし、これによって論理回路
葡小型、高速に夾現し、かつ直流竜力伯賀抑制ケ維持す
ることを目的とするものｔ′ある。
前記Ｖ目的會逐成するため、本発明は同一半導体基板上
に抜蘇個のｎナヤネルエンノ・ノスメント型ＭＯ８）ラ
ンシフタと複数個のｐナヤイ・ルエンハンスメント型Ｍ
Ｏ８）ランジスタラ搭載してなる乗積回路において、前
記の半導体基板上に肖像２値の閾値奮有するｐテヤネル
エンハンヌノント型トランジスタを同時搭載すること全
ｑ！ｆ徴とする相補型論理集積回路装置ゲ発明の侠旨と
するものである。
に抜蘇個のｎナヤネルエンノ・ノスメント型ＭＯ８）ラ
ンシフタと複数個のｐナヤイ・ルエンハンスメント型Ｍ
Ｏ８）ランジスタラ搭載してなる乗積回路において、前
記の半導体基板上に肖像２値の閾値奮有するｐテヤネル
エンハンヌノント型トランジスタを同時搭載すること全
ｑ！ｆ徴とする相補型論理集積回路装置ゲ発明の侠旨と
するものである。
次に本発明の実施例を添附図ｍ１について説明する。な
お実施例は一つの例示であって、本発明の鞘ｐｐを逸脱
しない範囲内で、柚々の変更あるいは改良に行いうるこ
とは１゛うまでもない。
お実施例は一つの例示であって、本発明の鞘ｐｐを逸脱
しない範囲内で、柚々の変更あるいは改良に行いうるこ
とは１゛うまでもない。
第３図は本発明の実施例を示す。図において、Ｑｌは標
準閾値Ｖｔｈｎ を有するｎチャネル通過副側１トラン
ジスタ、Ｑ２１は高閾値Ｖｔｈｐｏを有う゛るｐチャネ
ルエンハンスメント型ＭＯ８）ランシフタ、Ｑ４は標準
閾値Ｖｔｈｐ 合有するｐテヤイ・ルエンハンスメント
型Ｍ（ＪＳ）ランシフタ、Ｑ３゜Ｑ５は標準閾値Ｖｔｈ
ｎ葡有するｎテヤイ・ルエンハンスメント型ＭＯ８）ラ
ンシフタでアル、トランジスタＱ２１−Ｑ３及びＱ４−
Ｑ５でそれぞれ基本インバータ回路を構成ラーる。究米
の閾値制御ｔよ、基板不純物濃度必るいＯ−Ｊ、 Ｎウ
エル不純物縦置で次回するｐチャネルＩＶＩ（ＪＳ）ラ
ンシスタの閾値ＶｔｈｐＯ及びＰウエル不純物礫度で決
矩するｎテヤイ・ルＭＯ８）う／シフタの閾値Ｖｔｈｎ
Ｏに対し、マスクなしにｐ型不純物ケイオン注入によっ
て全面にドープする。この時の１ＩＡ１１１１１ｉ変化
量全△Ｖｔｈとすると、ｎチャネルＭ ＯＳ トランジ
スタの閾イｔｗ ＶｔｈｎはＶｔｈｎ−ＶｔｈｎＯ＋△
Ｖｔｈｌ）チャネル１ｖｔＯＳトランジスタのＩＭＩ
ＳＣＫ ＶｔｈｐはＶｔｂｐ ＝ｖｔｈｐ ｏ＋△Ｖｔ
ｈに変化し、Ｉ九屋の閾値電圧Ｖｃ達する。こ扛に附し
又、一枚のマスクによって迅択的にｐチャネルＭＵＳ）
ジンシスタへのｐ型不純物注入全阻止すれは、Ｖｔｂｐ
Ｏ及びＶｔｈｐ ２値の閾値勿肩するｐチャネルトラン
・／スタが同時Ｑこ形成され、２値閾値相補型集槙回路
が４１今成芒れる。現状のフロセスではＶｔｈｎＯ−０
ホルト、 ＶｔｈｐＯ＝−１，６ボルト、△Ｖｔｈ＝０
．８ボルトであるため、閾値が０．８ボルトのｎチャ坏
ルＩＶＩ（ＪＳ）ランシフタと閾値か−１，６ボルトと
−０，８ホルトのｐチャネルＭＯ８）ランシフタが得ら
れる。
準閾値Ｖｔｈｎ を有するｎチャネル通過副側１トラン
ジスタ、Ｑ２１は高閾値Ｖｔｈｐｏを有う゛るｐチャネ
ルエンハンスメント型ＭＯ８）ランシフタ、Ｑ４は標準
閾値Ｖｔｈｐ 合有するｐテヤイ・ルエンハンスメント
型Ｍ（ＪＳ）ランシフタ、Ｑ３゜Ｑ５は標準閾値Ｖｔｈ
ｎ葡有するｎテヤイ・ルエンハンスメント型ＭＯ８）ラ
ンシフタでアル、トランジスタＱ２１−Ｑ３及びＱ４−
Ｑ５でそれぞれ基本インバータ回路を構成ラーる。究米
の閾値制御ｔよ、基板不純物濃度必るいＯ−Ｊ、 Ｎウ
エル不純物縦置で次回するｐチャネルＩＶＩ（ＪＳ）ラ
ンシスタの閾値ＶｔｈｐＯ及びＰウエル不純物礫度で決
矩するｎテヤイ・ルＭＯ８）う／シフタの閾値Ｖｔｈｎ
Ｏに対し、マスクなしにｐ型不純物ケイオン注入によっ
て全面にドープする。この時の１ＩＡ１１１１１ｉ変化
量全△Ｖｔｈとすると、ｎチャネルＭ ＯＳ トランジ
スタの閾イｔｗ ＶｔｈｎはＶｔｈｎ−ＶｔｈｎＯ＋△
Ｖｔｈｌ）チャネル１ｖｔＯＳトランジスタのＩＭＩ
ＳＣＫ ＶｔｈｐはＶｔｂｐ ＝ｖｔｈｐ ｏ＋△Ｖｔ
ｈに変化し、Ｉ九屋の閾値電圧Ｖｃ達する。こ扛に附し
又、一枚のマスクによって迅択的にｐチャネルＭＵＳ）
ジンシスタへのｐ型不純物注入全阻止すれは、Ｖｔｂｐ
Ｏ及びＶｔｈｐ ２値の閾値勿肩するｐチャネルトラン
・／スタが同時Ｑこ形成され、２値閾値相補型集槙回路
が４１今成芒れる。現状のフロセスではＶｔｈｎＯ−０
ホルト、 ＶｔｈｐＯ＝−１，６ボルト、△Ｖｔｈ＝０
．８ボルトであるため、閾値が０．８ボルトのｎチャ坏
ルＩＶＩ（ＪＳ）ランシフタと閾値か−１，６ボルトと
−０，８ホルトのｐチャネルＭＯ８）ランシフタが得ら
れる。
１０は入力端子、２０は辿過制御累子の出力端子、３０
は第１のインバータ出力端子、４０は回路の出力端子、
１００は電源ＶＤＤ接続端子、Ｕは接地■Ｓ端子である
。第４図Ａ、Ｂ、Ｃは夫々第３図に示したノードｌＯ及
び２０の電圧変化及びＱ２に流れる電＋１の時間変化を
示す。入力端子１０にｖｓｓからＶＩ）Ｄ Ｋ変化する
人力信号全印加した時、通過制御トランジスタの出力電
圧Ｖ２０はその基板がＶＳＳに接地されているため、基
板−ソース間電圧によって決定される閾値電圧ｖｔｈｎ
’−Ｖｔｈｎ＋ＶｔｈＢＧ分低下し、ｖｓｓからＶＥＸ
） −’Ｖｔｈｎ’に変化する。従ってＶ２Ｏ＝ Ｖ［
ｌ −Ｖｔｈｎ’の状態でトランジスタＱ ２１に印加
されるゲート電圧ＶＧＱ２１はＶＧＱ２１＝Ｖｔｈｎ’
となる。この時トランジスタＱ２１の闘価、電圧は基板
がソースと同電位であるため、トランジスタ閾値Ｖｔｈ
ｐＯでｈ ’） 、Ｖｔｈｎ’ Ｖｔｈｐ。
は第１のインバータ出力端子、４０は回路の出力端子、
１００は電源ＶＤＤ接続端子、Ｕは接地■Ｓ端子である
。第４図Ａ、Ｂ、Ｃは夫々第３図に示したノードｌＯ及
び２０の電圧変化及びＱ２に流れる電＋１の時間変化を
示す。入力端子１０にｖｓｓからＶＩ）Ｄ Ｋ変化する
人力信号全印加した時、通過制御トランジスタの出力電
圧Ｖ２０はその基板がＶＳＳに接地されているため、基
板−ソース間電圧によって決定される閾値電圧ｖｔｈｎ
’−Ｖｔｈｎ＋ＶｔｈＢＧ分低下し、ｖｓｓからＶＥＸ
） −’Ｖｔｈｎ’に変化する。従ってＶ２Ｏ＝ Ｖ［
ｌ −Ｖｔｈｎ’の状態でトランジスタＱ ２１に印加
されるゲート電圧ＶＧＱ２１はＶＧＱ２１＝Ｖｔｈｎ’
となる。この時トランジスタＱ２１の闘価、電圧は基板
がソースと同電位であるため、トランジスタ閾値Ｖｔｈ
ｐＯでｈ ’） 、Ｖｔｈｎ’ Ｖｔｈｐ。
で決ｌるぼ流電流■ｐがトランジスタＱ２１が流れる。
ここで、Ｖｔｈｐｏ ＜ Ｖｔｈｐであり＼Ｖｔｈｎ’
−ｖｔｈｐｏ ＞ Ｖｔｈｎ’ Ｖｔｈｐである。
−ｖｔｈｐｏ ＞ Ｖｔｈｎ’ Ｖｔｈｐである。
この様な構造になっているから、その効果としては、第
１図に示す従来のものに比べ素子数が少なく、占有面積
及び遅延時間が小δ＜、シかも１１同値Ｖｔｈｐのもの
の場合に比べて直流篭力消賀全削減づることか出来る。
１図に示す従来のものに比べ素子数が少なく、占有面積
及び遅延時間が小δ＜、シかも１１同値Ｖｔｈｐのもの
の場合に比べて直流篭力消賀全削減づることか出来る。
向、 Ｖｔｂｎ’ ＶｔｈｐＯ≧０に設定すれは血流
電力消費をＯＫすることも出来る。
電力消費をＯＫすることも出来る。
第５図は１”ＩＩ’ Ｌ出力を人力と１′るタイツの回
路において、入力音ノンインバータ′ｔ″受ける場合の
実施例であって、トランジスタＱ２１は高閾値Ｖｔｈｐ
Ｏｋ有するｐチャ不ルエンノ１ンスメント型ＭＯＳトラ
ンジスタ、Ｑ４は低閾値Ｖｔｈｐ ’Ｅ有するｐナヤイ
・ルエンハンスメン）Ｗ１’ｉ’１ＵＳ）ランシフタ、
Ｑ３．Ｑ５は標準閾値Ｖｔｈｎ ’Ｃ刹するｎチャネル
エンハンスメント型ＭＯＳトランジスタであシ、＋ラン
ジスクＱ２１−Ｑ３．Ｑ４−Ｑ５でそれぞれインパータ
ケ構成する。１０はＴＴＬに接ｆｆ７ｆ、きれる入力端
子、４０ｔよバッファ回路の出力端子である。第６図Ａ
、ＩＪ、Ｃは夫々第５図で示したノート１０及び４０の
゛眼圧波形及びトランジスタＱ ２１に沌れる％ Ｄｌ
ｆ、波ルを示う。入力端子ＩＯにおける電圧かＶＳ１３
からＴ ’Ｌ’ Ｌ出ブノ、ノ・イレベルＶｉｎに変化
した時、トランジスタＱ２１ＪこはＶｉｎ ＶＤＤ
ＶｔｈｐＯで決まる直流電流Ｉｐ′力玉流Ａ、６゜コ
Ｌ／） 時、Ｖｉｎ ＶＤＤ ＶｔｈｐＯ＞ Ｖｉ
ｎ ＶＤＤ−Ｖｔｂｐ ｆある。このような横積にな
つ−ｔいる力為ら、その効果としては、従来の１閾値Ｖ
ｔｂｐの相補型回路に比へ直Ｎ、電力消費を削減するこ
とカニ出来る。
路において、入力音ノンインバータ′ｔ″受ける場合の
実施例であって、トランジスタＱ２１は高閾値Ｖｔｈｐ
Ｏｋ有するｐチャ不ルエンノ１ンスメント型ＭＯＳトラ
ンジスタ、Ｑ４は低閾値Ｖｔｈｐ ’Ｅ有するｐナヤイ
・ルエンハンスメン）Ｗ１’ｉ’１ＵＳ）ランシフタ、
Ｑ３．Ｑ５は標準閾値Ｖｔｈｎ ’Ｃ刹するｎチャネル
エンハンスメント型ＭＯＳトランジスタであシ、＋ラン
ジスクＱ２１−Ｑ３．Ｑ４−Ｑ５でそれぞれインパータ
ケ構成する。１０はＴＴＬに接ｆｆ７ｆ、きれる入力端
子、４０ｔよバッファ回路の出力端子である。第６図Ａ
、ＩＪ、Ｃは夫々第５図で示したノート１０及び４０の
゛眼圧波形及びトランジスタＱ ２１に沌れる％ Ｄｌ
ｆ、波ルを示う。入力端子ＩＯにおける電圧かＶＳ１３
からＴ ’Ｌ’ Ｌ出ブノ、ノ・イレベルＶｉｎに変化
した時、トランジスタＱ２１ＪこはＶｉｎ ＶＤＤ
ＶｔｈｐＯで決まる直流電流Ｉｐ′力玉流Ａ、６゜コ
Ｌ／） 時、Ｖｉｎ ＶＤＤ ＶｔｈｐＯ＞ Ｖｉ
ｎ ＶＤＤ−Ｖｔｂｐ ｆある。このような横積にな
つ−ｔいる力為ら、その効果としては、従来の１閾値Ｖ
ｔｂｐの相補型回路に比へ直Ｎ、電力消費を削減するこ
とカニ出来る。
第７図に２つの閾値電圧を持つｐす＾・ネルエンハンス
メント型ＭＯＳトランジスタカムらなる相補型回路の製
造方法の１例を示す。ｎ型半導体基板２００にｐウェル
２０１とｎウェル２０２ヲホロン及びリンの拡散により
作り、フィールド域に厚いＳｉＯ２２０３を形成する。
メント型ＭＯＳトランジスタカムらなる相補型回路の製
造方法の１例を示す。ｎ型半導体基板２００にｐウェル
２０１とｎウェル２０２ヲホロン及びリンの拡散により
作り、フィールド域に厚いＳｉＯ２２０３を形成する。
２０４はケー）・酸化膜ケ示す。尚い閾値電圧か必要な
ｐチャネルＭＯＳトランジスタ全作るべＩＬｔ域にレジ
スト又はイオン田止用金ｍ２０５’に＊４１＜的に形成
し、全面にボロンイオンを打込み浅いｐ型層２０６に形
成する。し層２０６によりｎチャネルＭ（ＪＳトランシ
スクとレジスト２０５によってマスクさ才しないｐチャ
ネルＭｏｓ＋・フンシフタの閾値型１玉は△ＶＴＨたけ
＋１則にシフトする。ｐ型）會２０６の形成後、ケート
金属２０７ヲノくターニングし、ｎチャネルＭＯＳ）う
／ジメタ１μ１１にはリン又はヒ素ｔ、ｐｆヤネルＭ（
ＪＳトランジスタ１則には→；ロンｋ ｔｌ込み、ｎソ
ース・ドレイン２０８及びｐ＋ソース・ドレイン２０９
久形成して、ｎチャネルｆＶＬＯｓトジンジスク販、低
閾値ｐテヤイ・ルトランシフタＱＢ．．ｉｖＪＭ値ｐチ
ャ坏ルトランジスタ鍋足得る。この製造方法は従来のも
のよりもマスクか１枚ふえるのみで良い。
ｐチャネルＭＯＳトランジスタ全作るべＩＬｔ域にレジ
スト又はイオン田止用金ｍ２０５’に＊４１＜的に形成
し、全面にボロンイオンを打込み浅いｐ型層２０６に形
成する。し層２０６によりｎチャネルＭ（ＪＳトランシ
スクとレジスト２０５によってマスクさ才しないｐチャ
ネルＭｏｓ＋・フンシフタの閾値型１玉は△ＶＴＨたけ
＋１則にシフトする。ｐ型）會２０６の形成後、ケート
金属２０７ヲノくターニングし、ｎチャネルＭＯＳ）う
／ジメタ１μ１１にはリン又はヒ素ｔ、ｐｆヤネルＭ（
ＪＳトランジスタ１則には→；ロンｋ ｔｌ込み、ｎソ
ース・ドレイン２０８及びｐ＋ソース・ドレイン２０９
久形成して、ｎチャネルｆＶＬＯｓトジンジスク販、低
閾値ｐテヤイ・ルトランシフタＱＢ．．ｉｖＪＭ値ｐチ
ャ坏ルトランジスタ鍋足得る。この製造方法は従来のも
のよりもマスクか１枚ふえるのみで良い。
以上説明したように、本発明によれば、従来のバルク相
補型ＩＶＩＯＳＦＥ’ｒと製造）′ロセス全犬幅には変
更することなく、一枚のマスクの導入によシ、２値の閾
値を有するｐチャネル−トランジスタを同時に搭載する
ことか出来る力・ら、出力ハイレベルが低下する回路構
Ｊ戊がとれるため、素子数全削夙した商布度，高速の回
路構成で蘭理を実現しても、直＋７１Ｃ’屯力ｙ（ｑ
ｓ＊τ安しないという相袖型集槓回路装置の特９ｉ．？
Ｌ−維持出来るという利点がるる。捷た、入力バッファ
部にお・いで小型の基本インバータ構成で、直がＬ電力
消費を大幅に削減出来るといり効果がある。
補型ＩＶＩＯＳＦＥ’ｒと製造）′ロセス全犬幅には変
更することなく、一枚のマスクの導入によシ、２値の閾
値を有するｐチャネル−トランジスタを同時に搭載する
ことか出来る力・ら、出力ハイレベルが低下する回路構
Ｊ戊がとれるため、素子数全削夙した商布度，高速の回
路構成で蘭理を実現しても、直＋７１Ｃ’屯力ｙ（ｑ
ｓ＊τ安しないという相袖型集槓回路装置の特９ｉ．？
Ｌ−維持出来るという利点がるる。捷た、入力バッファ
部にお・いで小型の基本インバータ構成で、直がＬ電力
消費を大幅に削減出来るといり効果がある。
第１図は従来の相補型通過制御トランジスタとインバー
タで構成した回路図、第２図は第１図に示した回路の動
作特性図、第３図は本発明装置の一実施例の回路図、第
４図は第３図に示した回路の動作特性図、第５図は本発
明装置のる０ＭＯ８の製造方法の１例ケ示す。 １０・・・・・入力端子、２０・・・・・・通過制御菓
子の出力端子、３０・・・・・・高閾値ｐチャネルエン
ハンスメント型Ｍ Ｏ８，１−ランシフタで構成される
インバータの出力端子、４０・・・・・・回路出力端子
、１００・・・・・・電蝕端子、Ｕ・・・・・・接地端
子、Ｑｌ 、Ｑ３ 、Ｑ５゜Ｑ７・・・・・・ｎ テー
トネルエンハンスメン）ＷＩＶＩＯＳトランジスタ、Ｑ
２０．Ｑ４ 、Ｑ６ 、Ｑ８・・・・・低ｌｋ１＋ＩＥ
ｐテ１′イ・ルエンハンスメント型ＭＯＳトランジス
タ、Ｑ２１・・・・・・高閾値ｐチャイ・ルエンノゝン
スメント型ＭＯＳトランジスク、２００・・・・・・ｎ
型半導体基板、２０１・・・・・・ｐウェル、２０２・
・・・・・ｎウェル、２０３・・・・・・ＳｉＯ２，２
０４・・・・・・ゲート版化膜、２０５・・・・・・レ
ジスト又はイオン阻止用金＃、Ｍ、 ２０６・・・・
・・ｐ型層、２０７・・・・・・ケート全編、２０８・
・・・・・ｎ＋ソース・ドレイン、２０９・・・・・ｐ
＋ソース・ドレイン、Ａ・・・・・入力端子電圧波形、
Ｂ・・・・・ノード２０の電圧波形、Ｃ・・・・・・高
閾値ｐナヤイ・ルトランシフタＱ２１の電流波形、Ｄ・
・・・・出力端子電圧波形特許出願人 日本電化型詰公
社 第１１ 第３図 第２図 第４図 第５図 第６図
タで構成した回路図、第２図は第１図に示した回路の動
作特性図、第３図は本発明装置の一実施例の回路図、第
４図は第３図に示した回路の動作特性図、第５図は本発
明装置のる０ＭＯ８の製造方法の１例ケ示す。 １０・・・・・入力端子、２０・・・・・・通過制御菓
子の出力端子、３０・・・・・・高閾値ｐチャネルエン
ハンスメント型Ｍ Ｏ８，１−ランシフタで構成される
インバータの出力端子、４０・・・・・・回路出力端子
、１００・・・・・・電蝕端子、Ｕ・・・・・・接地端
子、Ｑｌ 、Ｑ３ 、Ｑ５゜Ｑ７・・・・・・ｎ テー
トネルエンハンスメン）ＷＩＶＩＯＳトランジスタ、Ｑ
２０．Ｑ４ 、Ｑ６ 、Ｑ８・・・・・低ｌｋ１＋ＩＥ
ｐテ１′イ・ルエンハンスメント型ＭＯＳトランジス
タ、Ｑ２１・・・・・・高閾値ｐチャイ・ルエンノゝン
スメント型ＭＯＳトランジスク、２００・・・・・・ｎ
型半導体基板、２０１・・・・・・ｐウェル、２０２・
・・・・・ｎウェル、２０３・・・・・・ＳｉＯ２，２
０４・・・・・・ゲート版化膜、２０５・・・・・・レ
ジスト又はイオン阻止用金＃、Ｍ、 ２０６・・・・
・・ｐ型層、２０７・・・・・・ケート全編、２０８・
・・・・・ｎ＋ソース・ドレイン、２０９・・・・・ｐ
＋ソース・ドレイン、Ａ・・・・・入力端子電圧波形、
Ｂ・・・・・ノード２０の電圧波形、Ｃ・・・・・・高
閾値ｐナヤイ・ルトランシフタＱ２１の電流波形、Ｄ・
・・・・出力端子電圧波形特許出願人 日本電化型詰公
社 第１１ 第３図 第２図 第４図 第５図 第６図
Claims (3)
- （１）同一半導体基板上に複数個のｎテヤイ・ルエンハ
ンスメント型ＭＯ８）ランシフタと複数個のｐチャイ・
ルエンハンスメントＷＭＯ８）ランジスタ葡搭載してな
る集積回路において、前記の半導体基板上に高低２値の
閾値を有するｐナヤネルエンハンスメント型トランジス
タを同時搭載することを特徴とする相補型論理集積回路
装置。 - （２）ｎナヤネルエンハンスメント型ＭＯ８）ランシフ
タを通過制御用トランジスタとし、次段に基本論理グー
トヲ接続するタイプの回路に２いて、前記の基本削理ゲ
ートを構成するｐチャネルエンハンスメン）ＷＩＶＩＯ
８）ランシフタのみ選択的に閾値を大きく設定すること
ｔ％徴とする特、Ｖｔ請求の範囲第１項記載の相補型論
理集積回路製油、。 - （３）ＴＴＬ出力全入力とするタイプの回路にお・いて
、基本インバータ會構成するｐナヤネルエンハンスメン
ト型ＭＯ８）ランジスクのみ選択的に閾値を大きく設定
することを特徴とする請求置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159476A JPS5950556A (ja) | 1982-09-16 | 1982-09-16 | 相補型論理集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159476A JPS5950556A (ja) | 1982-09-16 | 1982-09-16 | 相補型論理集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5950556A true JPS5950556A (ja) | 1984-03-23 |
Family
ID=15694600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57159476A Pending JPS5950556A (ja) | 1982-09-16 | 1982-09-16 | 相補型論理集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950556A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655831A1 (en) * | 1993-11-30 | 1995-05-31 | STMicroelectronics S.r.l. | High performance transconductance operational amplifier, of the CMOS integrated type |
| US5768115A (en) * | 1993-12-28 | 1998-06-16 | Sgs-Thomson Microelectronics S.R.L. | Voltage booster with an acceleration circuit |
-
1982
- 1982-09-16 JP JP57159476A patent/JPS5950556A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655831A1 (en) * | 1993-11-30 | 1995-05-31 | STMicroelectronics S.r.l. | High performance transconductance operational amplifier, of the CMOS integrated type |
| US5541555A (en) * | 1993-11-30 | 1996-07-30 | Sgs-Thomson Microelectronisc S.R.L. | High performance transconductance operational amplifier of the CMOS integrated type |
| US5768115A (en) * | 1993-12-28 | 1998-06-16 | Sgs-Thomson Microelectronics S.R.L. | Voltage booster with an acceleration circuit |
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