JPH06276087A - 多値論理半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】相補型で４値以上の多値論理回路を構成し、低
消費電流で、集積効率の高い回路とＣＭＯＳ集積回路を
提供する。 【構成】複数個の電位レベルの正極電源と、負極電源
と、複数個の異なるスレッショルド電圧のＰ型ＭＯＳＦ
ＥＴ群と、Ｎ型ＭＯＳＦＥＴ群とからなり、電源電位の
最も高い正極電源と電源電位の最も低い負極電源とスレ
ッショルド電圧の最も高いＰ型ＭＯＳＦＥＴとＮ型ＭＯ
ＳＦＥＴの組合せで相補型回路を作り、また、次の順位
の組合せで同様の相補型回路を作っていき、それぞれの
相補型回路の出力を必要に応じダイオードを介して互い
に接続し、出力端子とした構成とする。 【効果】配線の情報効率が向上し、集積回路の中におけ
る配線領域の占有率が減少する。また、面積効率よく回
路が作れ、かつＣＭＯＳで低消費電力なため発熱が小さ
い。また複数のレベルを持つ信号の出力や入力を直接扱
うことが出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路、殊にＭ
ＯＳ集積回路の４値以上の多値論理回路の構成に関す
る。

【０００２】

【従来の技術】従来の半導体集積回路、殊にＭＯＳ集積
回路においては１、０の２値論理が主に用いられて来
た。また、多値論理回路と呼ばれているものも１、０の
２値論理を疑似的に拡張して３値以上の多値論理回路と
して工夫して用いているもので実質的には２電源による
１、０の２値論理と同一の構成であった。Ｉ2Ｌ（注
１）やＥＣＬ（注２）で （注１）Ｎ．Ｆｒｉｅｄｍａｎ ｅｔ ａｌ，｀Ｒｅａ
ｌｉｚａｔｉｏｎ ｏｆ ｍｕｌｔｉｖａｌｕｅｄ ｉ
ｎｔｅｇｒａｔｅｄ ｉｎｊｅｃｔｉ ｏｎｌｏｇｉｃ
（ＭＩ2Ｌ） ｆｕｌｌ ａｄｄｅｒ’，ＩＥＥＥ
Ｊ．Ｓｏｌｉｄ-Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏ
ｌ．ＳＣ−１２ ｐｐ．５３２−５３４，Ｏｃｔ．１９
７７ （注２）Ｋ．Ｗ．Ｃｕｒｒｅｎｔ ａｎｄ Ｄ．Ａ．Ｍ
ｏｗ，Ｉｍｐｌｅｍｅｎｔｉｎｇ ｐａｒａｌｌｅｌ
ｃｏｕｎｔｅｒｓ ｗｉｔｈ ｆｏｕｒ-ｖａｌｕｅｄ
ｔｈｒｅｓｏｌｄ ｌｏｇｉｃ’ ＩＥＥＥ Ｔｒａ
ｎｓ．Ｃｏｍｐｕｔｅｒｓ， Ｖｏｌ．Ｃ−２８，ｐ
ｐ．２００−２０４，Ｍａｒｃｈ １９７９ ． で構成された例はあるが，ＭＯＳ集積回路ではなかっ
た。

【０００３】

【発明が解決しようとする課題】さて、前述した１，０
の２値論理回路では集積回路としての情報処理効率が悪
く、チップ面積が大きくなり、コストが高くつくという
問題点があった。また多値論理回路であってもＩ2Ｌや
ＥＣＬにおいては多大な消費電流、電力を要し、ゲート
規模の増大に伴って膨大な発熱を生じ、高温による限界
に達して、一定ゲート規模以上の回路には実用性に乏し
いという問題点があった。

【０００４】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは集積回路の論理を多
値化することにより信号配線の効率化、論理回路規模の
圧縮を図り、低コストで大規模ゲートに対応することを
目的とする。

【０００５】またＭＯＳ集積回路によって前記多値回路
を実現することにより、低消費電流、電力で低発熱の大
規模ゲート回路を実現することを目的とする。

【０００６】

【課題を解決するための手段】本発明の多値論理半導体
装置はａ）Ｍを２以上の正の整数として２Ｍ個の異なる
電位レベルの複数の電源と、ｂ）Ｍ種類の異なるスレッ
ショルド電圧のＰ型絶縁ゲート電界効果型トランジスタ
群と、ｃ）Ｍ種類の異なるスレッショルド電圧のＮ型絶
縁ゲート電界効果型トランジスタ群とからなり、ｄ）前
記２Ｍ個の電源を電位の高い方から数えてＫ番目（１≦
Ｋ≦Ｍ）の電源を、前記Ｍ種類の異なるスレッショルド
電圧の絶対値の高い方からＫ番目のＰ型絶縁ゲート電界
効果型トランジスタのソース電極と接続し、前記２Ｍ個
の電源を電位の低い方から数えてＫ番目の電源を、前記
Ｍ種類の異なるスレッショルド電圧の絶対値の高い方か
らＫ番目のＮ型絶縁ゲート電界効果型トランジスタのソ
ース電極と接続し、該Ｐ型及びＮ型絶縁ゲート電界効果
型トランジスタのドレイン電極が出力端子として互いに
接続された論理素子を有することを特徴とする。

【０００７】また前記論理素子においてＰ型絶縁ゲート
電界効果型トランジスタとＮ型絶縁ゲート電界効果型ト
ランジスタが互いに相補型に構成され、かつＫ＝Ｋ1番
目の論理素子とＫ＝Ｋ2番目の論理素子の出力端子が互
いに接続された合成論理素子を有することを特徴とす
る。

【０００８】

【作用】本発明の上記の構成によれば多電源と、様々な
複数の異なるスレッショルド電圧の絶縁ゲート電界効果
型トランジスタ（以下ＭＯＳＦＥＴと略す）を組み合わ
せるので多値（４値以上）の出力値の論理回路が得られ
る。

【０００９】またＭＯＳ集積回路で相補型の回路構成が
得られるので低消費電力の多値論理回路となる。

【００１０】

【実施例】以下、実施例により本発明の詳細を示す。図
１は本発明の第１の実施例を示す４値のインバータ回路
に適用した場合の回路図と真理値表を示す図である。図
１（ａ）において正極の第１電源+ＶDD1と正極の第２電
源+ＶDD2と負極の第１電源-ＶSS1と負極の第２電源-ＶS
S2の４種類の電源がある。１０１はスレッショルド電圧
ＶTP1を持っているＰ型ＭＯＳＦＥＴである。１０３は
ＶTP1に較べて高いスレッショルド電圧ＶTP2を持ってい
るＰ型ＭＯＳＦＥＴである。１０２はスレッショルド電
圧ＶTN1を持っているＮ型ＭＯＳＦＥＴである。１０４
はＶTN1に較べて高いスレッショルド電圧ＶTN2を持って
いるＮ型ＭＯＳＦＥＴである。１０５、１０６はダイオ
ードである。Ｐ型ＭＯＳＦＥＴ１０１のソース電極は+
ＶDD1に接続され、ドレイン電極はダイオード１０５の
正極に接続され、ダイオード１０５の負極は出力端子１
０８に接続されている。Ｎ型ＭＯＳＦＥＴ１０２のソー
ス電極は-ＶSS1に接続され、ドレイン電極はダイオード
１０６の負極に接続され、ダイオード１０６の正極は出
力端子１０８に接続されている。Ｐ型ＭＯＳＦＥＴ１０
３のソース電極は+ＶDD2に接続され、ドレイン電極は出
力端子１０８に接続されている。Ｎ型ＭＯＳＦＥＴ１０
４のソース電極は-ＶSS2に接続され、ドレイン電極は出
力端子１０８に接続されている。ＭＯＳＦＥＴ１０１、
１０２、１０３、１０４のゲート電極は互いに接続さ
れ、かつ入力端子１０７に接続されている。さてＰ型Ｍ
ＯＳＦＥＴ１０１のスレッショルド電圧ＶTP1において
は +ＶDD2＞+ＶDD1＞０＞-ＶSS1＞-ＶSS2 として ＶDD1＋ＶSS1＞ＶTP1＞０ の関係があり、Ｐ型ＭＯＳＦＥＴ１０１はゲート電位が
-ＶSS2、及び-ＶSS1で共にオン（ＯＮ）し、+ＶDD2、+
ＶDD1で共にオフ（ＯＦＦ）する。Ｐ型ＭＯＳＦＥＴ１
０３のスレッショルド電圧ＶTP2は高い値に設定され ＶDD2＋ＶSS2＞ＶTP2＞ＶDD2＋ＶSS1 の関係がある。つまりＰ型ＭＯＳＦＥＴ１０３はゲート
電位が-ＶSS2のときはオンするが-ＶSS1ではオンせず、
オフのままである。また当然のごとく+ＶDD2、+VDD1で
はオフしている。Ｎ型ＭＯＳＦＥＴ１０２のスレッショ
ルド電圧ＶTN1においては ＶDD1＋ＶSS1＞ＶTN1＞０ の関係があり、Ｎ型ＭＯＳＦＥＴ１０２はゲート電位が
+ＶDD2、及び+ＶDD1で共にオンし、-ＶSS2、-ＶSS1で共
にオフする。Ｎ型ＭＯＳＦＥＴ１０４のスレッショルド
電圧ＶTN2においては ＶDD2＋ＶSS2＞ＶTN2＞ＶDD1＋ＶSS2 の関係がある。したがってＮ型ＭＯＳＦＥＴ１０４はゲ
ート電位が+ＶDD2のときはオンするが+ＶDD1ではオンせ
ず、オフのままである。また当然のごとく-ＶSS2、-ＶS
S1ではオフしている。以上より入力端子１０７に+ＶDD2
の電位が加わるとＮ型ＭＯＳＦＥＴ１０２とＮ型ＭＯＳ
ＦＥＴ１０４がオンし、Ｎ型ＭＯＳＦＥＴ１０２から-
ＶSS1が、またＮ型ＭＯＳＦＥＴ１０４から-ＶSS2がそ
れぞれ出力端子１０８に供給されるがダイオード１０６
があるので出力端子１０８は-ＶSS2の電位となる。また
入力端子１０７に+ＶDD1の電位が加わるとオンするのは
Ｎ型ＭＯＳＦＥＴ１０２のみであるので出力端子１０８
は-ＶSS1の電位となる。また入力端子１０７に-ＶSS1の
電位が加わるとオンするのはＰ型ＭＯＳＦＥＴ１０１の
みであるので出力端子１０８は+ＶDD1の電位となる。ま
た入力端子１０７に-ＶSS2の電位が加わるとＰ型ＭＯＳ
ＦＥＴ１０１とＰ型ＭＯＳＦＥＴ１０３がオンし、Ｐ型
ＭＯＳＦＥＴ１０１から+ＶDD1が、またＰ型ＭＯＳＦＥ
Ｔ１０３から+ＶDD2がそれぞれ出力端子１０８に供給さ
れるがダイオード１０５があるので出力端子１０８は+
ＶDD2の電位となる。以上を整理して真理値表とした図
が図１の（ｂ）である。また一般には次のような制約は
ないが、分かりやすくするために ＶDD1＝ＶSS1＝Ｅ1 ＶDD2＝ＶSS2＝Ｅ2 とすれば +ＶDD1＝+Ｅ1 -ＶSS1＝-Ｅ1 +ＶDD2＝+Ｅ2 -ＶSS2＝-Ｅ２ となるので、この条件の基に図１（ｂ）を書き直すと図
１（ｃ）になる。図１（ｃ）の真理値表を見ると、図１
（ａ）の回路が４値のインバータ回路となっていること
が分かる。

【００１１】図２は本発明の第２の実施例を示す６値の
インバータ回路に適用した場合の回路図と真理値表を示
す図である。図２（ａ）において正極の第１電源＋ＶDD
1と正極の第２電源+ＶDD2と正極の第３電源+ＶDD3と負
極の第１電源-ＶSS1と負極の第２電源-ＶSS2と負極の第
３電源-ＶSS3の６種の電源がある。２０１はスレッショ
ルド電圧ＶTP1を持っているＰ型ＭＯＳＦＥＴである。
２０３はＶTP1に較べて高いスレッショルド電圧ＶTP2を
持っているＰ型ＭＯＳＦＥＴである。２０５はＶTP1、
ＶTP2に較べて更に高いスレッショルド電圧ＶTP3を持っ
ているＰ型ＭＯＳＦＥＴである。２０２はスレッショル
ド電圧ＶTN1を持っているＮ型ＭＯＳＦＥＴである。２
０４はＶTN1に較べて高いスレッショルド電圧ＶTN2を持
っているＮ型ＭＯＳＦＥＴである。２０６はＶTN1、ＶT
N2に較べて更に高いスレッショルド電圧ＶTN3を持って
いるＮ型ＭＯＳＦＥＴである。２０７、２０８、２０
９、２１０はダイオードである。Ｐ型ＭＯＳＦＥＴ２０
１のソース電極は+ＶDD1に接続され、ドレイン電極はダ
イオード２０７の正極に接続され、ダイオード２０７の
負極は出力端子２１２に接続されている。Ｎ型ＭＯＳＦ
ＥＴ２０２のソース電極は-ＶSS1に接続され、ドレイン
電極はダイオード２０８の負極に接続され、ダイオード
２０８の正極は出力端子２１２に接続されている。Ｐ型
ＭＯＳＦＥＴ２０３のソース電極は+ＶDD2に接続され、
ドレイン電極はダイオード２０９の正極に接続され、ダ
イオード２０９の負極は出力端子２１２に接続されてい
る。Ｎ型ＭＯＳＦＥＴ２０４のソース電極は-ＶSS2に接
続され、ドレイン電極はダイオード２１０の負極に接続
され、ダイオード２１０の正極は出力端子２１２に接続
されている。Ｐ型ＭＯＳＦＥＴ２０５のソース電極は+
ＶDD3に接続され、ドレイン電極は出力端子２１２に接
続されている。Ｎ型ＭＯＳＦＥＴ２０６のソース電極は
-ＶSS3に接続され、ドレイン電極は出力端子２１２に接
続されている。ＭＯＳＦＥＴ２０１、２０２、２０３、
２０４、２０５、２０６のゲート電極は互いに接続さ
れ、かつ入力端子２１１に接続されている。+ＶDD2、+
ＶDD1、-ＶSS1、-ＶSS2とＰ型ＭＯＳＦＥＴ２０１のス
レッショルド電圧ＶTP1、Ｐ型ＭＯＳＦＥＴ２０３のス
レッショルド電圧ＶTP2、Ｎ型ＭＯＳＦＥＴ２０２のス
レッショルド電圧ＶTN1、Ｎ型ＭＯＳＦＥＴ２０４のス
レッショルド電圧ＶTN2の関係は図１（ａ）の４値イン
バータ回路におけるＭＯＳＦＥＴ１０１、１０３、１０
２、１０４の関係と同じである。さて新たに加わったＰ
型ＭＯＳＦＥＴ２０５のスレッショルド電圧ＶTP3にお
いては +ＶDD3＞+ＶDD2＞+ＶDD1＞０＞-ＶSS1＞-ＶSS2＞-ＶSS3 として ＶDD3＋ＶSS3＞ＶTP3＞ＶDD3＋ＶSS2 の関係があり、Ｐ型ＭＯＳＦＥＴ２０５はゲート電位が
-ＶSS3のときはオンするが、-ＶSS2、-ＶSS1ではオンせ
ず、オフのままである。また当然のごとく+ＶDD3、+ＶD
D2、+ＶDD1ではオフしている。Ｎ型ＭＯＳＦＥＴ２０６
のスレッショルド電圧ＶTN3においては ＶDD3＋ＶSS3＞ＶTN3＞ＶDD2＋ＶSS3 の関係があり、Ｎ型ＭＯＳＦＥＴ２０６はゲート電位が
+ＶDD3のときはオンするが、+ＶDD2、+ＶDD1ではオンせ
ず、オフのままである。また当然のごとく-ＶSS3、-ＶS
S2、-ＶSS1ではオフしている。以上の構成により、入力
端子の電位と出力端子の電位の関係は図１の４値インバ
ータ回路と同様の理由で図２（ｂ）の真理値表の図の関
係となり、分かりやすくする為に ＶDD1＝ＶSS1＝Ｅ1 ＶDD2＝ＶSS2＝Ｅ2 ＶDD3＝ＶSS3＝Ｅ3 とすれば図２（ｂ）は図２（ｃ）のようになる。図２
（ｃ）の真理値表を見ると図２（ａ）の回路が６値のイ
ンバータ回路となっていることが分かる。

【００１２】図３は本発明の第３の実施例を示す４値の
ノア回路（非論理和回路、以下ＮＯＲ回路と略す）に適
用した場合の回路である。図３（ａ）において電源とし
ては+ＶDD2、+ＶDD1、-ＶSS1、-ＶSS2がある。Ｐ型ＭＯ
ＳＦＥＴ３０１、３０２のスレッショルド電圧はＶTP1
である。Ｎ型ＭＯＳＦＥＴ３０３、３０４のスレッショ
ルド電圧はＶTN1である。Ｐ型ＭＯＳＦＥＴ３０５、３
０６のスレッショルド電圧はＶTP2である。Ｎ型ＭＯＳ
ＦＥＴ３０７、３０８のスレッショルド電圧はＶTN2で
ある。さてＰ型ＭＯＳＦＥＴ３０１のソース電極は+ＶD
D1に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ３０２
のソース電極に接続され、Ｐ型ＭＯＳＦＥＴ３０２のド
レイン電極はダイオード３０９の正極に接続されダイオ
ード３０９の負極は出力端子３１９に接続されている。
Ｎ型ＭＯＳＦＥＴ３０３、３０４のソース電極は共に-
ＶSS1に接続され、それぞれのドレイン電極は互いに接
続され、かつダイオード３１０の負極に接続されてい
る。ダイオード３１０の正極は出力端子３１９に接続さ
れている。またＰ型ＭＯＳＦＥＴ３０１のゲート電極３
１１とＮ型ＭＯＳＦＥＴ３０３のゲート電極３１３は共
に第１の入力端子Ａに接続され、Ｐ型ＭＯＳＦＥＴ３０
２のゲート電極３１２とＮ型ＭＯＳＦＥＴ３０４のゲー
ト電極３１４は共に第２の入力端子Ｂに接続されてい
る。以上のＰ型ＭＯＳＦＥＴ３０１、３０２、Ｎ型ＭＯ
ＳＦＥＴ３０３、３０４の構成において、入力端子Ａ、
Ｂを持つＰ型ＭＯＳＦＥＴ３０１、３０２は直列に構成
され、Ｎ型ＭＯＳＦＥＴ３０３、３０４は並列に構成さ
れているので全体として相補型のＮＯＲ回路となってい
る。良く知られている記号であらわせば図３（ｂ）の構
成をとっている。なおＶTP1、ＶTN1については図１の４
値インバータ回路の例で述べたように、 ＶDD1＋ＶSS1＞ＶTP1＞０ ＶDD1＋ＶSS1＞ＶTN1＞０ の関係があるので、入力端子Ａ、Ｂには+ＶDD1、+ＶDD2
を高電位、-ＶSS1、-ＶSS2を低電位として、出力端子３
１９には+ＶDD1もしくは-ＶSS1を出力するＮＯＲ回路と
なっている。さてＰ型ＭＯＳＦＥＴ３０５のソース電極
は+ＶDD2に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ
３０６のソース電極に接続され、Ｐ型ＭＯＳＦＥＴ３０
６のドレイン電極は出力端子３１９に接続されている。
Ｎ型ＭＯＳＦＥＴ３０７と３０８のソース電極は共に-
ＶSS2に接続され、それぞれのドレイン電極は互いに接
続され、かつ出力端子３１９に接続されている。またＰ
型ＭＯＳＦＥＴ３０５のゲート電極３１５とＮ型ＭＯＳ
ＦＥＴ３０７のゲート電極３１７は共に第１の入力端子
Ａに接続され、Ｐ型ＭＯＳＦＥＴ３０６のゲート電極３
１６とＮ型ＭＯＳＦＥＴ３０８のゲート電極３１８は共
に第２の入力端子Ｂに接続されている。以上のＰ型ＭＯ
ＳＦＥＴ３０５、３０６、Ｎ型ＭＯＳＦＥＴ３０７、３
０８の構成において入力端子Ａ、Ｂを持つＰ型ＭＯＳＦ
ＥＴ３０５、３０６は直列に構成され、Ｎ型ＭＯＳＦＥ
Ｔ３０７、３０８は並列に構成されているので全体とし
ては相補型のＮＯＲ回路、つまり図３（ｂ）の機能を持
つ構成となっている。但し、ＶTP2、ＶTN2については図
１の４値インバータ回路の例で述べたように ＶDD2＋ＶSS2＞ＶTP2＞ＶDD2＋ＶSS1 ＶDD2＋ＶSS2＞ＶTN2＞ＶDD1＋ＶSS2 の関係があるので入力端子Ａ、Ｂに高電位として+ＶDD
2、低電位として-ＶSS2が入力すれば出力端子３１９に+
ＶDD2もしくは-ＶSS2を出力するＮＯＲ回路となってい
る。但し、入力端子Ａ、Ｂに+ＶDD1、-ＶSS1のみが入る
場合にはＶTP2、ＶTN2が高すぎる為、ＭＯＳＦＥＴがオ
ンせず出力端子３１９に+ＶDD2、もしくは-ＶSS2が出力
しない。さて+ＶDD1、-ＶSS1を電源としてＶTP1のスレ
ッショルド電圧を持つＰ型ＭＯＳＦＥＴ３０１、３０２
とＶTN1のスレッショルド電圧を持つＮ型ＭＯＳＦＥＴ
３０３、３０４から構成されるＮＯＲ回路と+ＶDD2、-
ＶSS2を電源としてＶTP2のスレッショルド電圧を持つＰ
型ＭＯＳＦＥＴ３０５、３０６とＶTN2のスレッショル
ド電圧を持つＮ型ＭＯＳＦＥＴ３０７、３０８から構成
されるＮＯＲ回路の出力は共に出力端子３１９となって
共通となっている。したがって出力端子３１９には+ＶD
D2と+ＶDD1が同時に出力される場合があるが、ダイオー
ド３０９によって+ＶDD2が出力端子３１９の出力電位と
なる。また出力端子３１９には-ＶSS2と-ＶSS1が同時に
出力される場合があるが、ダイオード３１０によって-
ＶSS2が出力端子３１９の出力電位となる。さて以上の
構成により図３（ａ）の回路の入力端子Ａ、Ｂ及び出力
端子３１９の真理値表を図示したのが図４（ａ）であ
る。また一般には次の様な制約はないが分かりやすくす
る為に +ＶDD1＝+Ｅ1 -ＶSS1＝-Ｅ1 +ＶDD2＝+Ｅ2 -ＶSS2＝-Ｅ２ として図４（ａ）を書き直したものが図４（ｂ）であ
る。さて一般に２値以上の論理回路においては ＯＲ回路 は ＭＡＸ（Ａ，Ｂ） ＮＯＲ回路は −ＭＡＸ（Ａ，Ｂ） となるので図４（ｂ）を見ると入力端子Ａ，Ｂと出力端
子ＯＵＴにおいて ＯＵＴ＝−ＭＡＸ（Ａ，Ｂ） の関係があるので確かに拡張された４値のＮＯＲ回路と
なっていることが分かる。 図５は本発明の第４の実施
例を示す４値のＮＡＮＤ回路（非論理積）に適用した場
合の回路図である。図５（ａ）において電源としては＋
ＶDD2、+ＶDD1、-ＶSS1、-ＶSS2がある。Ｐ型ＭＯＳＦ
ＥＴ５０１、５０２のスレッショルド電圧はＶTP1であ
り、Ｎ型ＭＯＳＦＥＴ５０３、５０４のスレッショルド
電圧はＶTN1でありＰ型ＭＯＳＦＥＴ５０５、５０６の
スレッショルド電圧はＶTP2であり、Ｎ型ＭＯＳＦＥＴ
５０７、５０８のスレッショルド電圧はＶTN2である。
さて+ＶDD1と-ＶSS1を電源として、スレッショルド電圧
ＶTP1を持つＰ型ＭＯＳＦＥＴ５０１と５０２はそれぞ
れ入力端子Ａ、Ｂを持ち、かつ互いに並列に接続され、
スレッショルド電圧ＶTN1を持つＮ型ＭＯＳＦＥＴ５０
３、５０４はそれぞれ入力端子Ａ、Ｂを持ち、かつ互い
に直列に接続された構成をとっているので+ＶDD1、+ＶD
D2を高電位、-ＶSS1、-ＶSS2を低電位として出力端子５
１９に+ＶDD1もしくは-ＶSS1を出力する図５（ｂ）の記
号で示す機能を持つＮＡＮＤ回路となっている。また+
ＶDD2と-ＶSS2を電源としてスレッショルド電圧ＶTP2を
持つＰ型ＭＯＳＦＥＴ５０５と５０６はそれぞれ入力端
子Ａ、Ｂを持ち、かつ互いに並列に接続され、スレッシ
ョルド電圧ＶTN2を持つＮ型ＭＯＳＦＥＴ５０７と５０
８はそれぞれ入力端子Ａ、Ｂを持ち、かつ互いに直列に
接続された構成をとっているので高電位として+ＶDD2、
低電位として-ＶSS2を入力とする場合に出力端子５１９
に+ＶDD2もしくは-ＶSS2を出力するＮＡＮＤ回路となっ
ている。+ＶDD1と-ＶSS1を電源とするＮＡＮＤ回路はダ
イオード５０９と５１０を通して出力端子５１９に接続
され、また+ＶDD2と-ＶSS2を電源とするＮＡＮＤ回路は
共に出力端子５１９に接続されている。以上の構成によ
り図５（ａ）の回路の入力端子Ａ、Ｂ及び出力端子５１
９の真理値表を図示したのが図６（ａ）である。また分
かりやすくする為に +ＶDD1＝+Ｅ1 -ＶSS1＝-Ｅ1 +ＶDD2＝+Ｅ2 -ＶSS2＝-Ｅ2 として図６（ａ）を書き直したものが図６（ｂ）であ
る。さて一般に２値以上の論理回路においては ＡＮＤ回路 は ＭＩＮ（Ａ，Ｂ） ＮＡＮＤ回路は −ＭＩＮ（Ａ，Ｂ） となるので図６（ｂ）を見ると入力端子Ａ、Ｂと出力端
子ＯＵＴにおいて ＯＵＴ＝−ＭＩＮ（Ａ，Ｂ） の関係があるので確かに拡張された４値のＮＡＮＤ回路
となっていることが分かる。

【００１３】図７は本発明の第５の実施例を示す複合論
理回路に適用した場合の回路図である。図３では４値Ｎ
ＯＲ回路、図５では４値ＮＡＮＤ回路の例を示したが一
般的な４値の複合論理回路ができることを図７（ｂ）に
示すようなＯＲ・ＮＡＮＤ回路の例で以下に示す。図７
（ａ）において電源としては+ＶDD2、+ＶDD1、-ＶSS1、
-ＶSS2がある。Ｐ型ＭＯＳＦＥＴ７０１、７０２、７０
３のスレッショルド電圧はＶTP1であり、Ｎ型ＭＯＳＦ
ＥＴ７０４、７０５、７０６のスレッショルド電圧はＶ
TN1であり、Ｐ型ＭＯＳＦＥＴ７０７、７０８、７０９
のスレッショルド電圧はＶTP2であり、Ｎ型ＭＯＳＦＥ
Ｔ７１０、７１１、７１２のスレッショルド電圧はＶTN
2である。さてＰ型ＭＯＳＦＥＴ７０１、７０２、７０
３とＮ型ＭＯＳＦＥＴ７０４、７０５、７０６とで+ＶD
D1、-ＶSS1の電源間に相補型のＯＲ・ＮＡＮＤ回路を構
成し、Ｐ型ＭＯＳＦＥＴ７０７、７０８、７０９とＮ型
ＭＯＳＦＥＴ７１０、７１１、７１２とで+ＶDD2、-ＶS
S2の電源間に相補型のＯＲ・ＮＡＮＤ回路を構成し、前
記２個のＯＲ・ＮＡＮＤ回路の出力を共通接続して出力
端子７２７とし、かつ+ＶDD2と+ＶDD1の衝突を避ける為
にダイオード７１３を設け、-ＶSS2と-ＶSS1の衝突を避
ける為にダイオード７１４を設けている。以上の構成に
より図１、図３、図５で説明した同様の理由で図７
（ａ）の回路は４値のＯＲ・ＮＡＮＤ回路となってい
る。

【００１４】図８は本発明の第６の実施例を示す４値の
ラッチ回路に適用した場合の回路図である。図８におい
て電源としては+ＶDD2、+ＶDD1、-ＶSS1、-ＶSS2であ
る。破線８０１及び８０２の中は図１（ａ）に示した４
値インバータ回路である。４値インバータ回路８０１の
出力端子８０４は４値インバータ回路８０２の入力端子
８０５に接続され、４値インバータ回路８０２の出力端
子８０６は４値インバータ回路８０１入力端子８０３に
接続されている。以上を機能を示す記号で表現すれば図
８（ｂ）の様になる。さて４値インバータ回路８０１と
８０２の真理値表は図１（ｂ）もしくは図１（ｃ）の様
に表わせるから図８（ａ）の回路は+ＶDD2、+ＶDD1、-
ＶSS1、-ＶSS2のどれかの電位を保持する４値のラッチ
回路であることが分かる。

【００１５】図９は本発明の第７の実施例を示す出力に
ハイインピーダンスＺの状態を持つ回路に適用した場合
の回路図である。図９（ａ）において電源は+ＶDD2と-
ＶSS2である。９０１はスレッショルド電圧ＶTP2を持つ
Ｐ型ＭＯＳＦＥＴである。９０２はスレッショルド電圧
ＶTN2を持つＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥ
Ｔ９０１のソース電極は+ＶDD2に接続され、ドレイン電
極は出力端子９０４に接続されている。Ｎ型ＭＯＳＦＥ
Ｔ９０２のソース電極は-ＶSS2に接続され、ドレイン電
極は出力端子９０４に接続されている。Ｐ型ＭＯＳＦＥ
Ｔ９０１と９０２のゲート電極は共に入力端子９０３に
接続されている。さて以上の構成によりＰ型ＭＯＳＦＥ
Ｔ９０１のスレッショルド電圧はＶTP2、Ｎ型ＭＯＳＦ
ＥＴ９０２のスレッショルド電圧はＶTN2と高く設定し
てあるので入力端子９０３の入力信号が+ＶDD2や-ＶSS2
に対しては-ＶSS2、+ＶDD2の出力が出力端子９０４より
得られるが、+ＶDD1や-ＶSS1の電位であればＭＯＳＦＥ
Ｔ９０１、９０２は共にオフしており出力端子９０４は
ハイインピーダンスとなる。以上を真理値表に図示すれ
ば図９（ｂ）のようになる。このように出力にハイイン
ピーダンスＺの状態を持たせるのはバスラインを含む回
路にはよく用いられる。

【００１６】さて図９の回路の機能に相当する従来の２
値の回路例を図１０にあげる。図１０（ａ）においてＰ
型ＭＯＳＦＥＴ１００１と１００２は直列に接続されて
いる。またＮ型ＭＯＳＦＥＴ１００３と１００４は直列
に接続されている。Ｐ型ＭＯＳＦＥＴ１００２とＮ型Ｍ
ＯＳＦＥＴ１００３のそれぞれのゲート電極は互いに接
続され、かつ入力端子１００６に接続されている。また
それぞれのドレイン電極は互いに接続され、かつ出力端
子１００８に接続されている。制御端子１００７はＮ型
ＭＯＳＦＥＴ１００４のゲート電極に接続されている、
と同時にインバータ回路１００５を通してＰ型ＭＯＳＦ
ＥＴ１００１のゲート電極に接続されている。以上の構
成でＭＯＳＦＥＴ１００１と１００４は出力制御の役目
をしており、図１０（ｂ）の真理値表の図の通り制御端
子１００７が-ＶSS2であれば出力端子１００８はハイイ
ンピーダンス状態となる。図９（ｂ）の真理値表と図１
０（ｂ）の真理値表を４値と２値との違いを考慮しなが
ら比較すれば処理している情報量は同一であることが分
かる。しかし図９（ａ）と図１０（ａ）の回路を比較す
れば本発明を応用した回路の図９（ａ）の方がトランジ
スタ数は従来方式の図１０（ａ）より半分以下ですむこ
とが分かる。さて以上説明した図１、図２、図３、図
５、図７、図８においてダイオードを用いたが、この様
なダイオードの使い方は２値の従来のＣＭＯＳ集積回路
ではあまり用いないので、ここではこのダイオードの具
体的構成例を以下にあげ簡単に説明する。

【００１７】図１１（ａ）において１１０１、１１０２
はＮ+拡散層であり、１１０３はＰ+拡散層であり、１１
０４はＮウエル（Ｎ-ＷＥＬＬ）である。また１１０
５、１１０６、１１０７はアルミ配線である。また１１
０８、１１０９、１１１０そして１１１１、１１１２、
１１１３、１１１４及び１１１５は形成される方法、段
階、及び成分は若干、異なることがあるが基本的成分は
二酸化シリコン（ＳiＯ2）の絶縁層である。さて、この
ときＰ+拡散層１１０３とＮ+拡散層１１０２によってＰ
−Ｎダイオードが出来る。そしてＰの正極の端子はアル
ミ層１１０６によって、またＮの負極の端子はアルミ層
１１０５によって取り出せる。またアルミ配線１１０７
を+ＶDD1とすればＮ+拡散１１０１を通してＮウエル１
１０４が+ＶDD1電位に固定されるのでＰ+拡散１１０３
とＮウエル１１０４による寄生ダイオードがあっても電
流が逆流することはなくＰ+拡散層１１０３とＮ+拡散層
１１０２によるＰ−Ｎダイオードが図１の１０５、図２
の２０７、図３の３０９、図５の５０９、図７の７１３
等のダイオードとして用いることができる。

【００１８】また図１１（ｂ）において１１２１、１１
２２はＰ+拡散層であり、１１２３はＮ+拡散層であり、
１１２４はＰウエル（Ｐ-ＷＥＬＬ）である。また１１
２５、１１２６、１１２７はアルミ配線である。また１
１２８、１１２９、１１３０そして１１３１、１１３
２、１１３３、１１３４及び１１３５は基本成分を二酸
化シリコンとする絶縁層である。このときＰ+拡散層１
１２２とＮ+拡散層１１２３によってＰ−Ｎダイオード
ができる。そしてＰの正極の端子はアルミ層１１２５に
よって、またＮの負極の端子はアルミ層１１２６によっ
て取り出せる。またアルミ配線１１２７を-ＶSS1とすれ
ばＰ+拡散層１１２１を通してＰウエル１１２４が-ＶSS
1電位に固定されるので逆流することなくＰ+拡散層１１
２２とＮ+拡散層１１２３によるＰ−Ｎダイオードが図
１の１０６、図２の２０８、図３の３１０、図５の５１
０、図７の７１４等のダイオードとして用いることがで
きる。また図１１（ｂ）においてアルミ配線１１２７を
-ＶSS2とすれば図２の２１０のダイオードとして用いる
ことが出来る。なお図１１（ａ），（ｂ）においてはダ
イオードの構成を説明する為の図であるのでＭＯＳＦＥ
Ｔの構成については省いている。 図１２（ａ），
（ｂ）にダイオードの別の構成の仕方の例をあげる。図
１２において１２０１はＰ型にドープされたポリシリコ
ン、１２０２はＮ型にドープされたポリシリコンであ
る。また１２０３、１２０４はアルミ配線である。１２
１０はＮウエルもしくはＰウエルである。１２０５そし
て１２０６、１２０７、１２０８及び１２０９は形成さ
れる方法、段階、及び成分は若干異なることがあるが基
本成分は二酸化シリコンの絶縁層である。さて、このと
きＰ型にドープされたポリシリコン１２０１とＮ型にド
ープされたポリシリコン１２０２によってＰ−Ｎダイオ
ードが出来る。そしてＰの正極の端子はアルミ配線１２
０４によって、またＮの負極の端子はアルミ配線１２０
３によって取り出せる。このダイオードの場合は１２０
５、１２０６、１２０７、１２０８等の二酸化シリコン
の絶縁層によって隔離されているので余計な寄生ダイオ
ードは存在せず図１の１０５、１０６、図２の２０７、
２０８、２０９、２１０、図３の３０９、３１０、図５
の５０９、５１０、図７の７１３、７１４等のダイオー
ドにすべて用いることが出来る。図１２（ｂ）において
１２１１はＰ型にドープされたポリシリコン、１２１２
はＮ型にドープされたポリシリコンであり、１２１３、
１２１４はアルミ配線、１２２０はＮウエルもしくはＰ
ウエルである。１２１５、１２１６、１２１７、１２１
８、１２１９は基本成分を二酸化シリコンとする絶縁層
である。図１２（ｂ）が（ａ）と異なるのはＰ型にドー
プされたポリシリコン１２１１とＮ型にドープされたポ
リシリコン１２１２の関係であって（ａ）では横方向に
Ｐ−Ｎが隣接していたが（ｂ）ではＮの上にＰが重なっ
てドープされた構成となっている。これはプロセスの工
程だけの差であってＰ−Ｎダイオードの特性には本質的
に差はないので（ａ）のダイオードと同様に（ｂ）のダ
イオードは図１から図７までの１０５、１０６、２０
７、２０８、２０９、２１０、３０９、３１０、５０
９、５１０、７１３、７１４等のダイオードとしてすべ
ての場合で用いることが出来る。

【００１９】また図１、図２、図３、図５、図７、図
８、図９の各実施例においてスレッショルド電圧が異な
るＭＯＳＦＥＴを用いたが、例えば４値の場合、通常の
ＣＭＯＳの製造工程でのＶTP、ＶTNの２種類のスレッシ
ョルド電圧に対して２回余計にチャネルドープをすれば
４種類のスレッショルド電圧ＶTP1、ＶTP2、ＶTN1、ＶT
N2が作れる。

【００２０】また先にＶTP2、ＶTN1を作りこんでおいて
１回のチャネルドープでＶTP2からＶTP1、ＶTN1からＶT
N2を作り４種類とすることも出来る。このとき追加工程
は１回のチャネルドープで済む。

【００２１】またＶTP1、ＶTN1を先に作りこんでおいて
ゲート膜厚の厚い工程を追加することによりＶTP1から
ＶTP2、ＶTN1からＶTN2を作り４種類とすることも出来
る。このときも追加工程は１回で済む。

【００２２】また図１で４値インバータ回路、図２で６
値インバータ回路の実施例を示したが８値以上でも同様
に拡張できる。

【００２３】また多値インバータ回路のみならず、ＮＡ
ＮＤ回路やＮＯＲ回路等の組合せ回路も同様に６値以上
に容易に拡張できる。

【００２４】

【発明の効果】以上、述べたように本発明によれば消費
電流の少ないＣＭＯＳ集積回路によって４値以上の多値
論理回路を構成できるという効果がある。

【００２５】また多値化することにより配線の情報効率
が飛躍的に向上し、集積回路の中における配線領域の占
める割合が減少するという効果がある。またこの効果は
ゲート規模が大きくなると一般に配線の占める割合が増
加していくので大規模ゲートの集積回路ほど大きい。

【００２６】また特定の回路では情報１ビット当りのト
ランジスタ数が減少するので集積回路全体としてもトラ
ンジスタ数が減少するという効果がある。

【００２７】したがって情報１ビット当りの配線効率、
トランジスタ使用効率が向上するので同一機能を持つ集
積回路を作る場合、小さなチップ面積ですみ、コストダ
ウンとなる効果がある。

【００２８】また同一機能であれば小さなチップ面積で
作れるので、同一面積ではより大規模なゲート数の回
路、及び機能の高い集積回路を作れるという効果があ
る。

【００２９】また、一般に大規模ゲートの回路では消費
電力の増大で発熱による温度上昇の問題が生じる。本発
明によれば面積効率よく回路が作れ、かつＣＭＯＳの低
消費電力の特徴を持っているので発熱が小さく抑えられ
るという効果がある。もしくは発熱量を一定の限界に抑
えればより大規模ゲートの集積回路を作れるという効果
がある。

【００３０】また一般の電気回路やボードやシステムに
おいて正負一対を越える複数の電源を用い、かつ様々な
電位の信号をやりとりする場合があるが本発明において
は４本以上の電源を用いるので、複数電源のシステムに
も対応可能であり、また電圧の異なる信号間のインター
フェイスの役目も出来るという効果もある。

【００３１】また液晶表示装置に用いるコモン信号のよ
うに複数のレベルを持つ信号の出力や入力を直接扱うこ
とが出来るという効果もある。

【００３２】また、通常のスレッショルド電圧、例えば
Ｐ型であればＶTP1のＭＯＳＦＥＴに対し、オンさせる
場合でもゲート電位に複数の電位（-ＶSS1、-ＶSS2）が
取りうるので同じオンの場合でも出力インピーダンスや
スピードが異なり、目的に応じて使い分けられるという
効果もある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図と真理値表
の図である。なお（ａ）が４値インバータ回路の回路図
であり、（ｂ）及び、（ｃ）が回路動作を示す真理値表
の図である。

【図２】本発明の第２の実施例を示す回路図と真理値表
の図である。なお（ａ）が６値インバータ回路の回路図
であり、（ｂ）及び、（ｃ）が回路動作を示す真理値表
の図である。

【図３】本発明の第３の実施例を示す回路図と論理記号
の図である。なお（ａ）が４値ＮＯＲ回路の回路図であ
り、（ｂ）が回路動作を示す論理記号の図である。

【図４】本発明の図３（ａ）の回路の動作を示す真理値
表の図である。なお（ａ）は信号電位+ＶDD2、+ＶDD1、
-ＶSS1、-ＶSS2間の真理値表の図であり、（ｂ）はＶDD
1＝ＶSS1＝Ｅ1、ＶDD2＝ＶSS2＝Ｅ2の場合の真理値表の
図である。

【図５】本発明の第４の実施例を示す回路図と論理記号
の図である。なお（ａ）が４値ＮＡＮＤ回路の回路図で
あり、（ｂ）が回路動作を示す論理記号の図である。

【図６】本発明の図５（ａ）の回路の動作を示す真理値
表の図である。なお（ａ）は信号電位+ＶDD2、+ＶDD1、
-ＶSS1、-ＶSS2間の真理値表の図であり、（ｂ）はＶDD
1＝ＶSS1＝Ｅ1、ＶDD2＝ＶSS2＝Ｅ2の場合の真理値表の
図である。

【図７】本発明の第５の実施例を示す回路図と論理記号
の図である。なお（ａ）が４値ＯＲ・ＮＡＮＤ回路の回
路図であり、（ｂ）が回路動作を示す論理記号の図であ
る。

【図８】本発明の第６の実施例を示す回路図と論理記号
の図である。なお（ａ）が４値ラッチ回路の回路図であ
り、（ｂ）が回路動作を示す論理記号の図である。

【図９】本発明の第７の実施例を示す回路図と真理値表
の図である。なお（ａ）がハイインピーダンス状態を持
つインバータ回路の回路図であり、（ｂ）が回路動作を
示す真理値表の図である。

【図１０】従来のハイインピーダンス状態を持つインバ
ータ回路の回路図と真理値表の図である。なお（ａ）が
回路図であり、（ｂ）が真理値表の図である。

【図１１】本発明の中で用いるダイオードをＰ+拡散層
とＮ+拡散層とで構成した具体例を示す図である。なお
（ａ）は縦方向にＮ−Ｐダイオードを構成した図であ
り、（ｂ）は縦方向にＰ−Ｎダイオードを構成した図で
ある。

【図１２】本発明の中で用いるダイオードをＰ+ポリシ
リコンとＮ+ポリシリコンとで構成した具体例を示す図
である。なお（ａ）は横方向にＰ−Ｎダイオードを構成
した図であり、図１１（ｂ）は縦方向にＰ−Ｎダイオー
ドを構成した図である。

【符号の説明】

１０１、１０３、２０１、２０３、２０５、３０１、３
０２、３０５、３０６、５０１、５０２、５０５、５０
６、７０１、７０２、７０３、７０７、７０８、７０
９、９０１、１００１、１００２・・・Ｐ型ＭＯＳＦＥ
Ｔ １０２、１０４、２０２、２０４、２０６、３０３、３
０４、３０７、３０８、５０３、５０４、５０７、５０
８、７０４、７０５、７０６、７１０、７１１、７１
２、９０２、１００３、１００４・・・Ｎ型ＭＯＳＦＥ
Ｔ １０５、１０６、２０７、２０８、２０９、２１０、３
０９、３１０、５０９、５１０、７１３、７１４・・・
ダイオード １０７、２１１、３１１、３１２、３１３、３１４、３
１５、３１６、３１７、３１８、５１１、５１２、５１
３、５１４、５１５、５１６、５１７、５１８、７１
５、７１６、７１７、７１８、７１９、７２０、７２
１、７２２、７２３、７２４、７２５、７２６、８０
３、８０５、９０３、１００６、１００７・・・入力端
子 １０８、２１２、３１９、５１９、７２７、８０４、８
０６、９０４、１００８・・・出力端子 ８０１、８０２・・・４値インバータ回路 １００５・・・インバータ回路 １１０１、１１０２、１１２３・・・Ｎ+拡散層 １１０３、１１２１、１１２２・・・Ｐ+拡散層 １１０４・・・Ｎウェル １１２４・・・Ｐウェル １２１０、１２２０・・・Ｎウェル、もしくはＰウェル １１０５、１１０６、１１０７、１１２５、１１２６、
１１２７、１２０３、１２０４、１２１３、１２１４・
・・アルミ層 １１０８、１１０９、１１１０、１１１１、１１１２、
１１１３、１１１４、１１１５、１１２８、１１２９、
１１３０、１１３１、１１３２、１１３３、１１３４、
１１３５、１２０５、１２０６、１２０７、１２０８、
１２０９、１２１５、１２１６、１２１７、１２１８、
１２１９・・・二酸化シリコン等の絶縁層 １２０１、１２１１・・・Ｐ型ポリシリコン １２０２、１２１２・・・Ｎ型ポリシリコン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ａ）Ｍを２以上の正の整数として２Ｍ個
   の異なる電位レベルの複数の電源と、 ｂ）Ｍ種類の異なるスレッショルド電圧のＰ型絶縁ゲー
   ト電界効果型トランジスタ群と、 ｃ）Ｍ種類の異なるスレッショルド電圧のＮ型絶縁ゲー
   ト電界効果型トランジスタ群とからなり、 ｄ）前記２Ｍ個の電源を電位の高い方から数えてＫ番目
   （１≦Ｋ≦Ｍ）の電源を、前記Ｍ種類の異なるスレッシ
   ョルド電圧の絶対値の高い方からＫ番目のＰ型絶縁ゲー
   ト電界効果型トランジスタのソース電極と接続し、前記
   ２Ｍ個の電源を電位の低い方から数えてＫ番目の電源
   を、前記Ｍ種類の異なるスレッショルド電圧の絶対値の
   高い方からＫ番目のＮ型絶縁ゲート電界効果型トランジ
   スタのソース電極と接続し、該Ｐ型及びＮ型絶縁ゲート
   電界効果型トランジスタのドレイン電極が出力端子とし
   て互いに接続された論理素子を有することを特徴とした
   多値論理半導体装置。
2. 【請求項２】請求項１記載の論理素子においてＰ型絶縁
   ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効
   果型トランジスタが互いに相補型に構成され、かつＫ＝
   Ｋ1番目の論理素子とＫ＝Ｋ2番目の論理素子の出力端子
   が互いに接続された合成論理素子を有することを特徴と
   する多値論理半導体装置。