JP3463269B2 - Ｍｏｓｆｅｔ回路 - Google Patents
Ｍｏｓｆｅｔ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、低電圧から高電圧
までの広い電源電圧範囲において、高速動作および低消
費電力を実現できるＭＯＳＦＥＴに係り、特に、ＳＯＩ
(Silicon On Insulator)集積回路に好適なＭＯＳＦＥ
Ｔ、およびそれを用いたＣＭＯＳ論理回路に関する。
までの広い電源電圧範囲において、高速動作および低消
費電力を実現できるＭＯＳＦＥＴに係り、特に、ＳＯＩ
(Silicon On Insulator)集積回路に好適なＭＯＳＦＥ
Ｔ、およびそれを用いたＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】従来の低電圧のＣＭＯＳ論理回路とし
て、特開平６−２９８３４号に記載されている回路があ
る。このＣＭＯＳ論理回路は、図１に示すように、低し
きい値電圧（例えば、０．２Ｖ）と高しきい値電圧（例
えば、０．６Ｖ）の複数のＭＯＳＦＥＴを用いることに
より、乾電池電源（約１Ｖ）で動作可能としたものであ
る。すなわち、遮断時のリーク電流は多くなるが高速動
作が可能な低しきい値電圧のＭＯＳＦＥＴと、動作速度
は遅いが遮断時のリーク電流が小さくなる高しきい値電
圧のＭＯＳＦＥＴを巧みに組み合せた回路である。
て、特開平６−２９８３４号に記載されている回路があ
る。このＣＭＯＳ論理回路は、図１に示すように、低し
きい値電圧（例えば、０．２Ｖ）と高しきい値電圧（例
えば、０．６Ｖ）の複数のＭＯＳＦＥＴを用いることに
より、乾電池電源（約１Ｖ）で動作可能としたものであ
る。すなわち、遮断時のリーク電流は多くなるが高速動
作が可能な低しきい値電圧のＭＯＳＦＥＴと、動作速度
は遅いが遮断時のリーク電流が小さくなる高しきい値電
圧のＭＯＳＦＥＴを巧みに組み合せた回路である。
【０００３】具体的には、高電位電源（ＶＤＤ）線１、
低電位電源（ＶＳＳ）線２（通常では接地電位となるの
で、図１では接地している。）に加えて、高電位疑似電
源（ＶＤＤｖ）線４１、低電位疑似電源（ＶＤＤｓ）線
５１を設け、その両疑似電源線４１，５１の間に、低し
きい値電圧のｐチャネル型ＭＯＳＦＥＴ・Ｍ１１やｎチ
ャネル型ＭＯＳＦＥＴ・Ｍ１２等で構成した低しきい値
ＣＭＯＳ論理回路群３を接続し、高電位疑似電源線４１
と高電位電源線１との間に高しきい値電圧のｐチャネル
ＭＯＳＦＥＴ・Ｍ１３を接続し、さらに低電位疑似電源
線５１と低電位電源線２との間に高しき値電圧のｎチャ
ネル型ＭＯＳＦＥＴ・Ｍ１４を接続して構成したもので
ある。４はＭＯＳＦＥＴ・Ｍ１３と高電位疑似電源線４
１からなる高電位側電源制御回路、５はＭＯＳＦＥＴ・
Ｍ１４と低電位疑似電源線５１とからなる低電位側電源
制御回路である。
低電位電源（ＶＳＳ）線２（通常では接地電位となるの
で、図１では接地している。）に加えて、高電位疑似電
源（ＶＤＤｖ）線４１、低電位疑似電源（ＶＤＤｓ）線
５１を設け、その両疑似電源線４１，５１の間に、低し
きい値電圧のｐチャネル型ＭＯＳＦＥＴ・Ｍ１１やｎチ
ャネル型ＭＯＳＦＥＴ・Ｍ１２等で構成した低しきい値
ＣＭＯＳ論理回路群３を接続し、高電位疑似電源線４１
と高電位電源線１との間に高しきい値電圧のｐチャネル
ＭＯＳＦＥＴ・Ｍ１３を接続し、さらに低電位疑似電源
線５１と低電位電源線２との間に高しき値電圧のｎチャ
ネル型ＭＯＳＦＥＴ・Ｍ１４を接続して構成したもので
ある。４はＭＯＳＦＥＴ・Ｍ１３と高電位疑似電源線４
１からなる高電位側電源制御回路、５はＭＯＳＦＥＴ・
Ｍ１４と低電位疑似電源線５１とからなる低電位側電源
制御回路である。
【０００４】この回路では、ＣＭＯＳ論理回路群３の論
理回路が低しきい値電圧のＭＯＳＦＥＴ・Ｍ１１，Ｍ１
２等で構成されているので、低電源電圧でも高速動作を
実現する。また、その低しきい値電圧のＣＭＯＳ論理回
路群３に電流を供給する経路に高しきい値電圧のｐチャ
ネル型ＭＯＳＦＥＴ・Ｍ１３と高しきい値電圧のｎチャ
ネル型ＭＯＳＦＥＴ・Ｍ１４を設けることにより、待機
時（スリープ信号ＳＬが「Ｈ」レベルであるとき）のＣ
ＭＯＳ論理回路群３のリーク電流を削減し省電力化を図
っている。なお、＊ＳＬはスリープ信号ＳＬの反転信号
である。
理回路が低しきい値電圧のＭＯＳＦＥＴ・Ｍ１１，Ｍ１
２等で構成されているので、低電源電圧でも高速動作を
実現する。また、その低しきい値電圧のＣＭＯＳ論理回
路群３に電流を供給する経路に高しきい値電圧のｐチャ
ネル型ＭＯＳＦＥＴ・Ｍ１３と高しきい値電圧のｎチャ
ネル型ＭＯＳＦＥＴ・Ｍ１４を設けることにより、待機
時（スリープ信号ＳＬが「Ｈ」レベルであるとき）のＣ
ＭＯＳ論理回路群３のリーク電流を削減し省電力化を図
っている。なお、＊ＳＬはスリープ信号ＳＬの反転信号
である。
【０００５】さらに、特願平６−３３４６４０号で提案
された回路は、上記説明した図１に示した回路を改良し
たものであり、図２に示すように、高電位側、低電位側
の電源制御回路４，５を構成するＭＯＳＦＥＴ・Ｍ１
３，Ｍ１４のバックゲート電極（基板）端子をゲート端
子に接続したものである。
された回路は、上記説明した図１に示した回路を改良し
たものであり、図２に示すように、高電位側、低電位側
の電源制御回路４，５を構成するＭＯＳＦＥＴ・Ｍ１
３，Ｍ１４のバックゲート電極（基板）端子をゲート端
子に接続したものである。
【０００６】バックゲート端子をゲート端子に接続する
ことによって可変しきい値電圧のＭＯＳＦＥＴが実現さ
れる。これは、バックゲート効果（ＭＯＳＦＥＴにおい
て、バックゲートに電圧を印加すると、しきい値電圧が
変化する現象）により、動作時のＭＯＳＦＥＴ・Ｍ１
３、Ｍ１４のしきい値電圧が小さくなるためである。こ
のため、この図２に示す回路では、電源電圧のさらなる
低電圧が可能となる。
ことによって可変しきい値電圧のＭＯＳＦＥＴが実現さ
れる。これは、バックゲート効果（ＭＯＳＦＥＴにおい
て、バックゲートに電圧を印加すると、しきい値電圧が
変化する現象）により、動作時のＭＯＳＦＥＴ・Ｍ１
３、Ｍ１４のしきい値電圧が小さくなるためである。こ
のため、この図２に示す回路では、電源電圧のさらなる
低電圧が可能となる。
【０００７】これらの回路では、低しきい値のＣＭＯＳ
論理回路群３に対して、高電位電源側と低電位電源側の
両方に疑似電源線４１，５１、および高しきい値電圧の
ＭＯＳＦＥＴ・Ｍ１３，Ｍ１４を設けているが、高電位
電源側または低電圧電源側の一方のみに疑似電源線や高
しきい値電圧のＭＯＳＦＥＴを設ける構成もとられる。
論理回路群３に対して、高電位電源側と低電位電源側の
両方に疑似電源線４１，５１、および高しきい値電圧の
ＭＯＳＦＥＴ・Ｍ１３，Ｍ１４を設けているが、高電位
電源側または低電圧電源側の一方のみに疑似電源線や高
しきい値電圧のＭＯＳＦＥＴを設ける構成もとられる。
【０００８】
【発明が解決しようとする課題】ところで、同一集積回
路を低電圧電源ばかりでなく、広範囲の電源電圧で使用
する場合がある。例えば、上記した１Ｖ以下の低電圧か
ら３Ｖないし５Ｖまで使用する場合がある。
路を低電圧電源ばかりでなく、広範囲の電源電圧で使用
する場合がある。例えば、上記した１Ｖ以下の低電圧か
ら３Ｖないし５Ｖまで使用する場合がある。
【０００９】図２に示した回路のうち、制御用の高しき
い値電圧のｎチャネル型ＭＯＳＦＥＴ・Ｍ１４について
考える。以下の説明は他方のＭＯＳＦＥＴ・Ｍ１３につ
いても同様である。ｎチャネル型のＭＯＳＦＥＴ・Ｍ１
４では、そのバックゲート領域（バルクＭＯＳ構造にお
ける基板またはウエル）部分がｐ型半導体であることか
ら、バックゲート領域とソースＳの間に寄生ダイオード
Ｄ３が構成され、図２に示したＭＯＳＦＥＴ・Ｍ１４
（図３（Ａ））の等価回路は、図３（Ｂ）に示すような
回路になる。
い値電圧のｎチャネル型ＭＯＳＦＥＴ・Ｍ１４について
考える。以下の説明は他方のＭＯＳＦＥＴ・Ｍ１３につ
いても同様である。ｎチャネル型のＭＯＳＦＥＴ・Ｍ１
４では、そのバックゲート領域（バルクＭＯＳ構造にお
ける基板またはウエル）部分がｐ型半導体であることか
ら、バックゲート領域とソースＳの間に寄生ダイオード
Ｄ３が構成され、図２に示したＭＯＳＦＥＴ・Ｍ１４
（図３（Ａ））の等価回路は、図３（Ｂ）に示すような
回路になる。
【００１０】ここで、そのＭＯＳＦＥＴ・Ｍ１４のゲー
ト・ソース間電圧Ｖｇｓが大きくなり、その電圧Ｖｇｓ
が寄生ダイオードＤ３の順方向電圧Ｖｆ（順方向に電圧
を印加し、これを上昇させたとき電流が流れ出すときの
電圧で、約０．８Ｖ）を越えたとき、その寄生ダイオー
ドＤ３が導通する。このため、ゲート端子→バックゲー
ト端子→寄生ダイオードＤ３の経路ができ、ゲート電流
が著しく増大する。
ト・ソース間電圧Ｖｇｓが大きくなり、その電圧Ｖｇｓ
が寄生ダイオードＤ３の順方向電圧Ｖｆ（順方向に電圧
を印加し、これを上昇させたとき電流が流れ出すときの
電圧で、約０．８Ｖ）を越えたとき、その寄生ダイオー
ドＤ３が導通する。このため、ゲート端子→バックゲー
ト端子→寄生ダイオードＤ３の経路ができ、ゲート電流
が著しく増大する。
【００１１】したがって、図２の制御用のＭＯＳＦＥＴ
・Ｍ１４がオン状態のとき、＊ＳＬ＝Ｖｇｓ＝ＶＤＤ
（電源電圧）であるから、本回路はＶＤＤ≧Ｖｆでは低
しきい値ＣＭＯＳ論理回路群３への電流供給ができな
い。
・Ｍ１４がオン状態のとき、＊ＳＬ＝Ｖｇｓ＝ＶＤＤ
（電源電圧）であるから、本回路はＶＤＤ≧Ｖｆでは低
しきい値ＣＭＯＳ論理回路群３への電流供給ができな
い。
【００１２】一方、図４は、ＭＯＳＦＥＴのしきい値電
圧に近い１Ｖ以下の電源電圧で高速動作させることがで
きるＣＭＯＳ回路の例を示す。これは、T. Andoh, et.
al.,“Design Methodology for Low-Voltage MOSFET
s”, IEDM Technical Digest, pp.79-82, 1994 による
ものである。
圧に近い１Ｖ以下の電源電圧で高速動作させることがで
きるＣＭＯＳ回路の例を示す。これは、T. Andoh, et.
al.,“Design Methodology for Low-Voltage MOSFET
s”, IEDM Technical Digest, pp.79-82, 1994 による
ものである。
【００１３】図４の回路はｐチャネルＭＯＳＦＥＴ・Ｍ
３とｎチャネルＭＯＳＦＥＴ・Ｍ４から構成したＣＭＯ
Ｓインバータであるが、それぞれのＭＯＳＦＥＴ・Ｍ
３，Ｍ４のゲート端子とバックゲート端子とを共通接続
したものである。１４は信号入力端子、１５は信号出力
端子である。
３とｎチャネルＭＯＳＦＥＴ・Ｍ４から構成したＣＭＯ
Ｓインバータであるが、それぞれのＭＯＳＦＥＴ・Ｍ
３，Ｍ４のゲート端子とバックゲート端子とを共通接続
したものである。１４は信号入力端子、１５は信号出力
端子である。
【００１４】ｐチャネルＭＯＳＦＥＴ・Ｍ３について
は、信号入力端子１４に接続されるゲート端子がロウレ
ベル電圧（接地電圧に等しい）となった場合、そのゲー
ト端子に接続されたバックゲート端子の電圧も低下し、
バックゲート領域（ｎ型半導体）とソース領域（ｐ型半
導体）との間が順方向にバイアスされる。
は、信号入力端子１４に接続されるゲート端子がロウレ
ベル電圧（接地電圧に等しい）となった場合、そのゲー
ト端子に接続されたバックゲート端子の電圧も低下し、
バックゲート領域（ｎ型半導体）とソース領域（ｐ型半
導体）との間が順方向にバイアスされる。
【００１５】ｎチャネルＭＯＳＦＥＴ・Ｍ４について
は、信号入力端子４に接続されるゲート端子がハイレベ
ル電圧（電源電圧ＶＤＤに等しい）となった場合、その
ゲート端子に接続されたバックゲート端子の電圧も上昇
し、バックゲート領域（ｐ型半導体）とソース領域（ｎ
型半導体）の間が順方向にバイアスされる。
は、信号入力端子４に接続されるゲート端子がハイレベ
ル電圧（電源電圧ＶＤＤに等しい）となった場合、その
ゲート端子に接続されたバックゲート端子の電圧も上昇
し、バックゲート領域（ｐ型半導体）とソース領域（ｎ
型半導体）の間が順方向にバイアスされる。
【００１６】ＭＯＳＦＥＴにおいては、ｐチャネル型で
もｎチャネル型でも、バックゲート領域とソース領域と
が順方向バイアスされた場合、バックゲート領域の空乏
層幅が小さくなる。ＭＯＳＦＥＴのしきい値電圧は、ゲ
ート容量ＣOXと空乏層の電荷密度ＱB との比で決まり、
空乏層幅が小さくなるほどＱB が小さくなるため、しき
い値電圧が小さくなる。ｐチャネルではしきい値電圧の
絶対値が小さくなる。
もｎチャネル型でも、バックゲート領域とソース領域と
が順方向バイアスされた場合、バックゲート領域の空乏
層幅が小さくなる。ＭＯＳＦＥＴのしきい値電圧は、ゲ
ート容量ＣOXと空乏層の電荷密度ＱB との比で決まり、
空乏層幅が小さくなるほどＱB が小さくなるため、しき
い値電圧が小さくなる。ｐチャネルではしきい値電圧の
絶対値が小さくなる。
【００１７】このため、図４に示したＣＭＯＳインバー
タでは、信号入力端子１４がハイレベル電圧となったと
き、すなわちｎチャネルＭＯＳＦＥＴ・Ｍ４がオン状態
となったとき、そのｎチャネルトランジスタＭ４のみの
しきい値電圧が小さくなり、ロウレベル電圧になったと
き、すなわちｐチャネルＭＯＳＦＥＴ・Ｍ３がオン状態
のとき、そのｐチャネルＭＯＳＦＥＴ・Ｍ３のみのしき
い値電圧が小さくなる。しきい値電圧が小さくなると、
一層電流駆動能力が増加するので、元のしきい値電圧に
近い１Ｖ以下の電源電圧でも、高速動作を行うことがで
きるのである。
タでは、信号入力端子１４がハイレベル電圧となったと
き、すなわちｎチャネルＭＯＳＦＥＴ・Ｍ４がオン状態
となったとき、そのｎチャネルトランジスタＭ４のみの
しきい値電圧が小さくなり、ロウレベル電圧になったと
き、すなわちｐチャネルＭＯＳＦＥＴ・Ｍ３がオン状態
のとき、そのｐチャネルＭＯＳＦＥＴ・Ｍ３のみのしき
い値電圧が小さくなる。しきい値電圧が小さくなると、
一層電流駆動能力が増加するので、元のしきい値電圧に
近い１Ｖ以下の電源電圧でも、高速動作を行うことがで
きるのである。
【００１８】しかしながら、この図４に示した回路は、
次のような問題がある。図４のＣＭＯＳインバータを３
段チェーン接続した図５に示す回路について考える。ロ
ウレベル電圧（Ｌ）、ハイレベル電圧（Ｈ）が図５に示
すような状態になっているとすると、＃３のインバータ
の入力端子がロウレベルになっており、これをゲートと
するｐチャネルＭＯＳＦＥＴ・Ｍ３３についてゲート端
子は接地電位に等しく、ソース端子は電源電圧ＶＤＤに
等しい。
次のような問題がある。図４のＣＭＯＳインバータを３
段チェーン接続した図５に示す回路について考える。ロ
ウレベル電圧（Ｌ）、ハイレベル電圧（Ｈ）が図５に示
すような状態になっているとすると、＃３のインバータ
の入力端子がロウレベルになっており、これをゲートと
するｐチャネルＭＯＳＦＥＴ・Ｍ３３についてゲート端
子は接地電位に等しく、ソース端子は電源電圧ＶＤＤに
等しい。
【００１９】したがって、そのｐチャネルＭＯＳＦＥＴ
・Ｍ３３に、ソース端子（ｐ型半導体）をアノード、バ
ックゲート端子（ｎ型半導体）をカソードとする順方向
寄生ダイオードがそこに生じる。一方、前段の＃２のイ
ンバータのｎチャネルＭＯＳＦＥＴ・Ｍ４２はゲート電
圧が電源電圧ＶＤＤとなるため、オン状態となってい
る。
・Ｍ３３に、ソース端子（ｐ型半導体）をアノード、バ
ックゲート端子（ｎ型半導体）をカソードとする順方向
寄生ダイオードがそこに生じる。一方、前段の＃２のイ
ンバータのｎチャネルＭＯＳＦＥＴ・Ｍ４２はゲート電
圧が電源電圧ＶＤＤとなるため、オン状態となってい
る。
【００２０】したがって、図５の破線で示すように、電
源端子→オンしたｐチャネルＭＯＳＦＥＴ・Ｍ３３のソ
ース（ｐ型半導体）→同トランジスタＭ３３のバックゲ
ート端子（ｎ型半導体）→オンしたｎチャネルＭＯＳＦ
ＥＴ・Ｍ４２のドレイン→同トランジスタＭ４２のソー
ス→接地という経路で、電源端子から接地端子へ通じる
短絡電流が発生する。
源端子→オンしたｐチャネルＭＯＳＦＥＴ・Ｍ３３のソ
ース（ｐ型半導体）→同トランジスタＭ３３のバックゲ
ート端子（ｎ型半導体）→オンしたｎチャネルＭＯＳＦ
ＥＴ・Ｍ４２のドレイン→同トランジスタＭ４２のソー
ス→接地という経路で、電源端子から接地端子へ通じる
短絡電流が発生する。
【００２１】同様にして、電源端子→オンしたｐチャネ
ルＭＯＳＦＥＴ・Ｍ３１のソース→同トランジスタＭ３
１のドレイン→オンしたｎチャネルＭＯＳＦＥＴ・Ｍ４
２のバックゲート端子（ｐ型半導体）→同トランジスタ
Ｍ４２のソース（ｎ型半導体）→接地という経路で、短
絡電流が発生する。
ルＭＯＳＦＥＴ・Ｍ３１のソース→同トランジスタＭ３
１のドレイン→オンしたｎチャネルＭＯＳＦＥＴ・Ｍ４
２のバックゲート端子（ｐ型半導体）→同トランジスタ
Ｍ４２のソース（ｎ型半導体）→接地という経路で、短
絡電流が発生する。
【００２２】ｐｎ接合ダイオードの順方向電流は印加電
圧に応じて指数関数的に増大するため、順方向電流が急
速に増大する順方向電圧Ｖｆ（例えば、０．８Ｖ）以上
の電源電圧に対しては、図５に示した構成のＣＭＯＳ回
路では著しいリーク電流を生じて回路が動作しなくな
る。よって、図５に示す回路は、使用する電源電圧の値
が上記した順方向電圧Ｖｆ以下に制限されるという問題
がある。
圧に応じて指数関数的に増大するため、順方向電流が急
速に増大する順方向電圧Ｖｆ（例えば、０．８Ｖ）以上
の電源電圧に対しては、図５に示した構成のＣＭＯＳ回
路では著しいリーク電流を生じて回路が動作しなくな
る。よって、図５に示す回路は、使用する電源電圧の値
が上記した順方向電圧Ｖｆ以下に制限されるという問題
がある。
【００２３】本発明は以上のような点に鑑みてなされた
もので、その目的は、回路の電源電圧が、ソース領域と
バックゲート領域との間に寄生する寄生ダイオードの順
方向電圧以下でも、以上でもその寄生ダイオードに大電
流を流すことがなく、上記した問題を解決したＭＯＳＦ
ＥＴ回路を提供することである。
もので、その目的は、回路の電源電圧が、ソース領域と
バックゲート領域との間に寄生する寄生ダイオードの順
方向電圧以下でも、以上でもその寄生ダイオードに大電
流を流すことがなく、上記した問題を解決したＭＯＳＦ
ＥＴ回路を提供することである。
【００２４】また、広い電源電圧範囲において高速動作
と低消費電力を実現したＣＭＯＳ回路を提供することで
ある。
と低消費電力を実現したＣＭＯＳ回路を提供することで
ある。
【００２５】
【課題を解決するための手段】本発明は、第１のしきい
値電圧を有する第１のＭＯＳＦＥＴと、前記第１のしき
い値電圧以下の第２のしきい値電圧を有する第２のＭＯ
ＳＦＥＴであって、そのゲート電極および第１の主電流
電極が、前記第１のＭＯＳＦＥＴのバックゲート電極に
接続され、第２の主電流電極が外部から供給される信号
に接続された第２のＭＯＳＦＥＴとを具備することを特
徴とする。
値電圧を有する第１のＭＯＳＦＥＴと、前記第１のしき
い値電圧以下の第２のしきい値電圧を有する第２のＭＯ
ＳＦＥＴであって、そのゲート電極および第１の主電流
電極が、前記第１のＭＯＳＦＥＴのバックゲート電極に
接続され、第２の主電流電極が外部から供給される信号
に接続された第２のＭＯＳＦＥＴとを具備することを特
徴とする。
【００２６】上記ＭＯＳＦＥＴ回路において、前記第１
の主電流電極は、ソース電極であり、前記第２の主電流
電極は、ドレイン電極であることを特徴とする。
の主電流電極は、ソース電極であり、前記第２の主電流
電極は、ドレイン電極であることを特徴とする。
【００２７】上記ＭＯＳＦＥＴ回路において、前記第１
のＭＯＳＦＥＴのゲート電極と、前記第２のＭＯＳＦＥ
Ｔの第２の主電流電極とが接続されたことを特徴とす
る。
のＭＯＳＦＥＴのゲート電極と、前記第２のＭＯＳＦＥ
Ｔの第２の主電流電極とが接続されたことを特徴とす
る。
【００２８】上記ＭＯＳＦＥＴ回路において、前記第２
のしきい値電圧は、前記第１のしきい値電圧より低いこ
とを特徴とする。
のしきい値電圧は、前記第１のしきい値電圧より低いこ
とを特徴とする。
【００２９】上記ＭＯＳＦＥＴ回路において、前記第２
のしきい値電圧は、前記第１のしきい値電圧と等しいこ
とを特徴とする。
のしきい値電圧は、前記第１のしきい値電圧と等しいこ
とを特徴とする。
【００３０】本発明は、直列接続された負荷トランジス
タおよび駆動トランジスタを有するＣＭＯＳ論理回路に
おいて、前記駆動トランジスタおよび前記負荷トランジ
スタの一方は、第１のＭＯＳＦＥＴ回路を備え、該第１
のＭＯＳＦＥＴ回路は、第１のしきい値電圧を有する第
１のＭＯＳＦＥＴであって、前記駆動トランジスタおよ
び前記負荷トランジスタの他方と直列接続された第１の
ＭＯＳＦＥＴと、前記第１のしきい値電圧より低い第２
のしきい値電圧を有し、そのゲート電極および第１の主
電流電極が、前記第１のＭＯＳＦＥＴのバックゲート電
極に接続され、第２の主電流電極が前記第１のＭＯＳＦ
ＥＴのゲート電極に接続された第２のＭＯＳＦＥＴとを
具備することを特徴とする。
タおよび駆動トランジスタを有するＣＭＯＳ論理回路に
おいて、前記駆動トランジスタおよび前記負荷トランジ
スタの一方は、第１のＭＯＳＦＥＴ回路を備え、該第１
のＭＯＳＦＥＴ回路は、第１のしきい値電圧を有する第
１のＭＯＳＦＥＴであって、前記駆動トランジスタおよ
び前記負荷トランジスタの他方と直列接続された第１の
ＭＯＳＦＥＴと、前記第１のしきい値電圧より低い第２
のしきい値電圧を有し、そのゲート電極および第１の主
電流電極が、前記第１のＭＯＳＦＥＴのバックゲート電
極に接続され、第２の主電流電極が前記第１のＭＯＳＦ
ＥＴのゲート電極に接続された第２のＭＯＳＦＥＴとを
具備することを特徴とする。
【００３１】上記論理回路において、前記駆動トランジ
スタおよび負荷トランジスタの他方はＭＯＳＦＥＴであ
り、前記ＣＭＯＳ論理回路はＣＭＯＳインバータである
ことを特徴とする。
スタおよび負荷トランジスタの他方はＭＯＳＦＥＴであ
り、前記ＣＭＯＳ論理回路はＣＭＯＳインバータである
ことを特徴とする。
【００３２】上記ＣＭＯＳ論理回路において、前記負荷
トランジスタは直列接続されたＭ個（Ｍは１より大きい
整数）のＭＯＳＦＥＴを有し、前記駆動トランジスタは
並列接続されたＭ個の前記第１のＭＯＳＦＥＴ回路を有
し、前記ＣＭＯＳ論理回路は、ＮＯＲ回路であることを
特徴とする。
トランジスタは直列接続されたＭ個（Ｍは１より大きい
整数）のＭＯＳＦＥＴを有し、前記駆動トランジスタは
並列接続されたＭ個の前記第１のＭＯＳＦＥＴ回路を有
し、前記ＣＭＯＳ論理回路は、ＮＯＲ回路であることを
特徴とする。
【００３３】上記ＣＭＯＳ論理回路において、前記負荷
トランジスタは、並列接続されたＭ個（Ｍは１より大き
い整数）のＭＯＳＦＥＴを有し、前記駆動トランジスタ
は、直列接続されたＭ個の前記第１のＭＯＳＦＥＴ回路
を有し、前記ＣＭＯＳ論理回路は、ＮＡＮＤ回路である
ことを特徴とする。
トランジスタは、並列接続されたＭ個（Ｍは１より大き
い整数）のＭＯＳＦＥＴを有し、前記駆動トランジスタ
は、直列接続されたＭ個の前記第１のＭＯＳＦＥＴ回路
を有し、前記ＣＭＯＳ論理回路は、ＮＡＮＤ回路である
ことを特徴とする。
【００３４】上記ＣＭＯＳ論理回路において、駆動トラ
ンジスタおよび負荷トランジスタの他方は、第２のＭＯ
ＳＦＥＴ回路を有し、該第２のＭＯＳＦＥＴ回路は、第
３のしきい値電圧を有する第３のＭＯＳＦＥＴであっ
て、前記第１のＭＯＳＦＥＴ回路と直列接続された第３
のＭＯＳＦＥＴと、前記第３のしきい値電圧より低い第
４のしきい値電圧を有する第４のＭＯＳＦＥＴであっ
て、そのゲート電極および第１の主電流電極が、前記第
３のＭＯＳＦＥＴのバックゲート電極に接続され、第２
の主電流電極が前記第３のＭＯＳＦＥＴのゲート電極に
接続された第４のＭＯＳＦＥＴとを具備することを特徴
とする。
ンジスタおよび負荷トランジスタの他方は、第２のＭＯ
ＳＦＥＴ回路を有し、該第２のＭＯＳＦＥＴ回路は、第
３のしきい値電圧を有する第３のＭＯＳＦＥＴであっ
て、前記第１のＭＯＳＦＥＴ回路と直列接続された第３
のＭＯＳＦＥＴと、前記第３のしきい値電圧より低い第
４のしきい値電圧を有する第４のＭＯＳＦＥＴであっ
て、そのゲート電極および第１の主電流電極が、前記第
３のＭＯＳＦＥＴのバックゲート電極に接続され、第２
の主電流電極が前記第３のＭＯＳＦＥＴのゲート電極に
接続された第４のＭＯＳＦＥＴとを具備することを特徴
とする。
【００３５】上記ＣＭＯＳ論理回路は、ＣＭＯＳインバ
ータであることを特徴とする。
ータであることを特徴とする。
【００３６】上記ＣＭＯＳ論理回路において、前記駆動
トランジスタは、並列接続されたＭ個（Ｍは１より大き
い整数）の前記ＭＯＳＦＥＴ回路を含み、前記負荷トラ
ンジスタは、直列接続されたＭ個の前記第２のＭＯＳＦ
ＥＴ回路を含み、前記ＣＭＯＳ論理回路はＮＯＲ回路で
あることを特徴とする。
トランジスタは、並列接続されたＭ個（Ｍは１より大き
い整数）の前記ＭＯＳＦＥＴ回路を含み、前記負荷トラ
ンジスタは、直列接続されたＭ個の前記第２のＭＯＳＦ
ＥＴ回路を含み、前記ＣＭＯＳ論理回路はＮＯＲ回路で
あることを特徴とする。
【００３７】上記ＣＭＯＳ論理回路において、前記駆動
トランジスタは、直列接続されたＭ個（Ｍは１より大き
い整数）の第１のＭＯＳＦＥＴ回路を含み、前記負荷ト
ランジスタは、並列接続されたＭ個の第２のＭＯＳＦＥ
Ｔ回路を含み、前記ＣＭＯＳ論理回路はＮＡＮＤ回路で
あることを特徴とするＣＭＯＳ論理回路。
トランジスタは、直列接続されたＭ個（Ｍは１より大き
い整数）の第１のＭＯＳＦＥＴ回路を含み、前記負荷ト
ランジスタは、並列接続されたＭ個の第２のＭＯＳＦＥ
Ｔ回路を含み、前記ＣＭＯＳ論理回路はＮＡＮＤ回路で
あることを特徴とするＣＭＯＳ論理回路。
【００３８】本発明は、交互に縦続接続された第１のＣ
ＭＯＳインバータと第２のＣＭＯＳインバータとを有す
るバッファ回路において、前記第１のＣＭＯＳインバー
タの負荷トランジスタは、第１のしきい値電圧を有する
第１のＭＯＳＦＥＴであって、前記第１のＣＭＯＳイン
バータの駆動トランジスタと直列接続された第１のＭＯ
ＳＦＥＴと、前記第１のしきい値電圧よりも低い第２の
しきい値電圧を有する第２のＭＯＳＦＥＴであって、そ
のゲート電極および第１の主電流電極が、前記第１のＭ
ＯＳＦＥＴのバックゲートに接続され、第２の主電流電
極が前記第１のＭＯＳＦＥＴのゲート電極に接続された
第２のＭＯＳＦＥＴとを具備し、前記第２のＣＭＯＳイ
ンバータの駆動トランジスタは、第３のしきい値電圧を
有する第３のＭＯＳＦＥＴであって、前記第２のＣＭＯ
Ｓインバータの負荷トランジスタと直列接続された第３
のＭＯＳＦＥＴと、前記第３のしきい値電圧よりも低い
第４のしきい値電圧を有する第４のＭＯＳＦＥＴであっ
て、そのゲート電極および第１の主電流電極が、前記第
３のＭＯＳＦＥＴのバックゲート電極に接続され、第２
の主電流電極が前記第３のＭＯＳＦＥＴのゲート電極に
接続された第４のＭＯＳＦＥＴとを具備することを特徴
とする。
ＭＯＳインバータと第２のＣＭＯＳインバータとを有す
るバッファ回路において、前記第１のＣＭＯＳインバー
タの負荷トランジスタは、第１のしきい値電圧を有する
第１のＭＯＳＦＥＴであって、前記第１のＣＭＯＳイン
バータの駆動トランジスタと直列接続された第１のＭＯ
ＳＦＥＴと、前記第１のしきい値電圧よりも低い第２の
しきい値電圧を有する第２のＭＯＳＦＥＴであって、そ
のゲート電極および第１の主電流電極が、前記第１のＭ
ＯＳＦＥＴのバックゲートに接続され、第２の主電流電
極が前記第１のＭＯＳＦＥＴのゲート電極に接続された
第２のＭＯＳＦＥＴとを具備し、前記第２のＣＭＯＳイ
ンバータの駆動トランジスタは、第３のしきい値電圧を
有する第３のＭＯＳＦＥＴであって、前記第２のＣＭＯ
Ｓインバータの負荷トランジスタと直列接続された第３
のＭＯＳＦＥＴと、前記第３のしきい値電圧よりも低い
第４のしきい値電圧を有する第４のＭＯＳＦＥＴであっ
て、そのゲート電極および第１の主電流電極が、前記第
３のＭＯＳＦＥＴのバックゲート電極に接続され、第２
の主電流電極が前記第３のＭＯＳＦＥＴのゲート電極に
接続された第４のＭＯＳＦＥＴとを具備することを特徴
とする。
【００３９】本発明は、第１のしきい値電圧より低いし
きい値電圧を有するＭＯＳＦＥＴを含む低しきい値ＣＭ
ＯＳ論理回路と、この低しきい値ＣＭＯＳ論理回路の電
力供給端と電源との間に接続された少なくとも１つのス
イッチ回路とを有するＣＭＯＳ論理回路において、前記
スイッチ回路は、前記第１のしきい値電圧を有する第１
のＭＯＳＦＥＴであって、前記電源と前記低しきい値Ｃ
ＭＯＳ論理回路の電力供給端との間に接続された第１の
ＭＯＳＦＥＴと、前記第１のしきい値電圧よりも低い第
２のしきい値電圧を有する第２のＭＯＳＦＥＴであっ
て、そのゲート電極および第１の主電流電極が、前記第
１のＭＯＳＦＥＴのバックゲート電極に接続され、第２
の主電流電極が前記第１のＭＯＳＦＥＴのゲート電極に
接続された第２のＭＯＳＦＥＴとを具備することを特徴
とする。
きい値電圧を有するＭＯＳＦＥＴを含む低しきい値ＣＭ
ＯＳ論理回路と、この低しきい値ＣＭＯＳ論理回路の電
力供給端と電源との間に接続された少なくとも１つのス
イッチ回路とを有するＣＭＯＳ論理回路において、前記
スイッチ回路は、前記第１のしきい値電圧を有する第１
のＭＯＳＦＥＴであって、前記電源と前記低しきい値Ｃ
ＭＯＳ論理回路の電力供給端との間に接続された第１の
ＭＯＳＦＥＴと、前記第１のしきい値電圧よりも低い第
２のしきい値電圧を有する第２のＭＯＳＦＥＴであっ
て、そのゲート電極および第１の主電流電極が、前記第
１のＭＯＳＦＥＴのバックゲート電極に接続され、第２
の主電流電極が前記第１のＭＯＳＦＥＴのゲート電極に
接続された第２のＭＯＳＦＥＴとを具備することを特徴
とする。
【００４０】上記ＣＭＯＳ論理回路において、前記スイ
ッチ回路は、前記電源の高電位端子と前記低しきい値Ｃ
ＭＯＳ論理回路の高電位電力供給端との間に接続された
ことを特徴とする。
ッチ回路は、前記電源の高電位端子と前記低しきい値Ｃ
ＭＯＳ論理回路の高電位電力供給端との間に接続された
ことを特徴とする。
【００４１】上記ＣＭＯＳ論理回路において、前記スイ
ッチ回路は、前記電源の低電位端子と前記低しきい値Ｃ
ＭＯＳ論理回路の低電位電力供給端との間に接続された
ことを特徴とする。
ッチ回路は、前記電源の低電位端子と前記低しきい値Ｃ
ＭＯＳ論理回路の低電位電力供給端との間に接続された
ことを特徴とする。
【００４２】上記ＣＭＯＳ論理回路において、前記スイ
ッチ回路は、さらに、前記電源の低電位端子と前記低し
きい値ＣＭＯＳ論理回路の低電位電力供給端との間に接
続されたことを特徴とするＣＭＯＳ論理回路。
ッチ回路は、さらに、前記電源の低電位端子と前記低し
きい値ＣＭＯＳ論理回路の低電位電力供給端との間に接
続されたことを特徴とするＣＭＯＳ論理回路。
【００４３】本発明は、ＣＭＯＳ論理回路は、外部から
のスリープ信号によって、スリープ状態あるいは動作状
態に切り替えられるＣＭＯＳ論理回路であって、その非
反転スリープ信号入力端に接続された第１のバッファ
と、反転スリープ信号入力端に接続された第２のバッフ
ァとを、さらに具備し、前記第１のバッファは、交互に
縦続接続された第１のＣＭＯＳインバータと第２のＣＭ
ＯＳインバータとを有し、前記第１のＣＭＯＳインバー
タの負荷トランジスタは、前記第１のしきい値電圧を有
する第１のＭＯＳＦＥＴであって、前記第１のＣＭＯＳ
インバータの駆動トランジスタと直列接続された第１の
ＭＯＳＦＥＴと、前記第１のしきい値電圧よりも低い第
２のしきい値電圧を有する第２のＭＯＳＦＥＴであっ
て、そのゲート電極および第１の主電流電極が、前記第
１のＭＯＳＦＥＴのバックゲート電極に接続され、第２
の主電流電極が前記第１のＭＯＳＦＥＴのゲート電極に
接続された第２のＭＯＳＦＥＴとを具備し、前記第２の
ＣＭＯＳインバータの駆動トランジスタは、第３のしき
い値電圧を有する第３のＭＯＳＦＥＴであって、前記第
２のＣＭＯＳインバータの負荷トランジスタと直列接続
された第３のＭＯＳＦＥＴと、前記第３のしきい値電圧
よりも低い第４しきい値電圧を有する第４のＭＯＳＦＥ
Ｔであって、そのゲート電極および第１の主電流電極
が、前記第３のＭＯＳＦＥＴのバックゲート電極に接続
され、第２の主電流電極が前記第３のＭＯＳＦＥＴのゲ
ート電極に接続された第４のＭＯＳＦＥＴとを具備し、
前記第２のバッファは、交互に縦続接続された前記第２
のＣＭＯＳインバータと前記第１のＣＭＯＳインバータ
とを具備することを特徴とするＣＭＯＳ論理回路。
のスリープ信号によって、スリープ状態あるいは動作状
態に切り替えられるＣＭＯＳ論理回路であって、その非
反転スリープ信号入力端に接続された第１のバッファ
と、反転スリープ信号入力端に接続された第２のバッフ
ァとを、さらに具備し、前記第１のバッファは、交互に
縦続接続された第１のＣＭＯＳインバータと第２のＣＭ
ＯＳインバータとを有し、前記第１のＣＭＯＳインバー
タの負荷トランジスタは、前記第１のしきい値電圧を有
する第１のＭＯＳＦＥＴであって、前記第１のＣＭＯＳ
インバータの駆動トランジスタと直列接続された第１の
ＭＯＳＦＥＴと、前記第１のしきい値電圧よりも低い第
２のしきい値電圧を有する第２のＭＯＳＦＥＴであっ
て、そのゲート電極および第１の主電流電極が、前記第
１のＭＯＳＦＥＴのバックゲート電極に接続され、第２
の主電流電極が前記第１のＭＯＳＦＥＴのゲート電極に
接続された第２のＭＯＳＦＥＴとを具備し、前記第２の
ＣＭＯＳインバータの駆動トランジスタは、第３のしき
い値電圧を有する第３のＭＯＳＦＥＴであって、前記第
２のＣＭＯＳインバータの負荷トランジスタと直列接続
された第３のＭＯＳＦＥＴと、前記第３のしきい値電圧
よりも低い第４しきい値電圧を有する第４のＭＯＳＦＥ
Ｔであって、そのゲート電極および第１の主電流電極
が、前記第３のＭＯＳＦＥＴのバックゲート電極に接続
され、第２の主電流電極が前記第３のＭＯＳＦＥＴのゲ
ート電極に接続された第４のＭＯＳＦＥＴとを具備し、
前記第２のバッファは、交互に縦続接続された前記第２
のＣＭＯＳインバータと前記第１のＣＭＯＳインバータ
とを具備することを特徴とするＣＭＯＳ論理回路。
【００４４】本発明は、ＣＭＯＳ論理回路は、外部から
のスリープ信号によって、スリープ状態あるいは動作状
態に切り替えられるＣＭＯＳ論理回路であって、その非
反転スリープ信号入力端に接続されたバッファを、さら
に具備し、前記バッファは、交互に縦続接続された第１
のＣＭＯＳインバータと第２のＣＭＯＳインバータとを
有し、前記第１のＣＭＯＳインバータの負荷トランジス
タは、前記第１のしきい値電圧を有する第１のＭＯＳＦ
ＥＴであって、前記第１のＣＭＯＳインバータの駆動ト
ランジスタと直列接続された第１のＭＯＳＦＥＴと、前
記第１のしきい値電圧よりも低い第２のしきい値電圧を
有する第２のＭＯＳＦＥＴであって、そのゲート電極お
よび第１の主電流電極が、前記第１のＭＯＳＦＥＴのバ
ックゲート電極に接続され、第２の主電流電極が前記第
１のＭＯＳＦＥＴのゲート電極に接続された第２のＭＯ
ＳＦＥＴとを具備し、前記第２のＣＭＯＳインバータの
駆動トランジスタは、第３のしきい値電圧を有する第３
のＭＯＳＦＥＴであって、前記第２のＣＭＯＳインバー
タの負荷トランジスタと直列接続された第３のＭＯＳＦ
ＥＴと、前記第３のしきい値電圧よりも低い第４のしき
い値電圧を有する第４のＭＯＳＦＥＴであって、そのゲ
ート電極および第１の主電流電極が、前記第３のＭＯＳ
ＦＥＴのバックゲート電極に接続され、第２の主電流電
極が前記第３のＭＯＳＦＥＴのゲート電極に接続された
第４のＭＯＳＦＥＴとを具備することを特徴とする。
のスリープ信号によって、スリープ状態あるいは動作状
態に切り替えられるＣＭＯＳ論理回路であって、その非
反転スリープ信号入力端に接続されたバッファを、さら
に具備し、前記バッファは、交互に縦続接続された第１
のＣＭＯＳインバータと第２のＣＭＯＳインバータとを
有し、前記第１のＣＭＯＳインバータの負荷トランジス
タは、前記第１のしきい値電圧を有する第１のＭＯＳＦ
ＥＴであって、前記第１のＣＭＯＳインバータの駆動ト
ランジスタと直列接続された第１のＭＯＳＦＥＴと、前
記第１のしきい値電圧よりも低い第２のしきい値電圧を
有する第２のＭＯＳＦＥＴであって、そのゲート電極お
よび第１の主電流電極が、前記第１のＭＯＳＦＥＴのバ
ックゲート電極に接続され、第２の主電流電極が前記第
１のＭＯＳＦＥＴのゲート電極に接続された第２のＭＯ
ＳＦＥＴとを具備し、前記第２のＣＭＯＳインバータの
駆動トランジスタは、第３のしきい値電圧を有する第３
のＭＯＳＦＥＴであって、前記第２のＣＭＯＳインバー
タの負荷トランジスタと直列接続された第３のＭＯＳＦ
ＥＴと、前記第３のしきい値電圧よりも低い第４のしき
い値電圧を有する第４のＭＯＳＦＥＴであって、そのゲ
ート電極および第１の主電流電極が、前記第３のＭＯＳ
ＦＥＴのバックゲート電極に接続され、第２の主電流電
極が前記第３のＭＯＳＦＥＴのゲート電極に接続された
第４のＭＯＳＦＥＴとを具備することを特徴とする。
【００４５】本発明は、ＣＭＯＳ論理回路は、外部から
のスリープ信号によって、スリープ状態あるいは動作状
態に切り替えられるＣＭＯＳ論理回路であって、その反
転スリープ信号入力端に接続されたバッファを、さらに
具備し、前記バッファは、交互に縦続接続された第１の
ＣＭＯＳインバータと第２のＣＭＯＳインバータとを有
し、前記第１のＣＭＯＳインバータの駆動トランジスタ
は、第１のしきい値電圧を有する第１のＭＯＳＦＥＴで
あって、前記第１のＣＭＯＳインバータの負荷トランジ
スタと直列接続された第１のＭＯＳＦＥＴと、前記第１
のしきい値電圧よりも低い第２のしきい値電圧を有する
第２のＭＯＳＦＥＴであって、そのゲート電極および第
１の主電流電極が、前記第１のＭＯＳＦＥＴのバックゲ
ート電極に接続され、第２の主電流電極が前記第１のＭ
ＯＳＦＥＴのゲート電極に接続された第２のＭＯＳＦＥ
Ｔとを具備し、前記第２のＣＭＯＳインバータの負荷ト
ランジスタは、第３のしきい値電圧を有する第３のＭＯ
ＳＦＥＴであって、前記第２のＣＭＯＳインバータの駆
動トランジスタと直列接続された第３のＭＯＳＦＥＴ
と、前記第３のしきい値電圧よりも低い第４のしきい値
電圧を有する第４のＭＯＳＦＥＴであって、そのゲート
電極および第１の主電流電極が、前記第３のＭＯＳＦＥ
Ｔのバックゲート電極に接続され、第２の主電流電極が
前記第３のＭＯＳＦＥＴのゲート電極に接続された第４
のＭＯＳＦＥＴとを具備することを特徴とする。
のスリープ信号によって、スリープ状態あるいは動作状
態に切り替えられるＣＭＯＳ論理回路であって、その反
転スリープ信号入力端に接続されたバッファを、さらに
具備し、前記バッファは、交互に縦続接続された第１の
ＣＭＯＳインバータと第２のＣＭＯＳインバータとを有
し、前記第１のＣＭＯＳインバータの駆動トランジスタ
は、第１のしきい値電圧を有する第１のＭＯＳＦＥＴで
あって、前記第１のＣＭＯＳインバータの負荷トランジ
スタと直列接続された第１のＭＯＳＦＥＴと、前記第１
のしきい値電圧よりも低い第２のしきい値電圧を有する
第２のＭＯＳＦＥＴであって、そのゲート電極および第
１の主電流電極が、前記第１のＭＯＳＦＥＴのバックゲ
ート電極に接続され、第２の主電流電極が前記第１のＭ
ＯＳＦＥＴのゲート電極に接続された第２のＭＯＳＦＥ
Ｔとを具備し、前記第２のＣＭＯＳインバータの負荷ト
ランジスタは、第３のしきい値電圧を有する第３のＭＯ
ＳＦＥＴであって、前記第２のＣＭＯＳインバータの駆
動トランジスタと直列接続された第３のＭＯＳＦＥＴ
と、前記第３のしきい値電圧よりも低い第４のしきい値
電圧を有する第４のＭＯＳＦＥＴであって、そのゲート
電極および第１の主電流電極が、前記第３のＭＯＳＦＥ
Ｔのバックゲート電極に接続され、第２の主電流電極が
前記第３のＭＯＳＦＥＴのゲート電極に接続された第４
のＭＯＳＦＥＴとを具備することを特徴とする。
【００４６】本発明は、Ｍ（Ｍは１以上の整数）組の駆
動トランジスタおよび負荷トランジスタを含み、外部か
らの制御信号に応答して、動作状態を切り替える内部Ｃ
ＭＯＳ論理回路と、前記駆動トランジスタおよび前記負
荷トランジスタの一方を構成する第１のＭＯＳＦＥＴ回
路に共通接続された第１のＭＯＳＦＥＴであって、ゲー
ト電極と第１の主電流電極とが前記第１のＭＯＳＦＥＴ
回路のバックゲート電極に接続され、第２の主電流電極
が前記制御信号に接続された、前記第１のＭＯＳＦＥＴ
回路と同じチャネル型の第１のＭＯＳＦＥＴとを具備す
ることを特徴とするＣＭＯＳ論理回路。
動トランジスタおよび負荷トランジスタを含み、外部か
らの制御信号に応答して、動作状態を切り替える内部Ｃ
ＭＯＳ論理回路と、前記駆動トランジスタおよび前記負
荷トランジスタの一方を構成する第１のＭＯＳＦＥＴ回
路に共通接続された第１のＭＯＳＦＥＴであって、ゲー
ト電極と第１の主電流電極とが前記第１のＭＯＳＦＥＴ
回路のバックゲート電極に接続され、第２の主電流電極
が前記制御信号に接続された、前記第１のＭＯＳＦＥＴ
回路と同じチャネル型の第１のＭＯＳＦＥＴとを具備す
ることを特徴とするＣＭＯＳ論理回路。
【００４７】上記ＣＭＯＳ論理回路は、さらに、前記駆
動トランジスタおよび前記負荷トランジスタの他方を構
成する第２のＭＯＳＦＥＴ回路に共通接続された第２の
ＭＯＳＦＥＴであって、ゲート電極と第１の主電流電極
とが前記第２のＭＯＳＦＥＴ回路のバックゲート電極に
接続され、第２の主電流電極が前記制御信号の反転信号
に接続された、前記第２のＭＯＳＦＥＴ回路と同じチャ
ネル型の第２のＭＯＳＦＥＴを具備することを特徴とす
るＣＭＯＳ論理回路。
動トランジスタおよび前記負荷トランジスタの他方を構
成する第２のＭＯＳＦＥＴ回路に共通接続された第２の
ＭＯＳＦＥＴであって、ゲート電極と第１の主電流電極
とが前記第２のＭＯＳＦＥＴ回路のバックゲート電極に
接続され、第２の主電流電極が前記制御信号の反転信号
に接続された、前記第２のＭＯＳＦＥＴ回路と同じチャ
ネル型の第２のＭＯＳＦＥＴを具備することを特徴とす
るＣＭＯＳ論理回路。
【００４８】上記ＣＭＯＳ論理回路において、前記第１
および第２のＭＯＳＦＥＴのしきい値電圧が、前記内部
ＣＭＯＳ論理回路に含まれるＭＯＳＦＥＴのしきい値電
圧よりも小さいことを特徴とする。
および第２のＭＯＳＦＥＴのしきい値電圧が、前記内部
ＣＭＯＳ論理回路に含まれるＭＯＳＦＥＴのしきい値電
圧よりも小さいことを特徴とする。
【００４９】上記内部ＣＭＯＳ論理回路は、１またはそ
れ以上のＣＭＯＳインバータを含むことを特徴とする。
れ以上のＣＭＯＳインバータを含むことを特徴とする。
【００５０】上記内部ＣＭＯＳ論理回路は、トランスフ
ァゲートを含むことを特徴とする。
ァゲートを含むことを特徴とする。
【００５１】上記内部ＣＭＯＳ論理回路は、メモリセル
を含み、前記制御信号は、ワード線信号であることを特
徴とする。
を含み、前記制御信号は、ワード線信号であることを特
徴とする。
【００５２】上記ＣＭＯＳ論理回路において、前記制御
信号は、前記内部ＣＭＯＳ論理回路を、スリープ状態ま
たは動作状態に切り替えるスリープ信号であることをと
特徴とする。
信号は、前記内部ＣＭＯＳ論理回路を、スリープ状態ま
たは動作状態に切り替えるスリープ信号であることをと
特徴とする。
【００５３】上記ＣＭＯＳ論理回路の各ＭＯＳＦＥＴ
は、ＳＯＩ(Semiconductor On Insulator)基板上に形成
したＳＯＩＦＥＴであることを特徴とする。
は、ＳＯＩ(Semiconductor On Insulator)基板上に形成
したＳＯＩＦＥＴであることを特徴とする。
【００５４】上記ＣＭＯＳ論理回路において、低しきい
値ＭＯＳＦＥＴのボディ部が完全空乏状態となるよう
に、前記ボディ部の不純物濃度を調整したことを特徴と
する。上記ＣＭＯＳ論理回路において、高しきい値ＭＯ
ＳＦＥＴのボディ部が部分空乏状態となるように、前記
ボディ部の不純物濃度を調整したことを特徴とする。
値ＭＯＳＦＥＴのボディ部が完全空乏状態となるよう
に、前記ボディ部の不純物濃度を調整したことを特徴と
する。上記ＣＭＯＳ論理回路において、高しきい値ＭＯ
ＳＦＥＴのボディ部が部分空乏状態となるように、前記
ボディ部の不純物濃度を調整したことを特徴とする。
【００５５】本発明によれば、第１のＭＯＳＦＥＴのゲ
ート端子とバックゲート端子との間に接続された第２の
ＭＯＳＦＥＴが逆方向ダイオードとして機能して、ゲー
ト端子からバックゲート端子方向へ流れる電流が阻止さ
れる。この結果、電源電圧が第１のＭＯＳＦＥＴのソー
ス端子とバックゲート端子との間に寄生する寄生ダイオ
ードの順方向電圧Ｖｆを越えても、寄生ダイオードに大
電流を流すことはなく高い電源電圧を使用できる。ま
た、第１のＭＯＳＦＥＴは可変しきい値電圧となり、オ
ン状態でのしきい値電圧が低くなって高速動作が可能と
なる。以上から電源電圧範囲が広い、高速なＭＯＳＦＥ
Ｔを提供することができる。
ート端子とバックゲート端子との間に接続された第２の
ＭＯＳＦＥＴが逆方向ダイオードとして機能して、ゲー
ト端子からバックゲート端子方向へ流れる電流が阻止さ
れる。この結果、電源電圧が第１のＭＯＳＦＥＴのソー
ス端子とバックゲート端子との間に寄生する寄生ダイオ
ードの順方向電圧Ｖｆを越えても、寄生ダイオードに大
電流を流すことはなく高い電源電圧を使用できる。ま
た、第１のＭＯＳＦＥＴは可変しきい値電圧となり、オ
ン状態でのしきい値電圧が低くなって高速動作が可能と
なる。以上から電源電圧範囲が広い、高速なＭＯＳＦＥ
Ｔを提供することができる。
【００５６】
（第１の実施の形態）図６（Ａ）および（Ｂ）は本発明
の第１の実施の形態を示すＭＯＳＦＥＴ回路である。ま
ず、図６（Ａ）は高しきい値電圧のｎチャネル型ＭＯＳ
ＦＥＴ・Ｍ１と、そのＭＯＳＦＥＴ・Ｍ１のゲート端子
Ｇにドレイン端子Ｄが、バックゲート端子（基板）にソ
ース端子Ｓおよびゲート端子Ｇが接続される低しきい値
電圧のｎチャネル型ＭＯＳＦＥＴ・Ｍ２とで構成したｎ
チャネル型ＭＯＳＦＥＴ回路１１２である。
の第１の実施の形態を示すＭＯＳＦＥＴ回路である。ま
ず、図６（Ａ）は高しきい値電圧のｎチャネル型ＭＯＳ
ＦＥＴ・Ｍ１と、そのＭＯＳＦＥＴ・Ｍ１のゲート端子
Ｇにドレイン端子Ｄが、バックゲート端子（基板）にソ
ース端子Ｓおよびゲート端子Ｇが接続される低しきい値
電圧のｎチャネル型ＭＯＳＦＥＴ・Ｍ２とで構成したｎ
チャネル型ＭＯＳＦＥＴ回路１１２である。
【００５７】また、図６（Ｂ）は高しきい値電圧のｐチ
ャネル型ＭＯＳＦＥＴ・Ｍ３と、そのＭＯＳＦＥＴ・Ｍ
３のゲート端子Ｇにドレイン端子Ｄが、バックゲート端
子にソース端子Ｓおよびゲート端子Ｇが接続される低し
きい値電圧のｐチャネル型ＭＯＳＦＥＴ・Ｍ４とで構成
したｐチャネル型ＭＯＳＦＥＴ回路１１１である。
ャネル型ＭＯＳＦＥＴ・Ｍ３と、そのＭＯＳＦＥＴ・Ｍ
３のゲート端子Ｇにドレイン端子Ｄが、バックゲート端
子にソース端子Ｓおよびゲート端子Ｇが接続される低し
きい値電圧のｐチャネル型ＭＯＳＦＥＴ・Ｍ４とで構成
したｐチャネル型ＭＯＳＦＥＴ回路１１１である。
【００５８】上記した低しきい値電圧のＭＯＳＦＥＴ・
Ｍ２，Ｍ４のチャネル幅については、高しきい値電圧の
ＭＯＳＦＥＴ・Ｍ１，Ｍ３のチャネル幅の１／１００程
度あればよい。これは、以下に説明するように、単にダ
イオードとして機能すればよいからである。また、極め
て小面積であるから、ＭＯＳＦＥＴ・Ｍ２，Ｍ４を付加
することによるチップ面積の増大は極めて少ない。
Ｍ２，Ｍ４のチャネル幅については、高しきい値電圧の
ＭＯＳＦＥＴ・Ｍ１，Ｍ３のチャネル幅の１／１００程
度あればよい。これは、以下に説明するように、単にダ
イオードとして機能すればよいからである。また、極め
て小面積であるから、ＭＯＳＦＥＴ・Ｍ２，Ｍ４を付加
することによるチップ面積の増大は極めて少ない。
【００５９】図６（Ａ）に示したｎチャネル型ＭＯＳＦ
ＥＴ回路１１２では、これを、図７（Ａ）に示すよう
に、ドレイン端子Ｄに電源電圧ＶＤＤを印加し、ゲート
端子Ｇに入力電圧Ｖｉｎを印加し、ソース端子Ｓを接地
したとき、図７（Ｂ）に示すような等価回路となる。
ＥＴ回路１１２では、これを、図７（Ａ）に示すよう
に、ドレイン端子Ｄに電源電圧ＶＤＤを印加し、ゲート
端子Ｇに入力電圧Ｖｉｎを印加し、ソース端子Ｓを接地
したとき、図７（Ｂ）に示すような等価回路となる。
【００６０】前述したように、エンハンスメントのｎチ
ャネル型のＭＯＳＦＥＴでは、そのバックゲート領域が
ｐ型半導体であることから、高しきい値電圧のトランジ
スタＭ１のバックゲート端子とソース端子Ｓの間に寄生
ダイオードＤ３が構成される。また、低しきい値電圧の
トランジスタＭ２はドレインＤ（またはソースＳ）とゲ
ート端子Ｇ側をアノード、ソース端子Ｓ（またはドレイ
ン端子Ｄ）側をカソードとして働くダイオードＤ１とし
て機能する。
ャネル型のＭＯＳＦＥＴでは、そのバックゲート領域が
ｐ型半導体であることから、高しきい値電圧のトランジ
スタＭ１のバックゲート端子とソース端子Ｓの間に寄生
ダイオードＤ３が構成される。また、低しきい値電圧の
トランジスタＭ２はドレインＤ（またはソースＳ）とゲ
ート端子Ｇ側をアノード、ソース端子Ｓ（またはドレイ
ン端子Ｄ）側をカソードとして働くダイオードＤ１とし
て機能する。
【００６１】ダイオードＤ３の順方向電圧Ｖｆは約０．
８Ｖであり、低しきい値電圧のＭＯＳＦＥＴ・Ｍ２によ
るダイオードＤ１のＶｆはそのトランジスタＭ２のしき
い値電圧（約０．２Ｖ）である。
８Ｖであり、低しきい値電圧のＭＯＳＦＥＴ・Ｍ２によ
るダイオードＤ１のＶｆはそのトランジスタＭ２のしき
い値電圧（約０．２Ｖ）である。
【００６２】次に、このＭＯＳＦＥＴ回路１１２の動作
を説明する。
を説明する。
【００６３】（１）入力電圧Ｖｉｎ（Ｖｇｓ）＝ＶＤＤ
のとき 本回路１１２はオン状態となる。このときは、図７
（Ｃ）に示すような回路になり、ダイオードＤ３の順方
向電流ｉ３は、ダイオードＤ１のリーク電流によって規
制される。すなわち、図８に示すように、ダイオードＤ
３のアノード電位Ｖｂは、ダイオードＤ１の暗電流によ
って限定され、０．８Ｖ以上に昇ることはできない。す
なわち、バックゲート端子の電圧Ｖｂは正となるが、ダ
イオードＤ１の暗電流によってクランプされるため、ダ
イオードＤ３のＶｆを越えることはなく、０＜Ｖｂ≦
０．８Ｖである。このようにバックゲート端子の電圧Ｖ
ｂが正であるから、高しきい値電圧のＭＯＳＦＥＴ・Ｍ
１のしきい値電圧が小さくなるようにバックゲート効果
が働く。したがって、オン抵抗は低下する。
のとき 本回路１１２はオン状態となる。このときは、図７
（Ｃ）に示すような回路になり、ダイオードＤ３の順方
向電流ｉ３は、ダイオードＤ１のリーク電流によって規
制される。すなわち、図８に示すように、ダイオードＤ
３のアノード電位Ｖｂは、ダイオードＤ１の暗電流によ
って限定され、０．８Ｖ以上に昇ることはできない。す
なわち、バックゲート端子の電圧Ｖｂは正となるが、ダ
イオードＤ１の暗電流によってクランプされるため、ダ
イオードＤ３のＶｆを越えることはなく、０＜Ｖｂ≦
０．８Ｖである。このようにバックゲート端子の電圧Ｖ
ｂが正であるから、高しきい値電圧のＭＯＳＦＥＴ・Ｍ
１のしきい値電圧が小さくなるようにバックゲート効果
が働く。したがって、オン抵抗は低下する。
【００６４】また、ゲート端子からバックゲート端子へ
の電流は逆方向接続されたダイオードＤ１で阻止される
ので、ＶＤＤ＞０．８Ｖとしたとき、ダイオードＤ３が
オンすることによる、ＭＯＳＦＥＴ・Ｍ１のゲート端子
Ｇ→バックゲード端子→ソース端子３の経路を流れる大
電流が発生することはない。
の電流は逆方向接続されたダイオードＤ１で阻止される
ので、ＶＤＤ＞０．８Ｖとしたとき、ダイオードＤ３が
オンすることによる、ＭＯＳＦＥＴ・Ｍ１のゲート端子
Ｇ→バックゲード端子→ソース端子３の経路を流れる大
電流が発生することはない。
【００６５】（２）入力電圧Ｖｉｎ（Ｖｇｓ）＝０のと
き 本回路１１２はオフ状態となる。このときは、等価的に
図７（Ｄ）に示すような回路になり、ダイオードＤ１お
よびダイオードＤ２の双方ともオフとなって、バックゲ
ート端子の電圧Ｖｂ＝０となる。したがって、高しきい
値電圧のＭＯＳＦＥＴ・Ｍ１はバックゲート効果が生じ
ないので、そのしきい値電圧は高くなる。
き 本回路１１２はオフ状態となる。このときは、等価的に
図７（Ｄ）に示すような回路になり、ダイオードＤ１お
よびダイオードＤ２の双方ともオフとなって、バックゲ
ート端子の電圧Ｖｂ＝０となる。したがって、高しきい
値電圧のＭＯＳＦＥＴ・Ｍ１はバックゲート効果が生じ
ないので、そのしきい値電圧は高くなる。
【００６６】以上のことから、ＶＤＤ＞０．８Ｖの電源
電圧でも、ＭＯＳＦＥＴ・Ｍ１を可変バイアス化、つま
り入力電圧Ｖｉｎ＝０のとき高しきい値電圧、Ｖｉｎ＝
ＶＤＤのとき低しきい値電圧となる可変しきい値を実現
できる。
電圧でも、ＭＯＳＦＥＴ・Ｍ１を可変バイアス化、つま
り入力電圧Ｖｉｎ＝０のとき高しきい値電圧、Ｖｉｎ＝
ＶＤＤのとき低しきい値電圧となる可変しきい値を実現
できる。
【００６７】図９（Ａ）および（Ｂ）はＳＯＩ型集積回
路上に図６（Ａ）に示したｎチャネルＭＯＳＦＥＴ回路
１１２を構成した実施の形態を示す図である。この図９
（Ａ）は平面図、図９（Ｂ）は（Ａ）のＡ−Ａ断面図で
ある。高しきい値電圧のｎチャネルＭＯＳＦＥＴ・Ｍ１
の２１はドレイン、２２はソース、２３はゲート、２４
はゲート２３の下方のボディ部、２５はバックゲート端
子である。ボディ部とはＳＯＩ構造のＭＯＳＦＥＴにお
けるｐ型領域（ｎチャネルＭＯＳＦＥＴの場合）、また
はｎ型領域（ｐチャネルＭＯＳＦＥＴの場合）のことで
あり、バルク構造におけるバックゲート領域に相当する
ものである。低しきい値電圧のｎチャネルＭＯＳＦＥＴ
・Ｍ２の２６はソース、２７はドレイン、２８はゲー
ト、２９はゲート２８の下方のボディ部である。３０は
配線、３１はシリコン基板、３２は埋込み酸化膜、３３
はコンタクトホールである。
路上に図６（Ａ）に示したｎチャネルＭＯＳＦＥＴ回路
１１２を構成した実施の形態を示す図である。この図９
（Ａ）は平面図、図９（Ｂ）は（Ａ）のＡ−Ａ断面図で
ある。高しきい値電圧のｎチャネルＭＯＳＦＥＴ・Ｍ１
の２１はドレイン、２２はソース、２３はゲート、２４
はゲート２３の下方のボディ部、２５はバックゲート端
子である。ボディ部とはＳＯＩ構造のＭＯＳＦＥＴにお
けるｐ型領域（ｎチャネルＭＯＳＦＥＴの場合）、また
はｎ型領域（ｐチャネルＭＯＳＦＥＴの場合）のことで
あり、バルク構造におけるバックゲート領域に相当する
ものである。低しきい値電圧のｎチャネルＭＯＳＦＥＴ
・Ｍ２の２６はソース、２７はドレイン、２８はゲー
ト、２９はゲート２８の下方のボディ部である。３０は
配線、３１はシリコン基板、３２は埋込み酸化膜、３３
はコンタクトホールである。
【００６８】高しきい値電圧のＭＯＳＦＥＴ・Ｍ１のボ
ディ部２４は、バックゲート端子２５から低しきい値電
圧ＭＯＳＦＥＴ・Ｍ２のゲート２８やソース２６に配線
３０で接続されるが、低しきい値電圧のＭＯＳＦＥＴ・
Ｍ２のボディ部２９はフローティングとし、バックゲー
ト端子には接続しない。ＳＯＩ型構造のＭＯＳＦＥＴで
は、バルク構造のものと異なって、各ＭＯＳＦＥＴ独立
にウエルを設けなくても、ボディ部をフローティングに
できるという特徴がある。
ディ部２４は、バックゲート端子２５から低しきい値電
圧ＭＯＳＦＥＴ・Ｍ２のゲート２８やソース２６に配線
３０で接続されるが、低しきい値電圧のＭＯＳＦＥＴ・
Ｍ２のボディ部２９はフローティングとし、バックゲー
ト端子には接続しない。ＳＯＩ型構造のＭＯＳＦＥＴで
は、バルク構造のものと異なって、各ＭＯＳＦＥＴ独立
にウエルを設けなくても、ボディ部をフローティングに
できるという特徴がある。
【００６９】このようにしてボディ部をフローティング
状態にすると、ボディ部の電位が上昇してしきい値電圧
が低下する。したがって、ＳＯＩ型構造のＭＯＳＦＥＴ
では、プロセス上で特別なしきい値調整用マスクを使用
しなくても、ボディ部へのバイアスの有無によって、高
しきい値のＭＯＳＦＥＴと低しきい値のＭＯＳＦＥＴを
実現できる。
状態にすると、ボディ部の電位が上昇してしきい値電圧
が低下する。したがって、ＳＯＩ型構造のＭＯＳＦＥＴ
では、プロセス上で特別なしきい値調整用マスクを使用
しなくても、ボディ部へのバイアスの有無によって、高
しきい値のＭＯＳＦＥＴと低しきい値のＭＯＳＦＥＴを
実現できる。
【００７０】これとは独立に、ボディ部の不純物濃度を
調整すれば、そのＦＥＴのしきい値電圧を、高い精度で
調整できる。図１０は、この関係を示す。すなわち、不
純物濃度を減らすと、空乏層幅Ｗが増加し、チャネルを
形成するのに必要な電圧が低下し、しきい値電圧が低下
する。
調整すれば、そのＦＥＴのしきい値電圧を、高い精度で
調整できる。図１０は、この関係を示す。すなわち、不
純物濃度を減らすと、空乏層幅Ｗが増加し、チャネルを
形成するのに必要な電圧が低下し、しきい値電圧が低下
する。
【００７１】図１１（Ａ）は、不純物濃度を減少して、
空乏層幅Ｗを広げ、ボディ部２４Ａを完全空乏層とした
状態を示す。この状態では、しきい値電圧が低くなる。
一方、図１１（Ｂ）は、不純物濃度を増加して、空乏層
幅Ｗを減らし、ボディ部２４Ｂを部分空乏層とした状態
を示す。この状態では、しきい値電圧が高くなる。
空乏層幅Ｗを広げ、ボディ部２４Ａを完全空乏層とした
状態を示す。この状態では、しきい値電圧が低くなる。
一方、図１１（Ｂ）は、不純物濃度を増加して、空乏層
幅Ｗを減らし、ボディ部２４Ｂを部分空乏層とした状態
を示す。この状態では、しきい値電圧が高くなる。
【００７２】したがって、低しきい値電圧ＭＯＳＦＥＴ
・Ｍ２のボディ部２９は、図１１（Ａ）に示す完全空乏
状態とし、高しきい値電圧ＭＯＳＦＥＴ・Ｍ１のボディ
部２４は、図１１Ｂに示す部分空乏状態とする。低しき
い値電圧のＭＯＳＦＥＴ・Ｍ２を完全空乏型とすること
によって、その相互インダクタンスの上昇、あるいはゲ
ート容量の低減によって、速度性能が急激に向上する。
・Ｍ２のボディ部２９は、図１１（Ａ）に示す完全空乏
状態とし、高しきい値電圧ＭＯＳＦＥＴ・Ｍ１のボディ
部２４は、図１１Ｂに示す部分空乏状態とする。低しき
い値電圧のＭＯＳＦＥＴ・Ｍ２を完全空乏型とすること
によって、その相互インダクタンスの上昇、あるいはゲ
ート容量の低減によって、速度性能が急激に向上する。
【００７３】図１２は、図６（Ａ）に示すｎチャネル型
ＭＯＳＦＥＴをバルク構造で実現したもである。バルク
型ＭＯＳＦＥＴは、ｐ型シリコン基板中に、ｎ+ 埋込み
層およびｐウエルを形成し、このｐウエルの中に、ＭＯ
ＳＦＥＴ・Ｍ１およびＭ２のバックゲート領域を形成し
ている。
ＭＯＳＦＥＴをバルク構造で実現したもである。バルク
型ＭＯＳＦＥＴは、ｐ型シリコン基板中に、ｎ+ 埋込み
層およびｐウエルを形成し、このｐウエルの中に、ＭＯ
ＳＦＥＴ・Ｍ１およびＭ２のバックゲート領域を形成し
ている。
【００７４】図１３（Ａ）〜（Ｄ）は、本実施の形態の
実験結果を示すグラフであり、図１３（Ａ）および
（Ｂ）は、従来のＭＯＳＦＥＴの構成、およびその電流
特性をそれぞれ示し、図１３（Ｃ）および（Ｄ）は、本
発明によるＭＯＳＦＥＴの構成、およびその電流特性を
それぞれ示している。
実験結果を示すグラフであり、図１３（Ａ）および
（Ｂ）は、従来のＭＯＳＦＥＴの構成、およびその電流
特性をそれぞれ示し、図１３（Ｃ）および（Ｄ）は、本
発明によるＭＯＳＦＥＴの構成、およびその電流特性を
それぞれ示している。
【００７５】図１３（Ａ）および（Ｂ）に示すように、
ゲート端子とバックゲート端子を直接接続した従来のｎ
チャネルＭＯＳＦＥＴ・Ｍａにおいては、バックゲート
電位が電源電圧ＶＤＤの上昇に比例して上昇し、リーク
電流Ｉｌｅａｋが指数関数的に増加する。一方、図１３
（Ｃ）および（Ｄ）に示すように、ｎチャネルＭＯＳＦ
ＥＴ・Ｍａのゲート端子とバックゲート端子とを、ゲー
ト・ソースを共通接続した整流用の低しきい値のｎチャ
ネルＭＯＳＦＥＴ・Ｍｂを介して接続した本発明の回路
では、整流用のＭＯＳＦＥＴ・Ｍｂが逆方向バイアアス
されるため電流の増加を阻止でき、リーク電流の上昇を
抑制できる。電源電圧が１Ｖの場合、本発明の回路構成
では、従来の回路構成に比べてこのリーク電流を４桁以
上削減できる。
ゲート端子とバックゲート端子を直接接続した従来のｎ
チャネルＭＯＳＦＥＴ・Ｍａにおいては、バックゲート
電位が電源電圧ＶＤＤの上昇に比例して上昇し、リーク
電流Ｉｌｅａｋが指数関数的に増加する。一方、図１３
（Ｃ）および（Ｄ）に示すように、ｎチャネルＭＯＳＦ
ＥＴ・Ｍａのゲート端子とバックゲート端子とを、ゲー
ト・ソースを共通接続した整流用の低しきい値のｎチャ
ネルＭＯＳＦＥＴ・Ｍｂを介して接続した本発明の回路
では、整流用のＭＯＳＦＥＴ・Ｍｂが逆方向バイアアス
されるため電流の増加を阻止でき、リーク電流の上昇を
抑制できる。電源電圧が１Ｖの場合、本発明の回路構成
では、従来の回路構成に比べてこのリーク電流を４桁以
上削減できる。
【００７６】図１４（Ａ）および（Ｂ）は、本実施の形
態の変形例を示す回路図である。図１４（Ａ）のＭＯＳ
ＦＥＴは、図６（Ａ）のＭＯＳＦＥＴのゲート端子の他
に、制御端子を設け、ＭＯＳＦＥＴ・Ｍ１のゲート電極
をゲート端子に接続し、ＭＯＳＦＥＴ・Ｍ２のゲートを
制御端子に接続している。このように、ゲート端子と制
御端子とを分離することによって、外部からの制御信号
によって、ＭＯＳＦＥＴ・Ｍ１の動作状態を制御するこ
とができる。その実例については後述する。
態の変形例を示す回路図である。図１４（Ａ）のＭＯＳ
ＦＥＴは、図６（Ａ）のＭＯＳＦＥＴのゲート端子の他
に、制御端子を設け、ＭＯＳＦＥＴ・Ｍ１のゲート電極
をゲート端子に接続し、ＭＯＳＦＥＴ・Ｍ２のゲートを
制御端子に接続している。このように、ゲート端子と制
御端子とを分離することによって、外部からの制御信号
によって、ＭＯＳＦＥＴ・Ｍ１の動作状態を制御するこ
とができる。その実例については後述する。
【００７７】（第２の実施の形態）図１５（Ａ）および
（Ｂ）は、本発明の第２の実施の形態を示すＣＭＯＳイ
ンバータ回路１２２，１２１の回路図である。図１５
（Ａ）は、ｐチャネル型の低しきい値電圧ＭＯＳＦＥＴ
・Ｍ５を負荷トランジスタとし、図６（Ａ）に示したｎ
チャネル型ＭＯＳＦＥＴ回路１１２を駆動トランジスタ
としたＣＭＯＳインバータ回路１２２を示している。ま
た、図１５（Ｂ）は、図６（Ｂ）に示したｐチャネル型
ＭＯＳＦＥＴ回路１１１を負荷トランジスタとし、ｎチ
ャネル型の定しきい値電圧のＭＯＳＦＥＴ・Ｍ６を駆動
トランジスタとしたＣＭＯＳインバータ回路１２１を示
している。
（Ｂ）は、本発明の第２の実施の形態を示すＣＭＯＳイ
ンバータ回路１２２，１２１の回路図である。図１５
（Ａ）は、ｐチャネル型の低しきい値電圧ＭＯＳＦＥＴ
・Ｍ５を負荷トランジスタとし、図６（Ａ）に示したｎ
チャネル型ＭＯＳＦＥＴ回路１１２を駆動トランジスタ
としたＣＭＯＳインバータ回路１２２を示している。ま
た、図１５（Ｂ）は、図６（Ｂ）に示したｐチャネル型
ＭＯＳＦＥＴ回路１１１を負荷トランジスタとし、ｎチ
ャネル型の定しきい値電圧のＭＯＳＦＥＴ・Ｍ６を駆動
トランジスタとしたＣＭＯＳインバータ回路１２１を示
している。
【００７８】図１６（Ａ）および（Ｂ）はこの第２の実
施の形態の発展例を示すもので、図１６（Ａ）は２入力
ＮＯＲ回路１２３を、図１６（Ｂ）は２入力ＮＡＮＤ回
路１２４を示すものである。この図１６（Ａ）は、低し
きい値電圧のｐチャネル型ＭＯＳＦＥＴ・Ｍ７およびＭ
８をシリーズ接続して負荷トランジスタとし、図６
（Ａ）に示したｎチャネル型のＭＯＳＦＥＴ回路１１２
を２個並列接続して駆動トランジスタとした２入力ＮＯ
Ｒ回路１２３を示している。また、図１６（Ｂ）は、低
しきい値電圧のｐチャネル型ＭＯＳＦＥＴ・Ｍ９および
Ｍ１０を並列接続して負荷トランジスタとし、図６
（Ａ）に示したｎチャネル型のＭＯＳＦＥＴ回路１１２
を２個直列接続して駆動トランジスタとした２入力ＮＡ
ＮＤ回路１２４を示している。
施の形態の発展例を示すもので、図１６（Ａ）は２入力
ＮＯＲ回路１２３を、図１６（Ｂ）は２入力ＮＡＮＤ回
路１２４を示すものである。この図１６（Ａ）は、低し
きい値電圧のｐチャネル型ＭＯＳＦＥＴ・Ｍ７およびＭ
８をシリーズ接続して負荷トランジスタとし、図６
（Ａ）に示したｎチャネル型のＭＯＳＦＥＴ回路１１２
を２個並列接続して駆動トランジスタとした２入力ＮＯ
Ｒ回路１２３を示している。また、図１６（Ｂ）は、低
しきい値電圧のｐチャネル型ＭＯＳＦＥＴ・Ｍ９および
Ｍ１０を並列接続して負荷トランジスタとし、図６
（Ａ）に示したｎチャネル型のＭＯＳＦＥＴ回路１１２
を２個直列接続して駆動トランジスタとした２入力ＮＡ
ＮＤ回路１２４を示している。
【００７９】以上の第２の実施の形態では、図６（Ａ）
に示したｎチャネル型ＭＯＳＦＥＴ回路１１２および図
６（Ｂ）に示したｐチャネル型ＭＯＳＦＥＴ回路１１１
を使用しているので、ＶＤＤ＞０．８Ｖの電源でも、Ｍ
ＯＳＦＥＴ・Ｍ１，Ｍ２を可変バイアス化して可変しき
い値電圧を実現でき、低消費電力化を高い電源電圧領域
でも実現できる。
に示したｎチャネル型ＭＯＳＦＥＴ回路１１２および図
６（Ｂ）に示したｐチャネル型ＭＯＳＦＥＴ回路１１１
を使用しているので、ＶＤＤ＞０．８Ｖの電源でも、Ｍ
ＯＳＦＥＴ・Ｍ１，Ｍ２を可変バイアス化して可変しき
い値電圧を実現でき、低消費電力化を高い電源電圧領域
でも実現できる。
【００８０】なお、この図１５（Ａ）〜図１６（Ｂ）に
おいて、低しきい値電圧のＭＯＳＦＥＴ・Ｍ５〜Ｍ１０
は、高しきい値電圧のＭＯＳＦＥＴに置換することがで
きる。
おいて、低しきい値電圧のＭＯＳＦＥＴ・Ｍ５〜Ｍ１０
は、高しきい値電圧のＭＯＳＦＥＴに置換することがで
きる。
【００８１】（第３の実施の形態）図１７，図１８
（Ａ）および（Ｂ）は図６（Ａ）および（Ｂ）に示した
ＭＯＳＦＥＴ回路１１１および１１２のみを使用して構
成した本発明による第３の実施の形態の回路を示す図で
ある。図１７は、ｎチャネル型ＭＯＳＦＥＴ回路１１２
を駆動トランジスタとし、ｐチャネル型ＭＯＳＦＥＴ回
路１１１を負荷トランジスタとしたＣＭＯＳインバータ
回路１３１を示す。図１８（Ａ）はｐチャネル型ＭＯＳ
ＦＥＴ回路１１１を２個直列接続して負荷トランジスタ
とし、ｎチャネル型ＭＯＳＦＥＴ回路１１２を２個並列
接続して駆動トランジスタとした２入力ＮＯＲ回路１３
２を示す。また、図１８（Ｂ）は、ｐチャネル型ＭＯＳ
ＦＥＴ回路１１１を２個並列接続して負荷トランジスタ
とし、ｎチャネル型ＭＯＳＦＥＴ回路１１２を２個直列
接続して駆動トランジスタとした２入力ＮＡＮＤ回路１
３３を示す。これらの２入力ＮＯＲ回路１３２およびＮ
ＡＮＤ回路１３３は、前述の図１６（Ａ）および（Ｂ）
のＮＯＲ回路１２３およびＮＡＮＤ回路１２４のＭＯＳ
ＦＥＴ・Ｍ７とＭ８およびＭ９とＭ１０をｐチャネル型
ＭＯＳ回路１１１に置換したものでもある。
（Ａ）および（Ｂ）は図６（Ａ）および（Ｂ）に示した
ＭＯＳＦＥＴ回路１１１および１１２のみを使用して構
成した本発明による第３の実施の形態の回路を示す図で
ある。図１７は、ｎチャネル型ＭＯＳＦＥＴ回路１１２
を駆動トランジスタとし、ｐチャネル型ＭＯＳＦＥＴ回
路１１１を負荷トランジスタとしたＣＭＯＳインバータ
回路１３１を示す。図１８（Ａ）はｐチャネル型ＭＯＳ
ＦＥＴ回路１１１を２個直列接続して負荷トランジスタ
とし、ｎチャネル型ＭＯＳＦＥＴ回路１１２を２個並列
接続して駆動トランジスタとした２入力ＮＯＲ回路１３
２を示す。また、図１８（Ｂ）は、ｐチャネル型ＭＯＳ
ＦＥＴ回路１１１を２個並列接続して負荷トランジスタ
とし、ｎチャネル型ＭＯＳＦＥＴ回路１１２を２個直列
接続して駆動トランジスタとした２入力ＮＡＮＤ回路１
３３を示す。これらの２入力ＮＯＲ回路１３２およびＮ
ＡＮＤ回路１３３は、前述の図１６（Ａ）および（Ｂ）
のＮＯＲ回路１２３およびＮＡＮＤ回路１２４のＭＯＳ
ＦＥＴ・Ｍ７とＭ８およびＭ９とＭ１０をｐチャネル型
ＭＯＳ回路１１１に置換したものでもある。
【００８２】この第３の実施の形態でも、第２の実施の
形態と同様に、ＶＤＤ＞０．８Ｖの電源でも、ＭＯＳＦ
ＥＴを可変バイアス化して可変しきい値電圧を実現で
き、低消費電力化を高電源電圧領域でも実現できる。こ
のように図１５（Ａ）〜図１８（Ｂ）の構成では、広い
電源電圧範囲にわたって、高速・低消費電力のＣＭＯＳ
論理回路を実現できる。
形態と同様に、ＶＤＤ＞０．８Ｖの電源でも、ＭＯＳＦ
ＥＴを可変バイアス化して可変しきい値電圧を実現で
き、低消費電力化を高電源電圧領域でも実現できる。こ
のように図１５（Ａ）〜図１８（Ｂ）の構成では、広い
電源電圧範囲にわたって、高速・低消費電力のＣＭＯＳ
論理回路を実現できる。
【００８３】（第４の実施の形態）図１９（Ａ）および
（Ｂ）は本発明の第４の実施の形態を示す図であり、図
１５（Ａ）に示したＣＭＯＳインバータ回路１２２と図
１５（Ｂ）に示したＣＭＯＳインバータ回路１２１を交
互に４段縦続接続してバッファ回路１４１，１４２を構
成したものである。図１９（Ａ）と（Ｂ）との違いは、
最終段がＣＭＯＳインバータ回路１２１か１２２かの違
いである。
（Ｂ）は本発明の第４の実施の形態を示す図であり、図
１５（Ａ）に示したＣＭＯＳインバータ回路１２２と図
１５（Ｂ）に示したＣＭＯＳインバータ回路１２１を交
互に４段縦続接続してバッファ回路１４１，１４２を構
成したものである。図１９（Ａ）と（Ｂ）との違いは、
最終段がＣＭＯＳインバータ回路１２１か１２２かの違
いである。
【００８４】前述した図１５（Ａ）のインバータ回路１
２２では、入力電圧Ｖｉｎが「Ｈ」レベルで出力電圧Ｖ
ｏｕｔが「Ｌ」レベルのとき、低しきい値電圧のＭＯＳ
ＦＥＴ・Ｍ５がオフ、図１５（Ｂ）のインバータ回路１
２１では、入力電圧Ｖｉｎが「Ｌ」レベルで出力電圧Ｖ
ｏｕｔが「Ｈ」レベルのとき、低しきい値電圧のＭＯＳ
ＦＥＴ・Ｍ６がオフになる。これらの低しきい値電圧Ｍ
ＯＳＦＥＴ・Ｍ５，Ｍ６がオフする場合、抵抗値が十分
には高くないのでリーク電流が大きくなる。
２２では、入力電圧Ｖｉｎが「Ｈ」レベルで出力電圧Ｖ
ｏｕｔが「Ｌ」レベルのとき、低しきい値電圧のＭＯＳ
ＦＥＴ・Ｍ５がオフ、図１５（Ｂ）のインバータ回路１
２１では、入力電圧Ｖｉｎが「Ｌ」レベルで出力電圧Ｖ
ｏｕｔが「Ｈ」レベルのとき、低しきい値電圧のＭＯＳ
ＦＥＴ・Ｍ６がオフになる。これらの低しきい値電圧Ｍ
ＯＳＦＥＴ・Ｍ５，Ｍ６がオフする場合、抵抗値が十分
には高くないのでリーク電流が大きくなる。
【００８５】一方、図１５（Ａ）に示したＣＭＯＳイン
バータ回路１２２では、入力電圧Ｖｉｎが「Ｌ」レベル
で出力電圧Ｖｏｕｔが「Ｈ」レベルのとき、ｎチャネル
型ＭＯＳＦＥＴ回路１１２がオフ、図１５（Ｂ）に示し
たＣＭＯインバータ回路１１１では、入力電圧Ｖｉｎが
「Ｈ」レベルで出力電圧Ｖｏｕｔが「Ｌ」レベルのと
き、ｐチャネルＭＯＳＦＥＴ回路１１１がオフとなる。
これらの回路１１２，１１１のオフの抵抗値は十分大き
いので、リーク電流が小さくなる。
バータ回路１２２では、入力電圧Ｖｉｎが「Ｌ」レベル
で出力電圧Ｖｏｕｔが「Ｈ」レベルのとき、ｎチャネル
型ＭＯＳＦＥＴ回路１１２がオフ、図１５（Ｂ）に示し
たＣＭＯインバータ回路１１１では、入力電圧Ｖｉｎが
「Ｈ」レベルで出力電圧Ｖｏｕｔが「Ｌ」レベルのと
き、ｐチャネルＭＯＳＦＥＴ回路１１１がオフとなる。
これらの回路１１２，１１１のオフの抵抗値は十分大き
いので、リーク電流が小さくなる。
【００８６】以上のことから、図１９（Ａ）のバッファ
回路１４１は、入出力端子が「Ｈ」レベルのときに全て
のゲート回路のリーク電流が小さくなるので、このとき
全体として静止電流が小さくなり、「Ｌ」レベルのとき
はこの逆で静止電流が大きくなる。逆に、図１９（Ｂ）
のバッファ回路１４２は、入出力端子が「Ｌ」レベルの
ときに全てのゲート回路のリーク電流が小さくなるの
で、このとき全体として静止電流が小さくなり、「Ｈ」
レベルのときはこの逆で静止電流が大きくなる。
回路１４１は、入出力端子が「Ｈ」レベルのときに全て
のゲート回路のリーク電流が小さくなるので、このとき
全体として静止電流が小さくなり、「Ｌ」レベルのとき
はこの逆で静止電流が大きくなる。逆に、図１９（Ｂ）
のバッファ回路１４２は、入出力端子が「Ｌ」レベルの
ときに全てのゲート回路のリーク電流が小さくなるの
で、このとき全体として静止電流が小さくなり、「Ｈ」
レベルのときはこの逆で静止電流が大きくなる。
【００８７】このように、バッファ回路１４１および１
４２では、２値のうちの特定の論理状態において、デバ
イスのリーク電流によるスリープ時の電流を小さくでき
る。以上は簡単な回路についての例であり、バリエーシ
ョンは多数あり得る。例えば、図１５（Ａ）および
（Ｂ）に示した回路１２１および１２２を交互に４段以
上の偶数段接続して構成したバッファ回路や、奇数段接
続して構成したインバータ回路等である。
４２では、２値のうちの特定の論理状態において、デバ
イスのリーク電流によるスリープ時の電流を小さくでき
る。以上は簡単な回路についての例であり、バリエーシ
ョンは多数あり得る。例えば、図１５（Ａ）および
（Ｂ）に示した回路１２１および１２２を交互に４段以
上の偶数段接続して構成したバッファ回路や、奇数段接
続して構成したインバータ回路等である。
【００８８】（第５の実施の形態）図２０，図２１
（Ａ）および（Ｂ）は第５の実施の形態を示す回路図で
ある。まず、図２０は、図２で説明したＣＭＯＳ論理回
路の高電位側電源制御回路４を図６（Ｂ）に示したｐチ
ャネル型ＭＯＳＦＥＴ回路１１１に置換し、低電位側電
源制御回路５を図６（Ａ）に示したｎチャネル型ＭＯＳ
ＦＥＴ回路１１２に置換したＣＭＯＳ論理回路１５１で
ある。
（Ａ）および（Ｂ）は第５の実施の形態を示す回路図で
ある。まず、図２０は、図２で説明したＣＭＯＳ論理回
路の高電位側電源制御回路４を図６（Ｂ）に示したｐチ
ャネル型ＭＯＳＦＥＴ回路１１１に置換し、低電位側電
源制御回路５を図６（Ａ）に示したｎチャネル型ＭＯＳ
ＦＥＴ回路１１２に置換したＣＭＯＳ論理回路１５１で
ある。
【００８９】このＣＭＯＳ論理回路１５１では、電源電
圧ＶＤＤが０．８Ｖ（正確にはダイオードＤ３の順方向
電圧Ｖｆ）までは、図２と同じ動作となる。電源電圧Ｖ
ＤＤが０．８Ｖを越えると、ＭＯＳＦＥＴ回路１１２，
１１１内の高しきい値電圧のＭＯＳＦＥＴ・Ｍ１，Ｍ３
のバックゲート電圧が低しきい値電圧のＭＯＳＦＥＴ・
Ｍ２，Ｍ４でクランプされるため、ゲート電流の増大が
なく、また動作時のしきい値電圧を低下させて低インピ
ーダンス化が図られ、高速動作の妨げとならない。すな
わち、図２に示した回路のメリットを広い電源電圧範囲
にわたって受けることができる。
圧ＶＤＤが０．８Ｖ（正確にはダイオードＤ３の順方向
電圧Ｖｆ）までは、図２と同じ動作となる。電源電圧Ｖ
ＤＤが０．８Ｖを越えると、ＭＯＳＦＥＴ回路１１２，
１１１内の高しきい値電圧のＭＯＳＦＥＴ・Ｍ１，Ｍ３
のバックゲート電圧が低しきい値電圧のＭＯＳＦＥＴ・
Ｍ２，Ｍ４でクランプされるため、ゲート電流の増大が
なく、また動作時のしきい値電圧を低下させて低インピ
ーダンス化が図られ、高速動作の妨げとならない。すな
わち、図２に示した回路のメリットを広い電源電圧範囲
にわたって受けることができる。
【００９０】なお、図２０のＣＭＯＳ論理回路１５１で
は、高電位側、低電位側の両方の電源制御回路に図６
（Ａ）および（Ｂ）のＭＯＳＦＥＴ回路１１２，１１１
を用いたが、図２１（Ａ）のＣＭＯＳ論理回路１５２に
示すように、高電位側にのみｐチャネル型ＭＯＳＦＥＴ
回路１１１を接続し、また図２１（Ｂ）のＣＭＯＳ論理
回路１５３に示すように、低電位側にのみｎチャネル型
ＭＯＳＦＥＴ回路１１２を接続し、電源制御回路を接続
しない側の電源端子を電源ＶＤＤまたは接地に接続した
構成をとっても、ほぼ同様の作用効果を得ることができ
ることは明らかである。
は、高電位側、低電位側の両方の電源制御回路に図６
（Ａ）および（Ｂ）のＭＯＳＦＥＴ回路１１２，１１１
を用いたが、図２１（Ａ）のＣＭＯＳ論理回路１５２に
示すように、高電位側にのみｐチャネル型ＭＯＳＦＥＴ
回路１１１を接続し、また図２１（Ｂ）のＣＭＯＳ論理
回路１５３に示すように、低電位側にのみｎチャネル型
ＭＯＳＦＥＴ回路１１２を接続し、電源制御回路を接続
しない側の電源端子を電源ＶＤＤまたは接地に接続した
構成をとっても、ほぼ同様の作用効果を得ることができ
ることは明らかである。
【００９１】（第６の実施の形態）図２２（Ａ）〜
（Ｃ）は本発明の第６の実施の形態を示す回路である。
図２２（Ａ）は、図２０に示したＣＭＯＳ論理回路１５
１のＳＬ信号の入力端子に図１９（Ａ）に示したバッフ
ァ回路１４１を接続し、＊ＳＬ信号の入力端子に図１９
（Ｂ）に示したバッファ回路１４２を接続したものであ
る。図２２（Ｂ）は図２１（Ａ）に示したＣＭＯＳ論理
回路１５２のＳＬ信号の入力端子に図１９（Ａ）に示し
たバッファ回路１４１を接続し、図２２（Ｃ）は図１２
（Ｂ）に示したＣＭＯＳ論理回路１５３の＊ＳＬ信号の
入力端子に図１９（Ｂ）に示したバッファ回路１４２を
接続したものである。
（Ｃ）は本発明の第６の実施の形態を示す回路である。
図２２（Ａ）は、図２０に示したＣＭＯＳ論理回路１５
１のＳＬ信号の入力端子に図１９（Ａ）に示したバッフ
ァ回路１４１を接続し、＊ＳＬ信号の入力端子に図１９
（Ｂ）に示したバッファ回路１４２を接続したものであ
る。図２２（Ｂ）は図２１（Ａ）に示したＣＭＯＳ論理
回路１５２のＳＬ信号の入力端子に図１９（Ａ）に示し
たバッファ回路１４１を接続し、図２２（Ｃ）は図１２
（Ｂ）に示したＣＭＯＳ論理回路１５３の＊ＳＬ信号の
入力端子に図１９（Ｂ）に示したバッファ回路１４２を
接続したものである。
【００９２】この図２２（Ａ）〜（Ｃ）の回路では、Ｓ
Ｌ信号が「Ｈ」レベル、＊ＳＬ信号が「Ｌ」レベル、つ
まり低しきい値電圧のＣＭＯＳ論理回路群３が待機（ス
リープ）状態のとき、バッファ回路１４１，１４２の静
止電流が小さくなる。
Ｌ信号が「Ｈ」レベル、＊ＳＬ信号が「Ｌ」レベル、つ
まり低しきい値電圧のＣＭＯＳ論理回路群３が待機（ス
リープ）状態のとき、バッファ回路１４１，１４２の静
止電流が小さくなる。
【００９３】このように、低しきい値電圧のＣＭＯＳ論
理回路群３が待機状態にあるとき、これらの回路の静止
電流が小さいので、消費電力削減に有効である。特に、
動作時間に対して待機状態となる時間の比率が大きい場
合には、回路全体としての消費電力削減に有効である。
この図２２（Ａ）〜（Ｃ）に示す回路により、１Ｖ以下
から３ないし５Ｖまでの広範囲の電源電圧で、動作時の
高速化と待機時の低消費電力化を同時に満足できるとい
う大きな利点がある。
理回路群３が待機状態にあるとき、これらの回路の静止
電流が小さいので、消費電力削減に有効である。特に、
動作時間に対して待機状態となる時間の比率が大きい場
合には、回路全体としての消費電力削減に有効である。
この図２２（Ａ）〜（Ｃ）に示す回路により、１Ｖ以下
から３ないし５Ｖまでの広範囲の電源電圧で、動作時の
高速化と待機時の低消費電力化を同時に満足できるとい
う大きな利点がある。
【００９４】図２０〜図２２（Ｃ）の構成では、広い電
源電圧範囲にわたって高速・低消費電力のマルチスレシ
ョルドＣＭＯＳ論理回路を実現できる。特に図２２
（Ａ）〜（Ｃ）の構成では、待機状態でのリーク電流が
小さいので待機状態での消費電力が低減し、動作状態よ
り待機状態の時間が大きい場合に有用である。
源電圧範囲にわたって高速・低消費電力のマルチスレシ
ョルドＣＭＯＳ論理回路を実現できる。特に図２２
（Ａ）〜（Ｃ）の構成では、待機状態でのリーク電流が
小さいので待機状態での消費電力が低減し、動作状態よ
り待機状態の時間が大きい場合に有用である。
【００９５】図２０、図２１（Ａ），（Ｂ）、図２２
（Ａ）〜（Ｃ）の回路を、ＳＯＩ型のＭＯＳＦＥＴで構
成し、ＣＭＯＳ論理回路３を構成する多数の低しきい値
ＭＯＳＦＥＴのボディ部をフローティング状態とするこ
とも可能である。これによって、バックゲート端子が不
要となる。ＳＯＩ構造のＭＯＳＦＥＴにおいては、バッ
クゲート端子は各ＭＯＳＦＥＴごとに取り出さねばなら
ず、また図９から分かるようにバックゲート端子はある
程度の面積を必要とするため、回路全体としてバックゲ
ート端子に要するチップ面積は無視できない。このた
め、バックゲート端子が不要になるとチップ面積を大幅
に減少でき、高集積化が可能となる。ボディ部をフロー
ティング状態としたＮＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）
では、ドレインからボディ部へ正孔（電子）が流入し
て、ボディ部の電位が上がる（下がる）。このため、し
きい値電圧が下がり、ＣＭＯＳ論理回路のＭＯＳＦＥＴ
の低電圧化を図ることができる。
（Ａ）〜（Ｃ）の回路を、ＳＯＩ型のＭＯＳＦＥＴで構
成し、ＣＭＯＳ論理回路３を構成する多数の低しきい値
ＭＯＳＦＥＴのボディ部をフローティング状態とするこ
とも可能である。これによって、バックゲート端子が不
要となる。ＳＯＩ構造のＭＯＳＦＥＴにおいては、バッ
クゲート端子は各ＭＯＳＦＥＴごとに取り出さねばなら
ず、また図９から分かるようにバックゲート端子はある
程度の面積を必要とするため、回路全体としてバックゲ
ート端子に要するチップ面積は無視できない。このた
め、バックゲート端子が不要になるとチップ面積を大幅
に減少でき、高集積化が可能となる。ボディ部をフロー
ティング状態としたＮＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）
では、ドレインからボディ部へ正孔（電子）が流入し
て、ボディ部の電位が上がる（下がる）。このため、し
きい値電圧が下がり、ＣＭＯＳ論理回路のＭＯＳＦＥＴ
の低電圧化を図ることができる。
【００９６】（第７の実施の形態）図２３は本発明の第
７の実施の形態を示すＭＯＳＦＥＴ回路の回路図であ
る。２０１は制御信号Ｃが入力する第１の制御入力端
子、２０２はその制御信号Ｃと相補関係にある制御信号
＊Ｃが入力する第２の制御入力端子、２０３はＣＭＯＳ
インバータをｎ段にチェーン接続した内部ＣＭＯＳ回
路、２０４は信号入力端子、２０５は信号出力端子であ
る。
７の実施の形態を示すＭＯＳＦＥＴ回路の回路図であ
る。２０１は制御信号Ｃが入力する第１の制御入力端
子、２０２はその制御信号Ｃと相補関係にある制御信号
＊Ｃが入力する第２の制御入力端子、２０３はＣＭＯＳ
インバータをｎ段にチェーン接続した内部ＣＭＯＳ回
路、２０４は信号入力端子、２０５は信号出力端子であ
る。
【００９７】ここでは、内部ＣＭＯＳ回路２０３の負荷
トランジスタを構成するｐチャネルＭＯＳＦＥＴ・Ｍ３
１〜Ｍ３ｎのすべてのバックゲート端子を、ゲートとソ
ースを共通接続したｐチャネルＭＯＳＦＥＴ・Ｍ１（第
１の整流用素子）を介して、第１の制御入力端子２０１
に接続している。同様に、ＣＭＯＳインバータ群２０３
の駆動トランジスタを構成するｎチャネルＭＯＳＦＥＴ
・Ｍ４１〜Ｍ４ｎのすべてのバックゲート端子を、ゲー
トとソースを共通接続したｎチャネルＭＯＳＦＥＴ・Ｍ
２（第２の整流用素子）を介して、第２の制御端子２０
２に接続している。
トランジスタを構成するｐチャネルＭＯＳＦＥＴ・Ｍ３
１〜Ｍ３ｎのすべてのバックゲート端子を、ゲートとソ
ースを共通接続したｐチャネルＭＯＳＦＥＴ・Ｍ１（第
１の整流用素子）を介して、第１の制御入力端子２０１
に接続している。同様に、ＣＭＯＳインバータ群２０３
の駆動トランジスタを構成するｎチャネルＭＯＳＦＥＴ
・Ｍ４１〜Ｍ４ｎのすべてのバックゲート端子を、ゲー
トとソースを共通接続したｎチャネルＭＯＳＦＥＴ・Ｍ
２（第２の整流用素子）を介して、第２の制御端子２０
２に接続している。
【００９８】ゲートとソースを共通接続したｐチャネル
ＭＯＳＦＥＴ・Ｍ１は、ドレイン→ゲート・ソースの方
向に順方向電流が流れるので、ドレイン端子がアノード
となり、ゲート・ソース端子がカソードとなるダイオー
ドとして機能する。このダイオードの順方向電圧Ｖｆは
そのＭＯＳＦＥＴ・Ｍ１のしきい値電圧である。
ＭＯＳＦＥＴ・Ｍ１は、ドレイン→ゲート・ソースの方
向に順方向電流が流れるので、ドレイン端子がアノード
となり、ゲート・ソース端子がカソードとなるダイオー
ドとして機能する。このダイオードの順方向電圧Ｖｆは
そのＭＯＳＦＥＴ・Ｍ１のしきい値電圧である。
【００９９】ゲートとソースを共通接続したｎチャネル
ＭＯＳＦＥＴ・Ｍ２は、ゲート・ソース→ドレインの方
向に順方向電流が流れるので、ゲート・ソース端子がア
ノードとなり、ドレイン端子がカソードとなるダイオー
ドとして機能する。このダイオードの順方向電圧Ｖｆは
そのＭＯＳＦＥＴ・Ｍ２のしきい値電圧である。
ＭＯＳＦＥＴ・Ｍ２は、ゲート・ソース→ドレインの方
向に順方向電流が流れるので、ゲート・ソース端子がア
ノードとなり、ドレイン端子がカソードとなるダイオー
ドとして機能する。このダイオードの順方向電圧Ｖｆは
そのＭＯＳＦＥＴ・Ｍ２のしきい値電圧である。
【０１００】次に動作を説明する。まず、第１の制御入
力端子２０１に印加する制御信号Ｃがローレベル電圧の
とき、整流用素子としてのｐチャネルＭＯＳＦＥＴ・Ｍ
１は逆バイアスされるが、そのリーク電流により、一種
の定電圧ダイオードとして働き、内部ＣＭＯＳ回路２０
３のｐチャネルＭＯＳＦＥＴ・Ｍ３１〜Ｍ３ｎのバック
ゲート電圧が低下するので、それらのトランジスタＭ３
１〜Ｍ３ｎのしきい値電圧が小さくなる。
力端子２０１に印加する制御信号Ｃがローレベル電圧の
とき、整流用素子としてのｐチャネルＭＯＳＦＥＴ・Ｍ
１は逆バイアスされるが、そのリーク電流により、一種
の定電圧ダイオードとして働き、内部ＣＭＯＳ回路２０
３のｐチャネルＭＯＳＦＥＴ・Ｍ３１〜Ｍ３ｎのバック
ゲート電圧が低下するので、それらのトランジスタＭ３
１〜Ｍ３ｎのしきい値電圧が小さくなる。
【０１０１】またこのとき、第２の制御入力端子２０２
に印加する制御信号＊Ｃはハイレベル電圧であるので、
整流用素子としてのｎチャネルＭＯＳＦＥＴ・Ｍ２も逆
バイアスされるが、そのリーク電流により、一種の定電
圧ダイオードとして働き、内部ＣＭＯＳ回路２０３を構
成するｎチャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ４ｎのバッ
クゲート電圧が上昇し、それらのトランジスタＭ４１〜
Ｍ４ｎのしきい値電圧も小さくなる。
に印加する制御信号＊Ｃはハイレベル電圧であるので、
整流用素子としてのｎチャネルＭＯＳＦＥＴ・Ｍ２も逆
バイアスされるが、そのリーク電流により、一種の定電
圧ダイオードとして働き、内部ＣＭＯＳ回路２０３を構
成するｎチャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ４ｎのバッ
クゲート電圧が上昇し、それらのトランジスタＭ４１〜
Ｍ４ｎのしきい値電圧も小さくなる。
【０１０２】以上のようにしきい値電圧が小さくなる
と、ＭＯＳＦＥＴの元のしきい値電圧近傍の定電源電圧
でも高速動作させることが可能となる。
と、ＭＯＳＦＥＴの元のしきい値電圧近傍の定電源電圧
でも高速動作させることが可能となる。
【０１０３】このとき、各トランジスタでは、バックゲ
ート端子とソース端子との間が順方向にバイアスされ短
絡電流のパスが生じるが、整流用のＭＯＳＦＥＴ・Ｍ
１，Ｍ２が逆バイアスされるので、流れるのはリーク電
流であり、短絡電流は阻止される。特に、従来例と比較
して、ダイオードＤ３のＶｆ（０．８Ｖ）以上の電源電
圧に対してその電流は著しく削減される。
ート端子とソース端子との間が順方向にバイアスされ短
絡電流のパスが生じるが、整流用のＭＯＳＦＥＴ・Ｍ
１，Ｍ２が逆バイアスされるので、流れるのはリーク電
流であり、短絡電流は阻止される。特に、従来例と比較
して、ダイオードＤ３のＶｆ（０．８Ｖ）以上の電源電
圧に対してその電流は著しく削減される。
【０１０４】この整流用のトランジスタＭ１，Ｍ２を流
れるリーク電流の電流値は小さいので、ｐチャネルＭＯ
ＳＦＥＴ・Ｍ３１〜Ｍ３ｎのバックゲート電位の大きな
低下、ｎチャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ４ｎのバッ
クゲート電位の大きな上昇は防止される。
れるリーク電流の電流値は小さいので、ｐチャネルＭＯ
ＳＦＥＴ・Ｍ３１〜Ｍ３ｎのバックゲート電位の大きな
低下、ｎチャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ４ｎのバッ
クゲート電位の大きな上昇は防止される。
【０１０５】次に、制御入力端子２０１の制御信号Ｃが
ハイレベル電圧、制御入力端子２０２の制御信号＊Ｃが
ローレベル電圧のとき、整流用のＭＯＳＦＥＴ・Ｍ１，
Ｍ２が順方向にバイアスされ、ｐチャネルＭＯＳＦＥＴ
・Ｍ３１〜Ｍ３ｎのバックゲート端子は高電位に、ｎチ
ャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ４ｎのバックゲート端
子は低電位になる。しかし、それらＭＯＳＦＥＴ・Ｍ３
１〜Ｍ３ｎ，Ｍ４１〜Ｍ４ｎのソースとバックゲートと
は同一電位となり、しきい値電圧の減少や短絡電流が発
生することはない。
ハイレベル電圧、制御入力端子２０２の制御信号＊Ｃが
ローレベル電圧のとき、整流用のＭＯＳＦＥＴ・Ｍ１，
Ｍ２が順方向にバイアスされ、ｐチャネルＭＯＳＦＥＴ
・Ｍ３１〜Ｍ３ｎのバックゲート端子は高電位に、ｎチ
ャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ４ｎのバックゲート端
子は低電位になる。しかし、それらＭＯＳＦＥＴ・Ｍ３
１〜Ｍ３ｎ，Ｍ４１〜Ｍ４ｎのソースとバックゲートと
は同一電位となり、しきい値電圧の減少や短絡電流が発
生することはない。
【０１０６】以上から、図２４に示すように、制御信号
Ｃをローレベル電圧、制御信号＊Ｃをハイレベル電圧に
設定したとき、各トランジスタのしきい値電圧が低しき
い値電圧に変化するので、このモードを動作モードとす
ると、低電源電圧を使用することができ、また同時に高
速動作が可能となる。また上記と逆に、制御信号Ｃをハ
イレベル電圧、制御信号＊Ｃをローレベル電圧に設定し
たとき、各トランジスタが元の高しきい値電圧となるの
で、このときをスリープモード（動作を休止させるモー
ド）にすれば、各トランジスタのソース・ドレイン間を
流れるリーク電流が小さくなり低消費電力を図ることが
できるようになる。
Ｃをローレベル電圧、制御信号＊Ｃをハイレベル電圧に
設定したとき、各トランジスタのしきい値電圧が低しき
い値電圧に変化するので、このモードを動作モードとす
ると、低電源電圧を使用することができ、また同時に高
速動作が可能となる。また上記と逆に、制御信号Ｃをハ
イレベル電圧、制御信号＊Ｃをローレベル電圧に設定し
たとき、各トランジスタが元の高しきい値電圧となるの
で、このときをスリープモード（動作を休止させるモー
ド）にすれば、各トランジスタのソース・ドレイン間を
流れるリーク電流が小さくなり低消費電力を図ることが
できるようになる。
【０１０７】なお、図２３のＭＯＳＦＥＴ回路におい
て、整流用のｐチャネルＭＯＳＦＥＴ・Ｍ１は内部ＣＭ
ＯＳ回路２０３のｐチャネルＭＯＳＦＥＴ・Ｍ３１〜Ｍ
３ｎに共通に使用し、また整流用のｎチャネルＭＯＳＦ
ＥＴ・Ｍ２は内部ＣＭＯＳ回路２０３のｎチャネルＭＯ
ＳＦＥＴ・Ｍ４１〜Ｍ４ｎに共通し使用しているが、内
部ＣＭＯＳ回路２０３の１個のＭＯＳＦＥＴごとに整流
用ＭＯＳＦＥＴを接続しても、また内部ＣＭＯＳ回路２
０３の複数個のＭＯＳＦＥＴごとに整流用ＭＯＳＦＥＴ
を接続しても良い。
て、整流用のｐチャネルＭＯＳＦＥＴ・Ｍ１は内部ＣＭ
ＯＳ回路２０３のｐチャネルＭＯＳＦＥＴ・Ｍ３１〜Ｍ
３ｎに共通に使用し、また整流用のｎチャネルＭＯＳＦ
ＥＴ・Ｍ２は内部ＣＭＯＳ回路２０３のｎチャネルＭＯ
ＳＦＥＴ・Ｍ４１〜Ｍ４ｎに共通し使用しているが、内
部ＣＭＯＳ回路２０３の１個のＭＯＳＦＥＴごとに整流
用ＭＯＳＦＥＴを接続しても、また内部ＣＭＯＳ回路２
０３の複数個のＭＯＳＦＥＴごとに整流用ＭＯＳＦＥＴ
を接続しても良い。
【０１０８】また、図２３のＭＯＳＦＥＴ回路では、内
部ＣＭＯＳ回路２０３の中のｐチャネルＭＯＳＦＥＴ・
Ｍ３１〜Ｍ３ｎとｎチャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ
４ｎの両方のチャネルのＭＯＳＦＥＴのバックゲート端
子に整流用のＭＯＳＦＥＴを接続しているが、一方のチ
ャネルのＭＯＳＦＥＴのバックゲート端子のみに整流用
のＭＯＳＦＥＴを接続し、他方のチャネルのＭＯＳＦＥ
Ｔのバックゲート端子には固定電圧を印加させる（ｐチ
ャネルＭＯＳＦＥＴのバックゲート端子には接地電位を
印加し、ｎチャネルＭＯＳＦＥＴのバックゲート端子に
は電源電圧を印加する）、またはフローティングとして
も良い。これらの場合は制御信号としては相補信号は必
要ない。
部ＣＭＯＳ回路２０３の中のｐチャネルＭＯＳＦＥＴ・
Ｍ３１〜Ｍ３ｎとｎチャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ
４ｎの両方のチャネルのＭＯＳＦＥＴのバックゲート端
子に整流用のＭＯＳＦＥＴを接続しているが、一方のチ
ャネルのＭＯＳＦＥＴのバックゲート端子のみに整流用
のＭＯＳＦＥＴを接続し、他方のチャネルのＭＯＳＦＥ
Ｔのバックゲート端子には固定電圧を印加させる（ｐチ
ャネルＭＯＳＦＥＴのバックゲート端子には接地電位を
印加し、ｎチャネルＭＯＳＦＥＴのバックゲート端子に
は電源電圧を印加する）、またはフローティングとして
も良い。これらの場合は制御信号としては相補信号は必
要ない。
【０１０９】さらに、図２３のＭＯＳＦＥＴ回路では、
内部ＣＭＯＳ回路２０３をＣＭＯＳインバータをｎ段に
チェーン接続して構成したが、この内部ＣＭＯＳ回路２
０３は、このようなＣＭＯＳインバータのみで構成され
る回路に限られるものではない。
内部ＣＭＯＳ回路２０３をＣＭＯＳインバータをｎ段に
チェーン接続して構成したが、この内部ＣＭＯＳ回路２
０３は、このようなＣＭＯＳインバータのみで構成され
る回路に限られるものではない。
【０１１０】（第８の実施の形態）図２５は本発明の第
８の実施の形態を示すＭＯＳＦＥＴ回路の回路図であ
る。ここでは、内部ＣＭＯＳ回路２０３を構成するＭＯ
ＳＦＥＴ・Ｍ３１〜Ｍ３ｎ、Ｍ４１〜Ｍ４ｎのしきい値
電圧よりも小さいしきい値電圧（低しきい値電圧）のｐ
チャネルＭＯＳＦＥＴ・Ｍ５、ｎチャネルＭＯＳＦＥＴ
・Ｍ６を整流用のトランジスタとして、そのゲート・ソ
ースを共通接続している。例えば、内部ＣＭＯＳ回路２
０３を構成するＭＯＳＦＥＴ・Ｍ３１〜Ｍ３ｎ、Ｍ４１
〜Ｍ４ｎのしきい値電圧を０．６Ｖとするとき、整流用
のＭＯＳＦＥＴ・Ｍ５，Ｍ６のしきい値電圧を０．２Ｖ
とする。
８の実施の形態を示すＭＯＳＦＥＴ回路の回路図であ
る。ここでは、内部ＣＭＯＳ回路２０３を構成するＭＯ
ＳＦＥＴ・Ｍ３１〜Ｍ３ｎ、Ｍ４１〜Ｍ４ｎのしきい値
電圧よりも小さいしきい値電圧（低しきい値電圧）のｐ
チャネルＭＯＳＦＥＴ・Ｍ５、ｎチャネルＭＯＳＦＥＴ
・Ｍ６を整流用のトランジスタとして、そのゲート・ソ
ースを共通接続している。例えば、内部ＣＭＯＳ回路２
０３を構成するＭＯＳＦＥＴ・Ｍ３１〜Ｍ３ｎ、Ｍ４１
〜Ｍ４ｎのしきい値電圧を０．６Ｖとするとき、整流用
のＭＯＳＦＥＴ・Ｍ５，Ｍ６のしきい値電圧を０．２Ｖ
とする。
【０１１１】このように、整流用のＭＯＳＦＥＴ・Ｍ
５，Ｍ６として低しきい値電圧のトランジスタのものを
使用すると、所望のリーク電流を小面積で実現できる利
点がある。低しきい値電圧のＭＯＳＦＥＴはもともとリ
ーク電流が大きいからである。
５，Ｍ６として低しきい値電圧のトランジスタのものを
使用すると、所望のリーク電流を小面積で実現できる利
点がある。低しきい値電圧のＭＯＳＦＥＴはもともとリ
ーク電流が大きいからである。
【０１１２】（第９の実施の形態）図２６は本発明の第
９の実施の形態を示すＭＯＳＦＥＴ回路の回路図であ
る。これは、内部ＣＭＯＳ回路２０３を、ｐチャネルＭ
ＯＳＦＥＴ・Ｍ３１，Ｍ３２、ｎチャネルＭＯＳＦＥＴ
・Ｍ４１，Ｍ４２で構成される２段接続のインバータ
と、ｐチャネルＭＯＳＦＥＴ・Ｍ３３、ｎチャネルＭＯ
ＳＦＥＴ・Ｍ４３で構成されるトランスファゲートとを
ループ接続してラッチ回路２０６としたものである。そ
して、このラッチ回路２０６のｐチャネルＭＯＳＦＥＴ
・Ｍ３１〜Ｍ３３のバックゲート端子を整流用のＭＯＳ
ＦＥＴ・Ｍ５を介して第１の制御端子２０１に接続し、
ｎチャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ４３のバックゲー
ト端子を整流用のＭＯＳＦＥＴ・Ｍ６を介して第２の制
御端子２０２に接続したものである。
９の実施の形態を示すＭＯＳＦＥＴ回路の回路図であ
る。これは、内部ＣＭＯＳ回路２０３を、ｐチャネルＭ
ＯＳＦＥＴ・Ｍ３１，Ｍ３２、ｎチャネルＭＯＳＦＥＴ
・Ｍ４１，Ｍ４２で構成される２段接続のインバータ
と、ｐチャネルＭＯＳＦＥＴ・Ｍ３３、ｎチャネルＭＯ
ＳＦＥＴ・Ｍ４３で構成されるトランスファゲートとを
ループ接続してラッチ回路２０６としたものである。そ
して、このラッチ回路２０６のｐチャネルＭＯＳＦＥＴ
・Ｍ３１〜Ｍ３３のバックゲート端子を整流用のＭＯＳ
ＦＥＴ・Ｍ５を介して第１の制御端子２０１に接続し、
ｎチャネルＭＯＳＦＥＴ・Ｍ４１〜Ｍ４３のバックゲー
ト端子を整流用のＭＯＳＦＥＴ・Ｍ６を介して第２の制
御端子２０２に接続したものである。
【０１１３】この図２６に示すＭＯＳＦＥＴ回路では、
トランスファゲートを構成するｐチャネルＭＯＳＦＥＴ
・Ｍ３３とｎチャネルＭＯＳＦＥＴ・Ｍ４３の導通時の
しきい値電圧が遮断時のそれより小さくなるので、その
トランスファゲートのオン抵抗を低減させることができ
るため、元のしきい値電圧近傍の低電源電圧でも確実な
記憶動作を行わせることができる。
トランスファゲートを構成するｐチャネルＭＯＳＦＥＴ
・Ｍ３３とｎチャネルＭＯＳＦＥＴ・Ｍ４３の導通時の
しきい値電圧が遮断時のそれより小さくなるので、その
トランスファゲートのオン抵抗を低減させることができ
るため、元のしきい値電圧近傍の低電源電圧でも確実な
記憶動作を行わせることができる。
【０１１４】（第１０の実施の形態）図２７は本発明の
第１０の実施の形態を示すＭＯＳＦＥＴ回路の回路図で
ある。これは、内部ＣＭＯＳ回路２０３を、ｐチャネル
ＭＯＳＦＥＴ・Ｍ７１，Ｍ７２、ｎチャネルＭＯＳＦＥ
Ｔ・Ｍ８１，Ｍ８２、トランスファゲートとしてのｎチ
ャネルＭＯＳＦＥＴ・Ｍ９１，Ｍ９２で構成したメモリ
セル２０７としたものである。そして、そのうちのｎチ
ャネルＭＯＳＦＥＴ・Ｍ８１，Ｍ８２，Ｍ９１，Ｍ９２
のバックゲート端子を制御ワード線２０９に接続し、こ
の制御ワード線２０９を整流用のｎチャネルＭＯＳＦＥ
Ｔ・Ｍ１０を介してワード線２０８に接続したものであ
る。２１０はビット線、２１１は反転ビット線である。
第１０の実施の形態を示すＭＯＳＦＥＴ回路の回路図で
ある。これは、内部ＣＭＯＳ回路２０３を、ｐチャネル
ＭＯＳＦＥＴ・Ｍ７１，Ｍ７２、ｎチャネルＭＯＳＦＥ
Ｔ・Ｍ８１，Ｍ８２、トランスファゲートとしてのｎチ
ャネルＭＯＳＦＥＴ・Ｍ９１，Ｍ９２で構成したメモリ
セル２０７としたものである。そして、そのうちのｎチ
ャネルＭＯＳＦＥＴ・Ｍ８１，Ｍ８２，Ｍ９１，Ｍ９２
のバックゲート端子を制御ワード線２０９に接続し、こ
の制御ワード線２０９を整流用のｎチャネルＭＯＳＦＥ
Ｔ・Ｍ１０を介してワード線２０８に接続したものであ
る。２１０はビット線、２１１は反転ビット線である。
【０１１５】このような構成のため、ワード線２０８で
選択されたメモリセル２０７のｎチャネルＭＯＳＦＥＴ
のしきい値電圧が小さくなるので、当該ＭＯＳＦＥＴの
等価的な抵抗を小さくでき、ＭＯＳＦＥＴのオン抵抗が
上昇する低電源電圧時でも確実にメモリセル２０７の読
み出し動作および書き込み動作を行わせることができ
る。
選択されたメモリセル２０７のｎチャネルＭＯＳＦＥＴ
のしきい値電圧が小さくなるので、当該ＭＯＳＦＥＴの
等価的な抵抗を小さくでき、ＭＯＳＦＥＴのオン抵抗が
上昇する低電源電圧時でも確実にメモリセル２０７の読
み出し動作および書き込み動作を行わせることができ
る。
【０１１６】なお、図２７の構成では、メモリセル２０
７のトランスファゲートにｎチャネルＭＯＳＦＥＴ・Ｍ
９１，Ｍ９２を使用したが、そのトランスファゲートに
ｐチャネルＭＯＳＦＥＴを使用するときは、ワード線２
０８とｐチャネルＭＯＳＦＥＴのバックゲート端子を整
流用のＭＯＳＦＥＴを介して接続すれば良い。また、相
補型の制御ワード線を用いることも可能であり、このと
きは図２３，図２５に示したものと類似の内容になる。
７のトランスファゲートにｎチャネルＭＯＳＦＥＴ・Ｍ
９１，Ｍ９２を使用したが、そのトランスファゲートに
ｐチャネルＭＯＳＦＥＴを使用するときは、ワード線２
０８とｐチャネルＭＯＳＦＥＴのバックゲート端子を整
流用のＭＯＳＦＥＴを介して接続すれば良い。また、相
補型の制御ワード線を用いることも可能であり、このと
きは図２３，図２５に示したものと類似の内容になる。
【０１１７】図２８はＭＯＳＦＥＴのバックゲート端子
とソース端子との間に順方向バイアスを印加した時にそ
のバックゲートとソースの間を流れるリーク電流Ｉｌｅ
ａｋの削減効果を示した図である。図から明らかなよう
に、本発明では、リーク電流Ｉｌｅａｋの大幅な改善が
みられる。
とソース端子との間に順方向バイアスを印加した時にそ
のバックゲートとソースの間を流れるリーク電流Ｉｌｅ
ａｋの削減効果を示した図である。図から明らかなよう
に、本発明では、リーク電流Ｉｌｅａｋの大幅な改善が
みられる。
【０１１８】以上説明した回路構成は、上述したような
ＳＯＩ(Silicon On Insulator)型基板上に作成すると有
効である。ＳＯＩ型基板上に構成されたＭＯＳＦＥＴは
バックゲート領域が独立しているため、バックゲート端
子の電位を自由に設定できるので有効である。
ＳＯＩ(Silicon On Insulator)型基板上に作成すると有
効である。ＳＯＩ型基板上に構成されたＭＯＳＦＥＴは
バックゲート領域が独立しているため、バックゲート端
子の電位を自由に設定できるので有効である。
【０１１９】
【発明の効果】以上説明したように、本発明によれば、
内部ＣＭＯＳ回路中のＭＯＳＦＥＴのバックゲート端子
を第２のＭＯＳＦＥＴ（整流用素子）を介して制御端子
に接続しているので、制御端子に印加する制御信号によ
って、そのトランジスタのバックゲート領域とソース領
域とを順方向バイアスさせるときは整流用素子が逆方向
バイアスされる。
内部ＣＭＯＳ回路中のＭＯＳＦＥＴのバックゲート端子
を第２のＭＯＳＦＥＴ（整流用素子）を介して制御端子
に接続しているので、制御端子に印加する制御信号によ
って、そのトランジスタのバックゲート領域とソース領
域とを順方向バイアスさせるときは整流用素子が逆方向
バイアスされる。
【０１２０】このため、バックゲート端子に印加する制
御信号によって整流用素子が逆方向バイアスされるとき
は、そこを流れるリーク電流によりＭＯＳＦＥＴが順方
向バイアスされてそのしきい値電圧が小さくなり、駆動
能力が向上するので低電源電圧を使用できると共に高速
動作も可能となり、この状態は動作モードとして好適で
ある。このときバックゲートを流れる電流は整流用素子
によって制限されるので、電源電圧がバックゲート領域
とソース領域の順方向電圧Ｖｆよりも大きくなっても電
流の急増はない。
御信号によって整流用素子が逆方向バイアスされるとき
は、そこを流れるリーク電流によりＭＯＳＦＥＴが順方
向バイアスされてそのしきい値電圧が小さくなり、駆動
能力が向上するので低電源電圧を使用できると共に高速
動作も可能となり、この状態は動作モードとして好適で
ある。このときバックゲートを流れる電流は整流用素子
によって制限されるので、電源電圧がバックゲート領域
とソース領域の順方向電圧Ｖｆよりも大きくなっても電
流の急増はない。
【０１２１】逆に、バックゲート端子に印加する制御信
号によって整流用素子が順方向バイアスされるときは、
そこを流れる電流によりＭＯＳＦＥＴが逆方向バイアス
されるのでしきい値電圧は低減せず、そのＭＯＳＦＥＴ
のリーク電流を低減でき、低消費電力を図ることがで
き、この状態はスリープモードとして好適である。
号によって整流用素子が順方向バイアスされるときは、
そこを流れる電流によりＭＯＳＦＥＴが逆方向バイアス
されるのでしきい値電圧は低減せず、そのＭＯＳＦＥＴ
のリーク電流を低減でき、低消費電力を図ることがで
き、この状態はスリープモードとして好適である。
【図１】従来のＣＭＯＳ論理回路の構成例を示す回路図
である。
である。
【図２】図１に示したＣＭＯＳ論理回路を発展させた、
従来のＣＭＯＳ論理回路の構成例を示す回路図である。
従来のＣＭＯＳ論理回路の構成例を示す回路図である。
【図３】（Ａ）および（Ｂ）は、図２に示すｎチャネル
型ＭＯＳＦＥＴ・Ｍ１４の動作を説明する回路図であ
り、（Ａ）はＭＯＳＦＥＴ・Ｍ１４の単独回路図、
（Ｂ）は等価回路図である。
型ＭＯＳＦＥＴ・Ｍ１４の動作を説明する回路図であ
り、（Ａ）はＭＯＳＦＥＴ・Ｍ１４の単独回路図、
（Ｂ）は等価回路図である。
【図４】従来のＣＭＯＳインバータの回路図である。
【図５】図４のインバータを３段縦続接続した構成を示
す回路図である。
す回路図である。
【図６】（Ａ）および（Ｂ）は、本発明によるＭＯＳＦ
ＥＴの第１実施例を示す回路図であり、（Ａ）はｎチャ
ネル型ＭＯＳＦＥＴ、（Ｂ）はｐチャネル型ＭＯＳＦＥ
Ｔを示す。
ＥＴの第１実施例を示す回路図であり、（Ａ）はｎチャ
ネル型ＭＯＳＦＥＴ、（Ｂ）はｐチャネル型ＭＯＳＦＥ
Ｔを示す。
【図７】（Ａ）〜（Ｄ）は、図６（Ａ）に示すｎチャネ
ル型ＭＯＳＦＥＴ１１２の動作説明図である。
ル型ＭＯＳＦＥＴ１１２の動作説明図である。
【図８】ｎチャネル型ＭＯＳＦＥＴ１１２における、バ
ックゲート電圧のクランプ動作を説明するためのグラフ
である。
ックゲート電圧のクランプ動作を説明するためのグラフ
である。
【図９】（Ａ）および（Ｂ）は、ＳＯＩ構造のｐチャネ
ル型ＭＯＳＦＥＴ１１１の構造を示す図であり、（Ａ）
は上面図、（Ｂ）は図９ＡのＡ−Ａ線断面図である。
ル型ＭＯＳＦＥＴ１１１の構造を示す図であり、（Ａ）
は上面図、（Ｂ）は図９ＡのＡ−Ａ線断面図である。
【図１０】ｎチャネル型ＭＯＳＦＥＴ１１２のボディ部
のキャリア密度としきい値電圧との関係を示すグラフで
ある。
のキャリア密度としきい値電圧との関係を示すグラフで
ある。
【図１１】（Ａ）は、実施例１の低しきい値電圧ＳＯＩ
ＭＯＳＦＥＴのボディ部の空乏層幅Ｗを説明するため
の概略断面図、（Ｂ）は、実施例１の高しきい値電圧Ｓ
ＯＩ ＭＯＳＦＥＴのボディ部の空乏層幅Ｗを説明する
ための概略断面図である。
ＭＯＳＦＥＴのボディ部の空乏層幅Ｗを説明するため
の概略断面図、（Ｂ）は、実施例１の高しきい値電圧Ｓ
ＯＩ ＭＯＳＦＥＴのボディ部の空乏層幅Ｗを説明する
ための概略断面図である。
【図１２】（Ａ）および（Ｂ）は、バルク構造のｐチャ
ネル型ＭＯＳＦＥＴ１１１の構造を示す図であり、
（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ線断面図であ
る。
ネル型ＭＯＳＦＥＴ１１１の構造を示す図であり、
（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ線断面図であ
る。
【図１３】（Ａ）〜（Ｄ）は、実施例１のＭＯＳＦＥＴ
の特性を従来例と対比して示す回路図およびグラフであ
る。
の特性を従来例と対比して示す回路図およびグラフであ
る。
【図１４】（Ａ）および（Ｂ）は、実施例１の変形例を
示す回路図である。
示す回路図である。
【図１５】（Ａ）および（Ｂ）は、本発明の第２実施例
によるＣＭＯＳインバータを示す回路図であり、（Ａ）
は、第１実施例のＭＯＳＦＥＴを駆動トランジスタとし
て用いたインバータを示し、（Ｂ）は、第１実施例のＭ
ＯＳＦＥＴを負荷トランジスタとして用いたインバータ
を示す。
によるＣＭＯＳインバータを示す回路図であり、（Ａ）
は、第１実施例のＭＯＳＦＥＴを駆動トランジスタとし
て用いたインバータを示し、（Ｂ）は、第１実施例のＭ
ＯＳＦＥＴを負荷トランジスタとして用いたインバータ
を示す。
【図１６】（Ａ）および（Ｂ）は、本発明の第２実施例
の変形例を示すブロック図であり、（Ａ）はＮＯＲ回
路、（Ｂ）はＮＡＮＤ回路を示す。
の変形例を示すブロック図であり、（Ａ）はＮＯＲ回
路、（Ｂ）はＮＡＮＤ回路を示す。
【図１７】本発明の第３実施例によるＣＭＯＳインバー
タを示す回路図である。
タを示す回路図である。
【図１８】（Ａ）および（Ｂ）は、本発明の第３実施例
によるＣＭＯＳ論理回路を示すブロック図であり、
（Ａ）はＮＯＲ回路、（Ｂ）はＮＡＮＤ回路を示す。
によるＣＭＯＳ論理回路を示すブロック図であり、
（Ａ）はＮＯＲ回路、（Ｂ）はＮＡＮＤ回路を示す。
【図１９】（Ａ）および（Ｂ）は、本発明の第４実施例
によるバッファ回路を示す回路図である。
によるバッファ回路を示す回路図である。
【図２０】本発明の第５実施例によるＣＭＯＳ論理回路
を示す回路図である。
を示す回路図である。
【図２１】（Ａ）および（Ｂ）は、第５実施例の変形例
の構成を示す回路図である。
の構成を示す回路図である。
【図２２】（Ａ）〜（Ｃ）は、本発明の第６実施例によ
るＣＭＯＳ論理回路を示すブロック図である。
るＣＭＯＳ論理回路を示すブロック図である。
【図２３】本発明の第７実施例によるＣＭＯＳ論理回路
を示す回路図である。
を示す回路図である。
【図２４】第７実施例によるＣＭＯＳ論理回路の動作モ
ードの説明図である。
ードの説明図である。
【図２５】本発明の第８実施例によるＣＭＯＳ論理回路
の回路図である。
の回路図である。
【図２６】本発明の第９実施例によるＣＭＯＳ論理回路
の回路図である。
の回路図である。
【図２７】本発明の第１０実施例によるＣＭＯＳ論理回
路の回路図である。
路の回路図である。
【図２８】第１０実施例におけるリーク電流の削減効果
を示すグラフである。
を示すグラフである。
１ 高電位電源線
２ 低電位電源線
３ ＣＭＯＳ論理回路
４ 高電位側電源制御回路
５ 低電位側電源制御回路
２１ ドレイン
２２ ソース
２３ ゲート
２４ ボディ部
２５ バックゲート端子
２６ ソース
２７ ドレイン
２８ ゲート
２９ ボディ部
３０ 配線
３１ シリコン基板
３２ 埋め込み酸化膜
３３ コンタクトホール
４１ 高電位疑似電源線
５１ 低電位疑似電源線
１１１ ｐチャネル型ＭＯＳＦＥＴ回路
１１２ ｎチャネル型ＭＯＳＦＥＴ回路
１２１ ＣＭＯＳインバータ
１２２ ＣＭＯＳインバータ
１２３ ＮＯＲ回路
１２４ ＮＡＮＤ回路
１３１ ＣＭＯＳインバータ
１３２ ＮＯＲ回路
１３３ ＮＡＮＤ回路
１４１ バッファ回路
１４２ バッファ回路
１５１ ＣＭＯＳ論理回路
１５２ ＣＭＯＳ論理回路
１５３ ＣＭＯＳ論理回路
２０１ 制御入力端子
２０２ 制御入力端子
２０３ 内部ＣＭＯＳ回路
２０４ 信号入力端子
２０５ 信号出力端子
２０６ ラッチ回路
２０７ メモリセル
２０８ ワード線
２０９ 制御ワード
２１０ ビット線
２１１ 反転ビット線
Ｍ１〜Ｍ４ ＭＯＳＦＥＴ
Ｍ１１〜Ｍ１４ ＭＯＳＦＥＴ
Ｍ３１〜Ｍ３３ ＭＯＳＦＥＴ
Ｍ４１〜Ｍ４３ ＭＯＳＦＥＴ
─────────────────────────────────────────────────────
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(56)参考文献 特開 平７−58614（ＪＰ，Ａ)
特開 昭62−15924（ＪＰ，Ａ)
特開 平８−17183（ＪＰ，Ａ)
特開 平６−29834（ＪＰ，Ａ)
特開 平７−182869（ＪＰ，Ａ)
米国特許4906587（ＵＳ，Ａ)
米国特許5160855（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0948
H01L 21/8238
H01L 27/092
H03K 17/687
H03K 19/017
Claims (31)
- 【請求項１】 第１のしきい値電圧を有する第１のＭＯ
ＳＦＥＴと、 前記第１のしきい値電圧以下の第２のしきい値電圧を有
する第２のＭＯＳＦＥＴであって、そのゲート電極およ
び第１の主電流電極が、前記第１のＭＯＳＦＥＴのバッ
クゲート電極に接続され、第２の主電流電極が外部から
供給される信号に接続された第２のＭＯＳＦＥＴとを具
備することを特徴とするＭＯＳＦＥＴ回路。 - 【請求項２】 請求項１に記載のＭＯＳＦＥＴ回路にお
いて、前記第１の主電流電極は、ソース電極であり、前
記第２の主電流電極は、ドレイン電極であることを特徴
とするＭＯＳＦＥＴ回路。 - 【請求項３】 請求項１に記載のＭＯＳＦＥＴ回路にお
いて、前記第１のＭＯＳＦＥＴのゲート電極と、前記第
２のＭＯＳＦＥＴの第２の主電流電極とが接続されたこ
とを特徴とするＭＯＳＦＥＴ回路。 - 【請求項４】 請求項１に記載のＭＯＳＦＥＴ回路にお
いて、前記第２のしきい値電圧は、前記第１のしきい値
電圧より低いことを特徴とするＭＯＳＦＥＴ回路。 - 【請求項５】 請求項１に記載のＭＯＳＦＥＴ回路にお
いて、前記第２のしきい値電圧は、前記第１のしきい値
電圧と等しいことを特徴とするＭＯＳＦＥＴ回路。 - 【請求項６】 直列接続された負荷トランジスタおよび
駆動トランジスタを有するＣＭＯＳ論理回路において、
前記駆動トランジスタおよび前記負荷トランジスタの一
方は、第１のＭＯＳＦＥＴ回路を備え、該第１のＭＯＳ
ＦＥＴ回路は、 第１のしきい値電圧を有する第１のＭＯＳＦＥＴであっ
て、前記駆動トランジスタおよび前記負荷トランジスタ
の他方と直列接続された第１のＭＯＳＦＥＴと、 前記第１のしきい値電圧より低い第２のしきい値電圧を
有し、そのゲート電極および第１の主電流電極が、前記
第１のＭＯＳＦＥＴのバックゲート電極に接続され、第
２の主電流電極が前記第１のＭＯＳＦＥＴのゲート電極
に接続された第２のＭＯＳＦＥＴとを具備することを特
徴とするＣＭＯＳ論理回路。 - 【請求項７】 請求項６に記載のＣＭＯＳ論理回路にお
いて、前記駆動トランジスタおよび負荷トランジスタの
他方はＭＯＳＦＥＴであり、前記ＣＭＯＳ論理回路はＣ
ＭＯＳインバータであることを特徴とするＣＭＯＳ論理
回路。 - 【請求項８】 請求項６に記載のＣＭＯＳ論理回路にお
いて、前記負荷トランジスタは直列接続されたＭ個（Ｍ
は１より大きい整数）のＭＯＳＦＥＴを有し、前記駆動
トランジスタは並列接続されたＭ個の前記第１のＭＯＳ
ＦＥＴ回路を有し、前記ＣＭＯＳ論理回路は、ＮＯＲ回
路であることを特徴とするＣＭＯＳ論理回路。 - 【請求項９】 請求項６に記載のＣＭＯＳ論理回路にお
いて、前記負荷トランジスタは、並列接続されたＭ個
（Ｍは１より大きい整数）のＭＯＳＦＥＴを有し、前記
駆動トランジスタは、直列接続されたＭ個の前記第１の
ＭＯＳＦＥＴ回路を有し、前記ＣＭＯＳ論理回路は、Ｎ
ＡＮＤ回路であることを特徴とするＣＭＯＳ論理回路。 - 【請求項１０】 請求項６に記載のＣＭＯＳ論理回路に
おいて、 前記駆動トランジスタおよび負荷トランジスタの他方
は、第２のＭＯＳＦＥＴ回路を有し、該第２のＭＯＳＦ
ＥＴ回路は、 第３のしきい値電圧を有する第３のＭＯＳＦＥＴであっ
て、前記第１のＭＯＳＦＥＴ回路と直列接続された第３
のＭＯＳＦＥＴと、 前記第３のしきい値電圧より低い第４のしきい値電圧を
有する第４のＭＯＳＦＥＴであって、そのゲート電極お
よび第１の主電流電極が、前記第３のＭＯＳＦＥＴのバ
ックゲート電極に接続され、第２の主電流電極が前記第
３のＭＯＳＦＥＴのゲート電極に接続された第４のＭＯ
ＳＦＥＴとを具備することを特徴とするＣＭＯＳ論理回
路。 - 【請求項１１】 請求項１０に記載の前記ＣＭＯＳ論理
回路は、ＣＭＯＳインバータであることを特徴とするＣ
ＭＯＳ論理回路。 - 【請求項１２】 請求項１０に記載のＣＭＯＳ論理回路
において、前記駆動トランジスタは、並列接続されたＭ
個（Ｍは１より大きい整数）の前記ＭＯＳＦＥＴ回路を
含み、前記負荷トランジスタは、直列接続されたＭ個の
前記第２のＭＯＳＦＥＴ回路を含み、前記ＣＭＯＳ論理
回路はＮＯＲ回路であることを特徴とするＣＭＯＳ論理
回路。 - 【請求項１３】 請求項１０に記載のＣＭＯＳ論理回路
において、前記駆動トランジスタは、直列接続されたＭ
個（Ｍは１より大きい整数）の第１のＭＯＳＦＥＴ回路
を含み、前記負荷トランジスタは、並列接続されたＭ個
の第２のＭＯＳＦＥＴ回路を含み、前記ＣＭＯＳ論理回
路はＮＡＮＤ回路であることを特徴とするＣＭＯＳ論理
回路。 - 【請求項１４】 交互に縦続接続された第１のＣＭＯＳ
インバータと第２のＣＭＯＳインバータとを有するバッ
ファ回路において、 前記第１のＣＭＯＳインバータの負荷トランジスタは、 第１のしきい値電圧を有する第１のＭＯＳＦＥＴであっ
て、前記第１のＣＭＯＳインバータの駆動トランジスタ
と直列接続された第１のＭＯＳＦＥＴと、 前記第１のしきい値電圧よりも低い第２のしきい値電圧
を有する第２のＭＯＳＦＥＴであって、そのゲート電極
および第１の主電流電極が、前記第１のＭＯＳＦＥＴの
バックゲート電極に接続され、第２の主電流電極が前記
第１のＭＯＳＦＥＴのゲート電極に接続された第２のＭ
ＯＳＦＥＴとを具備し、 前記第２のＣＭＯＳインバータの駆動トランジスタは、 第３のしきい値電圧を有する第３のＭＯＳＦＥＴであっ
て、前記第２のＣＭＯＳインバータの負荷トランジスタ
と直列接続された第３のＭＯＳＦＥＴと、 前記第３のしきい値電圧よりも低い第４のしきい値電圧
を有する第４のＭＯＳＦＥＴであって、そのゲート電極
および第１の主電流電極が、前記第３のＭＯＳＦＥＴの
バックゲート電極に接続され、第２の主電流電極が前記
第３のＭＯＳＦＥＴのゲート電極に接続された第４のＭ
ＯＳＦＥＴとを具備することを特徴とするバッファ回
路。 - 【請求項１５】 第１のしきい値電圧より低いしきい値
電圧を有するＭＯＳＦＥＴを含む低しきい値ＣＭＯＳ論
理回路と、この低しきい値ＣＭＯＳ論理回路の電力供給
端と電源との間に接続された少なくとも１つのスイッチ
回路とを有するＣＭＯＳ論理回路において、 前記スイッチ回路は、 前記第１のしきい値電圧を有する第１のＭＯＳＦＥＴで
あって、前記電源と前記低しきい値ＣＭＯＳ論理回路の
電力供給端との間に接続された第１のＭＯＳＦＥＴと、 前記第１のしきい値電圧よりも低い第２のしきい値電圧
を有する第２のＭＯＳＦＥＴであって、そのゲート電極
および第１の主電流電極が、前記第１のＭＯＳＦＥＴの
バックゲート電極に接続され、第２の主電流電極が前記
第１のＭＯＳＦＥＴのゲート電極に接続された第２のＭ
ＯＳＦＥＴとを具備することを特徴とするＣＭＯＳ論理
回路。 - 【請求項１６】 請求項１５に記載のＣＭＯＳ論理回路
において、前記スイッチ回路は、前記電源の高電位端子
と前記低しきい値ＣＭＯＳ論理回路の高電位電力供給端
との間に接続されたことを特徴とするＣＭＯＳ論理回
路。 - 【請求項１７】 請求項１５に記載のＣＭＯＳ論理回路
において、前記スイッチ回路は、前記電源の低電位端子
と前記低しきい値ＣＭＯＳ論理回路の低電位電力供給端
との間に接続されたことを特徴とするＣＭＯＳ論理回
路。 - 【請求項１８】 請求項１６に記載のＣＭＯＳ論理回路
において、前記スイッチ回路は、さらに、前記電源の低
電位端子と前記低しきい値ＣＭＯＳ論理回路の低電位電
力供給端との間に接続されたことを特徴とするＣＭＯＳ
論理回路。 - 【請求項１９】 請求項１５に記載のＣＭＯＳ論理回路
は、外部からのスリープ信号によって、スリープ状態あ
るいは動作状態に切り替えられるＣＭＯＳ論理回路であ
って、その非反転スリープ信号入力端に接続された第１
のバッファと、反転スリープ信号入力端に接続された第
２のバッファとを、さらに具備し、 前記第１のバッファは、交互に縦続接続された第１のＣ
ＭＯＳインバータと第２のＣＭＯＳインバータとを有
し、 前記第１のＣＭＯＳインバータの負荷トランジスタは、 前記第１のしきい値電圧を有する第１のＭＯＳＦＥＴで
あって、前記第１のＣＭＯＳインバータの駆動トランジ
スタと直列接続された第１のＭＯＳＦＥＴと、 前記第１のしきい値電圧よりも低い第２のしきい値電圧
を有する第２のＭＯＳＦＥＴであって、そのゲート電極
および第１の主電流電極が、前記第１のＭＯＳＦＥＴの
バックゲート電極に接続され、第２の主電流電極が前記
第１のＭＯＳＦＥＴのゲート電極に接続された第２のＭ
ＯＳＦＥＴとを具備し、 前記第２のＣＭＯＳインバータの駆動トランジスタは、 第３のしきい値電圧を有する第３のＭＯＳＦＥＴであっ
て、前記第２のＣＭＯＳインバータの負荷トランジスタ
と直列接続された第３のＭＯＳＦＥＴと、 前記第３のしきい値電圧よりも低い第４しきい値電圧を
有する第４のＭＯＳＦＥＴであって、そのゲート電極お
よび第１の主電流電極が、前記第３のＭＯＳＦＥＴのバ
ックゲート電極に接続され、第２の主電流電極が前記第
３のＭＯＳＦＥＴのゲート電極に接続された第４のＭＯ
ＳＦＥＴとを具備し、 前記第２のバッファは、交互に縦続接続された前記第２
のＣＭＯＳインバータと前記第１のＣＭＯＳインバータ
とを具備することを特徴とするＣＭＯＳ論理回路。 - 【請求項２０】 請求項１５に記載のＣＭＯＳ論理回路
は、外部からのスリープ信号によって、スリープ状態あ
るいは動作状態に切り替えられるＣＭＯＳ論理回路であ
って、その非反転スリープ信号入力端に接続されたバッ
ファを、さらに具備し、 前記バッファは、交互に縦続接続された第１のＣＭＯＳ
インバータと第２のＣＭＯＳインバータとを有し、 前記第１のＣＭＯＳインバータの負荷トランジスタは、 前記第１のしきい値電圧を有する第１のＭＯＳＦＥＴで
あって、前記第１のＣＭＯＳインバータの駆動トランジ
スタと直列接続された第１のＭＯＳＦＥＴと、 前記第１のしきい値電圧よりも低い第２のしきい値電圧
を有する第２のＭＯＳＦＥＴであって、そのゲート電極
および第１の主電流電極が、前記第１のＭＯＳＦＥＴの
バックゲート電極に接続され、第２の主電流電極が前記
第１のＭＯＳＦＥＴのゲート電極に接続された第２のＭ
ＯＳＦＥＴとを具備し、 前記第２のＣＭＯＳインバータの駆動トランジスタは、 第３のしきい値電圧を有する第３のＭＯＳＦＥＴであっ
て、前記第２のＣＭＯＳインバータの負荷トランジスタ
と直列接続された第３のＭＯＳＦＥＴと、 前記第３のしきい値電圧よりも低い第４のしきい値電圧
を有する第４のＭＯＳＦＥＴであって、そのゲート電極
および第１の主電流電極が、前記第３のＭＯＳＦＥＴの
バックゲート電極に接続され、第２の主電流電極が前記
第３のＭＯＳＦＥＴのゲート電極に接続された第４のＭ
ＯＳＦＥＴとを具備することを特徴とするＣＭＯＳ論理
回路。 - 【請求項２１】 請求項１５に記載のＣＭＯＳ論理回路
は、外部からのスリープ信号によって、スリープ状態あ
るいは動作状態に切り替えられるＣＭＯＳ論理回路であ
って、その反転スリープ信号入力端に接続されたバッフ
ァを、さらに具備し、 前記バッファは、交互に縦続接続された第１のＣＭＯＳ
インバータと第２のＣＭＯＳインバータとを有し、 前記第１のＣＭＯＳインバータの駆動トランジスタは、 第１のしきい値電圧を有する第１のＭＯＳＦＥＴであっ
て、前記第１のＣＭＯＳインバータの負荷トランジスタ
と直列接続された第１のＭＯＳＦＥＴと、 前記第１のしきい値電圧よりも低い第２のしきい値電圧
を有する第２のＭＯＳＦＥＴであって、そのゲート電極
および第１の主電流電極が、前記第１のＭＯＳＦＥＴの
バックゲート電極に接続され、第２の主電流電極が前記
第１のＭＯＳＦＥＴのゲート電極に接続された第２のＭ
ＯＳＦＥＴとを具備し、 前記第２のＣＭＯＳインバータの負荷トランジスタは、 第３のしきい値電圧を有する第３のＭＯＳＦＥＴであっ
て、前記第２のＣＭＯＳインバータの駆動トランジスタ
と直列接続された第３のＭＯＳＦＥＴと、 前記第３のしきい値電圧よりも低い第４のしきい値電圧
を有する第４のＭＯＳＦＥＴであって、そのゲート電極
および第１の主電流電極が、前記第３のＭＯＳＦＥＴの
バックゲート電極に接続され、第２の主電流電極が前記
第３のＭＯＳＦＥＴのゲート電極に接続された第４のＭ
ＯＳＦＥＴとを具備することを特徴とするＣＭＯＳ論理
回路。 - 【請求項２２】 Ｍ（Ｍは１以上の整数）組の駆動トラ
ンジスタおよび負荷トランジスタを含み、外部からの制
御信号に応答して、動作状態を切り替える内部ＣＭＯＳ
論理回路と、 前記駆動トランジスタおよび前記負荷トランジスタの一
方を構成する第１のＭＯＳＦＥＴ回路に共通接続された
第１のＭＯＳＦＥＴであって、ゲート電極と第１の主電
流電極とが前記第１のＭＯＳＦＥＴ回路のバックゲート
電極に接続され、第２の主電流電極が前記制御信号に接
続された、前記第１のＭＯＳＦＥＴ回路と同じチャネル
型の第１のＭＯＳＦＥＴとを具備することを特徴とする
ＣＭＯＳ論理回路。 - 【請求項２３】 請求項２２に記載のＣＭＯＳ論理回路
は、さらに、前記駆動トランジスタおよび前記負荷トラ
ンジスタの他方を構成する第２のＭＯＳＦＥＴ回路に共
通接続された第２のＭＯＳＦＥＴであって、ゲート電極
と第１の主電流電極とが前記第２のＭＯＳＦＥＴ回路の
バックゲート電極に接続され、第２の主電流電極が前記
制御信号の反転信号に接続された、前記第２のＭＯＳＦ
ＥＴ回路と同じチャネル型の第２のＭＯＳＦＥＴを具備
することを特徴とするＣＭＯＳ論理回路。 - 【請求項２４】 請求項２３に記載のＣＭＯＳ論理回路
において、前記第１および第２のＭＯＳＦＥＴのしきい
値電圧が、前記内部ＣＭＯＳ論理回路に含まれるＭＯＳ
ＦＥＴのしきい値電圧よりも小さいことを特徴とするＣ
ＭＯＳ論理回路。 - 【請求項２５】 請求項２２に記載の前記内部ＣＭＯＳ
論理回路は、１またはそれ以上のＣＭＯＳインバータを
含むことを特徴とするＣＭＯＳ論理回路。 - 【請求項２６】 請求項２２に記載の前記内部ＣＭＯＳ
論理回路は、トランスファゲートを含むことを特徴とす
るＣＭＯＳ論理回路。 - 【請求項２７】 請求項２２に記載の前記内部ＣＭＯＳ
論理回路は、メモリセルを含み、前記制御信号は、ワー
ド線信号であることを特徴とするＣＭＯＳ論理回路。 - 【請求項２８】 請求項２２に記載のＣＭＯＳ論理回路
において、前記制御信号は、前記内部ＣＭＯＳ論理回路
を、スリープ状態または動作状態に切り替えるスリープ
信号であることをと特徴とするＣＭＯＳ論理回路。 - 【請求項２９】 請求項１から２８のいずれかの項に記
載のＣＭＯＳ論理回路の各ＭＯＳＦＥＴは、ＳＯＩ(Sem
iconductor On Insulator)基板上に形成したＳＯＩＦＥ
Ｔであることを特徴とするＣＭＯＳ論理回路。 - 【請求項３０】 請求項２９に記載のＣＭＯＳ論理回路
において、低しきい値ＭＯＳＦＥＴのボディ部が完全空
乏状態となるように、前記ボディ部の不純物濃度を調整
したことを特徴とするＣＭＯＳ論理回路。 - 【請求項３１】 請求項２９に記載のＣＭＯＳ論理回路
において、高しきい値ＭＯＳＦＥＴのボディ部が部分空
乏状態となるように、前記ボディ部の不純物濃度を調整
したことを特徴とするＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09885996A JP3463269B2 (ja) | 1995-04-21 | 1996-04-19 | Ｍｏｓｆｅｔ回路 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12090295 | 1995-04-21 | ||
| JP7-120902 | 1995-04-21 | ||
| JP23211295 | 1995-08-18 | ||
| JP7-232112 | 1995-08-18 | ||
| JP09885996A JP3463269B2 (ja) | 1995-04-21 | 1996-04-19 | Ｍｏｓｆｅｔ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121152A JPH09121152A (ja) | 1997-05-06 |
| JP3463269B2 true JP3463269B2 (ja) | 2003-11-05 |
Family
ID=27308783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09885996A Expired - Lifetime JP3463269B2 (ja) | 1995-04-21 | 1996-04-19 | Ｍｏｓｆｅｔ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463269B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11533052B2 (en) | 2020-07-07 | 2022-12-20 | Kioxia Corporation | Semiconductor device, clock circuit, and control method of semiconductor device |
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| JPH11330918A (ja) | 1998-05-20 | 1999-11-30 | Nec Corp | 順序回路 |
| JP3499748B2 (ja) | 1998-06-12 | 2004-02-23 | Ｎｅｃエレクトロニクス株式会社 | 順序回路 |
| JP2000077984A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | リングオッシレータと遅延回路 |
| FR2789519B1 (fr) * | 1999-02-05 | 2003-03-28 | Commissariat Energie Atomique | Transistor mos a tension de seuil dynamique equipe d'un limiteur de courant, et procede de realisation d'un tel transistor |
| JP2003101407A (ja) * | 2001-09-21 | 2003-04-04 | Sharp Corp | 半導体集積回路 |
| AU2002357606A1 (en) | 2001-12-20 | 2003-07-09 | Matsushita Electric Industrial Co., Ltd. | Potential generating circuit, potential generating apparatus, semiconductor device using the same, and driving method thereof |
| JP3865689B2 (ja) | 2002-01-15 | 2007-01-10 | 松下電器産業株式会社 | レベルシフト回路 |
| US7359277B2 (en) * | 2003-09-04 | 2008-04-15 | United Memories, Inc. | High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation |
| KR100585886B1 (ko) * | 2004-01-27 | 2006-06-01 | 삼성전자주식회사 | 동적 문턱 전압을 가지는 반도체 회로 |
| JP4291295B2 (ja) | 2005-04-08 | 2009-07-08 | エルピーダメモリ株式会社 | 論理回路 |
| JP4761361B2 (ja) * | 2005-11-16 | 2011-08-31 | 学校法人早稲田大学 | リファレンス回路 |
| JP5105462B2 (ja) | 2005-12-27 | 2012-12-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2007201236A (ja) | 2006-01-27 | 2007-08-09 | Renesas Technology Corp | 半導体集積回路 |
| WO2008114379A1 (ja) * | 2007-03-19 | 2008-09-25 | Fujitsu Limited | インバータ回路および平衡入力型インバータ回路 |
| JP5031809B2 (ja) | 2009-11-13 | 2012-09-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP5866941B2 (ja) * | 2011-10-05 | 2016-02-24 | 株式会社ソシオネクスト | 半導体装置 |
| US8975952B2 (en) * | 2012-11-13 | 2015-03-10 | Honeywell International Inc. | CMOS logic circuit using passive internal body tie bias |
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| Publication number | Publication date |
|---|---|
| JPH09121152A (ja) | 1997-05-06 |
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