JP3221143B2 - 多値論理半導体装置 - Google Patents
多値論理半導体装置Info
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Description
OS集積回路の4値以上の多値論理回路の構成に関す
る。
回路においては1、0の2値論理が主に用いられて来
た。また、多値論理回路と呼ばれているものも1、0の
2値論理を疑似的に拡張して3値以上の多値論理回路と
して工夫して用いているもので実質的には2電源による
1、0の2値論理と同一の構成であった。I2L(注
1)やECL(注2)で (注1)N.Friedman et al,`Rea
lization of multivalued i
ntegrated injecti onlogic
(MI2L) full adder’,IEEE
J.Solid-State Circuits Vo
l.SC−12 pp.532−534,Oct.19
77 (注2)K.W.Current and D.A.M
ow,Implementing parallel
counters with four-valued
thresold logic’ IEEE Tra
ns.Computers, Vol.C−28,p
p.200−204,March 1979 . で構成された例はあるが,MOS集積回路ではなかっ
た。
の2値論理回路では集積回路としての情報処理効率が悪
く、チップ面積が大きくなり、コストが高くつくという
問題点があった。また多値論理回路であってもI2Lや
ECLにおいては多大な消費電流、電力を要し、ゲート
規模の増大に伴って膨大な発熱を生じ、高温による限界
に達して、一定ゲート規模以上の回路には実用性に乏し
いという問題点があった。
るもので、その目的とするところは集積回路の論理を多
値化することにより信号配線の効率化、論理回路規模の
圧縮を図り、低コストで大規模ゲートに対応することを
目的とする。
を実現することにより、低消費電流、電力で低発熱の大
規模ゲート回路を実現することを目的とする。
装置は、2M個(Mは2以上の正の整数)の異なる電位レ
ベルの電源をそれぞれ入力する複数の電源端子と、M種
類の異なるスレッショルド電圧のP型絶縁ゲート電界効
果型トランジスタ群と、M種類の異なるスレッショルド
電圧のN型絶縁ゲート電界効果型トランジスタ群とを有
し、前記2M個の電源を電位の高い方から数えてK番目
(1≦K≦M)の電源の電源端子を、前記M種類の異なる
スレッショルド電圧の絶対値の高い方からK番目のP型
絶縁ゲート電界効果型トランジスタのソース電極と接続
し、前記2M個の電源を電位の低い方から数えてK番目
の電源の電源端子を、前記M種類の異なるスレッショル
ド電圧の絶対値の高い方からK番目のN型絶縁ゲート電
界効果型トランジスタのソース電極と接続し、該P型及
びN型絶縁ゲート電界効果型トランジスタのドレイン電
極が出力端子として互いに接続された論理素子を有する
ことを特徴とする。
ンジスタと前記N型絶縁ゲート型ゲート電界効果型トラ
ンジスタが互いに相補型に構成され、K番目の論理素子
の出力と、K+1番目の論理素子の出力が互いに接続さ
れたことを特徴とする。
複数の異なるスレッショルド電圧の絶縁ゲート電界効果
型トランジスタ(以下MOSFETと略す)を組み合わ
せるので多値(4値以上)の出力値の論理回路が得られ
る。
得られるので低消費電力の多値論理回路となる。
1は本発明の第1の実施例を示す4値のインバータ回路
に適用した場合の回路図と真理値表を示す図である。図
1(a)において正極の第1電源+VDD1と正極の第2電
源+VDD2と負極の第1電源-VSS1と負極の第2電源-VS
S2の4種類の電源がある。101はスレッショルド電圧
VTP1を持っているP型MOSFETである。103は
VTP1に較べて高いスレッショルド電圧VTP2を持ってい
るP型MOSFETである。102はスレッショルド電
圧VTN1を持っているN型MOSFETである。104
はVTN1に較べて高いスレッショルド電圧VTN2を持って
いるN型MOSFETである。105、106はダイオ
ードである。P型MOSFET101のソース電極は+
VDD1に接続され、ドレイン電極はダイオード105の
正極に接続され、ダイオード105の負極は出力端子1
08に接続されている。N型MOSFET102のソー
ス電極は-VSS1に接続され、ドレイン電極はダイオード
106の負極に接続され、ダイオード106の正極は出
力端子108に接続されている。P型MOSFET10
3のソース電極は+VDD2に接続され、ドレイン電極は出
力端子108に接続されている。N型MOSFET10
4のソース電極は-VSS2に接続され、ドレイン電極は出
力端子108に接続されている。MOSFET101、
102、103、104のゲート電極は互いに接続さ
れ、かつ入力端子107に接続されている。さてP型M
OSFET101のスレッショルド電圧VTP1において
は +VDD2>+VDD1>0>-VSS1>-VSS2 として VDD1+VSS1>VTP1>0 の関係があり、P型MOSFET101はゲート電位が
-VSS2、及び-VSS1で共にオン(ON)し、+VDD2、+
VDD1で共にオフ(OFF)する。P型MOSFET1
03のスレッショルド電圧VTP2は高い値に設定され VDD2+VSS2>VTP2>VDD2+VSS1 の関係がある。つまりP型MOSFET103はゲート
電位が-VSS2のときはオンするが-VSS1ではオンせず、
オフのままである。また当然のごとく+VDD2、+VDD1で
はオフしている。N型MOSFET102のスレッショ
ルド電圧VTN1においては VDD1+VSS1>VTN1>0 の関係があり、N型MOSFET102はゲート電位が
+VDD2、及び+VDD1で共にオンし、-VSS2、-VSS1で共
にオフする。N型MOSFET104のスレッショルド
電圧VTN2においては VDD2+VSS2>VTN2>VDD1+VSS2 の関係がある。したがってN型MOSFET104はゲ
ート電位が+VDD2のときはオンするが+VDD1ではオンせ
ず、オフのままである。また当然のごとく-VSS2、-VS
S1ではオフしている。以上より入力端子107に+VDD2
の電位が加わるとN型MOSFET102とN型MOS
FET104がオンし、N型MOSFET102から-
VSS1が、またN型MOSFET104から-VSS2がそ
れぞれ出力端子108に供給されるがダイオード106
があるので出力端子108は-VSS2の電位となる。また
入力端子107に+VDD1の電位が加わるとオンするのは
N型MOSFET102のみであるので出力端子108
は-VSS1の電位となる。また入力端子107に-VSS1の
電位が加わるとオンするのはP型MOSFET101の
みであるので出力端子108は+VDD1の電位となる。ま
た入力端子107に-VSS2の電位が加わるとP型MOS
FET101とP型MOSFET103がオンし、P型
MOSFET101から+VDD1が、またP型MOSFE
T103から+VDD2がそれぞれ出力端子108に供給さ
れるがダイオード105があるので出力端子108は+
VDD2の電位となる。以上を整理して真理値表とした図
が図1の(b)である。また一般には次のような制約は
ないが、分かりやすくするために VDD1=VSS1=E1 VDD2=VSS2=E2 とすれば +VDD1=+E1 -VSS1=-E1 +VDD2=+E2 -VSS2=-E2 となるので、この条件の基に図1(b)を書き直すと図
1(c)になる。図1(c)の真理値表を見ると、図1
(a)の回路が4値のインバータ回路となっていること
が分かる。
インバータ回路に適用した場合の回路図と真理値表を示
す図である。図2(a)において正極の第1電源+VDD
1と正極の第2電源+VDD2と正極の第3電源+VDD3と負
極の第1電源-VSS1と負極の第2電源-VSS2と負極の第
3電源-VSS3の6種の電源がある。201はスレッショ
ルド電圧VTP1を持っているP型MOSFETである。
203はVTP1に較べて高いスレッショルド電圧VTP2を
持っているP型MOSFETである。205はVTP1、
VTP2に較べて更に高いスレッショルド電圧VTP3を持っ
ているP型MOSFETである。202はスレッショル
ド電圧VTN1を持っているN型MOSFETである。2
04はVTN1に較べて高いスレッショルド電圧VTN2を持
っているN型MOSFETである。206はVTN1、VT
N2に較べて更に高いスレッショルド電圧VTN3を持って
いるN型MOSFETである。207、208、20
9、210はダイオードである。P型MOSFET20
1のソース電極は+VDD1に接続され、ドレイン電極はダ
イオード207の正極に接続され、ダイオード207の
負極は出力端子212に接続されている。N型MOSF
ET202のソース電極は-VSS1に接続され、ドレイン
電極はダイオード208の負極に接続され、ダイオード
208の正極は出力端子212に接続されている。P型
MOSFET203のソース電極は+VDD2に接続され、
ドレイン電極はダイオード209の正極に接続され、ダ
イオード209の負極は出力端子212に接続されてい
る。N型MOSFET204のソース電極は-VSS2に接
続され、ドレイン電極はダイオード210の負極に接続
され、ダイオード210の正極は出力端子212に接続
されている。P型MOSFET205のソース電極は+
VDD3に接続され、ドレイン電極は出力端子212に接
続されている。N型MOSFET206のソース電極は
-VSS3に接続され、ドレイン電極は出力端子212に接
続されている。MOSFET201、202、203、
204、205、206のゲート電極は互いに接続さ
れ、かつ入力端子211に接続されている。+VDD2、+
VDD1、-VSS1、-VSS2とP型MOSFET201のス
レッショルド電圧VTP1、P型MOSFET203のス
レッショルド電圧VTP2、N型MOSFET202のス
レッショルド電圧VTN1、N型MOSFET204のス
レッショルド電圧VTN2の関係は図1(a)の4値イン
バータ回路におけるMOSFET101、103、10
2、104の関係と同じである。さて新たに加わったP
型MOSFET205のスレッショルド電圧VTP3にお
いては +VDD3>+VDD2>+VDD1>0>-VSS1>-VSS2>-VSS3 として VDD3+VSS3>VTP3>VDD3+VSS2 の関係があり、P型MOSFET205はゲート電位が
-VSS3のときはオンするが、-VSS2、-VSS1ではオンせ
ず、オフのままである。また当然のごとく+VDD3、+VD
D2、+VDD1ではオフしている。N型MOSFET206
のスレッショルド電圧VTN3においては VDD3+VSS3>VTN3>VDD2+VSS3 の関係があり、N型MOSFET206はゲート電位が
+VDD3のときはオンするが、+VDD2、+VDD1ではオンせ
ず、オフのままである。また当然のごとく-VSS3、-VS
S2、-VSS1ではオフしている。以上の構成により、入力
端子の電位と出力端子の電位の関係は図1の4値インバ
ータ回路と同様の理由で図2(b)の真理値表の図の関
係となり、分かりやすくする為に VDD1=VSS1=E1 VDD2=VSS2=E2 VDD3=VSS3=E3 とすれば図2(b)は図2(c)のようになる。図2
(c)の真理値表を見ると図2(a)の回路が6値のイ
ンバータ回路となっていることが分かる。
ノア回路(非論理和回路、以下NOR回路と略す)に適
用した場合の回路である。図3(a)において電源とし
ては+VDD2、+VDD1、-VSS1、-VSS2がある。P型MO
SFET301、302のスレッショルド電圧はVTP1
である。N型MOSFET303、304のスレッショ
ルド電圧はVTN1である。P型MOSFET305、3
06のスレッショルド電圧はVTP2である。N型MOS
FET307、308のスレッショルド電圧はVTN2で
ある。さてP型MOSFET301のソース電極は+VD
D1に接続され、ドレイン電極はP型MOSFET302
のソース電極に接続され、P型MOSFET302のド
レイン電極はダイオード309の正極に接続されダイオ
ード309の負極は出力端子319に接続されている。
N型MOSFET303、304のソース電極は共に-
VSS1に接続され、それぞれのドレイン電極は互いに接
続され、かつダイオード310の負極に接続されてい
る。ダイオード310の正極は出力端子319に接続さ
れている。またP型MOSFET301のゲート電極3
11とN型MOSFET303のゲート電極313は共
に第1の入力端子Aに接続され、P型MOSFET30
2のゲート電極312とN型MOSFET304のゲー
ト電極314は共に第2の入力端子Bに接続されてい
る。以上のP型MOSFET301、302、N型MO
SFET303、304の構成において、入力端子A、
Bを持つP型MOSFET301、302は直列に構成
され、N型MOSFET303、304は並列に構成さ
れているので全体として相補型のNOR回路となってい
る。良く知られている記号であらわせば図3(b)の構
成をとっている。なおVTP1、VTN1については図1の4
値インバータ回路の例で述べたように、 VDD1+VSS1>VTP1>0 VDD1+VSS1>VTN1>0 の関係があるので、入力端子A、Bには+VDD1、+VDD2
を高電位、-VSS1、-VSS2を低電位として、出力端子3
19には+VDD1もしくは-VSS1を出力するNOR回路と
なっている。さてP型MOSFET305のソース電極
は+VDD2に接続され、ドレイン電極はP型MOSFET
306のソース電極に接続され、P型MOSFET30
6のドレイン電極は出力端子319に接続されている。
N型MOSFET307と308のソース電極は共に-
VSS2に接続され、それぞれのドレイン電極は互いに接
続され、かつ出力端子319に接続されている。またP
型MOSFET305のゲート電極315とN型MOS
FET307のゲート電極317は共に第1の入力端子
Aに接続され、P型MOSFET306のゲート電極3
16とN型MOSFET308のゲート電極318は共
に第2の入力端子Bに接続されている。以上のP型MO
SFET305、306、N型MOSFET307、3
08の構成において入力端子A、Bを持つP型MOSF
ET305、306は直列に構成され、N型MOSFE
T307、308は並列に構成されているので全体とし
ては相補型のNOR回路、つまり図3(b)の機能を持
つ構成となっている。但し、VTP2、VTN2については図
1の4値インバータ回路の例で述べたように VDD2+VSS2>VTP2>VDD2+VSS1 VDD2+VSS2>VTN2>VDD1+VSS2 の関係があるので入力端子A、Bに高電位として+VDD
2、低電位として-VSS2が入力すれば出力端子319に+
VDD2もしくは-VSS2を出力するNOR回路となってい
る。但し、入力端子A、Bに+VDD1、-VSS1のみが入る
場合にはVTP2、VTN2が高すぎる為、MOSFETがオ
ンせず出力端子319に+VDD2、もしくは-VSS2が出力
しない。さて+VDD1、-VSS1を電源としてVTP1のスレ
ッショルド電圧を持つP型MOSFET301、302
とVTN1のスレッショルド電圧を持つN型MOSFET
303、304から構成されるNOR回路と+VDD2、-
VSS2を電源としてVTP2のスレッショルド電圧を持つP
型MOSFET305、306とVTN2のスレッショル
ド電圧を持つN型MOSFET307、308から構成
されるNOR回路の出力は共に出力端子319となって
共通となっている。したがって出力端子319には+VD
D2と+VDD1が同時に出力される場合があるが、ダイオー
ド309によって+VDD2が出力端子319の出力電位と
なる。また出力端子319には-VSS2と-VSS1が同時に
出力される場合があるが、ダイオード310によって-
VSS2が出力端子319の出力電位となる。さて以上の
構成により図3(a)の回路の入力端子A、B及び出力
端子319の真理値表を図示したのが図4(a)であ
る。また一般には次の様な制約はないが分かりやすくす
る為に +VDD1=+E1 -VSS1=-E1 +VDD2=+E2 -VSS2=-E2 として図4(a)を書き直したものが図4(b)であ
る。さて一般に2値以上の論理回路においては OR回路 は MAX(A,B) NOR回路は −MAX(A,B) となるので図4(b)を見ると入力端子A,Bと出力端
子OUTにおいて OUT=−MAX(A,B) の関係があるので確かに拡張された4値のNOR回路と
なっていることが分かる。 図5は本発明の第4の実施
例を示す4値のNAND回路(非論理積)に適用した場
合の回路図である。図5(a)において電源としては+
VDD2、+VDD1、-VSS1、-VSS2がある。P型MOSF
ET501、502のスレッショルド電圧はVTP1であ
り、N型MOSFET503、504のスレッショルド
電圧はVTN1でありP型MOSFET505、506の
スレッショルド電圧はVTP2であり、N型MOSFET
507、508のスレッショルド電圧はVTN2である。
さて+VDD1と-VSS1を電源として、スレッショルド電圧
VTP1を持つP型MOSFET501と502はそれぞ
れ入力端子A、Bを持ち、かつ互いに並列に接続され、
スレッショルド電圧VTN1を持つN型MOSFET50
3、504はそれぞれ入力端子A、Bを持ち、かつ互い
に直列に接続された構成をとっているので+VDD1、+VD
D2を高電位、-VSS1、-VSS2を低電位として出力端子5
19に+VDD1もしくは-VSS1を出力する図5(b)の記
号で示す機能を持つNAND回路となっている。また+
VDD2と-VSS2を電源としてスレッショルド電圧VTP2を
持つP型MOSFET505と506はそれぞれ入力端
子A、Bを持ち、かつ互いに並列に接続され、スレッシ
ョルド電圧VTN2を持つN型MOSFET507と50
8はそれぞれ入力端子A、Bを持ち、かつ互いに直列に
接続された構成をとっているので高電位として+VDD2、
低電位として-VSS2を入力とする場合に出力端子519
に+VDD2もしくは-VSS2を出力するNAND回路となっ
ている。+VDD1と-VSS1を電源とするNAND回路はダ
イオード509と510を通して出力端子519に接続
され、また+VDD2と-VSS2を電源とするNAND回路は
共に出力端子519に接続されている。以上の構成によ
り図5(a)の回路の入力端子A、B及び出力端子51
9の真理値表を図示したのが図6(a)である。また分
かりやすくする為に +VDD1=+E1 -VSS1=-E1 +VDD2=+E2 -VSS2=-E2 として図6(a)を書き直したものが図6(b)であ
る。さて一般に2値以上の論理回路においては AND回路 は MIN(A,B) NAND回路は −MIN(A,B) となるので図6(b)を見ると入力端子A、Bと出力端
子OUTにおいて OUT=−MIN(A,B) の関係があるので確かに拡張された4値のNAND回路
となっていることが分かる。
理回路に適用した場合の回路図である。図3では4値N
OR回路、図5では4値NAND回路の例を示したが一
般的な4値の複合論理回路ができることを図7(b)に
示すようなOR・NAND回路の例で以下に示す。図7
(a)において電源としては+VDD2、+VDD1、-VSS1、
-VSS2がある。P型MOSFET701、702、70
3のスレッショルド電圧はVTP1であり、N型MOSF
ET704、705、706のスレッショルド電圧はV
TN1であり、P型MOSFET707、708、709
のスレッショルド電圧はVTP2であり、N型MOSFE
T710、711、712のスレッショルド電圧はVTN
2である。さてP型MOSFET701、702、70
3とN型MOSFET704、705、706とで+VD
D1、-VSS1の電源間に相補型のOR・NAND回路を構
成し、P型MOSFET707、708、709とN型
MOSFET710、711、712とで+VDD2、-VS
S2の電源間に相補型のOR・NAND回路を構成し、前
記2個のOR・NAND回路の出力を共通接続して出力
端子727とし、かつ+VDD2と+VDD1の衝突を避ける為
にダイオード713を設け、-VSS2と-VSS1の衝突を避
ける為にダイオード714を設けている。以上の構成に
より図1、図3、図5で説明した同様の理由で図7
(a)の回路は4値のOR・NAND回路となってい
る。
ラッチ回路に適用した場合の回路図である。図8におい
て電源としては+VDD2、+VDD1、-VSS1、-VSS2であ
る。破線801及び802の中は図1(a)に示した4
値インバータ回路である。4値インバータ回路801の
出力端子804は4値インバータ回路802の入力端子
805に接続され、4値インバータ回路802の出力端
子806は4値インバータ回路801入力端子803に
接続されている。以上を機能を示す記号で表現すれば図
8(b)の様になる。さて4値インバータ回路801と
802の真理値表は図1(b)もしくは図1(c)の様
に表わせるから図8(a)の回路は+VDD2、+VDD1、-
VSS1、-VSS2のどれかの電位を保持する4値のラッチ
回路であることが分かる。
ハイインピーダンスZの状態を持つ回路に適用した場合
の回路図である。図9(a)において電源は+VDD2と-
VSS2である。901はスレッショルド電圧VTP2を持つ
P型MOSFETである。902はスレッショルド電圧
VTN2を持つN型MOSFETである。P型MOSFE
T901のソース電極は+VDD2に接続され、ドレイン電
極は出力端子904に接続されている。N型MOSFE
T902のソース電極は-VSS2に接続され、ドレイン電
極は出力端子904に接続されている。P型MOSFE
T901と902のゲート電極は共に入力端子903に
接続されている。さて以上の構成によりP型MOSFE
T901のスレッショルド電圧はVTP2、N型MOSF
ET902のスレッショルド電圧はVTN2と高く設定し
てあるので入力端子903の入力信号が+VDD2や-VSS2
に対しては-VSS2、+VDD2の出力が出力端子904より
得られるが、+VDD1や-VSS1の電位であればMOSFE
T901、902は共にオフしており出力端子904は
ハイインピーダンスとなる。以上を真理値表に図示すれ
ば図9(b)のようになる。このように出力にハイイン
ピーダンスZの状態を持たせるのはバスラインを含む回
路にはよく用いられる。
値の回路例を図10にあげる。図10(a)においてP
型MOSFET1001と1002は直列に接続されて
いる。またN型MOSFET1003と1004は直列
に接続されている。P型MOSFET1002とN型M
OSFET1003のそれぞれのゲート電極は互いに接
続され、かつ入力端子1006に接続されている。また
それぞれのドレイン電極は互いに接続され、かつ出力端
子1008に接続されている。制御端子1007はN型
MOSFET1004のゲート電極に接続されている、
と同時にインバータ回路1005を通してP型MOSF
ET1001のゲート電極に接続されている。以上の構
成でMOSFET1001と1004は出力制御の役目
をしており、図10(b)の真理値表の図の通り制御端
子1007が-VSS2であれば出力端子1008はハイイ
ンピーダンス状態となる。図9(b)の真理値表と図1
0(b)の真理値表を4値と2値との違いを考慮しなが
ら比較すれば処理している情報量は同一であることが分
かる。しかし図9(a)と図10(a)の回路を比較す
れば本発明を応用した回路の図9(a)の方がトランジ
スタ数は従来方式の図10(a)より半分以下ですむこ
とが分かる。さて以上説明した図1、図2、図3、図
5、図7、図8においてダイオードを用いたが、この様
なダイオードの使い方は2値の従来のCMOS集積回路
ではあまり用いないので、ここではこのダイオードの具
体的構成例を以下にあげ簡単に説明する。
はN+拡散層であり、1103はP+拡散層であり、11
04はNウエル(N-WELL)である。また110
5、1106、1107はアルミ配線である。また11
08、1109、1110そして1111、1112、
1113、1114及び1115は形成される方法、段
階、及び成分は若干、異なることがあるが基本的成分は
二酸化シリコン(SiO2)の絶縁層である。さて、この
ときP+拡散層1103とN+拡散層1102によってP
−Nダイオードが出来る。そしてPの正極の端子はアル
ミ層1106によって、またNの負極の端子はアルミ層
1105によって取り出せる。またアルミ配線1107
を+VDD1とすればN+拡散1101を通してNウエル1
104が+VDD1電位に固定されるのでP+拡散1103
とNウエル1104による寄生ダイオードがあっても電
流が逆流することはなくP+拡散層1103とN+拡散層
1102によるP−Nダイオードが図1の105、図2
の207、図3の309、図5の509、図7の713
等のダイオードとして用いることができる。
22はP+拡散層であり、1123はN+拡散層であり、
1124はPウエル(P-WELL)である。また11
25、1126、1127はアルミ配線である。また1
128、1129、1130そして1131、113
2、1133、1134及び1135は基本成分を二酸
化シリコンとする絶縁層である。このときP+拡散層1
122とN+拡散層1123によってP−Nダイオード
ができる。そしてPの正極の端子はアルミ層1125に
よって、またNの負極の端子はアルミ層1126によっ
て取り出せる。またアルミ配線1127を-VSS1とすれ
ばP+拡散層1121を通してPウエル1124が-VSS
1電位に固定されるので逆流することなくP+拡散層11
22とN+拡散層1123によるP−Nダイオードが図
1の106、図2の208、図3の310、図5の51
0、図7の714等のダイオードとして用いることがで
きる。また図11(b)においてアルミ配線1127を
-VSS2とすれば図2の210のダイオードとして用いる
ことが出来る。なお図11(a),(b)においてはダ
イオードの構成を説明する為の図であるのでMOSFE
Tの構成については省いている。 図12(a),
(b)にダイオードの別の構成の仕方の例をあげる。図
12において1201はP型にドープされたポリシリコ
ン、1202はN型にドープされたポリシリコンであ
る。また1203、1204はアルミ配線である。12
10はNウエルもしくはPウエルである。1205そし
て1206、1207、1208及び1209は形成さ
れる方法、段階、及び成分は若干異なることがあるが基
本成分は二酸化シリコンの絶縁層である。さて、このと
きP型にドープされたポリシリコン1201とN型にド
ープされたポリシリコン1202によってP−Nダイオ
ードが出来る。そしてPの正極の端子はアルミ配線12
04によって、またNの負極の端子はアルミ配線120
3によって取り出せる。このダイオードの場合は120
5、1206、1207、1208等の二酸化シリコン
の絶縁層によって隔離されているので余計な寄生ダイオ
ードは存在せず図1の105、106、図2の207、
208、209、210、図3の309、310、図5
の509、510、図7の713、714等のダイオー
ドにすべて用いることが出来る。図12(b)において
1211はP型にドープされたポリシリコン、1212
はN型にドープされたポリシリコンであり、1213、
1214はアルミ配線、1220はNウエルもしくはP
ウエルである。1215、1216、1217、121
8、1219は基本成分を二酸化シリコンとする絶縁層
である。図12(b)が(a)と異なるのはP型にドー
プされたポリシリコン1211とN型にドープされたポ
リシリコン1212の関係であって(a)では横方向に
P−Nが隣接していたが(b)ではNの上にPが重なっ
てドープされた構成となっている。これはプロセスの工
程だけの差であってP−Nダイオードの特性には本質的
に差はないので(a)のダイオードと同様に(b)のダ
イオードは図1から図7までの105、106、20
7、208、209、210、309、310、50
9、510、713、714等のダイオードとしてすべ
ての場合で用いることが出来る。
8、図9の各実施例においてスレッショルド電圧が異な
るMOSFETを用いたが、例えば4値の場合、通常の
CMOSの製造工程でのVTP、VTNの2種類のスレッシ
ョルド電圧に対して2回余計にチャネルドープをすれば
4種類のスレッショルド電圧VTP1、VTP2、VTN1、VT
N2が作れる。
1回のチャネルドープでVTP2からVTP1、VTN1からVT
N2を作り4種類とすることも出来る。このとき追加工程
は1回のチャネルドープで済む。
ゲート膜厚の厚い工程を追加することによりVTP1から
VTP2、VTN1からVTN2を作り4種類とすることも出来
る。このときも追加工程は1回で済む。
値インバータ回路の実施例を示したが8値以上でも同様
に拡張できる。
ND回路やNOR回路等の組合せ回路も同様に6値以上
に容易に拡張できる。
電流の少ないCMOS集積回路によって4値以上の多値
論理回路を構成できるという効果がある。
が飛躍的に向上し、集積回路の中における配線領域の占
める割合が減少するという効果がある。またこの効果は
ゲート規模が大きくなると一般に配線の占める割合が増
加していくので大規模ゲートの集積回路ほど大きい。
ランジスタ数が減少するので集積回路全体としてもトラ
ンジスタ数が減少するという効果がある。
トランジスタ使用効率が向上するので同一機能を持つ集
積回路を作る場合、小さなチップ面積ですみ、コストダ
ウンとなる効果がある。
作れるので、同一面積ではより大規模なゲート数の回
路、及び機能の高い集積回路を作れるという効果があ
る。
電力の増大で発熱による温度上昇の問題が生じる。本発
明によれば面積効率よく回路が作れ、かつCMOSの低
消費電力の特徴を持っているので発熱が小さく抑えられ
るという効果がある。もしくは発熱量を一定の限界に抑
えればより大規模ゲートの集積回路を作れるという効果
がある。
おいて正負一対を越える複数の電源を用い、かつ様々な
電位の信号をやりとりする場合があるが本発明において
は4本以上の電源を用いるので、複数電源のシステムに
も対応可能であり、また電圧の異なる信号間のインター
フェイスの役目も出来るという効果もある。
うに複数のレベルを持つ信号の出力や入力を直接扱うこ
とが出来るという効果もある。
P型であればVTP1のMOSFETに対し、オンさせる
場合でもゲート電位に複数の電位(-VSS1、-VSS2)が
取りうるので同じオンの場合でも出力インピーダンスや
スピードが異なり、目的に応じて使い分けられるという
効果もある。
の図である。なお(a)が4値インバータ回路の回路図
であり、(b)及び、(c)が回路動作を示す真理値表
の図である。
の図である。なお(a)が6値インバータ回路の回路図
であり、(b)及び、(c)が回路動作を示す真理値表
の図である。
の図である。なお(a)が4値NOR回路の回路図であ
り、(b)が回路動作を示す論理記号の図である。
表の図である。なお(a)は信号電位+VDD2、+VDD1、
-VSS1、-VSS2間の真理値表の図であり、(b)はVDD
1=VSS1=E1、VDD2=VSS2=E2の場合の真理値表の
図である。
の図である。なお(a)が4値NAND回路の回路図で
あり、(b)が回路動作を示す論理記号の図である。
表の図である。なお(a)は信号電位+VDD2、+VDD1、
-VSS1、-VSS2間の真理値表の図であり、(b)はVDD
1=VSS1=E1、VDD2=VSS2=E2の場合の真理値表の
図である。
の図である。なお(a)が4値OR・NAND回路の回
路図であり、(b)が回路動作を示す論理記号の図であ
る。
の図である。なお(a)が4値ラッチ回路の回路図であ
り、(b)が回路動作を示す論理記号の図である。
の図である。なお(a)がハイインピーダンス状態を持
つインバータ回路の回路図であり、(b)が回路動作を
示す真理値表の図である。
ータ回路の回路図と真理値表の図である。なお(a)が
回路図であり、(b)が真理値表の図である。
とN+拡散層とで構成した具体例を示す図である。なお
(a)は縦方向にN−Pダイオードを構成した図であ
り、(b)は縦方向にP−Nダイオードを構成した図で
ある。
リコンとN+ポリシリコンとで構成した具体例を示す図
である。なお(a)は横方向にP−Nダイオードを構成
した図であり、図11(b)は縦方向にP−Nダイオー
ドを構成した図である。
02、305、306、501、502、505、50
6、701、702、703、707、708、70
9、901、1001、1002・・・P型MOSFE
T 102、104、202、204、206、303、3
04、307、308、503、504、507、50
8、704、705、706、710、711、71
2、902、1003、1004・・・N型MOSFE
T 105、106、207、208、209、210、3
09、310、509、510、713、714・・・
ダイオード 107、211、311、312、313、314、3
15、316、317、318、511、512、51
3、514、515、516、517、518、71
5、716、717、718、719、720、72
1、722、723、724、725、726、80
3、805、903、1006、1007・・・入力端
子 108、212、319、519、727、804、8
06、904、1008・・・出力端子 801、802・・・4値インバータ回路 1005・・・インバータ回路 1101、1102、1123・・・N+拡散層 1103、1121、1122・・・P+拡散層 1104・・・Nウェル 1124・・・Pウェル 1210、1220・・・Nウェル、もしくはPウェル 1105、1106、1107、1125、1126、
1127、1203、1204、1213、1214・
・・アルミ層 1108、1109、1110、1111、1112、
1113、1114、1115、1128、1129、
1130、1131、1132、1133、1134、
1135、1205、1206、1207、1208、
1209、1215、1216、1217、1218、
1219・・・二酸化シリコン等の絶縁層 1201、1211・・・P型ポリシリコン 1202、1212・・・N型ポリシリコン
Claims (2)
- 【請求項1】2M個(Mは2以上の正の整数)の異なる電
位レベルの電源電位をそれぞれ入力する複数の電源端子
と、 M種類の異なるスレッショルド電圧のP型絶縁ゲート電
界効果型トランジスタ群と、 M種類の異なるスレッショルド電圧のN型絶縁ゲート電
界効果型トランジスタ群とを有し、 前記2M個の電源を電位の高い方から数えてK番目(1
≦K≦M)の電源の電源端子を、前記M種類の異なるス
レッショルド電圧の絶対値の高い方からK番目のP型絶
縁ゲート電界効果型トランジスタのソース電極と接続
し、 前記2M個の電源を電位の低い方から数えてK番目の電
源の電源端子を、前記M種類の異なるスレッショルド電
圧の絶対値の高い方からK番目のN型絶縁ゲート電界効
果型トランジスタのソース電極と接続し、 該P型及びN型絶縁ゲート電界効果型トランジスタのド
レイン電極が出力端子として互いに接続された論理素子
を有することを特徴とする多値論理半導体装置。 - 【請求項2】前記P型絶縁ゲート電界効果型トランジス
タと前記N型絶縁ゲート型ゲート電界効果型トランジス
タが互いに相補型に構成され、 K番目の論理素子の出力と、K+1番目の論理素子の出
力が互いに接続されたことを特徴とする請求項1記載の
多値論理半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06201793A JP3221143B2 (ja) | 1993-03-22 | 1993-03-22 | 多値論理半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06201793A JP3221143B2 (ja) | 1993-03-22 | 1993-03-22 | 多値論理半導体装置 |
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JPH06276087A JPH06276087A (ja) | 1994-09-30 |
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Family
ID=13187984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP06201793A Expired - Fee Related JP3221143B2 (ja) | 1993-03-22 | 1993-03-22 | 多値論理半導体装置 |
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-
1993
- 1993-03-22 JP JP06201793A patent/JP3221143B2/ja not_active Expired - Fee Related
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