JP2755890B2 - トランスミッション型論理回路 - Google Patents
トランスミッション型論理回路Info
- Publication number
- JP2755890B2 JP2755890B2 JP5147748A JP14774893A JP2755890B2 JP 2755890 B2 JP2755890 B2 JP 2755890B2 JP 5147748 A JP5147748 A JP 5147748A JP 14774893 A JP14774893 A JP 14774893A JP 2755890 B2 JP2755890 B2 JP 2755890B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- logic
- terminal
- signal output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、論理積、論理和回路を
構成するのに適したトランスミッション型論理回路に関
するもので、特に高速性、コンパクト性が要求される論
理回路に使用されるものである。 【０００２】 【従来の技術】従来、論理積、論理和回路は、例えばダ
イナミック型のＮＭＯＳで構成すると図８のようにな
り、（同図（ａ）は論理積回路、同図（ｂ）は論理和回
路）ディプリーション型ＮＭＯＳを含むＮＭＯＳで構成
すると図９のようになり、（同図（ａ）は論理積回路、
同図（ｂ）は論理和回路）さらに、相補型ＭＯＳで構成
すると図１０のようになる。（同図（ａ）は論理積回
路、同図（ｂ）は論理和回路）前述の従来技術はいずれ
も、入力信号 φ1 、φ2 、…、φn がトランジスタの
ゲートに入力するため、すべての入力信号の入力容量が
大きく、特にφout が大きい負荷を駆動しなければなら
ない場合には、入力容量増大に伴う信号遅延は無視でき
ないものとなる。ＣＭＯＳ構造で論理回路を構成する場
合は特に入力容量が大きくなり、トランジスタ数も多く
なり、集積度を上げる上で不利となる。さらに、従来の
論理回路は、高電位、低電位の二種類の電源電圧Ｖｃ
ｃ、Ｖｓｓを必要とするので、これら二種類の電源を回
路ブロックまで引き回すのに要する空間は、集積度向上
を妨げるし、チップ上の電源Ｖｃｃ、Ｖｓｓが引き込ま
れていないスペースを利用することも不可能である。 【０００３】 【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解決するためになされたものである。つま
り、従来ＭＯＳトランジスタのゲート電位をコントロー
ルして、論理回路を構成していたのに対し、本発明で
は、ＭＯＳトランジスタのドレインまたはソース、バイ
ポーラトランジスタのエミッタまたはコレクタにも入力
信号を入力して、トランスミッション型の論理回路を形
成することにより、従来よりも素子数が少なく、電源も
必要とせず、より高速な論理回路を構成するものであ
る。 【０００４】 【課題を解決するための手段と作用】上記本発明の目的
を達成するために、従来の論理演算は、入力信号をすべ
てＭＯＳトランジスタのゲートに入力して、トランジス
タのオン、オフに基づき、電源Ｖｃｃ、Ｖｓｓからのチ
ャージの流入、あるいは流出により、出力信号を出して
いたのに対し、本発明では、入力信号自身が出力信号へ
のチャージを荷う方式、つまりトランスミッション方式
の論理ゲート回路を用い、トランジスタの導電型または
極性と整流素子の極性とを選択することによって、電源
を使用することなく、論理積動作あるいは論理和動作を
行えるようにしている。また、使用素子数を、従来と比
べて非常に少なくでき、これに加えてゲート段数を小に
できかつトランスミッション構成であるがゆえに、高速
動作が可能となるようにしたものである。 【０００５】 【実施例】図１は、本発明の実施例である論理積（アン
ド）ゲートである。この例では、ｎ個の入力信号φ1 、
φ2 、…、φn に対して出力信号Ｘを持つ論理積ゲート
である。またｎ−１個のＮチャネルＭＯＳトランジスタ
ＭＮ62〜ＭＮ6nと、ｎ−１個のＰチャネルＭＯＳトラン
ジスタＭＰ62〜ＭＰ6nより成っている。 【０００６】即ち上記（ｎ−１）組のＮチャネルＭＯＳ
トランジスタおよびＰチャネルＭＯＳトランジスタを有
し、それぞれの組ではＮ、ＰチャネルＭＯＳトランジス
タのチャネル導電路の一端が共通、また他端およびゲー
トが共通である。ＮチャネルＭＯＳトランジスタＭＮ62
〜ＭＮ6nは直列接続され、この直列回路の一端および前
記各トランジスタのゲートが論理入力となり、前記直列
回路の他端Ｘが論理出力端となっている。この論理回路
の特徴は、このゲート回路内に、電源を一つも持ってい
ない点である。 【０００７】この論理ゲートの動作は以下の通りであ
る。ｎ個の入力信号がすべてＶｃｃであれば、ｎ−１個
のＮチャネルＭＯＳトランジスタＭＮ62〜ＭＮ6nがすべ
てオンし、φ1 からのチャージが出力Ｘへ転送され、出
力は高レベル状態になる。逆に、ｎ個の入力信号のうち
に、少なくとも１個Ｖｓｓがあれば、出力Ｘは低レベル
状態となる。何故ならば、出力信号Ｘ側から見て、初め
てＶｓｓとなる入力信号をφｉ（２≦ｉ≦ｎ）とすれ
ば、ＭＰ6i、ＭＮ6i+1、…、ＭＮ6nを通してφｉからの
チャージが出力Ｘへ転送されることになり、出力Ｘは低
レベルになる。φ1のみがＶｓｓ、φ2 〜φn が全てＶ
ｃｃの時は、トランジスタＭＮ62〜ＭＮ6nを通してφ1
からのチヤージが、出力Ｘへ転送されることになり、や
はり出力Ｘは低レベルになる。 【０００８】図２は、本発明の異なる実施例である論理
和（オア）ゲートである。この例は、図１同様ｎ個の入
力信号φ1 〜φn に対し、出力信号Ｙを持つ論理和ゲー
トであり、また論理ゲート内に電源を一つも持っていな
い。各トランジスタの導電型は図１とは逆である。 【０００９】この論理ゲートの動作は以下の通りであ
る。ｎ個の入力信号が全てＶｓｓであれば、ｎ−１個の
ＰチャネルＭＯＳトランジスタＭＰ72〜ＭＰ7nが全てオ
ンし、φ1 からのチャージが出力Ｙへ転送され、出力Ｙ
は低レベルとなる。逆に、ｎ−１個の入力信号の内に、
少なくとも１個のＶｃｃのものがあれば、出力信号Ｙは
高レベル状態になる。何故ならば、出力信号Ｙの側から
見て、はじめてＶｃｃとなる入力信号をφi （２≦ｉ≦
ｎ）とすれば、トランジスタＭＮ7i、ＭＰ7i+1〜ＭＰ7n
を通して、φi からのチャージが出力信号Ｙへ転送され
るので、出力信号Ｙは高レベル状態となる。 【００１０】図３は、本発明の異なる実施例である論理
積（アンド）ゲートである。この例は、図１と同様に、
ｎ個の入力信号φ1 〜φn に対して、出力信号Ｘを持つ
論理積ゲートであるが、図１と異なる点は、ダイオード
接続のＰチャネルトランジスタＭＰ62〜ＭＰ6nが、それ
ぞれダイオードＤ82〜Ｄ8nに置き換えられた点である。
この論理ゲートは、図１の論理ゲートと同様に、論理ゲ
ート内に電源を用いていない。 【００１１】この論理ゲートの動作原理は、図１の動作
原理と同じである。すなわち、ｎ個の入力信号φ1 〜φ
n がすべてＶｃｃであれば、ＭＮ82〜ＭＮ8nのｎ−１個
のＮチャネルＭＯＳトランジスタが全てオンし、φ1 か
らのチャージが出力信号Ｘへ転送されて、出力Ｘは高レ
ベル状態となる。逆に、φ1 〜φn のうちに少なくとも
１個のＶｓｓがあれば、出力信号Ｘは低レベル状態とな
る。何故ならば、出力信号Ｘの側から見て初めてＶｓｓ
となる入力信号をφi （２≦ｉ≦ｎ）とすれば、ダイオ
ードＤ8i、トランジスタＭＮ8i+1〜ＭＮ8nを通して、φ
i からのチャージが出力信号Ｘへ転送され、出力信号Ｘ
は低レベルとなる。φ1 のみがＶｓｓで、φ2 〜φn が
すべてＶｃｃのときには、トランジスタＭＮ82〜ＭＮ8n
を通して、φ1 からのチャージが出力Ｘへ転送されるの
で、やはり出力信号Ｘは低レベルとなる。 【００１２】図４は、本発明の異なる実施例である論理
和（オア）ゲートである。この例は、図２と同様に、ｎ
個の入力信号φ1 〜φn に対し、出力信号Ｙを持つ論理
和ゲートであるが、図２のものと異なる点は、図２のダ
イオード接続のＮチャネルＭＯＳトランジスタＭＮ72〜
ＭＮ7nを、ダイオードＤ92〜Ｄ9nに置き換えた点であ
る。この論理ゲートも図２と同様に内部に電源を持って
いない。 【００１３】この論理ゲートは図２と同様の動作をす
る。即ち、ｎ個の入力信号φ1 〜φnがすべてＶｓｓで
あれば、トランジスタＭＰ92〜ＭＮ9nを通してφ1 から
のチャージが出力Ｙへ転送され、出力信号Ｙは低レベル
状態となる。逆に、φ1 〜φnの中に少なくとも１個Ｖ
ｃｃが存在すれば、出力信号Ｙは高レベル状態になる。
何故ならば、出力信号Ｙの側から見て初めてＶｃｃとな
る入力信号をφi （２≦ｉ≦ｎ）とすれば、ダイオード
Ｄ9i、トランジスタＭＰ9i+1〜ＭＰ9nを通して、φi か
らのチャージが出力Ｙへ転送され、出力Ｙは高レベル状
態になる。φ1 のみＶｃｃで、φ2 〜φn がすべてＶｓ
ｓの時は、トランジスタＭＰ92〜ＭＰ9nを通して、φ1
からのチャージが出力Ｙへ転送されるので、やはり出力
信号Ｙは高レベルとなる。 【００１４】図５は、本発明の異なる実施例である論理
積（アンド）ゲートである。この例は図１、図３と同様
にｎ個の入力信号φ1 〜φn に対し、出力Ｘを持つ論理
ゲートであるが、図３と異なる点は、ＮチャネルＭＯＳ
トランジスタＭＮ82〜ＭＮ8nが、それぞれＮＰＮバイポ
ーラトランジスタＮＰＮ102 〜ＮＰＮ10n に置き換えら
れた点である。この論理ゲートは、同様に電源を用いて
いない。動作原理は、図１、図３のそれと同様である。 【００１５】図６は、本発明の異なる実施例である論理
和（オア）ゲートである。この例は、図２、図４と同様
にｎ個の入力信号φ1 〜φn に対し、出力Ｙを持つ論理
和ゲートだが、図４と異なる点は、ＰチャネルＭＯＳト
ランジスタＭＰ92〜ＭＰ9nをそれぞれＰＮＰ型バイポー
ラトランジスタＰＮＰ112 〜ＰＮＰ11n で置き換えた点
である。この論理ゲートも同様に内部に電源を持ってい
ない。動作原理は、図２、図４のそれと同様である。 【００１６】また、今までは論理積ゲートあるいは論理
和ゲート単独の実施例のみ述べてきたが、これらを組み
合わせた任意の論理演算に対しても、同様にトランスミ
ッション型の演算ゲートを形成することができる。図７
は、本発明の他の実施例である論理演算Ｘ＝（φ1 ×φ
2 ）＋φ3 である。この実施例は図１のタイプの論理積
ゲートと図２のタイプの論理和ゲートを組み合わせたも
ので、従来ＣＭＯＳ構成では１２素子を要していたが、
４素子で、上記演算を実現している。他のタイプの論理
積ゲート、論理和ゲートを組み合わせても、同様にトラ
ンスミッション型論理ゲートが実現できること勿論であ
る。 【００１７】以上の回路にあっては、次の３つの利点が
挙げられる。 （１） 従来の論理ゲートに比べて高速演算が可能。 （２） 素子数が従来のゲートに比べて非常に少なくて
済む。 （３） 電源線は全く必要としない。 【００１８】上記（１）の理由の一つは、従来に比べて
入力信号の入力容量が減るからである。多入力論理ゲー
トを使用する際、φ1 〜φn の全てが同一のタイミング
で入力される場合は稀で、大体はこれらのうち１つの信
号のみが他よりも遅く入力されてきて、演算スピードを
律速している。（クリティカルパス）この信号をφ
1（ゲート入力でなく、ドレイン、コレクタに入力して
いる信号）として使用すれば、ゲート容量が付加され
ず、非常に高速にゲートをくぐることができる。勿論、
クリティカルパスは設計の段階で分かっている。また
（１）のもう一つの理由は、従来の論理積、和ゲートは
必ず、ＮＡＮＤ＋ＮＯＴ、ＮＯＲ＋ＮＯＴと２段のゲー
トからなっており、１段分本発明の方が速いという点で
ある。 【００１９】上記（２）については、ｎ入力の場合、従
来は、 ２（ｎ＋１）個の素子が必要だったのに対し、
本発明では２（ｎ−１）個の素子で済む。確かにｎの値
を大きくして行けば、両者の比は１に近づくが、通常は
２入力あるいは３入力の論理積、和の組み合わせから成
るので、素子数は大幅に減ることになる。 【００２０】上記（３）も、重要な効果で、本発明を用
いると、チップ内の至る所に演算ゲートを設けることが
でき、チップ上の面積利用に貢献することができる。従
来は、太いＶｃｃ、Ｖｓｓの電源線の間に、論理演算用
の素子領域を形成していた。従って、その他の配線領域
パッドとパッドの間の領域には、たとえ空間が空いてい
ても、Ｖｃｃ、Ｖｓｓ線が走っていないという理由のた
めに、空いたままにしておかざるを得なかったが、本発
明により、この様な無駄な空間を無くすことが可能とな
り、ひいてはチップサイズの現象につなげることができ
る。 【００２１】なお本発明でいうＭＯＳトランジスタは、
一端、他端がソースにもドレインにもなり得るので、本
発明でいうＭＯＳトランジスタの一端は「ソース又はド
レイン」という言葉を使う。また本発明でいうバイポー
ラトランジスタは、一端、他端がエミッタにもコレクタ
にもなり得るので、本発明でいうバイポーラトランジス
タの一端は「エミッタ又はコレクタ」という言葉を使
う。また本発明は、例えば図５および図６において、ダ
イオードＤ102 、…、Ｄ112 …をＭＯＳトランジスタＭ
Ｐ、…、ＭＮ、…に置き換えてもよい等、本発明は種々
の応用が可能である。 【００２２】 【発明の効果】以上説明したごとく本発明によれば、従
来の論理ゲートに比べて高速演算が可能であり、素子数
が従来に比べて非常に少なく、また、トランジスタの導
電型（極性）と整流素子の極性を選択することによっ
て、電源を全く使用することなく、論理積動作あるいは
論理和動作を行えるなどの利点を有したトランスミッシ
ョン型論理回路が提供できるものである。
構成するのに適したトランスミッション型論理回路に関
するもので、特に高速性、コンパクト性が要求される論
理回路に使用されるものである。 【０００２】 【従来の技術】従来、論理積、論理和回路は、例えばダ
イナミック型のＮＭＯＳで構成すると図８のようにな
り、（同図（ａ）は論理積回路、同図（ｂ）は論理和回
路）ディプリーション型ＮＭＯＳを含むＮＭＯＳで構成
すると図９のようになり、（同図（ａ）は論理積回路、
同図（ｂ）は論理和回路）さらに、相補型ＭＯＳで構成
すると図１０のようになる。（同図（ａ）は論理積回
路、同図（ｂ）は論理和回路）前述の従来技術はいずれ
も、入力信号 φ1 、φ2 、…、φn がトランジスタの
ゲートに入力するため、すべての入力信号の入力容量が
大きく、特にφout が大きい負荷を駆動しなければなら
ない場合には、入力容量増大に伴う信号遅延は無視でき
ないものとなる。ＣＭＯＳ構造で論理回路を構成する場
合は特に入力容量が大きくなり、トランジスタ数も多く
なり、集積度を上げる上で不利となる。さらに、従来の
論理回路は、高電位、低電位の二種類の電源電圧Ｖｃ
ｃ、Ｖｓｓを必要とするので、これら二種類の電源を回
路ブロックまで引き回すのに要する空間は、集積度向上
を妨げるし、チップ上の電源Ｖｃｃ、Ｖｓｓが引き込ま
れていないスペースを利用することも不可能である。 【０００３】 【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解決するためになされたものである。つま
り、従来ＭＯＳトランジスタのゲート電位をコントロー
ルして、論理回路を構成していたのに対し、本発明で
は、ＭＯＳトランジスタのドレインまたはソース、バイ
ポーラトランジスタのエミッタまたはコレクタにも入力
信号を入力して、トランスミッション型の論理回路を形
成することにより、従来よりも素子数が少なく、電源も
必要とせず、より高速な論理回路を構成するものであ
る。 【０００４】 【課題を解決するための手段と作用】上記本発明の目的
を達成するために、従来の論理演算は、入力信号をすべ
てＭＯＳトランジスタのゲートに入力して、トランジス
タのオン、オフに基づき、電源Ｖｃｃ、Ｖｓｓからのチ
ャージの流入、あるいは流出により、出力信号を出して
いたのに対し、本発明では、入力信号自身が出力信号へ
のチャージを荷う方式、つまりトランスミッション方式
の論理ゲート回路を用い、トランジスタの導電型または
極性と整流素子の極性とを選択することによって、電源
を使用することなく、論理積動作あるいは論理和動作を
行えるようにしている。また、使用素子数を、従来と比
べて非常に少なくでき、これに加えてゲート段数を小に
できかつトランスミッション構成であるがゆえに、高速
動作が可能となるようにしたものである。 【０００５】 【実施例】図１は、本発明の実施例である論理積（アン
ド）ゲートである。この例では、ｎ個の入力信号φ1 、
φ2 、…、φn に対して出力信号Ｘを持つ論理積ゲート
である。またｎ−１個のＮチャネルＭＯＳトランジスタ
ＭＮ62〜ＭＮ6nと、ｎ−１個のＰチャネルＭＯＳトラン
ジスタＭＰ62〜ＭＰ6nより成っている。 【０００６】即ち上記（ｎ−１）組のＮチャネルＭＯＳ
トランジスタおよびＰチャネルＭＯＳトランジスタを有
し、それぞれの組ではＮ、ＰチャネルＭＯＳトランジス
タのチャネル導電路の一端が共通、また他端およびゲー
トが共通である。ＮチャネルＭＯＳトランジスタＭＮ62
〜ＭＮ6nは直列接続され、この直列回路の一端および前
記各トランジスタのゲートが論理入力となり、前記直列
回路の他端Ｘが論理出力端となっている。この論理回路
の特徴は、このゲート回路内に、電源を一つも持ってい
ない点である。 【０００７】この論理ゲートの動作は以下の通りであ
る。ｎ個の入力信号がすべてＶｃｃであれば、ｎ−１個
のＮチャネルＭＯＳトランジスタＭＮ62〜ＭＮ6nがすべ
てオンし、φ1 からのチャージが出力Ｘへ転送され、出
力は高レベル状態になる。逆に、ｎ個の入力信号のうち
に、少なくとも１個Ｖｓｓがあれば、出力Ｘは低レベル
状態となる。何故ならば、出力信号Ｘ側から見て、初め
てＶｓｓとなる入力信号をφｉ（２≦ｉ≦ｎ）とすれ
ば、ＭＰ6i、ＭＮ6i+1、…、ＭＮ6nを通してφｉからの
チャージが出力Ｘへ転送されることになり、出力Ｘは低
レベルになる。φ1のみがＶｓｓ、φ2 〜φn が全てＶ
ｃｃの時は、トランジスタＭＮ62〜ＭＮ6nを通してφ1
からのチヤージが、出力Ｘへ転送されることになり、や
はり出力Ｘは低レベルになる。 【０００８】図２は、本発明の異なる実施例である論理
和（オア）ゲートである。この例は、図１同様ｎ個の入
力信号φ1 〜φn に対し、出力信号Ｙを持つ論理和ゲー
トであり、また論理ゲート内に電源を一つも持っていな
い。各トランジスタの導電型は図１とは逆である。 【０００９】この論理ゲートの動作は以下の通りであ
る。ｎ個の入力信号が全てＶｓｓであれば、ｎ−１個の
ＰチャネルＭＯＳトランジスタＭＰ72〜ＭＰ7nが全てオ
ンし、φ1 からのチャージが出力Ｙへ転送され、出力Ｙ
は低レベルとなる。逆に、ｎ−１個の入力信号の内に、
少なくとも１個のＶｃｃのものがあれば、出力信号Ｙは
高レベル状態になる。何故ならば、出力信号Ｙの側から
見て、はじめてＶｃｃとなる入力信号をφi （２≦ｉ≦
ｎ）とすれば、トランジスタＭＮ7i、ＭＰ7i+1〜ＭＰ7n
を通して、φi からのチャージが出力信号Ｙへ転送され
るので、出力信号Ｙは高レベル状態となる。 【００１０】図３は、本発明の異なる実施例である論理
積（アンド）ゲートである。この例は、図１と同様に、
ｎ個の入力信号φ1 〜φn に対して、出力信号Ｘを持つ
論理積ゲートであるが、図１と異なる点は、ダイオード
接続のＰチャネルトランジスタＭＰ62〜ＭＰ6nが、それ
ぞれダイオードＤ82〜Ｄ8nに置き換えられた点である。
この論理ゲートは、図１の論理ゲートと同様に、論理ゲ
ート内に電源を用いていない。 【００１１】この論理ゲートの動作原理は、図１の動作
原理と同じである。すなわち、ｎ個の入力信号φ1 〜φ
n がすべてＶｃｃであれば、ＭＮ82〜ＭＮ8nのｎ−１個
のＮチャネルＭＯＳトランジスタが全てオンし、φ1 か
らのチャージが出力信号Ｘへ転送されて、出力Ｘは高レ
ベル状態となる。逆に、φ1 〜φn のうちに少なくとも
１個のＶｓｓがあれば、出力信号Ｘは低レベル状態とな
る。何故ならば、出力信号Ｘの側から見て初めてＶｓｓ
となる入力信号をφi （２≦ｉ≦ｎ）とすれば、ダイオ
ードＤ8i、トランジスタＭＮ8i+1〜ＭＮ8nを通して、φ
i からのチャージが出力信号Ｘへ転送され、出力信号Ｘ
は低レベルとなる。φ1 のみがＶｓｓで、φ2 〜φn が
すべてＶｃｃのときには、トランジスタＭＮ82〜ＭＮ8n
を通して、φ1 からのチャージが出力Ｘへ転送されるの
で、やはり出力信号Ｘは低レベルとなる。 【００１２】図４は、本発明の異なる実施例である論理
和（オア）ゲートである。この例は、図２と同様に、ｎ
個の入力信号φ1 〜φn に対し、出力信号Ｙを持つ論理
和ゲートであるが、図２のものと異なる点は、図２のダ
イオード接続のＮチャネルＭＯＳトランジスタＭＮ72〜
ＭＮ7nを、ダイオードＤ92〜Ｄ9nに置き換えた点であ
る。この論理ゲートも図２と同様に内部に電源を持って
いない。 【００１３】この論理ゲートは図２と同様の動作をす
る。即ち、ｎ個の入力信号φ1 〜φnがすべてＶｓｓで
あれば、トランジスタＭＰ92〜ＭＮ9nを通してφ1 から
のチャージが出力Ｙへ転送され、出力信号Ｙは低レベル
状態となる。逆に、φ1 〜φnの中に少なくとも１個Ｖ
ｃｃが存在すれば、出力信号Ｙは高レベル状態になる。
何故ならば、出力信号Ｙの側から見て初めてＶｃｃとな
る入力信号をφi （２≦ｉ≦ｎ）とすれば、ダイオード
Ｄ9i、トランジスタＭＰ9i+1〜ＭＰ9nを通して、φi か
らのチャージが出力Ｙへ転送され、出力Ｙは高レベル状
態になる。φ1 のみＶｃｃで、φ2 〜φn がすべてＶｓ
ｓの時は、トランジスタＭＰ92〜ＭＰ9nを通して、φ1
からのチャージが出力Ｙへ転送されるので、やはり出力
信号Ｙは高レベルとなる。 【００１４】図５は、本発明の異なる実施例である論理
積（アンド）ゲートである。この例は図１、図３と同様
にｎ個の入力信号φ1 〜φn に対し、出力Ｘを持つ論理
ゲートであるが、図３と異なる点は、ＮチャネルＭＯＳ
トランジスタＭＮ82〜ＭＮ8nが、それぞれＮＰＮバイポ
ーラトランジスタＮＰＮ102 〜ＮＰＮ10n に置き換えら
れた点である。この論理ゲートは、同様に電源を用いて
いない。動作原理は、図１、図３のそれと同様である。 【００１５】図６は、本発明の異なる実施例である論理
和（オア）ゲートである。この例は、図２、図４と同様
にｎ個の入力信号φ1 〜φn に対し、出力Ｙを持つ論理
和ゲートだが、図４と異なる点は、ＰチャネルＭＯＳト
ランジスタＭＰ92〜ＭＰ9nをそれぞれＰＮＰ型バイポー
ラトランジスタＰＮＰ112 〜ＰＮＰ11n で置き換えた点
である。この論理ゲートも同様に内部に電源を持ってい
ない。動作原理は、図２、図４のそれと同様である。 【００１６】また、今までは論理積ゲートあるいは論理
和ゲート単独の実施例のみ述べてきたが、これらを組み
合わせた任意の論理演算に対しても、同様にトランスミ
ッション型の演算ゲートを形成することができる。図７
は、本発明の他の実施例である論理演算Ｘ＝（φ1 ×φ
2 ）＋φ3 である。この実施例は図１のタイプの論理積
ゲートと図２のタイプの論理和ゲートを組み合わせたも
ので、従来ＣＭＯＳ構成では１２素子を要していたが、
４素子で、上記演算を実現している。他のタイプの論理
積ゲート、論理和ゲートを組み合わせても、同様にトラ
ンスミッション型論理ゲートが実現できること勿論であ
る。 【００１７】以上の回路にあっては、次の３つの利点が
挙げられる。 （１） 従来の論理ゲートに比べて高速演算が可能。 （２） 素子数が従来のゲートに比べて非常に少なくて
済む。 （３） 電源線は全く必要としない。 【００１８】上記（１）の理由の一つは、従来に比べて
入力信号の入力容量が減るからである。多入力論理ゲー
トを使用する際、φ1 〜φn の全てが同一のタイミング
で入力される場合は稀で、大体はこれらのうち１つの信
号のみが他よりも遅く入力されてきて、演算スピードを
律速している。（クリティカルパス）この信号をφ
1（ゲート入力でなく、ドレイン、コレクタに入力して
いる信号）として使用すれば、ゲート容量が付加され
ず、非常に高速にゲートをくぐることができる。勿論、
クリティカルパスは設計の段階で分かっている。また
（１）のもう一つの理由は、従来の論理積、和ゲートは
必ず、ＮＡＮＤ＋ＮＯＴ、ＮＯＲ＋ＮＯＴと２段のゲー
トからなっており、１段分本発明の方が速いという点で
ある。 【００１９】上記（２）については、ｎ入力の場合、従
来は、 ２（ｎ＋１）個の素子が必要だったのに対し、
本発明では２（ｎ−１）個の素子で済む。確かにｎの値
を大きくして行けば、両者の比は１に近づくが、通常は
２入力あるいは３入力の論理積、和の組み合わせから成
るので、素子数は大幅に減ることになる。 【００２０】上記（３）も、重要な効果で、本発明を用
いると、チップ内の至る所に演算ゲートを設けることが
でき、チップ上の面積利用に貢献することができる。従
来は、太いＶｃｃ、Ｖｓｓの電源線の間に、論理演算用
の素子領域を形成していた。従って、その他の配線領域
パッドとパッドの間の領域には、たとえ空間が空いてい
ても、Ｖｃｃ、Ｖｓｓ線が走っていないという理由のた
めに、空いたままにしておかざるを得なかったが、本発
明により、この様な無駄な空間を無くすことが可能とな
り、ひいてはチップサイズの現象につなげることができ
る。 【００２１】なお本発明でいうＭＯＳトランジスタは、
一端、他端がソースにもドレインにもなり得るので、本
発明でいうＭＯＳトランジスタの一端は「ソース又はド
レイン」という言葉を使う。また本発明でいうバイポー
ラトランジスタは、一端、他端がエミッタにもコレクタ
にもなり得るので、本発明でいうバイポーラトランジス
タの一端は「エミッタ又はコレクタ」という言葉を使
う。また本発明は、例えば図５および図６において、ダ
イオードＤ102 、…、Ｄ112 …をＭＯＳトランジスタＭ
Ｐ、…、ＭＮ、…に置き換えてもよい等、本発明は種々
の応用が可能である。 【００２２】 【発明の効果】以上説明したごとく本発明によれば、従
来の論理ゲートに比べて高速演算が可能であり、素子数
が従来に比べて非常に少なく、また、トランジスタの導
電型（極性）と整流素子の極性を選択することによっ
て、電源を全く使用することなく、論理積動作あるいは
論理和動作を行えるなどの利点を有したトランスミッシ
ョン型論理回路が提供できるものである。
【図面の簡単な説明】
【図１】本発明の実施例の回路図。
【図２】本発明の異なる実施例の回路図。
【図３】本発明の異なる実施例の回路図。
【図４】本発明の異なる実施例の回路図。
【図５】本発明の異なる実施例の回路図。
【図６】本発明の異なる実施例の回路図。
【図７】本発明の異なる実施例の回路図。
【図８】従来例の論理回路図。
【図９】従来例の論理回路図。
【図１０】従来例の論理回路図。
【符号の説明】
ＭＮ62〜ＭＮ8n…ＮチャネルＭＯＳトランジスタ、ＭＰ
72〜ＭＰ9n…ＰチャネルＭＯＳトランジスタ、Ｄ82〜Ｄ
11n …ダイオード、ＮＰＮ102 〜ＮＰＮ10n …ＮＰＮバ
イポーラトランジスタ、ＰＮＰ112 〜ＰＮＰ11n …ＰＮ
Ｐバイポーラトランジスタ、ＭＰ、ＭＮ…ダイオード接
続された整流素子。
72〜ＭＰ9n…ＰチャネルＭＯＳトランジスタ、Ｄ82〜Ｄ
11n …ダイオード、ＮＰＮ102 〜ＮＰＮ10n …ＮＰＮバ
イポーラトランジスタ、ＰＮＰ112 〜ＰＮＰ11n …ＰＮ
Ｐバイポーラトランジスタ、ＭＰ、ＭＮ…ダイオード接
続された整流素子。
Claims (1)
- (57)【特許請求の範囲】 １．第１および第２の入力信号がそれぞれ供給される第
１および第２の入力端子と、前記第１の入力端子にチャ
ネル導電路の一端が接続され、前記第２の入力端子にゲ
ートが接続されたＮチャネル型ＭＯＳトランジスタと、
このトランジスタのチャネル導電路の他端にアノードが
接続され、前記第２の入力端子にカソードが接続された
整流素子とを具備し、この整流素子のアノードが論理信
号出力端となり、前記第２の入力信号が高レベルの時
に、前記第１の入力信号を前記Ｎチャネル型ＭＯＳトラ
ンジスタのチャネル導電路を介して前記論理信号出力端
に転送し、前記第２の入力信号が低レベルの時に、前記
論理信号出力端を前記整流素子を介して前記第２の入力
端子に放電することにより論理積出力を得ることを特徴
とするトランスミッション型論理回路。 ２．第１および第２の入力信号がそれぞれ供給される第
１および第２の入力端子と、前記第１の入力端子にチャ
ネル導電路の一端が接続され、前記第２の入力端子にゲ
ートが接続されたＰチャネル型ＭＯＳトランジスタと、
このトランジスタのチャネル導電路の他端にカソードが
接続され、前記第２の入力端子にアノードが接続された
整流素子とを具備し、この整流素子のカソードが論理信
号出力端となり、前記第２の入力信号が低レベルの時
に、前記第１の入力信号を前記Ｐチャネル型ＭＯＳトラ
ンジスタのチャネル導電路を介して前記論理信号出力端
に転送し、前記第２の入力信号が高レベルの時に、前記
論理信号出力端を前記整流素子を介して前記第２の入力
信号で充電することにより論理和出力を得ることを特徴
とするトランスミッション型論理回路。 ３．第１および第２の入力信号がそれぞれ供給される第
１および第２の入力端子と、前記第１の入力端子にコレ
クタが接続され、前記第２の入力端子にベースが接続さ
れたＮＰＮ型バイポーラトランジスタと、このトランジ
スタのエミッタにアノードが接続され、前記第２の入力
端子にカソードが接続された整流素子とを具備し、この
整流素子のアノードが論理信号出力端となり、前記第２
の入力信号が高レベルの時に、前記第１の入力信号を前
記ＮＰＮ型バイポーラトランジスタのコレクタ，エミッ
タを介して前記論理信号出力端に転送し、前記第２の入
力信号が低レベルの時に、前記論理信号出力端を前記整
流素子を介し て前記第２の入力端子に放電することによ
り論理積出力を得ることを特徴とするトランスミッショ
ン型論理回路。 ４．第１および第２の入力信号がそれぞれ供給される第
１および第２の入力端子と、前記第１の入力端子にエミ
ッタが接続され、前記第２の入力端子にベースが接続さ
れたＰＮＰ型バイポーラトランジスタと、このトランジ
スタのコレクタにカソードが接続され、前記第２の入力
端子にアノードが接続された整流素子とを具備し、この
整流素子のカソードが論理信号出力端となり、前記第２
の入力信号が低レベルの時に、前記第１の入力信号を前
記ＰＮＰ型バイポーラトランジスタのエミッタ，コレク
タを介して前記論理信号出力端に転送し、前記第２の入
力信号が高レベルの時に、前記論理信号出力端を前記整
流素子を介して前記第２の入力信号で充電することによ
り論理和出力を得ることを特徴とするトランスミッショ
ン型論理回路。 ５．前記整流素子は、ダイオード接続されたＭＯＳトラ
ンジスタであることを特徴とする請求項１乃至４のいず
れか１つの項に記載のトランスミッション型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147748A JP2755890B2 (ja) | 1993-06-18 | 1993-06-18 | トランスミッション型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147748A JP2755890B2 (ja) | 1993-06-18 | 1993-06-18 | トランスミッション型論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06197004A JPH06197004A (ja) | 1994-07-15 |
| JP2755890B2 true JP2755890B2 (ja) | 1998-05-25 |
Family
ID=15437256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147748A Expired - Fee Related JP2755890B2 (ja) | 1993-06-18 | 1993-06-18 | トランスミッション型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755890B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101499494B1 (ko) | 2009-10-30 | 2015-03-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 논리 회로 및 반도체 장치 |
| KR101844972B1 (ko) | 2009-11-27 | 2018-04-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662427A (en) * | 1979-10-26 | 1981-05-28 | Pioneer Electronic Corp | Logic circuit |
-
1993
- 1993-06-18 JP JP5147748A patent/JP2755890B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06197004A (ja) | 1994-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4769561A (en) | Bipolar transistor-field effect transistor composite circuit | |
| US6335653B1 (en) | Transmission gate | |
| US4961011A (en) | BiMOS current mirror | |
| JPH0783252B2 (ja) | 半導体集積回路装置 | |
| JPS5984397A (ja) | Ｍｏｓ論理レベルを規定するバツフア回路 | |
| EP0307323B1 (en) | Bipolar-complementary metal oxide semiconductor inverter | |
| US5140190A (en) | Output circuit for a bipolar complementary metal oxide semiconductor | |
| US5381056A (en) | CMOS buffer having output terminal overvoltage-caused latch-up protection | |
| JPS6365171B2 (ja) | ||
| US4806797A (en) | bi-CMOS buffer cascaded to CMOS driver having PMOS pull-up transistor with threshold voltage greater than VBE of bi-CMOS bipolar pull-up transistor | |
| JP2755890B2 (ja) | トランスミッション型論理回路 | |
| JPH06325569A (ja) | 半導体集積回路の中間電圧発生回路 | |
| US5309043A (en) | Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits | |
| US5229658A (en) | Switching circuit | |
| JPH0535927B2 (ja) | ||
| JP2570492B2 (ja) | 半導体回路 | |
| JPH06152376A (ja) | 半導体集積回路装置 | |
| JP3221143B2 (ja) | 多値論理半導体装置 | |
| JPH0813001B2 (ja) | トランスミッション型論理回路 | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| US6570811B1 (en) | Writing operation control circuit and semiconductor memory using the same | |
| JPH098638A (ja) | Ｃｍｏｓ入出力バッファ回路 | |
| JP2917693B2 (ja) | 半導体集積回路 | |
| JP3144825B2 (ja) | 出力バッファ回路 | |
| JPH0864707A (ja) | バイポーラｃｍｏｓ複合論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |