JP2002135106A - レベル変換回路及び半導体集積回路 - Google Patents
レベル変換回路及び半導体集積回路Info
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Abstract
(57)【要約】
【課題】 ０．５Ｖ程度の非常に小さい論理レベルを通
常の論理レベルである１Ｖから３Ｖ程度に変換し、低消
費電力で素子特性に対する許容度が大きく、さらに、動
作速度の劣化を防止するレベル変換回路を備えた半導体
集積回路を提供することにある。 【解決手段】 低電圧動作の論理回路の出力及びその論
理的反転出力をそれぞれゲート接地のＦＥＴを介して、
２つのＦＥＴの交差接続から構成される交差ラッチの２
出力に接続して駆動し、さらに、前記交差ラッチを二つ
用意し、この二つの交差ラッチ（第１及び第２の交差ラ
ッチ）によりレベル変換された第１、第２の出力間に第
３の交差ラッチ（３０１及び３０２）を接続する。
常の論理レベルである１Ｖから３Ｖ程度に変換し、低消
費電力で素子特性に対する許容度が大きく、さらに、動
作速度の劣化を防止するレベル変換回路を備えた半導体
集積回路を提供することにある。 【解決手段】 低電圧動作の論理回路の出力及びその論
理的反転出力をそれぞれゲート接地のＦＥＴを介して、
２つのＦＥＴの交差接続から構成される交差ラッチの２
出力に接続して駆動し、さらに、前記交差ラッチを二つ
用意し、この二つの交差ラッチ（第１及び第２の交差ラ
ッチ）によりレベル変換された第１、第２の出力間に第
３の交差ラッチ（３０１及び３０２）を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に第１の論理振幅をこれよりも大きい第２の論理
振幅に変換するレベル変換回路を有する半導体集積回路
に関する。
し、特に第１の論理振幅をこれよりも大きい第２の論理
振幅に変換するレベル変換回路を有する半導体集積回路
に関する。
【０００２】
【従来の技術】近年、半導体集積回路の集積度の向上は
著しく、ギガビット級の半導体メモリでは１チップに数
億個の半導体素子が、６４ビットのマイクロプロセッサ
では１チップに数百万個から１千万個の半導体素子が集
積されるようになっている。集積度の向上は素子の微細
化によって達成され、１ＧビットＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おいては、０．１５ミクロンメートルのゲート長のＭＯ
Ｓトランジスタが用いられ、更に集積度が高まると０．
１ミクロンメートル以下のゲート長のＭＯＳトランジス
タが用いられるようになる。
著しく、ギガビット級の半導体メモリでは１チップに数
億個の半導体素子が、６４ビットのマイクロプロセッサ
では１チップに数百万個から１千万個の半導体素子が集
積されるようになっている。集積度の向上は素子の微細
化によって達成され、１ＧビットＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おいては、０．１５ミクロンメートルのゲート長のＭＯ
Ｓトランジスタが用いられ、更に集積度が高まると０．
１ミクロンメートル以下のゲート長のＭＯＳトランジス
タが用いられるようになる。
【０００３】このような微細ＭＯＳトランジスタに於い
ては、ホットキャリア生成によるトランジスタの特性の
劣化やＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉ
ｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）による絶縁膜
破壊が起きる。また、チャネル長が短くなることによる
閾値電圧の低下を抑える為、基板領域やチャネル領域の
不純物濃度が高められると、ソース、ドレインの接合電
圧が低下する。これらの微細素子の信頼性を維持する為
には、電源電圧を下げることが有効である。即ちソース
・ドレイン間の横方向電界を弱めることによってホット
キャリアの発生を防ぎ、ゲート・バルク間の縦方向電界
を弱めることによってＴＤＤＢを防ぐ。さらに、電源電
圧を下げることによって、ソース・バルク間、ドレイン
・バルク間の接合に加わる逆バイアスを低下させ、耐圧
の低下に対応させる。
ては、ホットキャリア生成によるトランジスタの特性の
劣化やＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉ
ｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）による絶縁膜
破壊が起きる。また、チャネル長が短くなることによる
閾値電圧の低下を抑える為、基板領域やチャネル領域の
不純物濃度が高められると、ソース、ドレインの接合電
圧が低下する。これらの微細素子の信頼性を維持する為
には、電源電圧を下げることが有効である。即ちソース
・ドレイン間の横方向電界を弱めることによってホット
キャリアの発生を防ぎ、ゲート・バルク間の縦方向電界
を弱めることによってＴＤＤＢを防ぐ。さらに、電源電
圧を下げることによって、ソース・バルク間、ドレイン
・バルク間の接合に加わる逆バイアスを低下させ、耐圧
の低下に対応させる。
【０００４】また、近年携帯情報機器の市場の拡大が著
しい。携帯情報機器に於いては、リチウムイオン電池に
代表される軽量でかつエネルギー密度の高い電源が主流
に使われている。しかしながら、リチウムイオン電池は
電圧が３Ｖ程度であり、上記微細ＭＯＳトランジスタの
耐圧より高く、このような微細トランジスタを用いた回
路に適用する場合、電源電圧変換回路で降圧する必要が
ある。また、論理回路で用いられるＣＭＯＳ回路の動作
時の消費電力は、動作周波数に比例し、電源電圧の二乗
に比例するため、電源電圧を低下することは、チップ消
費電力の低下に著しい効果がある。
しい。携帯情報機器に於いては、リチウムイオン電池に
代表される軽量でかつエネルギー密度の高い電源が主流
に使われている。しかしながら、リチウムイオン電池は
電圧が３Ｖ程度であり、上記微細ＭＯＳトランジスタの
耐圧より高く、このような微細トランジスタを用いた回
路に適用する場合、電源電圧変換回路で降圧する必要が
ある。また、論理回路で用いられるＣＭＯＳ回路の動作
時の消費電力は、動作周波数に比例し、電源電圧の二乗
に比例するため、電源電圧を低下することは、チップ消
費電力の低下に著しい効果がある。
【０００５】そこで、携帯機器をより長時間使う為に
は、高エネルギー密度の電池、高効率の電源変換変圧
器、低電圧動作の集積回路が要求されている。降圧した
電源電圧を特に消費電力の大きいマイクロプロセッサ及
びベースバンドＬＳＩに用いることは、ＬＳＩの低消費
電力化の観点からも望ましい。
は、高エネルギー密度の電池、高効率の電源変換変圧
器、低電圧動作の集積回路が要求されている。降圧した
電源電圧を特に消費電力の大きいマイクロプロセッサ及
びベースバンドＬＳＩに用いることは、ＬＳＩの低消費
電力化の観点からも望ましい。
【０００６】一方、携帯情報機器内では、上記論理回路
の他にＤＲＡＭ、ＳＲＡＭなどの記憶素子も必須である
が、ＤＲＡＭではセルの電荷量を十分に確保し、ソフト
エラー耐性を高めるため、ＳＲＡＭでは低電源電圧動作
時の速度劣化を避けるために論理回路に見られるような
顕著な低消費電力化はなされておらず、現在では１．７
５Ｖ程度の電源電圧の素子が実用化されている。しかし
ながら、論理回路と電源電圧は大きく異なるため、記憶
回路と論理回路を混載したＬＳＩに於いては、現在、将
来いずれにおいても、様々な電源電圧を供給するマルチ
電源構成になると考えられる。
の他にＤＲＡＭ、ＳＲＡＭなどの記憶素子も必須である
が、ＤＲＡＭではセルの電荷量を十分に確保し、ソフト
エラー耐性を高めるため、ＳＲＡＭでは低電源電圧動作
時の速度劣化を避けるために論理回路に見られるような
顕著な低消費電力化はなされておらず、現在では１．７
５Ｖ程度の電源電圧の素子が実用化されている。しかし
ながら、論理回路と電源電圧は大きく異なるため、記憶
回路と論理回路を混載したＬＳＩに於いては、現在、将
来いずれにおいても、様々な電源電圧を供給するマルチ
電源構成になると考えられる。
【０００７】図４は、記憶回路及び論理回路を同一チッ
プ上に集積化した携帯情報機器用半導体集積回路４０５
とその電源系の構成を示すブロック図である。リチウム
電池（リチウムイオン２次電池）４００、電源電圧変換
回路４０１、論理回路４０２、オンチップ記憶回路４０
３およびレベル変換回路４０４から構成される。リチウ
ム電池４００の出力電源電圧３Ｖを電源電圧変換器４０
１で０．５Ｖ電圧に変換し、論理回路４０２に０．５Ｖ
電源を供給する。一方、オンチップ記憶回路４０３は、
その動作のためには１Ｖ以上の電源電圧を必要とするた
め、リチウム電池４００の３Ｖ電源をそのまま供給して
いる。また、記憶回路４０３と論理回路４０２の接続を
行なうレベル変換回路４０４には、３Ｖ電源と０．５Ｖ
電源を供給している。
プ上に集積化した携帯情報機器用半導体集積回路４０５
とその電源系の構成を示すブロック図である。リチウム
電池（リチウムイオン２次電池）４００、電源電圧変換
回路４０１、論理回路４０２、オンチップ記憶回路４０
３およびレベル変換回路４０４から構成される。リチウ
ム電池４００の出力電源電圧３Ｖを電源電圧変換器４０
１で０．５Ｖ電圧に変換し、論理回路４０２に０．５Ｖ
電源を供給する。一方、オンチップ記憶回路４０３は、
その動作のためには１Ｖ以上の電源電圧を必要とするた
め、リチウム電池４００の３Ｖ電源をそのまま供給して
いる。また、記憶回路４０３と論理回路４０２の接続を
行なうレベル変換回路４０４には、３Ｖ電源と０．５Ｖ
電源を供給している。
【０００８】図４の構成では論理回路４０２の電源電圧
を０．５Ｖにすることにより動作時の消費電力の低減は
図れる。しかし、３Ｖから２Ｖの電源電圧で動作する一
般的なＣＭＯＳ回路の電源電圧を単に下げると素子の動
作速度が低下したり動作しなくなるという問題があり、
これを解決するためＭＯＳトランジスタの閾値電圧は電
源電圧の低下と共に下げる必要がある。例えば０．５Ｖ
の低電源電圧で動作する論理回路を構成するためには、
絶対値で０．１から０．２Ｖ程度と従来のＦＥＴの閾値
電圧の１／３程度の閾値電圧のＦＥＴを用いる必要があ
る。
を０．５Ｖにすることにより動作時の消費電力の低減は
図れる。しかし、３Ｖから２Ｖの電源電圧で動作する一
般的なＣＭＯＳ回路の電源電圧を単に下げると素子の動
作速度が低下したり動作しなくなるという問題があり、
これを解決するためＭＯＳトランジスタの閾値電圧は電
源電圧の低下と共に下げる必要がある。例えば０．５Ｖ
の低電源電圧で動作する論理回路を構成するためには、
絶対値で０．１から０．２Ｖ程度と従来のＦＥＴの閾値
電圧の１／３程度の閾値電圧のＦＥＴを用いる必要があ
る。
【０００９】しかしながらこのような低閾値電圧ではＦ
ＥＴのオフリーク電流が大幅に増し、結果として機器の
待機時の消費電力が大幅に増加する。
ＥＴのオフリーク電流が大幅に増し、結果として機器の
待機時の消費電力が大幅に増加する。
【００１０】図５は、上記の問題を鑑みたもので、半導
体集積回路５０６に接地を含む４種類の電源を供給し、
半導体集積回路５０６内にオンチップで集積化されてい
る論理回路５０２には、リチウム電池５００から供給さ
れる３Ｖ電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電
圧変換回路５０１から供給されるＶＤ１とＶＳ１を接続
している。ここで論理回路用電源ＶＤ１と論理回路用接
地ＶＳ１の電位差は０．５Ｖに設定する。このような構
成の場合、ＶＤ１とＶＳ１の２つの電源を用いて論理回
路５０２を構成し、動作時の消費電力の低減を図ると共
に、待機動作させるときにはｐチャネルＭＯＳＦＥＴ５
０９のウエル電位をｐチャネルＭＯＳＦＥＴ５０７をオ
ン状態にしてＶＤ１からＶＤＤとし、ｎチャネルＭＯＳ
ＦＥＴ５１０のウエル電位をｎチャネルＭＯＳＦＥＴ５
０８をオン状態にしてＶＳ１からＶＳＳとすることで、
待機時の論理回路内のＭＯＳＦＥＴ５０９、５１０の閾
値電圧の絶対値を大きくしオフ時のリーク電流を減らす
ことで待機中の低消費電力化を図ることができる。
体集積回路５０６に接地を含む４種類の電源を供給し、
半導体集積回路５０６内にオンチップで集積化されてい
る論理回路５０２には、リチウム電池５００から供給さ
れる３Ｖ電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電
圧変換回路５０１から供給されるＶＤ１とＶＳ１を接続
している。ここで論理回路用電源ＶＤ１と論理回路用接
地ＶＳ１の電位差は０．５Ｖに設定する。このような構
成の場合、ＶＤ１とＶＳ１の２つの電源を用いて論理回
路５０２を構成し、動作時の消費電力の低減を図ると共
に、待機動作させるときにはｐチャネルＭＯＳＦＥＴ５
０９のウエル電位をｐチャネルＭＯＳＦＥＴ５０７をオ
ン状態にしてＶＤ１からＶＤＤとし、ｎチャネルＭＯＳ
ＦＥＴ５１０のウエル電位をｎチャネルＭＯＳＦＥＴ５
０８をオン状態にしてＶＳ１からＶＳＳとすることで、
待機時の論理回路内のＭＯＳＦＥＴ５０９、５１０の閾
値電圧の絶対値を大きくしオフ時のリーク電流を減らす
ことで待機中の低消費電力化を図ることができる。
【００１１】次に、オンチップ記憶回路５０３、５０
４、５０５の電源としては、それぞれ１）リチウム電池
より供給されるチップ用電源ＶＤＤとチップ用接地ＶＳ
Ｓを用いる、２）論理回路用電源ＶＤ１とチップ用接地
ＶＳＳを用いる、３）チップ用電源ＶＤＤと論理回路用
接地ＶＳ１を用いる、の３つの構成などが考えられ、消
費電力の観点では１）より２）あるいは３）が勝るが、
最終的には記憶回路の動作電圧範囲を考えて決定するこ
とになる。このように、半導体集積回路５０６を見た場
合、論理回路５０２内ではハイレベルＶＤ１、ローレベ
ルＶＳ１であり、記憶回路５０３ではハイレベルＶＤ
Ｄ、ローレベルＶＳＳ、記憶回路５０４ではハイレベル
ＶＤ１、ローレベルＶＳＳ、記憶回路５０５ではハイレ
ベルＶＤＤ、ローレベルＶＳ１と様々な論理振幅そして
様々な論理レベルが混在することになる。
４、５０５の電源としては、それぞれ１）リチウム電池
より供給されるチップ用電源ＶＤＤとチップ用接地ＶＳ
Ｓを用いる、２）論理回路用電源ＶＤ１とチップ用接地
ＶＳＳを用いる、３）チップ用電源ＶＤＤと論理回路用
接地ＶＳ１を用いる、の３つの構成などが考えられ、消
費電力の観点では１）より２）あるいは３）が勝るが、
最終的には記憶回路の動作電圧範囲を考えて決定するこ
とになる。このように、半導体集積回路５０６を見た場
合、論理回路５０２内ではハイレベルＶＤ１、ローレベ
ルＶＳ１であり、記憶回路５０３ではハイレベルＶＤ
Ｄ、ローレベルＶＳＳ、記憶回路５０４ではハイレベル
ＶＤ１、ローレベルＶＳＳ、記憶回路５０５ではハイレ
ベルＶＤＤ、ローレベルＶＳ１と様々な論理振幅そして
様々な論理レベルが混在することになる。
【００１２】図６は、同じくオフ時のリーク電流の問題
を鑑みたもので、半導体集積回路６０５に３種類の電源
を供給し、半導体集積回路６０５内にオンチップで集積
化されている論理回路６０２にニッケル水素２次電池あ
るいはリチウムイオン２次電池６００から供給される
１．２Ｖ（リチウムイオン２次電池は３Ｖ）電源（ＶＤ
Ｄ）と接地（ＶＳＳ）の他に電源電圧変換回路６０１か
ら供給される論理回路用電源ＶＤ１（０．５Ｖ）を閾値
の大きいｐチャネルＭＯＳＦＥＴ６０３を介して論理回
路の疑似電源線ＶＤＤＶに接続している。
を鑑みたもので、半導体集積回路６０５に３種類の電源
を供給し、半導体集積回路６０５内にオンチップで集積
化されている論理回路６０２にニッケル水素２次電池あ
るいはリチウムイオン２次電池６００から供給される
１．２Ｖ（リチウムイオン２次電池は３Ｖ）電源（ＶＤ
Ｄ）と接地（ＶＳＳ）の他に電源電圧変換回路６０１か
ら供給される論理回路用電源ＶＤ１（０．５Ｖ）を閾値
の大きいｐチャネルＭＯＳＦＥＴ６０３を介して論理回
路の疑似電源線ＶＤＤＶに接続している。
【００１３】この構成では、スタンドバイ時には論理回
路内の必要な情報を記憶回路６０４に退避した後にｐチ
ャネルＭＯＳＦＥＴ６０３のゲート電圧をＶＤＤとしＭ
ＯＳＦＥＴ６０３をオフ状態にする。その際、リーク電
流は、閾値の大きいｐチャネルＭＯＳＦＥＴ６０３のオ
フ特性によって決まるため、非常に小さくなる。しかし
ながら、記憶回路６０４は０．５Ｖ程度の電源で動作す
ることが難しいため、ＶＤＤとＶＳＳにより駆動するこ
とになり、論理回路ではハイレベルＶＤ１、ローレベル
ＶＳＳ、記憶回路ではハイレベルＶＤＤ、ローレベルＶ
ＳＳの２種類の論理レベルが混在することになる。
路内の必要な情報を記憶回路６０４に退避した後にｐチ
ャネルＭＯＳＦＥＴ６０３のゲート電圧をＶＤＤとしＭ
ＯＳＦＥＴ６０３をオフ状態にする。その際、リーク電
流は、閾値の大きいｐチャネルＭＯＳＦＥＴ６０３のオ
フ特性によって決まるため、非常に小さくなる。しかし
ながら、記憶回路６０４は０．５Ｖ程度の電源で動作す
ることが難しいため、ＶＤＤとＶＳＳにより駆動するこ
とになり、論理回路ではハイレベルＶＤ１、ローレベル
ＶＳＳ、記憶回路ではハイレベルＶＤＤ、ローレベルＶ
ＳＳの２種類の論理レベルが混在することになる。
【００１４】上記に述べたように多電源の電源システム
が携帯機器用ＬＳＩに必須となっており、これらの異な
る論理レベルを変換し、且つ低消費電力であるレベル変
換回路が必要である。まず、論理振幅の大きい半導体集
積回路から論理振幅の小さい論理回路に信号を伝達させ
るためには、ゲート耐圧ＶＢＤが論理振幅（ＶＤＤ−Ｖ
ＳＳ）より大きいＭＯＳＦＥＴを採用し、図７に示すよ
うな通常のＣＭＯＳ回路を用いることで問題なくレベル
変換を行なうことが可能である。
が携帯機器用ＬＳＩに必須となっており、これらの異な
る論理レベルを変換し、且つ低消費電力であるレベル変
換回路が必要である。まず、論理振幅の大きい半導体集
積回路から論理振幅の小さい論理回路に信号を伝達させ
るためには、ゲート耐圧ＶＢＤが論理振幅（ＶＤＤ−Ｖ
ＳＳ）より大きいＭＯＳＦＥＴを採用し、図７に示すよ
うな通常のＣＭＯＳ回路を用いることで問題なくレベル
変換を行なうことが可能である。
【００１５】しかしながら、（ＶＤ１−ＶＳ１）といっ
たきわめて低い論理振幅（本例では０．５Ｖ）の論理回
路の信号レベルを記憶回路用の大きな論理振幅にレベル
変換を行なうことは難しく、例えば図７に示す通常のＣ
ＭＯＳインバータ回路で記憶回路用の論理レベルである
例えば（ＶＤＤ、ＶＳＳ）、（ＶＤ１、ＶＳＳ）、（Ｖ
ＤＤ、ＶＳ１）への十分なレベル変換を行なうためには
様々な問題がある。すなわち、１）１段のＣＭＯＳイン
バータでは完全なレベル変換が行なわれない、２）１段
のＣＭＯＳインバータではｐチャネルＭＯＳＦＥＴ、ｎ
チャネルＭＯＳＦＥＴ何れもカットオフできずＡ級増幅
器のようなオン状態で動作することになるため、電源か
ら接地へ定常的な貫通電流が発生する、３）多段のＣＭ
ＯＳインバータを用いると、消費電力が大きくなる、等
である。また、別の方法として、差動増幅回路を用い、
参照電圧としてＶＤ１とＶＳ１の中間値を用いる方法も
あるが、１）差動増幅回路のため電流源が必要となる、
２）差動増幅回路の出力を増幅するためのＣＭＯＳイン
バータが必要でありＣＭＯＳインバータ段での消費電流
が加わる、等の理由のため消費電力が大きくなる。
たきわめて低い論理振幅（本例では０．５Ｖ）の論理回
路の信号レベルを記憶回路用の大きな論理振幅にレベル
変換を行なうことは難しく、例えば図７に示す通常のＣ
ＭＯＳインバータ回路で記憶回路用の論理レベルである
例えば（ＶＤＤ、ＶＳＳ）、（ＶＤ１、ＶＳＳ）、（Ｖ
ＤＤ、ＶＳ１）への十分なレベル変換を行なうためには
様々な問題がある。すなわち、１）１段のＣＭＯＳイン
バータでは完全なレベル変換が行なわれない、２）１段
のＣＭＯＳインバータではｐチャネルＭＯＳＦＥＴ、ｎ
チャネルＭＯＳＦＥＴ何れもカットオフできずＡ級増幅
器のようなオン状態で動作することになるため、電源か
ら接地へ定常的な貫通電流が発生する、３）多段のＣＭ
ＯＳインバータを用いると、消費電力が大きくなる、等
である。また、別の方法として、差動増幅回路を用い、
参照電圧としてＶＤ１とＶＳ１の中間値を用いる方法も
あるが、１）差動増幅回路のため電流源が必要となる、
２）差動増幅回路の出力を増幅するためのＣＭＯＳイン
バータが必要でありＣＭＯＳインバータ段での消費電流
が加わる、等の理由のため消費電力が大きくなる。
【００１６】この問題に対処するために０．５Ｖから１
Ｖ程度の論理振幅を２Ｖ程度の論理振幅に変換するレベ
ル変換回路として文献(Sub-1-V Swing Bus Architectur
e for Future Low-Power ULSIs by Nakagome et. al.,1
992 VLSI Circuit Symposium, 9-2)に示すレベル変換回
路（図８参照）が提案され低消費電力特性を得ている。
Ｖ程度の論理振幅を２Ｖ程度の論理振幅に変換するレベ
ル変換回路として文献(Sub-1-V Swing Bus Architectur
e for Future Low-Power ULSIs by Nakagome et. al.,1
992 VLSI Circuit Symposium, 9-2)に示すレベル変換回
路（図８参照）が提案され低消費電力特性を得ている。
【００１７】このレベル変換回路は、ゲート接地ＭＯＳ
ＦＥＴ８００、８０１と、２つの同一チャネルＭＯＳＦ
ＥＴのゲートとドレインをそれぞれ接続する交差ラッチ
から構成されているが、各交差ラッチの同一チャネルＭ
ＯＳＦＥＴ間に入力されるゲート電圧の論理振幅が大き
く異なるため、同一サイズの２つのＭＯＳＦＥＴを用い
て交差ラッチを構成するとそれらＭＯＳＦＥＴの駆動能
力が結果的に大きく異なってしまい、駆動能力の弱いＦ
ＥＴによる反転が難しくなる。従って、各交差ラッチに
おいては、２つのＭＯＳＦＥＴの駆動能力を考慮して、
それらのサイズを決定する必要がある。
ＦＥＴ８００、８０１と、２つの同一チャネルＭＯＳＦ
ＥＴのゲートとドレインをそれぞれ接続する交差ラッチ
から構成されているが、各交差ラッチの同一チャネルＭ
ＯＳＦＥＴ間に入力されるゲート電圧の論理振幅が大き
く異なるため、同一サイズの２つのＭＯＳＦＥＴを用い
て交差ラッチを構成するとそれらＭＯＳＦＥＴの駆動能
力が結果的に大きく異なってしまい、駆動能力の弱いＦ
ＥＴによる反転が難しくなる。従って、各交差ラッチに
おいては、２つのＭＯＳＦＥＴの駆動能力を考慮して、
それらのサイズを決定する必要がある。
【００１８】また別の問題点として、本構成の場合には
レベル変換回路の素子特性に対する許容度が低い点があ
る。即ちｐチャネルＭＯＳＦＥＴ８００及びｎチャネル
ＭＯＳＦＥＴ８０１の素子特性に対して厳しく、所望の
レベル変換を行なうためには例えば閾値電圧が０から
０．０５Ｖ程度のＭＯＳＦＥＴが必要となっており、
１）このような特別な閾値のＦＥＴを必要とすることは
プロセス工程の複雑化を招き、２）プロセスウィンドウ
が１００ｍＶと極めて狭いため厳しいプロセス管理が必
要となる、等の問題のため最終的には半導体集積回路の
コスト増加を招く。
レベル変換回路の素子特性に対する許容度が低い点があ
る。即ちｐチャネルＭＯＳＦＥＴ８００及びｎチャネル
ＭＯＳＦＥＴ８０１の素子特性に対して厳しく、所望の
レベル変換を行なうためには例えば閾値電圧が０から
０．０５Ｖ程度のＭＯＳＦＥＴが必要となっており、
１）このような特別な閾値のＦＥＴを必要とすることは
プロセス工程の複雑化を招き、２）プロセスウィンドウ
が１００ｍＶと極めて狭いため厳しいプロセス管理が必
要となる、等の問題のため最終的には半導体集積回路の
コスト増加を招く。
【００１９】図９に、図８のレベル変換回路の特性のシ
ミュレーション結果を示す。シミュレーションは、図１
０に示すように、レベル変換回路の１００の前段に電源
電圧ＶＤ１、ＶＳ１で駆動されるインバータを、後段に
電源電圧ＶＤＤ、ＶＳＳで駆動されるバッファ用インバ
ータをそれぞれ縦列接続した回路で行い、前段のインバ
ータへ入力された信号が、レベル変換されて後段のバッ
ファ用インバータから出力される遅延時間を求めた。バ
ッファ用インバータには負荷として１ｐＦの容量を付加
した。遅延時間は入力信号ＩＮがＶＳ１から立ち上がっ
て（ＶＤ１＋ＶＳ１）／２となった時間から、出力信号
ＯＵＴが変化してＶＳＳから（ＶＤＤ＋ＶＳＳ）／２に
立ち上がるまでの時間（ｔｒ）と、入力信号ＩＮがＶＤ
１から立ち下がって（ＶＤ１＋ＶＳ１）／２となった時
間から、出力信号ＯＵＴが変化してＶＤＤから（ＶＤＤ
＋ＶＳＳ）／２に立ち下がるまでの時間（ｔｆ）を平均
した（図１１参照）。
ミュレーション結果を示す。シミュレーションは、図１
０に示すように、レベル変換回路の１００の前段に電源
電圧ＶＤ１、ＶＳ１で駆動されるインバータを、後段に
電源電圧ＶＤＤ、ＶＳＳで駆動されるバッファ用インバ
ータをそれぞれ縦列接続した回路で行い、前段のインバ
ータへ入力された信号が、レベル変換されて後段のバッ
ファ用インバータから出力される遅延時間を求めた。バ
ッファ用インバータには負荷として１ｐＦの容量を付加
した。遅延時間は入力信号ＩＮがＶＳ１から立ち上がっ
て（ＶＤ１＋ＶＳ１）／２となった時間から、出力信号
ＯＵＴが変化してＶＳＳから（ＶＤＤ＋ＶＳＳ）／２に
立ち上がるまでの時間（ｔｒ）と、入力信号ＩＮがＶＤ
１から立ち下がって（ＶＤ１＋ＶＳ１）／２となった時
間から、出力信号ＯＵＴが変化してＶＤＤから（ＶＤＤ
＋ＶＳＳ）／２に立ち下がるまでの時間（ｔｆ）を平均
した（図１１参照）。
【００２０】図９は各電源電圧で図８のレベル変換回路
を動作させたときの、遅延時間の分布をｎｓ単位で表わ
している。図のＸ軸は電源電圧ＶＤ１、Ｙ軸は電源電圧
ＶＤＤである。空白はレベル変換回路が動作しないこと
を示している。
を動作させたときの、遅延時間の分布をｎｓ単位で表わ
している。図のＸ軸は電源電圧ＶＤ１、Ｙ軸は電源電圧
ＶＤＤである。空白はレベル変換回路が動作しないこと
を示している。
【００２１】このレベル変換回路は、ＶＤ１が１．３〜
１．４Ｖ程度まではそれなりに動作するが、ＶＤ１が
１．２Ｖを切ると動作をしなくなる。これはＶＤ１が低
くなると、上述した交差ラッチを構成する同一チャネル
ＭＯＳＦＥＴ間に入力されるゲート電圧の論理振幅の差
が大きくなり、駆動能力の差も大きくなって、駆動能力
の弱いＦＥＴによる反転が難しくなることによると考え
られる。
１．４Ｖ程度まではそれなりに動作するが、ＶＤ１が
１．２Ｖを切ると動作をしなくなる。これはＶＤ１が低
くなると、上述した交差ラッチを構成する同一チャネル
ＭＯＳＦＥＴ間に入力されるゲート電圧の論理振幅の差
が大きくなり、駆動能力の差も大きくなって、駆動能力
の弱いＦＥＴによる反転が難しくなることによると考え
られる。
【００２２】上記交差ラッチを構成するＦＥＴ間の駆動
能力の差の問題に対処するため、本出願人は、特願平２
０００−８６３８５の先願明細書で、低電圧動作の論理
回路の出力及びその反転出力をゲート接地回路を介して
交差ラッチを構成する２つのＦＥＴに入力することによ
り駆動能力の差を小さくし、低電圧でも安定に動作する
レベル変換回路（図１２）を提案した。
能力の差の問題に対処するため、本出願人は、特願平２
０００−８６３８５の先願明細書で、低電圧動作の論理
回路の出力及びその反転出力をゲート接地回路を介して
交差ラッチを構成する２つのＦＥＴに入力することによ
り駆動能力の差を小さくし、低電圧でも安定に動作する
レベル変換回路（図１２）を提案した。
【００２３】図１２のレベル変換回路では、低電圧動作
の論理回路の出力ｉｎとその反転出力／ｉｎが、ゲート
接地トランジスタ１０１、１０２を介して交差ラッチを
構成する２つのＦＥＴ１０７、１０８に入力し、また、
ゲート接地トランジスタ１０３、１０４を介してもう一
つの交差ラッチを構成する２つのＦＥＴ１０５、１０６
に入力する。相補入力信号をゲート接地回路を介して交
差ラッチを駆動することにより、交差ラッチの利得特性
が高められ低電圧でも安定した動作が実現できる。
の論理回路の出力ｉｎとその反転出力／ｉｎが、ゲート
接地トランジスタ１０１、１０２を介して交差ラッチを
構成する２つのＦＥＴ１０７、１０８に入力し、また、
ゲート接地トランジスタ１０３、１０４を介してもう一
つの交差ラッチを構成する２つのＦＥＴ１０５、１０６
に入力する。相補入力信号をゲート接地回路を介して交
差ラッチを駆動することにより、交差ラッチの利得特性
が高められ低電圧でも安定した動作が実現できる。
【００２４】図１３に、図１２のレベル変換回路の動作
をシミュレーションした結果を示す。シミュレーション
の条件は図９と同様である。図１２のレベル変換回路
は、ＶＤ１の低い側での動作が大きく改善され、ＶＤ１
が０．４Ｖまで動作する。しかし、ＶＤ１が０．６Ｖ以
下になると、動作速度は急激に遅くなる。これは、上述
したオンチップに集積化された０．５Ｖで動作する論理
回路とＶＤＤで動作する記憶回路間の高速なデータのや
り取りの観点から望ましくない。
をシミュレーションした結果を示す。シミュレーション
の条件は図９と同様である。図１２のレベル変換回路
は、ＶＤ１の低い側での動作が大きく改善され、ＶＤ１
が０．４Ｖまで動作する。しかし、ＶＤ１が０．６Ｖ以
下になると、動作速度は急激に遅くなる。これは、上述
したオンチップに集積化された０．５Ｖで動作する論理
回路とＶＤＤで動作する記憶回路間の高速なデータのや
り取りの観点から望ましくない。
【００２５】
【発明が解決しようとする課題】上述したように、携帯
機器を狙った動作時及び待機（スタンドバイ）時の消費
電力の低い、オンチップ記憶回路を含む論理ＬＳＩを実
現しようとした場合、論理回路では電源電圧を０．５Ｖ
程度と極めて低く設定し動作時の論理振幅を減らすこと
で低消費電力化を行ない、且つスタンドバイ時に基板電
位を変えることで論理回路内のＭＯＳＦＥＴの閾値電圧
の絶対値を大きくしリーク電流を小さくする構成もしく
は論理回路の電源を閾値の大きいｐチャネルＭＯＳＦＥ
Ｔを介して電源線に接続する構成を用いるが、オンチッ
プの記憶回路は論理回路で動作する電源電圧では動作し
ないため電池の電源を用いるなどによる別のより大きな
電源電圧が必要となる。
機器を狙った動作時及び待機（スタンドバイ）時の消費
電力の低い、オンチップ記憶回路を含む論理ＬＳＩを実
現しようとした場合、論理回路では電源電圧を０．５Ｖ
程度と極めて低く設定し動作時の論理振幅を減らすこと
で低消費電力化を行ない、且つスタンドバイ時に基板電
位を変えることで論理回路内のＭＯＳＦＥＴの閾値電圧
の絶対値を大きくしリーク電流を小さくする構成もしく
は論理回路の電源を閾値の大きいｐチャネルＭＯＳＦＥ
Ｔを介して電源線に接続する構成を用いるが、オンチッ
プの記憶回路は論理回路で動作する電源電圧では動作し
ないため電池の電源を用いるなどによる別のより大きな
電源電圧が必要となる。
【００２６】この場合、これらの回路をそれぞれ論理的
に結線するためには様々なレベル変換回路が必要となる
が、０．５Ｖ程度の論理振幅を記憶回路が動作するため
の十分な論理振幅に変換するためには、１）ＣＭＯＳイ
ンバータ１段では十分なレベル変換ができない、２）Ｃ
ＭＯＳインバータを複数段用いた回路ではレベル変換は
行なわれるが消費電力が大きくなる、３）別のレベル変
換回路ではレベル変換は行なわれるが厳しい素子特性管
理およびプロセス工程追加を伴うため、歩留まり低下な
どにより集積回路のコストが増加すると言った問題があ
った。
に結線するためには様々なレベル変換回路が必要となる
が、０．５Ｖ程度の論理振幅を記憶回路が動作するため
の十分な論理振幅に変換するためには、１）ＣＭＯＳイ
ンバータ１段では十分なレベル変換ができない、２）Ｃ
ＭＯＳインバータを複数段用いた回路ではレベル変換は
行なわれるが消費電力が大きくなる、３）別のレベル変
換回路ではレベル変換は行なわれるが厳しい素子特性管
理およびプロセス工程追加を伴うため、歩留まり低下な
どにより集積回路のコストが増加すると言った問題があ
った。
【００２７】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、０．５Ｖ程度の非常に小
さい論理レベルを通常の論理レベルである１Ｖから３Ｖ
程度に変換し、低消費電力で素子特性に対する許容度が
大きく、さらに、動作速度の劣化を防止するレベル変換
回路を備えた半導体集積回路を提供することにある。
で、その目的とするところは、０．５Ｖ程度の非常に小
さい論理レベルを通常の論理レベルである１Ｖから３Ｖ
程度に変換し、低消費電力で素子特性に対する許容度が
大きく、さらに、動作速度の劣化を防止するレベル変換
回路を備えた半導体集積回路を提供することにある。
【００２８】
【課題を解決するための手段】第１の発明は、それぞれ
の電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす
第１乃至第４電源線と、第１論理信号がソースに入力
し、ゲートが前記第２電源線に接続された第１のｎチャ
ネル電界効果トランジスタ（１０３）と、前記第１論理
信号がソースに入力し、ゲートが前記第３電源線に接続
された第１のｐチャネル電界効果トランジスタ（１０
１）と、前記第１論理信号の反転信号である第２論理信
号がソースに入力し、ゲートが前記第２電源線に接続さ
れた第２のｎチャネル電界効果トランジスタ（１０４）
と、前記第２論理信号がソースに入力し、ゲートが前記
第３電源線に接続された第２のｐチャネル電界効果トラ
ンジスタ（１０２）と、それぞれのソースが前記第１電
源線に接続され、一方のドレインが他方のゲートに接続
され、他方のドレインが一方のゲートに接続された第３
及び第４のｐチャネル電界効果トランジスタ（１０５，
１０６）からなる第１の交差ラッチと、それぞれのソー
スが前記第４電源線に接続され、一方のドレインが他方
のゲートに接続され、他方のドレインが一方のゲートに
接続された第３及び第４のｎチャネル電界効果トランジ
スタ（１０７，１０８）からなる第２の交差ラッチとを
有し、前記第１のｎチャネル電界効果トランジスタのド
レインを前記第３のｐチャネル電界効果トランジスタの
ドレインに接続し、前記第２のｎチャネル電界効果トラ
ンジスタのドレインを前記第４のｐチャネル電界効果ト
ランジスタのドレインに接続し、前記第１のｐチャネル
電界効果トランジスタのドレインを前記第３のｎチャネ
ル電界効果トランジスタのドレインに接続し、前記第２
のｐチャネル電界効果トランジスタのドレインを前記第
４のｎチャネル電界効果トランジスタのドレインに接続
し、前記第１電源線と前記第４電源線との間にソース・
ドレイン間の電流通路が直列接続された第５のｐチャネ
ル電界効果トランジスタ（２０１）及び第５のｎチャネ
ル電界効果トランジスタ（２０３）、並びに第６のｐチ
ャネル電界効果トランジスタ（２０２）及び第６のｎチ
ャネル電界効果トランジスタ（２０４）を含むバッファ
回路を有し、前記第５のｐチャネル電界効果トランジス
タのゲートは前記第１のｎチャネル電界効果トランジス
タのドレインに接続し、前記第６のｐチャネル電界効果
トランジスタのゲートは前記第２のｎチャネル電界効果
トランジスタのドレインと接続し、前記第５のｎチャネ
ル電界効果トランジスタのゲートは前記第１のｐチャネ
ル電界効果トランジスタのドレインと接続し、前記第６
のｎチャネル電界効果トランジスタのゲートは前記第２
のｐチャネル電界効果トランジスタのドレインと接続す
るレベル変換回路であって、前記第５のｐチャネル電界
効果トランジスタのドレインと前記第５のｎチャネル電
界効果トランジスタのドレインとの接続点にドレインが
接続された第７のｎチャネル電界効果トランジスタ（３
０１）と、前記第６のｐチャネル電界効果トランジスタ
のドレインと前記第６のｎチャネル電界効果トランジス
タのドレインとの接続点にドレインが接続された第８の
ｎチャネル電界効果トランジスタ（３０２）とをさらに
有し、前記第７及び第８のｎチャネル電界効果トランジ
スタのソースが第４電源線に接続され、前記第７及び第
８のｎチャネル電界効果トランジスタそれぞれのゲート
が相手のドレインに接続されることを特徴とするレベル
変換回路である。
の電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす
第１乃至第４電源線と、第１論理信号がソースに入力
し、ゲートが前記第２電源線に接続された第１のｎチャ
ネル電界効果トランジスタ（１０３）と、前記第１論理
信号がソースに入力し、ゲートが前記第３電源線に接続
された第１のｐチャネル電界効果トランジスタ（１０
１）と、前記第１論理信号の反転信号である第２論理信
号がソースに入力し、ゲートが前記第２電源線に接続さ
れた第２のｎチャネル電界効果トランジスタ（１０４）
と、前記第２論理信号がソースに入力し、ゲートが前記
第３電源線に接続された第２のｐチャネル電界効果トラ
ンジスタ（１０２）と、それぞれのソースが前記第１電
源線に接続され、一方のドレインが他方のゲートに接続
され、他方のドレインが一方のゲートに接続された第３
及び第４のｐチャネル電界効果トランジスタ（１０５，
１０６）からなる第１の交差ラッチと、それぞれのソー
スが前記第４電源線に接続され、一方のドレインが他方
のゲートに接続され、他方のドレインが一方のゲートに
接続された第３及び第４のｎチャネル電界効果トランジ
スタ（１０７，１０８）からなる第２の交差ラッチとを
有し、前記第１のｎチャネル電界効果トランジスタのド
レインを前記第３のｐチャネル電界効果トランジスタの
ドレインに接続し、前記第２のｎチャネル電界効果トラ
ンジスタのドレインを前記第４のｐチャネル電界効果ト
ランジスタのドレインに接続し、前記第１のｐチャネル
電界効果トランジスタのドレインを前記第３のｎチャネ
ル電界効果トランジスタのドレインに接続し、前記第２
のｐチャネル電界効果トランジスタのドレインを前記第
４のｎチャネル電界効果トランジスタのドレインに接続
し、前記第１電源線と前記第４電源線との間にソース・
ドレイン間の電流通路が直列接続された第５のｐチャネ
ル電界効果トランジスタ（２０１）及び第５のｎチャネ
ル電界効果トランジスタ（２０３）、並びに第６のｐチ
ャネル電界効果トランジスタ（２０２）及び第６のｎチ
ャネル電界効果トランジスタ（２０４）を含むバッファ
回路を有し、前記第５のｐチャネル電界効果トランジス
タのゲートは前記第１のｎチャネル電界効果トランジス
タのドレインに接続し、前記第６のｐチャネル電界効果
トランジスタのゲートは前記第２のｎチャネル電界効果
トランジスタのドレインと接続し、前記第５のｎチャネ
ル電界効果トランジスタのゲートは前記第１のｐチャネ
ル電界効果トランジスタのドレインと接続し、前記第６
のｎチャネル電界効果トランジスタのゲートは前記第２
のｐチャネル電界効果トランジスタのドレインと接続す
るレベル変換回路であって、前記第５のｐチャネル電界
効果トランジスタのドレインと前記第５のｎチャネル電
界効果トランジスタのドレインとの接続点にドレインが
接続された第７のｎチャネル電界効果トランジスタ（３
０１）と、前記第６のｐチャネル電界効果トランジスタ
のドレインと前記第６のｎチャネル電界効果トランジス
タのドレインとの接続点にドレインが接続された第８の
ｎチャネル電界効果トランジスタ（３０２）とをさらに
有し、前記第７及び第８のｎチャネル電界効果トランジ
スタのソースが第４電源線に接続され、前記第７及び第
８のｎチャネル電界効果トランジスタそれぞれのゲート
が相手のドレインに接続されることを特徴とするレベル
変換回路である。
【００２９】第２の発明は、それぞれの電位レベルがＶ
１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす第１乃至第４電源
線と、第1論理出力およびその反転信号である第2論理出
力とを出力可能な論理回路部と、この論理回路部から出
力された第１論理出力にソースが接続され、ゲートが前
記第２電源線に接続された第１のｎチャネル電界効果ト
ランジスタ（１０３）と、前記第１論理出力にソースが
接続され、ゲートが前記第３電源線に接続された第１の
ｐチャネル電界効果トランジスタ（１０１）と、前記論
理回路部の第２論理出力にソースが接続され、ゲートが
前記第２電源線に接続された第２のｎチャネル電界効果
トランジスタ（１０４）と、前記第２論理出力にソース
が接続され、ゲートが前記第３電源線に接続された第２
のｐチャネル電界効果トランジスタ（１０２）と、それ
ぞれのソースが前記第１電源線に接続され、一方のドレ
インが他方のゲートに接続され、他方のドレインが一方
のゲートに接続された第３及び第４のｐチャネル電界効
果トランジスタ（１０５，１０６）と、それぞれのソー
スが前記第４電源線に接続され、一方のドレインが他方
のゲートに接続され、他方のドレインが一方のゲートに
接続された第３及び第４のｎチャネル電界効果トランジ
スタ（１０７，１０８）とを有し、前記第１のｎチャネ
ル電界効果トランジスタのドレインを前記第３のｐチャ
ネル電界効果トランジスタのドレインに接続し、前記第
２のｎチャネル電界効果トランジスタのドレインを前記
第４のｐチャネル電界効果トランジスタのドレインに接
続し、前記第１のｐチャネル電界効果トランジスタのド
レインを前記第３のｎチャネル電界効果トランジスタの
ドレインに接続し、前記第２のｐチャネル電界効果トラ
ンジスタのドレインを前記第４のｎチャネル電界効果ト
ランジスタのドレインに接続し、前記第１電源線と前記
第４電源線との間にソース・ドレイン間の電流通路が直
列接続された第５のｐチャネル電界効果トランジスタ
（２０１）及び第５のｎチャネル電界効果トランジスタ
（２０３）、並びに第６のｐチャネル電界効果トランジ
スタ（２０２）及び第６のｎチャネル電界効果トランジ
スタ（２０４）を含むバッファ回路を有し、前記第５の
ｐチャネル電界効果トランジスタのゲートは前記第１の
ｎチャネル電界効果トランジスタのドレインに接続し、
前記第６のｐチャネル電界効果トランジスタのゲートは
前記第２のｎチャネル電界効果トランジスタのドレイン
と接続し、前記第５のｎチャネル電界効果トランジスタ
のゲートは前記第１のｐチャネル電界効果トランジスタ
のドレインと接続し、前記第６のｎチャネル電界効果ト
ランジスタのゲートは前記第２のｐチャネル電界効果ト
ランジスタのドレインと接続する半導体集積回路であっ
て、前記第５のｐチャネル電界効果トランジスタのドレ
インと前記第５のｎチャネル電界効果トランジスタのド
レインとの接続点にドレインが接続された第７のｎチャ
ネル電界効果トランジスタ（３０１）と、前記第６のｐ
チャネル電界効果トランジスタのドレインと前記第６の
ｎチャネル電界効果トランジスタのドレインとの接続点
にドレインが接続された第８のｎチャネル電界効果トラ
ンジスタ（３０２）とをさらに有し、前記第７及び第８
のｎチャネル電界効果トランジスタのソースが第４電源
線に接続され、前記第７及び第８のｎチャネル電界効果
トランジスタそれぞれのゲートが相手のドレインに接続
されることを特徴とする半導体集積回路である。
１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす第１乃至第４電源
線と、第1論理出力およびその反転信号である第2論理出
力とを出力可能な論理回路部と、この論理回路部から出
力された第１論理出力にソースが接続され、ゲートが前
記第２電源線に接続された第１のｎチャネル電界効果ト
ランジスタ（１０３）と、前記第１論理出力にソースが
接続され、ゲートが前記第３電源線に接続された第１の
ｐチャネル電界効果トランジスタ（１０１）と、前記論
理回路部の第２論理出力にソースが接続され、ゲートが
前記第２電源線に接続された第２のｎチャネル電界効果
トランジスタ（１０４）と、前記第２論理出力にソース
が接続され、ゲートが前記第３電源線に接続された第２
のｐチャネル電界効果トランジスタ（１０２）と、それ
ぞれのソースが前記第１電源線に接続され、一方のドレ
インが他方のゲートに接続され、他方のドレインが一方
のゲートに接続された第３及び第４のｐチャネル電界効
果トランジスタ（１０５，１０６）と、それぞれのソー
スが前記第４電源線に接続され、一方のドレインが他方
のゲートに接続され、他方のドレインが一方のゲートに
接続された第３及び第４のｎチャネル電界効果トランジ
スタ（１０７，１０８）とを有し、前記第１のｎチャネ
ル電界効果トランジスタのドレインを前記第３のｐチャ
ネル電界効果トランジスタのドレインに接続し、前記第
２のｎチャネル電界効果トランジスタのドレインを前記
第４のｐチャネル電界効果トランジスタのドレインに接
続し、前記第１のｐチャネル電界効果トランジスタのド
レインを前記第３のｎチャネル電界効果トランジスタの
ドレインに接続し、前記第２のｐチャネル電界効果トラ
ンジスタのドレインを前記第４のｎチャネル電界効果ト
ランジスタのドレインに接続し、前記第１電源線と前記
第４電源線との間にソース・ドレイン間の電流通路が直
列接続された第５のｐチャネル電界効果トランジスタ
（２０１）及び第５のｎチャネル電界効果トランジスタ
（２０３）、並びに第６のｐチャネル電界効果トランジ
スタ（２０２）及び第６のｎチャネル電界効果トランジ
スタ（２０４）を含むバッファ回路を有し、前記第５の
ｐチャネル電界効果トランジスタのゲートは前記第１の
ｎチャネル電界効果トランジスタのドレインに接続し、
前記第６のｐチャネル電界効果トランジスタのゲートは
前記第２のｎチャネル電界効果トランジスタのドレイン
と接続し、前記第５のｎチャネル電界効果トランジスタ
のゲートは前記第１のｐチャネル電界効果トランジスタ
のドレインと接続し、前記第６のｎチャネル電界効果ト
ランジスタのゲートは前記第２のｐチャネル電界効果ト
ランジスタのドレインと接続する半導体集積回路であっ
て、前記第５のｐチャネル電界効果トランジスタのドレ
インと前記第５のｎチャネル電界効果トランジスタのド
レインとの接続点にドレインが接続された第７のｎチャ
ネル電界効果トランジスタ（３０１）と、前記第６のｐ
チャネル電界効果トランジスタのドレインと前記第６の
ｎチャネル電界効果トランジスタのドレインとの接続点
にドレインが接続された第８のｎチャネル電界効果トラ
ンジスタ（３０２）とをさらに有し、前記第７及び第８
のｎチャネル電界効果トランジスタのソースが第４電源
線に接続され、前記第７及び第８のｎチャネル電界効果
トランジスタそれぞれのゲートが相手のドレインに接続
されることを特徴とする半導体集積回路である。
【００３０】第３の発明は、前記第５のｐチャネル電界
効果トランジスタのドレインと前記第５のｎチャネル電
界効果トランジスタのドレインとの接続点にドレインが
接続された第７のｐチャネル電界効果トランジスタ（３
０３）と、前記第６のｐチャネル電界効果トランジスタ
のドレインと前記第６のｎチャネル電界効果トランジス
タのドレインとの接続点にドレインが接続された第８の
ｐチャネル電界効果トランジスタ（３０４）とをさらに
有し、前記第７及び第８のｐチャネル電界効果トランジ
スタのソースが第１電源線に接続され、前記第７及び第
８のｐチャネル電界効果トランジスタそれぞれのゲート
が相手のドレインに接続されることを特徴とする第２の
発明記載の半導体集積回路である。
効果トランジスタのドレインと前記第５のｎチャネル電
界効果トランジスタのドレインとの接続点にドレインが
接続された第７のｐチャネル電界効果トランジスタ（３
０３）と、前記第６のｐチャネル電界効果トランジスタ
のドレインと前記第６のｎチャネル電界効果トランジス
タのドレインとの接続点にドレインが接続された第８の
ｐチャネル電界効果トランジスタ（３０４）とをさらに
有し、前記第７及び第８のｐチャネル電界効果トランジ
スタのソースが第１電源線に接続され、前記第７及び第
８のｐチャネル電界効果トランジスタそれぞれのゲート
が相手のドレインに接続されることを特徴とする第２の
発明記載の半導体集積回路である。
【００３１】第４の発明は、前記第１及び第２のｐチャ
ネル電界効果トランジスタのウエル電位は前記第３電源
線に等しく、前記第１及び第２のｎチャネル電界効果ト
ランジスタのウエル電位は前記第２電源線に等しいこと
を特徴とする第２又は第３の発明記載の半導体集積回路
である。
ネル電界効果トランジスタのウエル電位は前記第３電源
線に等しく、前記第１及び第２のｎチャネル電界効果ト
ランジスタのウエル電位は前記第２電源線に等しいこと
を特徴とする第２又は第３の発明記載の半導体集積回路
である。
【００３２】第５の発明は、前記第１及び第２のｐチャ
ネル電界効果トランジスタはｎ型の同一ウエル内に形成
され、前記第１及び第２のｎチャネル電界効果トランジ
スタはｐ型の同一ウエル内に形成されていることを特徴
とする第２乃至第４の発明記載の半導体集積回路であ
る。
ネル電界効果トランジスタはｎ型の同一ウエル内に形成
され、前記第１及び第２のｎチャネル電界効果トランジ
スタはｐ型の同一ウエル内に形成されていることを特徴
とする第２乃至第４の発明記載の半導体集積回路であ
る。
【００３３】第６の発明は、前記第５及び第６のｐチャ
ネル電界効果トランジスタ並びに前記第５及び第６のｎ
チャネル電界効果トランジスタの閾値電圧の絶対値は、
前記第３及び第４のｐチャネル電界効果トランジスタ並
びに前記第３及び第４のｎチャネル電界効果トランジス
タの閾値電圧の絶対値よりも大きく設定されていること
を特徴とする第２乃至第５の発明記載の半導体集積回路
である。
ネル電界効果トランジスタ並びに前記第５及び第６のｎ
チャネル電界効果トランジスタの閾値電圧の絶対値は、
前記第３及び第４のｐチャネル電界効果トランジスタ並
びに前記第３及び第４のｎチャネル電界効果トランジス
タの閾値電圧の絶対値よりも大きく設定されていること
を特徴とする第２乃至第５の発明記載の半導体集積回路
である。
【００３４】このように、低電圧動作の論理回路の出力
及びその論理的反転出力をそれぞれゲート接地のＦＥＴ
を介して、２つのＦＥＴの交差接続から構成される交差
ラッチの２出力に接続して駆動する構成を用いることに
より、前記交差ラッチの利得特性を高めることが可能と
なるため前記交差ラッチにより出力振幅を大きくする、
すなわち、レベル変換することができ回路の低消費電力
化を図れる。また相補入力とすることにより回路マージ
ンを大きくすることが可能となるため、素子特性に対す
る制限が緩やかになる。
及びその論理的反転出力をそれぞれゲート接地のＦＥＴ
を介して、２つのＦＥＴの交差接続から構成される交差
ラッチの２出力に接続して駆動する構成を用いることに
より、前記交差ラッチの利得特性を高めることが可能と
なるため前記交差ラッチにより出力振幅を大きくする、
すなわち、レベル変換することができ回路の低消費電力
化を図れる。また相補入力とすることにより回路マージ
ンを大きくすることが可能となるため、素子特性に対す
る制限が緩やかになる。
【００３５】さらに、前記交差ラッチを二つ用意し、こ
の二つの交差ラッチ（第１及び第２の交差ラッチ）によ
りレベル変換された第１、第２の出力間に２つのＦＥＴ
の交差接続から構成される第３の交差ラッチを接続して
駆動することにより、レベル変換回路の動作の高速化を
図れる。
の二つの交差ラッチ（第１及び第２の交差ラッチ）によ
りレベル変換された第１、第２の出力間に２つのＦＥＴ
の交差接続から構成される第３の交差ラッチを接続して
駆動することにより、レベル変換回路の動作の高速化を
図れる。
【００３６】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００３７】図１には、本発明の第１実施形態に係わる
半導体集積回路に設けられるレベル変換回路が示されて
いる。本半導体集積回路は低電圧動作する論理回路（不
図示）とそれよりも高電圧動作する記憶回路（不図示）
とを１チップ上に集積形成する構成のものであり、論理
回路と記憶回路との間に図１のレベル変換回路１００が
設けられることになる。
半導体集積回路に設けられるレベル変換回路が示されて
いる。本半導体集積回路は低電圧動作する論理回路（不
図示）とそれよりも高電圧動作する記憶回路（不図示）
とを１チップ上に集積形成する構成のものであり、論理
回路と記憶回路との間に図１のレベル変換回路１００が
設けられることになる。
【００３８】このレベル変換回路は論理回路からの０．
５Ｖ程度の論理出力レベルを１Ｖから３Ｖ程度のレベル
に変換して記憶回路に出力するためのものであり、論理
回路からの相補信号２０Ａ、２０Ｂを入力するそれぞれ
ゲート接地形のｐチャネルＭＯＳ型電界効果トランジス
タ（以下、ＭＯＳＦＥＴという）１０１、１０２及びｎ
チャネルＭＯＳＦＥＴ１０３、１０４と、ｐチャネルＭ
ＯＳＦＥＴ１０５、１０６からなるｐチャネルの第１の
交差ラッチと、ｎチャネルＭＯＳＦＥＴ１０７、１０８
からなるｎチャネルの第２の交差ラッチとからなる。
５Ｖ程度の論理出力レベルを１Ｖから３Ｖ程度のレベル
に変換して記憶回路に出力するためのものであり、論理
回路からの相補信号２０Ａ、２０Ｂを入力するそれぞれ
ゲート接地形のｐチャネルＭＯＳ型電界効果トランジス
タ（以下、ＭＯＳＦＥＴという）１０１、１０２及びｎ
チャネルＭＯＳＦＥＴ１０３、１０４と、ｐチャネルＭ
ＯＳＦＥＴ１０５、１０６からなるｐチャネルの第１の
交差ラッチと、ｎチャネルＭＯＳＦＥＴ１０７、１０８
からなるｎチャネルの第２の交差ラッチとからなる。
【００３９】ｐチャネルＭＯＳＦＥＴ１０１、１０２の
ゲートは、論理回路の接地電源である電源線ＶＳ１に接
続され、ｎチャネルＭＯＳＦＥＴ１０３、１０４のゲー
トは論理回路の正電源である電源線ＶＤ１に接続され、
ＶＤ１＞ＶＳ１が満たされている。また、ｐチャネルＭ
ＯＳＦＥＴ１０５、１０６のソースは、電源線ＶＤＤ
（ＶＤＤ≧ＶＤ１）に接続され、ｎチャネルＭＯＳＦＥ
Ｔ１０７、１０８のソースは電源線ＶＳＳ（ＶＳＳ≦Ｖ
Ｓ１）に接続されている。これら電源線は半導体集積回
路の外部電源に接続されている。また、ｐチャネルＭＯ
ＳＦＥＴ１０５、１０６それぞれのドレインは互いに相
手のゲートに接続され、同様にｎチャネルＭＯＳＦＥＴ
１０７、１０８それぞれのドレインも互いに相手のゲー
トに接続されている。それぞれの交差ラッチの出力２０
Ｃ、２０Ｄ、２０Ｅ、２０Ｆにはレベル変換された相補
出力が得られる。
ゲートは、論理回路の接地電源である電源線ＶＳ１に接
続され、ｎチャネルＭＯＳＦＥＴ１０３、１０４のゲー
トは論理回路の正電源である電源線ＶＤ１に接続され、
ＶＤ１＞ＶＳ１が満たされている。また、ｐチャネルＭ
ＯＳＦＥＴ１０５、１０６のソースは、電源線ＶＤＤ
（ＶＤＤ≧ＶＤ１）に接続され、ｎチャネルＭＯＳＦＥ
Ｔ１０７、１０８のソースは電源線ＶＳＳ（ＶＳＳ≦Ｖ
Ｓ１）に接続されている。これら電源線は半導体集積回
路の外部電源に接続されている。また、ｐチャネルＭＯ
ＳＦＥＴ１０５、１０６それぞれのドレインは互いに相
手のゲートに接続され、同様にｎチャネルＭＯＳＦＥＴ
１０７、１０８それぞれのドレインも互いに相手のゲー
トに接続されている。それぞれの交差ラッチの出力２０
Ｃ、２０Ｄ、２０Ｅ、２０Ｆにはレベル変換された相補
出力が得られる。
【００４０】本レベル変換回路によると、入力端子２０
Ａ、２０Ｂに入力される論理回路の論理レベルであるＶ
Ｄ１、ＶＳ１は、次のようにしてレベル変換が行なわれ
る。
Ａ、２０Ｂに入力される論理回路の論理レベルであるＶ
Ｄ１、ＶＳ１は、次のようにしてレベル変換が行なわれ
る。
【００４１】２０ＡがＶＳ１からＶＤ１へ、２０ＢがＶ
Ｄ１からＶＳ１へ変化する場合について説明する。ｎチ
ャネルＭＯＳＦＥＴ１０３はｐチャネル交差ラッチ内の
ＭＯＳＦＥＴ１０５のドレインがＶＤ１になるまではオ
ン状態であるため、２０ＡがＶＳ１からＶＤ１へ変化す
ると、ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０５の
ドレインもＶＤ１に向かって変化する。一方、ｎチャネ
ルＭＯＳＦＥＴ１０４はオフ状態であったが、２０Ｂが
ＶＤ１からＶＳ１に変化するためオン状態となり、その
結果ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０６のド
レインはＶＳ１に向かって変化する。
Ｄ１からＶＳ１へ変化する場合について説明する。ｎチ
ャネルＭＯＳＦＥＴ１０３はｐチャネル交差ラッチ内の
ＭＯＳＦＥＴ１０５のドレインがＶＤ１になるまではオ
ン状態であるため、２０ＡがＶＳ１からＶＤ１へ変化す
ると、ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０５の
ドレインもＶＤ１に向かって変化する。一方、ｎチャネ
ルＭＯＳＦＥＴ１０４はオフ状態であったが、２０Ｂが
ＶＤ１からＶＳ１に変化するためオン状態となり、その
結果ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０６のド
レインはＶＳ１に向かって変化する。
【００４２】やがて、ＭＯＳＦＥＴ１０５のドレイン電
圧がＶＤ１近傍の値に上昇することにより、ＭＯＳＦＥ
Ｔ１０３はオフ状態となり、論理回路内バッファ回路と
分離されるため最終的には出力２０Ｃは交差ラッチの電
源電圧であるＶＤＤまで上昇する。さらに、ＭＯＳＦＥ
Ｔ１０４はオン状態であるため、ＭＯＳＦＥＴ１０６の
ドレイン電圧である２０ＤはＶＳ１となる。
圧がＶＤ１近傍の値に上昇することにより、ＭＯＳＦＥ
Ｔ１０３はオフ状態となり、論理回路内バッファ回路と
分離されるため最終的には出力２０Ｃは交差ラッチの電
源電圧であるＶＤＤまで上昇する。さらに、ＭＯＳＦＥ
Ｔ１０４はオン状態であるため、ＭＯＳＦＥＴ１０６の
ドレイン電圧である２０ＤはＶＳ１となる。
【００４３】従って、ゲート接地構成のｎチャネルＭＯ
ＳＦＥＴ１０３、１０４とｐチャネルＭＯＳＦＥＴ１０
５、１０６によるｐチャネル交差ラッチとを用いること
により、論理レベルＶＤ１、ＶＳ１からＶＤＤ、ＶＳ１
へのレベル変換が行なわれたことになる。このときＭＯ
ＳＦＥＴ１０６はオフ状態であるため、ＭＯＳＦＥＴ１
０６を介した消費電流は殆どなく、またＭＯＳＦＥＴ１
０５を介した消費電流はゲート接地ｎチャネルＭＯＳＦ
ＥＴ１０３がオフ状態であるため、非常に小さい値とな
り、スタティックな消費電力は殆どゼロとなる。
ＳＦＥＴ１０３、１０４とｐチャネルＭＯＳＦＥＴ１０
５、１０６によるｐチャネル交差ラッチとを用いること
により、論理レベルＶＤ１、ＶＳ１からＶＤＤ、ＶＳ１
へのレベル変換が行なわれたことになる。このときＭＯ
ＳＦＥＴ１０６はオフ状態であるため、ＭＯＳＦＥＴ１
０６を介した消費電流は殆どなく、またＭＯＳＦＥＴ１
０５を介した消費電流はゲート接地ｎチャネルＭＯＳＦ
ＥＴ１０３がオフ状態であるため、非常に小さい値とな
り、スタティックな消費電力は殆どゼロとなる。
【００４４】ここでは、ゲート接地構成のｎチャネルＭ
ＯＳＦＥＴ１０３、１０４とｐチャネルＭＯＳＦＥＴ１
０５、１０６による交差ラッチ側でのレベル変換を説明
したが、同時にゲート接地構成のｐチャネルＭＯＳＦＥ
Ｔ１０１、１０２とｎチャネルＭＯＳＦＥＴ１０７、１
０８による交差ラッチ側でも同様の機能により論理レベ
ルＶＤ１、ＶＳ１からＶＤ１、ＶＳＳへのレベル変換が
行なわれ、２０ＥはＶＤ１、２０ＦはＶＳＳとなる。
ＯＳＦＥＴ１０３、１０４とｐチャネルＭＯＳＦＥＴ１
０５、１０６による交差ラッチ側でのレベル変換を説明
したが、同時にゲート接地構成のｐチャネルＭＯＳＦＥ
Ｔ１０１、１０２とｎチャネルＭＯＳＦＥＴ１０７、１
０８による交差ラッチ側でも同様の機能により論理レベ
ルＶＤ１、ＶＳ１からＶＤ１、ＶＳＳへのレベル変換が
行なわれ、２０ＥはＶＤ１、２０ＦはＶＳＳとなる。
【００４５】このように、低電圧動作の論理回路の出力
及びその論理的反転出力をゲート接地回路を介して各交
差ラッチに導くことにより、各交差ラッチを構成する２
つのＦＥＴを相補入力によって駆動することが可能とな
り、交差ラッチの利得特性を高めることが可能となる。
ゲート接地回路を構成するｐチャネルＭＯＳＦＥＴ１０
１と１０２は互いに相補動作し、またゲート接地回路を
構成するｎチャネルＭＯＳＦＥＴ１０３と１０４も互い
に相補動作するので、回路の動作マージンを大きくする
ことが可能となり、それらＦＥＴの素子特性に対する制
限が緩やかになる。
及びその論理的反転出力をゲート接地回路を介して各交
差ラッチに導くことにより、各交差ラッチを構成する２
つのＦＥＴを相補入力によって駆動することが可能とな
り、交差ラッチの利得特性を高めることが可能となる。
ゲート接地回路を構成するｐチャネルＭＯＳＦＥＴ１０
１と１０２は互いに相補動作し、またゲート接地回路を
構成するｎチャネルＭＯＳＦＥＴ１０３と１０４も互い
に相補動作するので、回路の動作マージンを大きくする
ことが可能となり、それらＦＥＴの素子特性に対する制
限が緩やかになる。
【００４６】上述したように、ＶＤＤ、ＶＳ１にレベル
変換された相補出力２０Ｃ、２０Ｄ及びＶＤ１、ＶＳＳ
へのレベル変換が行なわれた相補出力２０Ｅ、２０Ｆが
得られる。そこで、２０Ｃと２０Ｅは論理的には同一で
あるので２０ＣをｐチャネルＭＯＳＦＥＴ２０１のゲー
トに、２０ＥをｎチャネルＭＯＳＦＥＴ２０３のゲート
に入力することにより、出力端子２０ＧにＶＤＤまたは
ＶＳＳの論理レベルを出力することができ、レベル変換
が行なわれる。
変換された相補出力２０Ｃ、２０Ｄ及びＶＤ１、ＶＳＳ
へのレベル変換が行なわれた相補出力２０Ｅ、２０Ｆが
得られる。そこで、２０Ｃと２０Ｅは論理的には同一で
あるので２０ＣをｐチャネルＭＯＳＦＥＴ２０１のゲー
トに、２０ＥをｎチャネルＭＯＳＦＥＴ２０３のゲート
に入力することにより、出力端子２０ＧにＶＤＤまたは
ＶＳＳの論理レベルを出力することができ、レベル変換
が行なわれる。
【００４７】また、同様に、２０ＤをｐチャネルＭＯＳ
ＦＥＴ２０２のゲートに、２０ＦをｎチャネルＭＯＳＦ
ＥＴ２０４のゲートに入力することにより、２０Ｈから
は出力端子２０Ｇの論理反転出力が得られる。
ＦＥＴ２０２のゲートに、２０ＦをｎチャネルＭＯＳＦ
ＥＴ２０４のゲートに入力することにより、２０Ｈから
は出力端子２０Ｇの論理反転出力が得られる。
【００４８】よって、ＶＤＤとＶＳＳの差分に応じたよ
り大きな論理振幅を得ることが可能となる。
り大きな論理振幅を得ることが可能となる。
【００４９】ここで、ＭＯＳＦＥＴ２０３、２０４の動
作を見てみる。ＭＯＳＦＥＴ２０３、２０４のゲートは
２０Ｅ、２０Ｆに接続されている。レベル変換後の２０
Ｅ、２０Ｆの電圧はＶＤ１またはＶＳＳである。ＭＯＳ
ＦＥＴ２０１と２０３、ＭＯＳＦＥＴ２０２と２０４で
構成される出力回路はＶＤＤ、ＶＳＳを電源電圧とする
回路でありながら、ＭＯＳＦＥＴ２０３、２０４に入力
される信号はＶＤ１と低レベルである。このため、これ
らの出力回路は出力２０Ｇ、２０ＨをＶＤＤからＶＳＳ
へ放電する速度が遅い。これが、図１３における図１２
のレベル変換回路の動作をシミュレーションした結果
で、ＶＤ１が０．６Ｖ以下になると動作速度が急激に遅
くなる原因である。
作を見てみる。ＭＯＳＦＥＴ２０３、２０４のゲートは
２０Ｅ、２０Ｆに接続されている。レベル変換後の２０
Ｅ、２０Ｆの電圧はＶＤ１またはＶＳＳである。ＭＯＳ
ＦＥＴ２０１と２０３、ＭＯＳＦＥＴ２０２と２０４で
構成される出力回路はＶＤＤ、ＶＳＳを電源電圧とする
回路でありながら、ＭＯＳＦＥＴ２０３、２０４に入力
される信号はＶＤ１と低レベルである。このため、これ
らの出力回路は出力２０Ｇ、２０ＨをＶＤＤからＶＳＳ
へ放電する速度が遅い。これが、図１３における図１２
のレベル変換回路の動作をシミュレーションした結果
で、ＶＤ１が０．６Ｖ以下になると動作速度が急激に遅
くなる原因である。
【００５０】ＭＯＳＦＥＴ３０１、３０２で構成される
第３の交差ラッチがこの問題を解決する。
第３の交差ラッチがこの問題を解決する。
【００５１】上述した動作説明で、レベル変換後それぞ
れ２０ＣはＶＤＤ、２０ＤはＶＳ１、２０ＥはＶＤ１、
２０ＦはＶＳＳとなる。ＭＯＳＦＥＴ２０１のゲートに
はＶＤＤが、ＭＯＳＦＥＴ２０３の入力にはＶＤ１が入
力し、出力端子２０ＧをＶＳＳに向けて放電する。しか
し、この動作は遅い。一方、ＭＯＳＦＥＴ２０２のゲー
トにはＶＳ１が、ＭＯＳＦＥＴ２０４のゲートにはＶＳ
Ｓが入力し、出力端子２０ＨをＶＤＤに向けて充電す
る。ＭＯＳＦＥＴ２０２のゲートの入力電圧がＶＳ１と
低電圧なので、この充電動作は高速に行われる。論理回
路用電源電圧ＶＤ１、ＶＳ１が低くなるほど高速であ
る。
れ２０ＣはＶＤＤ、２０ＤはＶＳ１、２０ＥはＶＤ１、
２０ＦはＶＳＳとなる。ＭＯＳＦＥＴ２０１のゲートに
はＶＤＤが、ＭＯＳＦＥＴ２０３の入力にはＶＤ１が入
力し、出力端子２０ＧをＶＳＳに向けて放電する。しか
し、この動作は遅い。一方、ＭＯＳＦＥＴ２０２のゲー
トにはＶＳ１が、ＭＯＳＦＥＴ２０４のゲートにはＶＳ
Ｓが入力し、出力端子２０ＨをＶＤＤに向けて充電す
る。ＭＯＳＦＥＴ２０２のゲートの入力電圧がＶＳ１と
低電圧なので、この充電動作は高速に行われる。論理回
路用電源電圧ＶＤ１、ＶＳ１が低くなるほど高速であ
る。
【００５２】出力端子２０Ｈの電圧がＭＯＳＦＥＴ３０
１のゲートに、出力端子２０Ｇの電圧がＭＯＳＦＥＴ３
０２のゲートにそれぞれ入力される。出力端子２０Ｈは
ＶＳＳからＶＤＤに向けて高速に充電されるから、高い
ゲート電圧が入力されるＭＯＳＦＥＴ３０１は低抵抗で
動作し、ドレインが接続された出力端子を高速に放電す
る。ＭＯＳＦＥＴ２０３のみで放電する場合に比べ、Ｍ
ＯＳＦＥＴ３０１が付加されることにより、出力端子２
０Ｇは高速に放電される。
１のゲートに、出力端子２０Ｇの電圧がＭＯＳＦＥＴ３
０２のゲートにそれぞれ入力される。出力端子２０Ｈは
ＶＳＳからＶＤＤに向けて高速に充電されるから、高い
ゲート電圧が入力されるＭＯＳＦＥＴ３０１は低抵抗で
動作し、ドレインが接続された出力端子を高速に放電す
る。ＭＯＳＦＥＴ２０３のみで放電する場合に比べ、Ｍ
ＯＳＦＥＴ３０１が付加されることにより、出力端子２
０Ｇは高速に放電される。
【００５３】また、論理回路の出力が逆の場合も同様に
説明できる。
説明できる。
【００５４】図２は、本発明の第２の実施形態に係わる
レベル変換回路を示す図である。
レベル変換回路を示す図である。
【００５５】ゲート接地回路とそれらに接続する交差ラ
ッチは図１と同様である。出力回路にＰチャネルＭＯＳ
ＦＥＴ３０３、３０４で構成されるＰチャネル交差ラッ
チがさらに付加される。ＰチャネルＭＯＳＦＥＴ３０３
のドレインは出力端子２０Ｇに、３０４のドレインは出
力端子２０Ｈにそれぞれ接続し、それぞれのゲートは互
いに相手のドレインに接続し、それぞれのソースは第１
の電源電圧に接続される。
ッチは図１と同様である。出力回路にＰチャネルＭＯＳ
ＦＥＴ３０３、３０４で構成されるＰチャネル交差ラッ
チがさらに付加される。ＰチャネルＭＯＳＦＥＴ３０３
のドレインは出力端子２０Ｇに、３０４のドレインは出
力端子２０Ｈにそれぞれ接続し、それぞれのゲートは互
いに相手のドレインに接続し、それぞれのソースは第１
の電源電圧に接続される。
【００５６】第２の実施形態は、論理回路の電源電圧が
例えば、ＶＤ１＝１．７５Ｖ、ＶＳ１＝１．２５Ｖのよ
うにそれほど低くない電圧をＶＤＤ＝３Ｖに変換すると
きに有効である。ＭＯＳＦＥＴ２０１、２０２のゲート
電圧ＶＳ１が図１のＶＳＳから本例の１．２５Ｖと高く
なると、出力端子２０Ｇ、２０ＨをＶＳＳからＶＤＤへ
充電する速度が遅くなる。このとき、ＭＯＳＦＥＴ３０
３、３０４で構成されるＰチャネル交差ラッチにより、
充電を高速化するものである。
例えば、ＶＤ１＝１．７５Ｖ、ＶＳ１＝１．２５Ｖのよ
うにそれほど低くない電圧をＶＤＤ＝３Ｖに変換すると
きに有効である。ＭＯＳＦＥＴ２０１、２０２のゲート
電圧ＶＳ１が図１のＶＳＳから本例の１．２５Ｖと高く
なると、出力端子２０Ｇ、２０ＨをＶＳＳからＶＤＤへ
充電する速度が遅くなる。このとき、ＭＯＳＦＥＴ３０
３、３０４で構成されるＰチャネル交差ラッチにより、
充電を高速化するものである。
【００５７】図１、図２に関わる本発明の回路に関して
具体的に説明する。
具体的に説明する。
【００５８】ここでは、０．２５μｍＣＭＯＳプロセス
を前提とした検討結果を述べる。まず、電源電圧としＶ
ＤＤ、ＶＤ１、ＶＳ１、ＶＳＳをそれぞれ３Ｖ、０．５
Ｖ、０Ｖ、０Ｖとする。内部論理回路の実効的電源電圧
ＶＤ１−ＶＳ１は０．５Ｖであり、従って０．５Ｖの論
理振幅を３Ｖに変換するものとする。ここで、論理回路
の出力をＣＭＯＳインバータ出力としてそのｐチャネル
ＭＯＳＦＥＴのゲート幅を１２０μｍ、ｎチャネルＭＯ
ＳＦＥＴのゲート幅を６０μｍとし、このインバータ回
路出力のレベル変換を行なうものとする。
を前提とした検討結果を述べる。まず、電源電圧としＶ
ＤＤ、ＶＤ１、ＶＳ１、ＶＳＳをそれぞれ３Ｖ、０．５
Ｖ、０Ｖ、０Ｖとする。内部論理回路の実効的電源電圧
ＶＤ１−ＶＳ１は０．５Ｖであり、従って０．５Ｖの論
理振幅を３Ｖに変換するものとする。ここで、論理回路
の出力をＣＭＯＳインバータ出力としてそのｐチャネル
ＭＯＳＦＥＴのゲート幅を１２０μｍ、ｎチャネルＭＯ
ＳＦＥＴのゲート幅を６０μｍとし、このインバータ回
路出力のレベル変換を行なうものとする。
【００５９】まずゲート接地ｐチャネルＭＯＳＦＥＴ１
０１、１０２のゲート幅として３０μｍ、同じくｎチャ
ネルＭＯＳＦＥＴ１０３、１０４のゲート幅として１５
μｍとし、また交差ラッチ内のｐチャネルＭＯＳＦＥＴ
１０５、１０６のゲート幅は６μｍ、ｎチャネルＭＯＳ
ＦＥＴ１０７、１０８のゲート幅は３μｍ、図１の出力
回路内のＰチャネルＭＯＳＦＥＴ２０１、２０２のゲー
ト幅はそれぞれ６μｍ、ｎチャネルＭＯＳＦＥＴ２０
３、２０４、３０１、３０２のゲート幅はそれぞれ３μ
ｍで、さらに図２の出力回路バッファ内のｐチャネルＭ
ＯＳＦＥＴ３０３、３０４のゲート幅は６μｍである。
尚、検討の際のＦＥＴの閾値電圧の設計中心は、ＭＯＳ
ＦＥＴ１０１〜１０４については、ｐチャネルの場合は
Ｖｔｐ１＝０Ｖ、ｎチャネルの場合はＶｔｎ１＝０．
Ｖ）とし、他のＭＯＳＦＥＴ１０５〜１０８、ＭＯＳＦ
ＥＴ２０１〜２０４、およびＭＯＳＦＥＴ３０１〜３０
４は３Ｖ電源におけるリーク電流を減らす目的で絶対値
としてやや大きい値（Ｖｔｐ２＝−０．５Ｖ、Ｖｔｎ２
＝０．５Ｖ）とした。
０１、１０２のゲート幅として３０μｍ、同じくｎチャ
ネルＭＯＳＦＥＴ１０３、１０４のゲート幅として１５
μｍとし、また交差ラッチ内のｐチャネルＭＯＳＦＥＴ
１０５、１０６のゲート幅は６μｍ、ｎチャネルＭＯＳ
ＦＥＴ１０７、１０８のゲート幅は３μｍ、図１の出力
回路内のＰチャネルＭＯＳＦＥＴ２０１、２０２のゲー
ト幅はそれぞれ６μｍ、ｎチャネルＭＯＳＦＥＴ２０
３、２０４、３０１、３０２のゲート幅はそれぞれ３μ
ｍで、さらに図２の出力回路バッファ内のｐチャネルＭ
ＯＳＦＥＴ３０３、３０４のゲート幅は６μｍである。
尚、検討の際のＦＥＴの閾値電圧の設計中心は、ＭＯＳ
ＦＥＴ１０１〜１０４については、ｐチャネルの場合は
Ｖｔｐ１＝０Ｖ、ｎチャネルの場合はＶｔｎ１＝０．
Ｖ）とし、他のＭＯＳＦＥＴ１０５〜１０８、ＭＯＳＦ
ＥＴ２０１〜２０４、およびＭＯＳＦＥＴ３０１〜３０
４は３Ｖ電源におけるリーク電流を減らす目的で絶対値
としてやや大きい値（Ｖｔｐ２＝−０．５Ｖ、Ｖｔｎ２
＝０．５Ｖ）とした。
【００６０】電源電圧ＶＤＤ、ＶＳＳと論理回路の電源
電圧ＶＤ１、ＶＳ１をパラメータとし動作検討を行なっ
た。この際、図１、２に示すように、交差ラッチにおけ
るデータ反転を高速に行うためにゲート接地ＭＯＳＦＥ
Ｔ１０１〜１０４の基板電位（ウェル電位）をゲート電
位と同一にしている。これは、ゲート接地のＭＯＳＦＥ
Ｔ１０１〜１０４をよりオフ状態になりやすいようにす
るためであり、実際にはＣＭＯＳプロセスにおけるＭＯ
ＳＦＥＴのウエル電位もしくはＳＯＩプロセスにおける
ＭＯＳＦＥＴのボディ電位は、ゲート電位と同一にする
ことを意味する。
電圧ＶＤ１、ＶＳ１をパラメータとし動作検討を行なっ
た。この際、図１、２に示すように、交差ラッチにおけ
るデータ反転を高速に行うためにゲート接地ＭＯＳＦＥ
Ｔ１０１〜１０４の基板電位（ウェル電位）をゲート電
位と同一にしている。これは、ゲート接地のＭＯＳＦＥ
Ｔ１０１〜１０４をよりオフ状態になりやすいようにす
るためであり、実際にはＣＭＯＳプロセスにおけるＭＯ
ＳＦＥＴのウエル電位もしくはＳＯＩプロセスにおける
ＭＯＳＦＥＴのボディ電位は、ゲート電位と同一にする
ことを意味する。
【００６１】これにより、小さな素子サイズで、交差ラ
ッチを駆動するゲート接地回路の駆動能力を高めること
ができ、またｐチャネルＭＯＳＦＥＴ１０１、１０２を
同一のｎウェルに形成でき、同様にｎチャネルＭＯＳＦ
ＥＴ１０３、１０４も同一のｐウェルに形成できること
から、回路面積の縮小を図ることが可能となる。
ッチを駆動するゲート接地回路の駆動能力を高めること
ができ、またｐチャネルＭＯＳＦＥＴ１０１、１０２を
同一のｎウェルに形成でき、同様にｎチャネルＭＯＳＦ
ＥＴ１０３、１０４も同一のｐウェルに形成できること
から、回路面積の縮小を図ることが可能となる。
【００６２】電源電圧ＶＤＤを２Ｖから３．３Ｖまで、
内部論理回路の電源電圧ＶＤ１を０．２Ｖから１．５Ｖ
まで変え、動作速度をシミュレーションした。図３にそ
の結果を示す。内部論理回路の電源電圧ＶＤ１が０．２
Ｖと０．３Ｖでは動作しなかったが、それ以外の広い範
囲で高速で安定に動作していることを確認した。特に、
従来例では動作しなかったか、動作しても低速であった
ＶＤ１が０．５Ｖ近辺でも高速に動作する。
内部論理回路の電源電圧ＶＤ１を０．２Ｖから１．５Ｖ
まで変え、動作速度をシミュレーションした。図３にそ
の結果を示す。内部論理回路の電源電圧ＶＤ１が０．２
Ｖと０．３Ｖでは動作しなかったが、それ以外の広い範
囲で高速で安定に動作していることを確認した。特に、
従来例では動作しなかったか、動作しても低速であった
ＶＤ１が０．５Ｖ近辺でも高速に動作する。
【００６３】また、電源電圧に関しても上記にとどまら
ず、ＶＤＤ＝３Ｖ、ＶＤ１＝１．７５Ｖ、ＶＳ１＝１．
２５Ｖ、ＶＳＳ＝０Ｖの場合に関しても検討を行い、問
題なく動作することを確認した。
ず、ＶＤＤ＝３Ｖ、ＶＤ１＝１．７５Ｖ、ＶＳ１＝１．
２５Ｖ、ＶＳＳ＝０Ｖの場合に関しても検討を行い、問
題なく動作することを確認した。
【００６４】図１、図２の回路はいずれも一つの例であ
り、例えば１）電源電圧に関してもＶＤＤ≧ＶＤ１＞Ｖ
Ｓ１≧ＶＳＳを満たせばよく、また２）出力回路として
単相出力とする、３）あるいは本回路を入出力回路に適
用する、４）ゲート接地回路に於けるウエル電位あるい
はボディ電位をソース電位と等しくする、等の種々の構
成を用いることができる。
り、例えば１）電源電圧に関してもＶＤＤ≧ＶＤ１＞Ｖ
Ｓ１≧ＶＳＳを満たせばよく、また２）出力回路として
単相出力とする、３）あるいは本回路を入出力回路に適
用する、４）ゲート接地回路に於けるウエル電位あるい
はボディ電位をソース電位と等しくする、等の種々の構
成を用いることができる。
【００６５】また、各ＦＥＴとしては絶縁ゲート型のも
のを用いれば良く、ＭＯＳに限らず、ＭＩＳ型のＦＥＴ
を用いても良いことはもちろんである。
のを用いれば良く、ＭＯＳに限らず、ＭＩＳ型のＦＥＴ
を用いても良いことはもちろんである。
【００６６】
【発明の効果】以上詳述したように、本発明の半導体集
積回路によれば、相補入力のゲート接地回路を用いて交
差ラッチを駆動するように構成することにより、交差ラ
ッチの利得特性を高め、交差ラッチによる出力大振幅化
を実現し回路の低消費電力化を図れる。また相補入力と
することにより回路マージンの増大を図り、素子特性に
対する制限の緩やかなレベル変換回路を実現できる。
積回路によれば、相補入力のゲート接地回路を用いて交
差ラッチを駆動するように構成することにより、交差ラ
ッチの利得特性を高め、交差ラッチによる出力大振幅化
を実現し回路の低消費電力化を図れる。また相補入力と
することにより回路マージンの増大を図り、素子特性に
対する制限の緩やかなレベル変換回路を実現できる。
【００６７】さらに、相補の出力回路間に交差ラッチを
付加することにより、低電圧で駆動されていた出力回路
を高電圧で駆動することができ、高速なレベル変換回路
を実現できる。
付加することにより、低電圧で駆動されていた出力回路
を高電圧で駆動することができ、高速なレベル変換回路
を実現できる。
【００６８】これにより、０．５Ｖ程度の電源電圧で動
作する論理回路の出力を、３Ｖ程度の電源電圧で動作す
る記憶回路あるいは入出力回路に入力するための、低消
費電力で高速に動作するレベル変換回路を実現できる。
作する論理回路の出力を、３Ｖ程度の電源電圧で動作す
る記憶回路あるいは入出力回路に入力するための、低消
費電力で高速に動作するレベル変換回路を実現できる。
【図１】 本発明の第１実施形態に係わる半導体集積回
路で用いられるレベル変換回路を示す回路図。
路で用いられるレベル変換回路を示す回路図。
【図２】 本発明の第２実施形態に係わる半導体集積回
路で用いられるレベル変換回路を示す回路図。
路で用いられるレベル変換回路を示す回路図。
【図３】 第１の実施形態のレベル変換回路の動作シミ
ュレーション結果を示す図。
ュレーション結果を示す図。
【図４】 複数の電源を供給する従来の半導体集積回路
とその電源系の構成を示すブロック図。
とその電源系の構成を示すブロック図。
【図５】 低電圧で動作する論理回路を有し複数の電源
を供給する従来の半導体集積回路とその電源系の構成を
示すブロック図。
を供給する従来の半導体集積回路とその電源系の構成を
示すブロック図。
【図６】 低電圧で動作する論理回路を有し複数の電源
を供給する従来の半導体集積回路とその電源系の構成を
示すブロック図。
を供給する従来の半導体集積回路とその電源系の構成を
示すブロック図。
【図７】 ＣＭＯＳインバータを用いた従来のレベル変
換回路の回路図。
換回路の回路図。
【図８】 交差ラッチを用いた従来のレベル変換回路の
回路図。
回路図。
【図９】 図８のレベル変換回路の動作シミュレーショ
ン結果を示す図。
ン結果を示す図。
【図１０】 動作シミュレーションを実行した回路を示
す図。
す図。
【図１１】 動作シミュレーションでの動作速度の定義
を示す図。
を示す図。
【図１２】 （先願）相補型の信号を入力する、改良さ
れた交差ラッチを用いたレベル変換回路の回路図。
れた交差ラッチを用いたレベル変換回路の回路図。
【図１３】 図１２のレベル変換回路の動作シミュレー
ション結果を示す図。
ション結果を示す図。
100 レベル変換回路 101,102,105,106,201,202,303,304 ｐチャネルＭＯＳ
ＦＥＴ 103,104,107,108,203,204,301,302 ｎチャネルＭＯＳ
ＦＥＴ
ＦＥＴ 103,104,107,108,203,204,301,302 ｎチャネルＭＯＳ
ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｌ 27/092 ３２１Ｄ Ｈ０３Ｋ 19/00 (72)発明者 布施 常明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 吉田 雅子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5B015 JJ01 JJ21 KB63 KB74 QQ01 5B024 AA01 AA15 BA29 CA07 5F038 BG06 CD02 DF08 EZ20 5F048 AA00 AB01 AB03 AB04 AB05 AB10 AC03 BB03 BB14 BE03 BE09 5J056 AA00 AA11 BB17 BB18 BB49 DD13 DD29 EE03 EE07 FF09 JJ05
Claims (6)
- 【請求項１】 それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ
３≧Ｖ４の関係を満たす第１乃至第４電源線と、 第１論理信号がソースに入力し、ゲートが前記第２電源
線に接続された第１のｎチャネル電界効果トランジスタ
（１０３）と、 前記第１論理信号がソースに入力し、ゲートが前記第３
電源線に接続された第１のｐチャネル電界効果トランジ
スタ（１０１）と、 前記第１論理信号の反転信号である第２論理信号がソー
スに入力し、ゲートが前記第２電源線に接続された第２
のｎチャネル電界効果トランジスタ（１０４）と、 前記第２論理信号がソースに入力し、ゲートが前記第３
電源線に接続された第２のｐチャネル電界効果トランジ
スタ（１０２）と、 それぞれのソースが前記第１電源線に接続され、一方の
ドレインが他方のゲートに接続され、他方のドレインが
一方のゲートに接続された第３及び第４のｐチャネル電
界効果トランジスタ（１０５，１０６）からなる第１の
交差ラッチと、 それぞれのソースが前記第４電源線に接続され、一方の
ドレインが他方のゲートに接続され、他方のドレインが
一方のゲートに接続された第３及び第４のｎチャネル電
界効果トランジスタ（１０７，１０８）からなる第２の
交差ラッチとを有し、 前記第１のｎチャネル電界効果トランジスタのドレイン
を前記第３のｐチャネル電界効果トランジスタのドレイ
ンに接続し、前記第２のｎチャネル電界効果トランジス
タのドレインを前記第４のｐチャネル電界効果トランジ
スタのドレインに接続し、 前記第１のｐチャネル電界効果トランジスタのドレイン
を前記第３のｎチャネル電界効果トランジスタのドレイ
ンに接続し、前記第２のｐチャネル電界効果トランジス
タのドレインを前記第４のｎチャネル電界効果トランジ
スタのドレインに接続し、 前記第１電源線と前記第４電源線との間にソース・ドレ
イン間の電流通路が直列接続された第５のｐチャネル電
界効果トランジスタ（２０１）及び第５のｎチャネル電
界効果トランジスタ（２０３）、並びに第６のｐチャネ
ル電界効果トランジスタ（２０２）及び第６のｎチャネ
ル電界効果トランジスタ（２０４）を含むバッファ回路
を有し、 前記第５のｐチャネル電界効果トランジスタのゲートは
前記第１のｎチャネル電界効果トランジスタのドレイン
に接続し、前記第６のｐチャネル電界効果トランジスタ
のゲートは前記第２のｎチャネル電界効果トランジスタ
のドレインと接続し、前記第５のｎチャネル電界効果ト
ランジスタのゲートは前記第１のｐチャネル電界効果ト
ランジスタのドレインと接続し、前記第６のｎチャネル
電界効果トランジスタのゲートは前記第２のｐチャネル
電界効果トランジスタのドレインと接続するレベル変換
回路であって、 前記第５のｐチャネル電界効果トランジスタのドレイン
と前記第５のｎチャネル電界効果トランジスタのドレイ
ンとの接続点にドレインが接続された第７のｎチャネル
電界効果トランジスタ（３０１）と、 前記第６のｐチャネル電界効果トランジスタのドレイン
と前記第６のｎチャネル電界効果トランジスタのドレイ
ンとの接続点にドレインが接続された第８のｎチャネル
電界効果トランジスタ（３０２）とをさらに有し、 前記第７及び第８のｎチャネル電界効果トランジスタの
ソースが第４電源線に接続され、 前記第７及び第８のｎチャネル電界効果トランジスタそ
れぞれのゲートが相手のドレインに接続されることを特
徴とするレベル変換回路。 - 【請求項２】 それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ
３≧Ｖ４の関係を満たす第１乃至第４電源線と、第1論
理出力およびその反転信号である第2論理出力とを出力
可能な論理回路部と、 この論理回路部から出力された第１論理出力にソースが
接続され、ゲートが前記第２電源線に接続された第１の
ｎチャネル電界効果トランジスタ（１０３）と、 前記第１論理出力にソースが接続され、ゲートが前記第
３電源線に接続された第１のｐチャネル電界効果トラン
ジスタ（１０１）と、 前記論理回路部の第２論理出力にソースが接続され、ゲ
ートが前記第２電源線に接続された第２のｎチャネル電
界効果トランジスタ（１０４）と、 前記第２論理出力にソースが接続され、ゲートが前記第
３電源線に接続された第２のｐチャネル電界効果トラン
ジスタ（１０２）と、 それぞれのソースが前記第１電源線に接続され、一方の
ドレインが他方のゲートに接続され、他方のドレインが
一方のゲートに接続された第３及び第４のｐチャネル電
界効果トランジスタ（１０５，１０６）と、 それぞれのソースが前記第４電源線に接続され、一方の
ドレインが他方のゲートに接続され、他方のドレインが
一方のゲートに接続された第３及び第４のｎチャネル電
界効果トランジスタ（１０７，１０８）とを有し、 前記第１のｎチャネル電界効果トランジスタのドレイン
を前記第３のｐチャネル電界効果トランジスタのドレイ
ンに接続し、前記第２のｎチャネル電界効果トランジス
タのドレインを前記第４のｐチャネル電界効果トランジ
スタのドレインに接続し、 前記第１のｐチャネル電界効果トランジスタのドレイン
を前記第３のｎチャネル電界効果トランジスタのドレイ
ンに接続し、前記第２のｐチャネル電界効果トランジス
タのドレインを前記第４のｎチャネル電界効果トランジ
スタのドレインに接続し、 前記第１電源線と前記第４電源線との間にソース・ドレ
イン間の電流通路が直列接続された第５のｐチャネル電
界効果トランジスタ（２０１）及び第５のｎチャネル電
界効果トランジスタ（２０３）、並びに第６のｐチャネ
ル電界効果トランジスタ（２０２）及び第６のｎチャネ
ル電界効果トランジスタ（２０４）を含むバッファ回路
を有し、 前記第５のｐチャネル電界効果トランジスタのゲートは
前記第１のｎチャネル電界効果トランジスタのドレイン
に接続し、前記第６のｐチャネル電界効果トランジスタ
のゲートは前記第２のｎチャネル電界効果トランジスタ
のドレインと接続し、前記第５のｎチャネル電界効果ト
ランジスタのゲートは前記第１のｐチャネル電界効果ト
ランジスタのドレインと接続し、前記第６のｎチャネル
電界効果トランジスタのゲートは前記第２のｐチャネル
電界効果トランジスタのドレインと接続する半導体集積
回路であって、 前記第５のｐチャネル電界効果トランジスタのドレイン
と前記第５のｎチャネル電界効果トランジスタのドレイ
ンとの接続点にドレインが接続された第７のｎチャネル
電界効果トランジスタ（３０１）と、 前記第６のｐチャネル電界効果トランジスタのドレイン
と前記第６のｎチャネル電界効果トランジスタのドレイ
ンとの接続点にドレインが接続された第８のｎチャネル
電界効果トランジスタ（３０２）とをさらに有し、 前記第７及び第８のｎチャネル電界効果トランジスタの
ソースが第４電源線に接続され、 前記第７及び第８のｎチャネル電界効果トランジスタそ
れぞれのゲートが相手のドレインに接続されることを特
徴とする半導体集積回路。 - 【請求項３】 前記第５のｐチャネル電界効果トランジ
スタのドレインと前記第５のｎチャネル電界効果トラン
ジスタのドレインとの接続点にドレインが接続された第
７のｐチャネル電界効果トランジスタ（３０３）と、 前記第６のｐチャネル電界効果トランジスタのドレイン
と前記第６のｎチャネル電界効果トランジスタのドレイ
ンとの接続点にドレインが接続された第８のｐチャネル
電界効果トランジスタ（３０４）とをさらに有し、 前記第７及び第８のｐチャネル電界効果トランジスタの
ソースが第１電源線に接続され、 前記第７及び第８のｐチャネル電界効果トランジスタそ
れぞれのゲートが相手のドレインに接続されることを特
徴とする請求項２記載の半導体集積回路。 - 【請求項４】 前記第１及び第２のｐチャネル電界効果
トランジスタのウエル電位は前記第３電源線に等しく、
前記第１及び第２のｎチャネル電界効果トランジスタの
ウエル電位は前記第２電源線に等しいことを特徴とする
請求項２又は３記載の半導体集積回路。 - 【請求項５】 前記第１及び第２のｐチャネル電界効果
トランジスタはｎ型の同一ウエル内に形成され、前記第
１及び第２のｎチャネル電界効果トランジスタはｐ型の
同一ウエル内に形成されていることを特徴とする請求項
２乃至４記載の半導体集積回路。 - 【請求項６】 前記第５及び第６のｐチャネル電界効果
トランジスタ並びに前記第５及び第６のｎチャネル電界
効果トランジスタの閾値電圧の絶対値は、前記第３及び
第４のｐチャネル電界効果トランジスタ並びに前記第３
及び第４のｎチャネル電界効果トランジスタの閾値電圧
の絶対値よりも大きく設定されていることを特徴とする
請求項２乃至５記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325047A JP3667622B2 (ja) | 2000-10-25 | 2000-10-25 | レベル変換回路及び半導体集積回路 |
| EP01302308A EP1139567B1 (en) | 2000-03-27 | 2001-03-13 | Level converter circuit |
| DE60117102T DE60117102T2 (de) | 2000-03-27 | 2001-03-13 | Pegelumsetzer |
| US09/811,699 US6466054B2 (en) | 2000-03-27 | 2001-03-20 | Level converter circuit |
| KR10-2001-0015136A KR100466581B1 (ko) | 2000-03-27 | 2001-03-23 | 레벨변환회로 및 이 레벨변환회로를 갖춘 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325047A JP3667622B2 (ja) | 2000-10-25 | 2000-10-25 | レベル変換回路及び半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002135106A true JP2002135106A (ja) | 2002-05-10 |
| JP3667622B2 JP3667622B2 (ja) | 2005-07-06 |
Family
ID=18802480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000325047A Expired - Fee Related JP3667622B2 (ja) | 2000-03-27 | 2000-10-25 | レベル変換回路及び半導体集積回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3667622B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351631A (ja) * | 2005-06-13 | 2006-12-28 | Nec Electronics Corp | 半導体装置 |
| JP2009224833A (ja) * | 2008-03-13 | 2009-10-01 | Oki Semiconductor Co Ltd | 入力バッファ回路及びこれを用いた入力装置 |
| JP2013062719A (ja) * | 2011-09-14 | 2013-04-04 | Toshiba Corp | 信号出力回路 |
| JP2015168090A (ja) * | 2014-03-05 | 2015-09-28 | セイコーエプソン株式会社 | 半導体装置、液体吐出ヘッド、及び液体吐出装置 |
| US11177808B2 (en) | 2020-03-10 | 2021-11-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN116207985A (zh) * | 2023-04-27 | 2023-06-02 | 成都明夷电子科技有限公司 | 一种电压域转换电路及电子设备 |
-
2000
- 2000-10-25 JP JP2000325047A patent/JP3667622B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2006351631A (ja) * | 2005-06-13 | 2006-12-28 | Nec Electronics Corp | 半導体装置 |
| JP2009224833A (ja) * | 2008-03-13 | 2009-10-01 | Oki Semiconductor Co Ltd | 入力バッファ回路及びこれを用いた入力装置 |
| JP2013062719A (ja) * | 2011-09-14 | 2013-04-04 | Toshiba Corp | 信号出力回路 |
| JP2015168090A (ja) * | 2014-03-05 | 2015-09-28 | セイコーエプソン株式会社 | 半導体装置、液体吐出ヘッド、及び液体吐出装置 |
| US11177808B2 (en) | 2020-03-10 | 2021-11-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN116207985A (zh) * | 2023-04-27 | 2023-06-02 | 成都明夷电子科技有限公司 | 一种电压域转换电路及电子设备 |
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| JP3667622B2 (ja) | 2005-07-06 |
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