JP2547491B2 - 出力駆動回路 - Google Patents

出力駆動回路

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JP2547491B2 JP3292534A JP29253491A JP2547491B2 JP 2547491 B2 JP2547491 B2 JP 2547491B2 JP 3292534 A JP3292534 A JP 3292534A JP 29253491 A JP29253491 A JP 29253491A JP 2547491 B2 JP2547491 B2 JP 2547491B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ型出力駆動回路
に関し、特にＣＭＯＳ集積回路（ＩＣ）に適用するに適
したオフチツプ駆動回路について、ＰＭＯＳプルアツプ
トランジスタをスタツクすることなくオンチツプＶＤＤ
より高い電圧を有する外部バスにオフチツプモードでイ
ンタフエースすることにより大きな面積の節約ができる
ようになされた出力駆動回路を提案するものである。
【０００２】
【従来の技術】先ずはじめにこの明細書において用いる
用語を以下のように定義する。ＣＭＯＳは相補性金属酸
化膜半導体（complementary Metal Oxide Semiconducto
r ）であり、ｎ形及びＰ形半導体の電気的特性を組合わ
せた電界効果トランジスタ（ＦＥＴ）に特に適用される
ものである。ＤＲＡＭはダイナミツクランダムアクセス
メモリ（Dynamic Random Access Memory）であり、スタ
テイツクＲＡＭのセルより著しく簡単であるが、周期的
にリフレツシユ動作し、及び又は読取り動作後にリフレ
ツシユ動作することを必要とするメモリセルのアレイに
特に適用されるものである。
【０００３】ＮＭＯＳはＮ形チヤネル金属酸化膜半導体
（N-Type channel Metal Oxide Semiconductor）であ
り、動作状態になつたとき負電荷キヤリア（電子）の流
れを生じさせるｎ形の半導体材料の特性を利用する電界
効果トランジスタに特に適用されるものである。ＰＭＯ
ＳはＰ形チヤネル金属酸化膜半導体（P-Type channel M
etal Oxide Semiconductor）であり、動作状態になつた
とき正電荷キヤリア（ホール）の流れを生じさせるＰ形
の半導体材料の特性を利用する電界効果トランジスタに
特に適用されるものである。
【０００４】現在及び将来のＣＭＯＳＤＲＡＭ（４〔Ｍ
ｂ〕以上）において、オンチツプ電源電圧ＶＤＤはサブ
ミクロンのＣＭＯＳデバイスの抑制特性により出力ドラ
イバをインタフエースしなくてはならない外部バスの電
圧より低くなるおそれがある。例えば代表的な４〔Ｍ
ｂ〕及び16〔Ｍｂ〕のＤＲＡＭは３〔Ｖ〕の内部電源電
圧ＶＤＤによつて動作するが、５〔Ｖ〕の電源電圧によ
つてバスをインタフエースする必要がないほどではな
い。この傾向はこれらＤＲＡＭに必要な0.35〔μｍ〕以
下のデバイスが現在用いられている３〔Ｖ〕の内部バス
よりも低いＶＤＤ電圧によつて最適性能を有するために
64〔Ｍｂ〕以上のＤＲＡＭについても期待される。
【０００５】
【発明が解決しようとする課題】オンチツプ電源電圧Ｖ
ＤＤをそれより高い電圧の外部バスに対しインタフエー
スする従来の出力バツフアの概略構成を図４に示す。当
該回路はＩＥＥＥジヤーナルオブソリツドステートサー
キツト、1988年10月号第1090頁以降に示されている。ト
ライステート時、外部バス電圧がトランジスタＴ２をオ
フにし、このトランジスタＴ２がＰＭＯＳトランジスタ
Ｔ２、Ｔ３及びＴ４のｎウエル電位を浮かせることによ
りＰＮダイオードの順方向インジエクシヨン及びラツチ
アツプを防止する。しかしながら、２個のＰＭＯＳトラ
ンジスタＴ４及びＴ５は直列にスタツクされているため
１個のＰＭＯＳトランジスタを用いる場合の４倍の面積
を必要とする。例えば、それぞれチヤンネル幅対長さ比
1600/1（チヤンネル幅対長さ比3200/1に等価な全面積）
を有する２個のスタツクしたデバイスは、チヤンネル幅
対長さ比800/1 の１個のデバイスと同一のプルアツプス
ルーレートを達成しなければならない。×８又は×16デ
ータアウトチツプ構成については付加されるトランジス
タの数はそれぞれ16個及び32個である。これらトランジ
スタにおいて大きなチツプ面積を必要とすることはコス
ト及び性能が問題となるＣＭＯＳＤＲＡＭにとつては大
きな問題である。
【０００６】従来技術の他の例は米国特許第４７８２２
５０号及び第４７０９１６２号である。これらの特許は
高い電圧のバスに対し低いオンチツプ電源電圧をインタ
フエースするオフチツプ駆動回路を開示しているがそれ
らも２個の出力デバイスのスタツキングを必要とする。
本発明は以上の点を考慮してなされたもので、本発明の
目的は高い電圧のオフチツプバスに対して低いオンチツ
プ電源電圧をインタフエースするためにスタツクされた
２個のＰＭＯＳプルアツプトランジスタを必要としない
出力駆動回路を提供することである。
【０００７】
【課題を解決するための手段】かかる問題を解決するた
め本発明においては、オンチツプ電源電圧より高い電圧
を有する外部バスにオフチツプモードでインタフエース
するＣＭＯＳ出力駆動回路において、オフチツプモード
で伝送されるべきデータを受けるようにオフチツプに接
続されるデータ端子と、ゲート、ソース、ドレン及びｎ
ウエル電極を有し、ドレン電極は外部バスに接続された
出力ノードに接続され、ゲート端子は出力ノードを介し
てオフチツプモードで伝送されるべきデータを受けるよ
うに常時接続されており、さらにソース電極はオンチツ
プ電源電圧に接続されている単一のＰＭＯＳプルアツプ
トランジスタＱＰ１と、トライステート制御信号を受け
るように接続されたトライステート制御端子と、トライ
ステート制御端子に接続することにより出力駆動回路が
トライステート状態であるとき、ＰＭＯＳプルアップト
ランジスタＱＰ１のｎウエル電極を、オンチツプ電源電
圧又は外部バス電圧とほぼ等しい電圧のうち高い方の電
圧にバイアスするトライステート手段と、駆動回路の出
力がトライステート状態にあるとき外部バス電圧とほぼ
等しい電圧を発生するオンチツプポンプ回路と、トライ
ステート制御信号に応答することにより第１及び第２の
トライステート制御信号を発生するレベルシフト回路手
段と、駆動回路がトライステート状態のとき、第１のト
ライステート制御信号に応答し、またＰＭＯＳプルアツ
プトランジスタのｎウエル電極を外部バス電圧とほぼ等
しい電圧にバイアスする、第１のゲート手段と、駆動回
路がトライステート状態ではないとき、第２のトライス
テート制御信号に応答し、またＰＲＯＭプルアップトラ
ンジスタのｎウエル電極をオンチツプ電源電圧にバイア
スする、第２ゲート手段とを設けるようにする。
【０００８】
【作用】本発明の第１実施例によれば、オンチツプポン
プ回路が外部バスに対しインタフエースを行うために必
要な電圧を発生する。第２実施例は外部バス電圧を検出
してトライステート時にオンチツプ電源電圧ＶＤＤと比
較する。外部バス電圧及びオンチツプ電源電圧ＶＤＤの
うち高い方がＰＭＯＳプルアツプ装置を適正に制御する
ため用いられる。第３実施例は第１及び第２実施例の組
合せである。外部バスは第２実施例においてはオンチツ
プ電源電圧ＶＤＤと比較されるが、第１実施例における
ようにオンチツプ電源電圧ＶＤＤより高い電圧がオンチ
ツプにおいて発生される。このオンチツプにおいて発生
される電圧は外部バス電圧がオンチツプ電源電圧ＶＤＤ
より高い電圧のときバス電圧の代わりにＰＭＯＳプルア
ツプ装置の制御に用いられる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１０】図１は本発明の第１実施例による出力駆動
回路を示す。この回路は１個のＰＭＯＳプルアツプトラ
ンジスタＱＰ１を有し、このトランジスタのソース電極
は電源ＶＤＤに接続され、ｎ−ウエルはノードＡに、ド
レン電極はノードＢに、さらにゲート電極は相補対ＰＭ
ＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ
２のドレン電極と共通のノードＣに接続されている。ノ
ードＡはトランジスタＱＰ２のソース及びｎ−ウエルに
接続されているのに対して、トランジスタＱＮ２のソー
スは電気回路の接地すなわちＧＮＤに接続されている。
またノードＢはＮＭＯＳトランジスタＱＮ１のドレン電
極に接続され、このトランジスタはＧＮＤに接続されて
いるソース電極を有する。容量負荷ＣLOADはノードＢに
接続されて典型的な外部バスをシミユレートするように
なされている。
【００１１】レベルシフト回路は一対の交差接続ＰＭＯ
ＳトランジスタＱＰ５及びＱＰ６を有し、このトランジ
スタの各ゲート電極及びドレン電極は互いに接続されか
つソース電極及びｎウエルが電圧源ＶＤＤＨに接続され
ている。ＶＤＤＨは外部バス電圧と同じか又はそれより
高い電圧の電圧源である。トランジスタＱＰ５のゲート
電極及びトランジスタＱＰ６のドレン電極との共通接続
をノードＥにより示し、トランジスタＱＰ６のゲート電
極及びトランジスタＱＰ５のドレン電極の共通接続をノ
ードＦにより示す。ＰＭＯＳトランジスタＱＰ５及びＱ
Ｐ６のドレン電極はそれぞれＮＭＯＳトランジスタＱＮ
３及びＱＮ４を介してＧＮＤに接続されている。
【００１２】トランジスタＱＮ３のゲートはトライステ
ート制御端子ＴＲＩＳＴ０に接続されている。端子ＴＲ
ＩＳＴ０の電圧はオフチツプ駆動の間高いレベルにあ
り、かつトライステート状態の間は低いレベルすなわち
ＧＮＤにある。この端子ＴＲＩＳＴ０はインバータＩ２
を介してノードＧと、トランジスタＱＮ４のゲートと、
ＮＯＲゲートＮＲ１の一方の入力とに接続されている。
ＮＯＲゲートＮＲ１の出力はノードＤと、相補対となつ
たトランジスタＱＰ２及びＱＮ２のゲートとに接続され
ている。
【００１３】交差接続トランジスタＱＰ５及びＱＰ６か
らのノードＥ及びＦはＰＭＯＳトランジスタＱＰ３及び
ＱＰ４のゲートにそれぞれ接続されている。トランジス
タＱＰ３のソース電極及びｎウエルは電圧源ＶＤＤＨに
接続されており、トランジスタＱＰ４のソース電極は電
圧源ＶＤＤに接続されている。トランジスタＱＰ３のド
レン電極はトランジスタＱＰ４のドレン電極及びｎウエ
ルと同様にノードＡに接続されている。またトライステ
ート端子ＴＲＩＳＴ０はＮＡＮＤゲートＮＮ１の反転入
力に接続されている。他方、ＮＡＮＤゲートの非反転入
力はデータ端子ＤＡＴＡ０に接続されている。またデー
タ端子ＤＡＴＡ０はＮＯＲゲートＮＲ１の反転入力に接
続されている。ＮＡＮＤゲートＮＮ１の出力はノードＨ
及びインバータＩ１に接続されている。ＮＡＮＤゲート
ＮＮ１の出力はノードＨ及びインバータＩ１に接続され
ている。インバータＩ１の出力はノードＩ及びＮＭＯＳ
トランジスタＱＮ１のゲートに接続されている。インバ
ータＩ１及びＩ２はそれぞれ２個のトランジスタすなわ
ち１個のＰＭＯＳと１個のＮＭＯＳからなり、ＮＯＲゲ
ートＮＲ１及びＮＡＮＤゲートＮＮ１はそれぞれ４個の
トランジスタすなわち２個のＰＭＯＳ及び２個のＮＭＯ
Ｓからなる。
【００１４】当該回路の動作は次の通りである。オフチ
ツプ駆動時、信号ＴＲＩＳＴ０は高い電圧レベルにあり
かつノードＧは低い電圧レベルにあり、これによりノー
ドＥ及びＦをそれぞれ高い電圧レベル（ＶＤＤＨ）及び
低い電圧レベル（ＧＮＤ）に強制する。トランジスタＱ
Ｐ５及びＱＰ６が交差接続されていることにより、トラ
イステート端子ＴＲＩＳＴ０は高いレベルＶＤＤからＶ
ＤＤＨへの必要な電圧シフトが生ずる。その結果、ＰＭ
ＯＳトランジスタＱＰ３は完全に遮断し、トランジスタ
ＱＰ４がオン状態となる。ノードＡ及びトランジスタＱ
Ｐ１のｎウエルがＶＤＤになる。これらの条件によつて
ＮＯＲゲートＮＲ１並びにトランジスタＱＰ２及びＱＮ
２は入力の１つであるＤＡＴＡ０によつてトランジスタ
ＱＰ１について必要なロジツクを実行する。トランジス
タＱＮ１用のロジツクはＮＡＮＤゲートＮＮ１及びイン
バータＩ１により与えられる。
【００１５】トライステート動作時は端子ＴＲＩＳＴ０
は接地電位となり、ノードＥ及びＦはそれぞれ低及び高
レベルとなる。トランジスタＱＰ３はオンかつトランジ
スタＱＰ４はオフとなり、この条件においてノードＡは
ＶＤＤＨのままである。ノードＧは高レベルかつＮＯＲ
ゲートＮＲ１の出力は低レベルとなる。トランジスタＱ
Ｐ２はオンかつトランジスタＱＮ２はオフとなる。ノー
ドＣはＶＤＤＨである。この結果、出力プルアツプＰＭ
ＯＳトランジスタＱＰ１のゲート及びｎウエルはＶＤＤ
Ｈとなり、外部バスがＶＤＤＨ以下であれば完全にオフ
となる。ＮＡＮＤゲートＮＮ１の出力ノードＨは高レベ
ルになると共に、トランジスタＱＮ１はオフとなる。
【００１６】当該回路は電圧ＶＤＤＨをオンチツプによ
つて発生するものであるが、この電圧はチヤージポンプ
回路により容易に発生し得る。チヤージポンプ回路はト
ランジスタＱＮ３、ＱＮ４、ＱＰ５及びＱＰ６からなる
レベルシフト回路並びに出力バツフアがトライステート
となつたときのトランジスタＱＰ１のゲート（ノード
Ｃ）及びｎウエルに対してスイツチング電流を与えるだ
けの機能を有する。このポンプ回路はこの出力バツフア
に共有されており、そのチツプ領域に与える効果は小さ
い。チツプがオンチツプ電圧ＶＤＤのステツプダウン調
整回路を有する場合には、外部電源を電圧ＶＤＤＨとし
て用いることによりポンプ回路を省略することができ
る。これは外部電源ＶＤＤ及びバスが５〔Ｖ〕であり、
オンチツプ電圧ＶＤＤが 3.3〔Ｖ〕である場合に特に有
利である。
【００１７】ノードＣが電圧ＶＤＤＨにより外部バスが
トライステート条件によつて接地するときプルアツプト
ランジスタＱＰ１について最悪の電界条件となる。これ
は技術の実施の仕方によつては問題となる。ドレン技
術、チヤネル長さの増大、酸化物層の厚さの増大、期待
寿命の短縮（100000時間から40000 時間へ）及び外部Ｖ
ＤＤ範囲がより厳密になる（±10％から±５％へ）こと
によりこの状況が助長される。例えば、コストパフオー
マンスが４〔Ｍｂ〕であるＤＲＡＭチツプにおいては、
プルアツプトランジスタＱＰ１についての最悪電界は５
〔Ｖ〕± 0.3〔Ｖ〕により動作する寿命4000時間の部品
について許容し得る。図２は本発明のオフチツプ駆動回
路の第２の実施例を示す。この回路は図１の回路と同様
であり、同一の回路要素が用いられる場合同一の参照記
号によつて示されている。
【００１８】図２においてトランジスタＱＮ３、ＱＮ
４、ＱＰ５及びＱＰ６を有するレベル検出回路は図１の
ようにトランジスタＱＰ３及びＱＰ４に直接には接続さ
れてない。ノードＥはインバータＩ４に接続されてお
り、このインバータＩ４の出力がＮＡＮＤゲートＮＮ２
の１つの入力に接続されている。インバータＩ２の出力
であるノードＧはＮＡＮＤゲートＮＮ２の反転入力に接
続されている。ＮＡＮＤゲートＮＮ２の出力であるノー
ドＢＣＮＴＬはトランジスタＱＰ３のゲート電極にかつ
インバータＩ３を介してトランジスタＱＰ４のゲート電
極に接続されている。インバータＩ３は１個のＰＭＯＳ
及び１個のＮＭＯＳにより構成される。このＰＭＯＳト
ランジスタのｎウエル及びソースはノードＢＣＮＴＬに
接続されている。トランジスタＱＰ３のソース電極はノ
ードＢすなわち出力ノードに接続され、そのｎウエルは
ノードＡに接続されている。
【００１９】当該レベル検出回路はまた幾分変更されて
いる。まず、トランジスタＱＰ５及びＱＰ６のソース電
極は電圧源ＶＤＤＨではなくＶＤＤに接続されている。
ＮＭＯＳトランジスタＱＮ３及びＱＮ４はＧＮＤに接続
されたＮＭＯＳトランジスタＱＮＢＩＡＳのドレン電極
にそれらソース電極が共通に接続された差動対として接
続されている。ＮＭＯＳトランジスタＱＮ３及びＱＮＢ
ＩＡＳのゲート電極は共に電圧源ＶＤＤに接続され、Ｎ
ＭＯＳトランジスタＱＮ４のゲート電極は出力ノードＢ
に接続されている。容量接続したＰＭＯＳトランジスタ
ＱＰＣＰＬはノードＦ及びトランジスタＱＮ４間に結合
容量として接続されている。
【００２０】図２の回路は次のように動作する。オフチ
ツプ駆動時トライステート端子ＴＲＩＳＴ０の信号は高
レベルにありかつノードＧは低レベルにある。ＮＡＮＤ
ゲートＮＮ２の出力ＢＣＮＴＬは高レベルかつノードＶ
ＤＤＣＮＴＬは低レベルである。トランジスタＱＰ４は
オンかつノードＡはＶＤＤとなる。プルアツプトランジ
スタＱＰ１及びトランジスタＱＮ１のロジツク機能は図
１の回路の端子ＤＡＴＡ０に入力として信号が入る場合
と同様に、ＮＯＲゲートＮＲ１及びＮＡＮＤゲートＮＮ
１により与えられる。オフチツプ駆動時、ノードＢ（出
力ノード）の電圧の変化は接地電位からＶＤＤまでであ
りかつトランジスタＱＰ３はオフのままである。
【００２１】端子ＴＲＩＳＴ０が低レベルのトライステ
ート動作時、ノードＨ及びＩはそれぞれ高及び低レベル
である。ＮＭＯＳトランジスタＱＮ１はオフである。ま
たノードＧ及びＤはそれぞれ高及び低レベルとなる。ト
ランジスタＱＰ２及びＱＮ２がそれぞれオン及びオフと
なると、トランジスタＱＰ１のゲート及びｎウエルは同
一電圧、すなわちノードＡ及びＣは同一電圧となる。Ｐ
ＭＯＳプルアツプトランジスタＱＰ１はノードＡの電圧
がＶＤＤ以上であればオフのままである。ノードＡの電
圧の制御はトランジスタＱＰ５、ＱＰ６、ＱＮ３、ＱＮ
４及びＱＮＢＩＡＳからなる差動対並びにインバータＩ
３及びＩ４及びＮＡＮＤゲートＮＮ２のロジツクにより
与えられる。結合容量として作用するＰＭＯＳトランジ
スタＱＰＣＰＬは直流特性に影響を与えることなく当該
差動対の過度特性を改善する。
【００２２】出力ノードＢが電源ＶＤＤより高くなる
と、ノードＥは低レベルとなりかつインバータＩ４の出
力のノードＢＧＴＬＤＤ１は高となつてノードＢＣＮＴ
Ｌ及びＶＤＤＣＮＴＬをそれぞれ低及び高レベルにす
る。トランジスタＱＰ３はオン、トランジスタＱＰ４は
オフ、かつノードＡは出力ノードＢと同一の電圧（ＶＤ
Ｄより高い電圧）となる。ノードＢがＶＤＤより低いと
きノードＥは高レベルかつノードＢＣＮＴＬはＶＤＤと
なり、トランジスタＱＰ３はオフになる。またトランジ
スタＱＰ４はノードＶＤＤＣＮＴＬが低となるとオンに
なる。ノードＡはＶＤＤであり、これがＰＭＯＳ出力ト
ランジスタＱＰ１のゲート及びｎウエルをＶＤＤにバイ
アスする。インバータＩ３のＰＭＯＳトランジスタのソ
ース及びｎウエルは出力ノードＢに接続され、他のイン
バータは電源ＶＤＤに接続される。ノードＶＤＤＣＮＴ
Ｌの高レベルはノードＢと同一であり、トランジスタＱ
Ｐ４はノードＢがＶＤＤより高いとき完全にオフとな
る。ノードＢＣＮＴＬはノードＢがＶＤＤより高ければ
常に低レベルにあり、低ければ高レベルにあるから、ノ
ードＢＣＮＴＬ及びＶＤＤＣＮＴＬ間に積極的なレベル
シフト回路を必要としない。
【００２３】ＰＭＯＳプルアツプトランジスタＱＰ１に
ついての電界の問題はノードＣがバスの高電圧がＶＤＤ
より大のときにのみＶＤＤからバスの高い電圧に切り換
えれるため除去される。インバータＩ３のＰＭＯＳトラ
ンジスタはノードＢＣＮＴＬが低レベルにあるとき、す
なわちノードＢのバス高電圧がＶＤＤを越えるときにオ
ンとなる。ノードＢがＶＤＤより低くなるとインバータ
Ｉ３のＰＭＯＳトランジスタはオフとなる。図３は本発
明の第３の実施例を示す。当該回路はインバータＩ３及
びＰＭＯＳトランジスタＱＰ３が図１の出力駆動回路に
おいて用いられたオンチツプ高電圧発生器に接続されて
いる点を除き図２の回路と同じである。この場合、ＰＭ
ＯＳプルアツプトランジスタＱＰ１のゲート及びｎウエ
ルの充電及び放電はオンチツプ高電圧発生器ＶＤＤＨに
より実行される。これにより図３の出力駆動回路の出力
容量は図２の出力駆動回路よりトライステート状態にお
いて小さくなる。
【００２４】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。
【００２５】
【発明の効果】上述のように本発明によれば、低いオン
チツプ電源電圧を高いオフチツプバス電圧に対しインタ
フエースするためにスタツクされた２個のＰＭＯＳプル
アツプトランジスタを必要としない出力駆動回路を提案
することにより、ＤＲＡＭのチツプ面積を大幅に減少さ
せることができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施例によるオフチツプ
駆動回路の概略構成を示す接続図である。
【図２】図２は本発明の第２の実施例によるオフチツプ
駆動回路の概略構成を示す接続図である。
【図３】図３は本発明の第３の実施例によるオフチツプ
駆動回路の概略構成を示す接続図である。
【図４】図４は従来のオフチツプインタフエース回路の
概略を示す接続図である。
【符号の説明】
ＱＰ１……ＰＭＯＳプルアツプトランジスタ、ＶＤＤ、
ＶＤＤＨ……電圧源、ＱＰ２〜ＱＰ６……ＰＭＯＳトラ
ンジスタ、ＱＮ１〜ＱＮ４……ＮＭＯＳトランジスタ、
ＮＲ１……ＮＯＲゲート、Ｉ１、Ｉ２……インバータ、
ＮＮ１……ＮＡＮＤゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウエイ・ワング アメリカ合衆国、ニユーヨーク州10504、 アーモンク、ロング・ポンド・ロード ３番地 (72)発明者 ヒユン・ジヨング・シン アメリカ合衆国、ニユーヨーク州10541、 マホパク、ウイリアムズバーグ・ドライ ブ 504番地

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】オンチツプ電源電圧より高い電圧を有する
    外部バスにインタフエースするＣＭＯＳ型出力駆動回路
    において、 オフチツプモードで伝送されるべきデータを受けるよう
    に接続されたデータ端子と、 ゲート、ソース、ドレン及びｎウエル電極を有し、上記
    ドレン電極は上記外部バスに接続された出力ノードに接
    続され、また上記ゲート電極は上記出力ノードを介して
    オフチツプモードで伝送されるべき上記データを受ける
    ように常時接続されており、さらに上記ソース電極は上
    記オンチツプ電源電圧に接続されている、単一のＰＭＯ
    Ｓプルアツプトランジスタと、 トライステート制御信号を受けるように接続されたトラ
    イステート制御端子と、 上記トライステート制御端子に接続されることにより、
    上記出力駆動回路がトライステート状態のとき、ＰＭＯ
    Ｓプルアツプトランジスタのｎウエル電極を、上記オン
    チツプ電源電圧又は上記外部バス電圧とほぼ等しい電圧
    のうち高い電圧に、バイアスするトライステート手段
    と、 上記出力駆動回路の出力がトライステート状態にあると
    き上記外部バス電圧とほぼ等しい上記電圧を発生するオ
    ンチツプポンプ回路と、 上記トライステート制御信号に応答することにより第１
    及び第２のトライステート制御信号を発生するレベルシ
    フト回路手段と、 上記駆動回路がトライステート状態のとき、上記第１の
    トライステート制御信号に応答し、また上記ＰＭＯＳプ
    ルアツプトランジスタのｎウエル電極を上記外部バス電
    圧とほぼ等しい上記電圧にバイアスする、第１のゲート
    手段と、 上記駆動回路がトライステート状態ではないとき、上記
    第２のトライステート制御信号に応答し、また上記ＰＲ
    ＯＭプルアツプトランジスタのｎウエル電極を上記オン
    チツプ電源電圧にバイアスする、第２のゲート手段と を
    具えることを特徴とする出力駆動回路。
  2. 【請求項２】 上記レベルシフト回路手段は、第１及び第
    ２の交差接続ＰＭＯＳトランジスタと、それぞれ上記第
    １及び第２の交差接続ＰＭＯＳトランジスタに直列に接
    続された第１及び第２のＮＭＯＳトランジスタとを具
    え、 上記第１及び第２の交差接続ＰＭＯＳトランジスタはそ
    れぞれゲート、ソース、ドレン及びｎウエル電極を有
    し、上記第１及び第２のＰＭＯＳトランジスタの上記ソ
    ース及びｎウエル電極は上記外部バス電圧とほぼ等しい
    上記電圧に接続され、上記第１及び第２の交差接続ＰＭ
    ＯＳトランジスタの上記ドレン及びゲート電極はそれぞ
    れ互いに接続され、上記第１のＰＭＯＳトランジスタの
    ドレン電極及び上記第２のＰＭＯＳトランジスタのゲー
    ト電極の接続点は上記第１のゲート手段に接続され、上
    記第２のＰＭＯＳトランジスタのドレン電極及び上記第
    １のＰＭＯＳトランジスタのゲート電極の接続点は上記
    第２のゲート手段に接続され、上 記第１及び第２のＮＭＯＳトランジスタはゲート、ソ
    ース及びドレン電極を有し、上記ゲート電極は上記トラ
    イステート制御信号に応答することを特徴とする請求項
    １に記載の出力駆動回路。
  3. 【請求項３】 さらに、 ゲート、ソース及びドレン電極を有し、上記単一のＰＭ
    ＯＳプルアツプトランジスタと直列に接続された、第３
    のＮＭＯＳトランジスタと、 上記データ端子及びトライステート制御端子に接続さ
    れ、上記第３のＮＭＯＳトランジスタ及び上記単一のＰ
    ＭＯＳプルアツプトランジスタのゲート電極に送出する
    出力信号を発生するロジツク手段とを具えることを特徴
    とする請求項２に記載の出力駆動回路。
  4. 【請求項４】 さらに、 上記ロジツク手段及び上記単一のＰＭＯＳプルアツプト
    ランジスタのゲート電極間に設けられた相補駆動回路を
    具え、上記ロジツク手段は、上 記トライステート制御端子に接続された入力端及び反
    転したトライステート制御信号を送出する出力端を有す
    る第１のインバータと、 上記第１のインバータの出力端に接続された第１の入力
    端、上記データ端子に接続された第２の反転入力端及び
    上記相補駆動回路に接続された出力端を有するＮＯＲゲ
    ートと、 上記データ端子に接続された第１の入力端、上記トライ
    ステート制御端子に接続された第２の反転入力端及び出
    力端を有するＮＡＮＤゲートと、 上記ＮＡＮＤゲートの出力に接続された入力端及び上記
    第３のＮＭＯＳトランジスタのゲートに接続された出力
    端を有する第２のインバータとを具えることを特徴とす
    る請求項３に記載の出力駆動回路。
  5. 【請求項５】 オンチツプ電源電圧より高い電圧を有する
    外部バスにインタフエースするＣＭＯＳ型出力駆動回路
    において、 オフチツプモードで伝送されるべきデータを受けるよう
    に接続されたデータ端子と、 ゲート、ソース、ドレン及びｎウエル電極を有し、上記
    ドレン電極は上記外部バスに接続された出力ノードに接
    続され、また上記ゲート電極は上記出力ノードを介して
    オフチツプモードで伝送されるべき上記データを受ける
    ように常時接続されており、さらに上記ソース電極は上
    記オンチツプ電源電圧に接続されている、単一のＰＭＯ
    Ｓプルアツプトランジスタと、 トライステート制御信号を受けるように接続されたトラ
    イステート制御端子と、 上記トライステート制御端子に接続されることにより、
    上記出力駆動回路がトライステート状態のとき、ＰＭＯ
    Ｓプルアツプトランジスタのｎウエル電極を、上記オン
    チツプ電源電圧又は上記外部バス電圧とほぼ等しい電圧
    のうち高い電圧に、バイアスするトライステート手段
    と、 上記出力ノードにおける上記バス電圧を上記オンチツプ
    電源電圧と比較するオンチツプ比較手段と、 上記出力駆動回路がトライステート状態のとき、上記Ｐ
    ＭＯＳプルアツプトランジスタのゲート及びｎウエル電
    極を、上記オンチツプ電源電圧及び上記バス電圧のうち
    高い電圧に、接続するゲート手段とを具えることを特徴
    とする出力駆動回路。
  6. 【請求項６】 オンチツプ電源電圧より高い電圧を有する
    外部バスにインタフエースするＣＭＯＳ型出力駆動回路
    において、 オフチツプモードで伝送されるべきデータを受けるよう
    に接続されたデータ端子と、 ゲート、ソース、ドレン及びｎウエル電極を有し、上記
    ドレン電極は上記外部バスに接続された出力ノードに接
    続され、また上記ゲート電極は上記出力ノードを介して
    オフチツプモードで伝送されるべき上記データを受ける
    ように常時接続されており、さらに上記ソース電極は上
    記オンチツプ電源電圧に接続されている、単一のＰＭＯ
    Ｓプルアツプトランジスタと、 トライステート制御信号を受けるように接続されたトラ
    イステート制御端子と、 上記トライステート制御端子に接続されることにより、
    上記出力駆動回路がトライステート状態のとき、ＰＭＯ
    Ｓプルアツプトランジスタのｎウエル電極を、上記オン
    チツプ電源電圧又は上記外部バス電圧とほぼ等しい電圧
    のうち高い電圧に、バイアスするトライステート手段
    と、 上記外部バスとほぼ等しい上記バス電圧を発生するオン
    チツプポンプ回路と、 上記出力ノードの上記バス電圧を
    上記オンチツプ電源電圧と比較するオンチツプ電圧比較
    回路と、 上記駆動出力回路がトライステート状態の場合に、上記
    オンチツプ電源電圧が上記バス電圧より高いとき、上記
    ＰＭＯＳプルアップトランジスタのゲート及びｎウエル
    電極を上記オンチツプ電源電圧に接続し、それ以外の場
    合にＰＭＯＳプルアツプトランジスタのゲート及びｎウ
    エル電極を上記オンチツプにおいて発生されたオンチツ
    プ電源電圧に接続するゲート手段と を具えることを特徴
    とする出力駆動回路。
  7. 【請求項７】 上記オンチツプ比較手段は、 上記オンチツプ電源電圧を受けるように接続された第１
    の入力端及び上記出力ノードに接続された第２の入力端
    を有し、出力端に比較出力信号を発生する差動比較回路
    と、 上記トライステート制御端子に接続されて上記比較出力
    信号に応答することにより第１及び第２のトライステー
    ト制御信号を発生するロジツク手段と、 上記出力駆動回路がトライステート状態のとき、上記出
    力ノードに接続されて上記第１のトライステート制御信
    号に応答し、上記ＰＭＯＳプルアツプトランジスタのｎ
    ウエル電極を上記外部バス電圧とほぼ等しい上記電圧に
    バイアスする第１のゲート手段と、 上記出力駆動回路がトライステート状態ではないとき、
    上記第２のトライステート制御信号に応答し、上記ＰＭ
    ＯＳプルアツプトランジスタのｎウエル電極を上記オン
    チツプ電源電圧にバイアスする第２のゲート手段とを具
    えることを特徴とする請求項５に記載の出力駆動回路。
  8. 【請求項８】 上記第１のゲート手段は上記出力ノードに
    接続され、 かつ上記ロジツク手段は、 上記トライステート制御端子に接続された第１の入力
    端、上記比較出力端に接続された第２の入力端及び上記
    第２のトライステート制御信号を送出する出力端を有す
    るＮＡＮＤゲートと、 上記ＮＡＮＤゲートの出力端に接続された入力端及び上
    記第１のトライステート制御信号を送出する出力端を有
    すると共に、上記出力ノードに接続された電源端子を有
    するインバータと を具えることを特徴とする請求項７に
    記載の出力駆動回路。
  9. 【請求項９】 上記差動比較回路手段は、第１及び第２の
    交差接続ＰＭＯＳトランジスタと、それぞれ上記第１及
    び第２の交差接続ＰＭＯＳトランジスタに直列に接続さ
    れた第１及び第２のＮＭＯＳトランジスタとを具え、 上記第１及び第２の交差接続ＰＭＯＳトランジスタはそ
    れぞれゲート、ソース、ドレン及びｎウエル電極を有
    し、上記ソース及びｎウエル電極は上記オンチツプ電源
    電圧に接続され、上記第１及び第２の交差接続ＰＭＯＳ
    トランジスタの上記ドレン及びゲート電極はそれぞれ互
    いに接続され、上記第１のＰＭＯＳトランジスタのドレ
    ン電極及び上記第２のＰＭＯＳトランジスタのゲート電
    極は上記ロジツク手段に接続され、 第１及び第２のＮＭＯＳトランジスタはそれぞれゲー
    ト、ソース及びドレン電極を有し、上記第１のＮＭＯＳ
    トランジスタのゲート電極は上記オンチツプ電源電圧に
    接続され、上記第２のＮＭＯＳトランジスタのゲート電
    極は上記出力ノードに接続され、 さらに、 上記第１のＮＭＯＳトランジスタのドレン電極及び上記
    第２のＮＭＯＳトランジスタのゲート電極間に接続され
    た結合容量手段と、 上記第１及び第２のＮＭＯＳトランジスタのソース電極
    に共通に接続されたバイアス手段とを具えることを特徴
    とする請求項７に記載の出力駆動回路。
  10. 【請求項１０】 さらに、 上記単一のＰＭＯＳプルアツプトランジスタに直列に接
    続され、ゲート、ソース及びドレン電極を有する第３の
    ＮＭＯＳトランジスタと、 上記データ端子及びトライステート制御端子に接続さ
    れ、上記第３のＮＭＯＳトランジスタ及び上記単一のＰ
    ＭＯＳプルアツプトランジスタのゲート電極に与える出
    力信号を発生する第２のロジツク手段とを具えることを
    特徴とする請求項９に記載の出力駆動回路。
  11. 【請求項１１】 さらに、 上記第２のロジツク手段及び上記単一のＰＭＯＳプルア
    ツプトランジスタのゲート電極間に設けられた相補駆動
    回路を具え、 上記第２のロジツク手段は、 上記トライステート制御端子に接続された入力端及び反
    転トライステート制御信号を送出する出力端を有する第
    １のインバータと、 上記第１のインバータの出力端に接続された第１の入力
    端、上記データ端子に接続された第２の反転入力端及び
    上記相補駆動回路に接続された出力端を有するＮＯＲゲ
    ートと、 上記データ端子に接続された第１の入力端、上記トライ
    ステート制御端子に接続された第２の反転入力端及び出
    力端を有するＮＡＮＤゲートと、 上記ＮＡＮＤゲートの出力端に接続された入力端及び上
    記第３のＮＭＯＳトランジスタのゲートに接続された出
    力端を有する第２のインバータとを具えることを特徴と
    する請求項１０に記載の出力駆動回路。
  12. 【請求項１２】 上記オンチツプ比較手段は、 上記オンチツプ電源電圧を受けるように接続された第１
    の入力端及び上記出力ノードに接続された第２の入力端
    を有することにより比較出力信号を発生する差動比較回
    路と、 上記トライステート制御端子に接続されて上記比較出力
    信号に応答することにより第１及び第２のトライステー
    ト制御信号を発生するロジツク手段と、 上記出力ノードに接続されて上記出力駆動回路がトライ
    ステート状態のとき上記第１のトライステート制御信号
    に応答し、上記ＰＭＯＳプルアツプトランジスタのｎウ
    エル電極を上記外部バス電圧とほぼ等しい上記電圧にバ
    イアスする第１のゲート手段と、上記出力駆動回路が トライステート状態ではないとき、
    上記第２のトライステート制御信号に応答し、上記ＰＭ
    ＯＳプルアツプトランジスタのｎウエル電極を上記オン
    チツプ電源電圧にバイアスする第２のゲート手段とを具
    えることを特徴とする請求項６に記載の出力駆動回路。
  13. 【請求項１３】 上記第１のゲート手段は上記オンチツプ
    ポンプ回路に接続され、上記ロジツク手段は、 上記トライステート制御端子に接続された第１の入力
    端、上記比較出力端に接続された第２の入力端及び上記
    第２のトライステート制御信号を送出する出力端を有す
    るＮＡＮＤゲートと、 上記ＮＡＮＤゲートの出力端に接続された入力端及び上
    記第１のトライステート制御信号を送出する出力端を有
    すると共に、上記オンチツプポンプ回路に接続された電
    源端子を有するインバータとを具えることを特徴とする
    請求項１２に記載の出力駆動回路。
  14. 【請求項１４】 上記差動比較回路手段は、第１及び第２
    の交差接続ＰＭＯＳトランジスタと、それぞれ上記第１
    及び第２の交差接続ＰＭＯＳトランジスタに直列に接続
    された第１及び第２のＮＭＯＳトランジスタとを具え、 上記第１及び第２の交差接続ＰＭＯＳトランジスタはそ
    れぞれゲート、ソース、ドレン及びｎウエル電極を有
    し、上記第１及び第２の交差接続ＰＭＯＳトランジスタ
    の上記ソース及びｎウエル電極は上記オンチツプ電源電
    圧に接続され、上記第１及び第２の交差接続ＰＭＯＳト
    ランジスタの上記ドレン及びゲート電極はそれぞれ互い
    に接続され、上記第１のＰＭＯＳトランジスタのドレン
    電極及び上記第２のＰＭＯＳトランジスタのゲート電極
    の接続点は上記ロジツク手段に接続され、上 記第１及び第２のＮＭＯＳトランジスタはそれぞれゲ
    ート、ソース及びドレン電極を有し、上記第１のＮＭＯ
    Ｓトランジスタのゲート電極は上記オンチツプ電源電圧
    に接続され、上記第２のＮＭＯＳトランジスタのゲート
    電極は上記出力ノードに接続され、 さらに、 上記第１のＮＭＯＳトランジスタのドレン電極及び上記
    第２のＮＭＯＳトランジスタのゲート電極間に接続され
    た結合容量手段と、 上記第１及び第２のＮＭＯＳトランジスタのソース電極
    に共通に接続されたバイアス手段とを具えることを特徴
    とする請求項１２に記載の出力駆動回路。
  15. 【請求項１５】 さらに、 上記単一のＰＭＯＳプルアツプトランジスタと直列に接
    続され、ゲート、ソース及びドレン電極を有する第３の
    ＮＭＯＳトランジスタと、 上記データ端子及び上記トライステート制御端子に接続
    され、上記第３のＮＭＯＳトランジスタ及び上記単一の
    ＰＭＯＳプルアツプトランジスタのゲート電極に送出す
    る出力信号を発生する第２のロジツク手段とを具えるこ
    とを特徴とする請求項１４に記載の出力駆動回路。
  16. 【請求項１６】 さらに、 上記第２のロジツク手段及び上記ＰＭＯＳプルアツプト
    ランジスタのゲート電極間に設けられた相補駆動回路を
    具え、かつ上記第２のロジツク手段は、 上記トライステート制御端子に接続された入力端及び反
    転トライステート制御信号を送出する出力端を有する第
    １のインバータと、 上記第１のインバータの出力端に接続された第１の入力
    端、上記データ端子に接続された第２の反転入力端及び
    上記相補駆動回路に接続された出力端を有するＮＯＲゲ
    ートと、 上記データ端子に接続された第１の入力端、上記トライ
    ステート制御端子に接続された第２の反転入力端及び出
    力端を有するＮＡＮＤゲートと、 上記ＮＡＮＤゲートの出力端に接続された入力端及び上
    記第３のＮＭＯＳトランジスタのゲート電極に接続され
    た出力端を有する第２のインバータとを具えることを特
    徴とする請求項１５に記載の出力駆動回路。
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