JP3779509B2 - 半導体集積回路の出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の出力回路に係り、特にCMOS出力回路の出力信号の立下り波形や立上り波形の傾き（立下り時間や立上り時間）を制御する回路に関するもので、集積回路外部の例えばI 2 C-bus に接続されて使用されるものである。
【０００２】
【従来の技術】
半導体集積回路（ＬＳＩ）の出力回路の出力信号の立下り波形や立上り波形の傾きを制御する、即ち立下り時間や立上り時間を制御する回路は、スイッチング・ノイズの発生を抑制する技術として重要である。その一例が下記の文献"The I2 C-bus specifications version 2.0, December 1998", Philips Semiconductors, page 41, Figure 41に紹介されている。
【０００３】
本文献で規定されているFAST-mode では、広いレンジの負荷容量値（10pFから400pF ）に対して立下り時間が所定の最小値と最大値の範囲内に入るよう規定されている。また、本文献では、“Slope controlled output stage in CMOS technology ”として推奨されている。
【０００４】
図１５中に示す点線で囲まれた200 は、上記文献で推奨されている従来の出力回路を示している。
【０００５】
この出力回路200 において、電源電位（VDD ）ノードと接地電位（GND ）ノードとの間にPMOSトランジスタP10 、抵抗素子R10 およびNMOSトランジスタN10 が直列に接続されて出力バッファ回路が形成されている。上記PMOSトランジスタP10 およびNMOSトランジスタN10 の各ゲートはノードSIN に接続されており、上記抵抗素子R10 およびNMOSトランジスタN10 が直列接続されたノードK （出力バッファ回路の出力ノード）は容量素子C10 を介して入出力端子（入出力ノード）SIO に接続されている。そして、上記入出力端子SIO とGND ノードとの間に、NMOSトランジスタN20 が接続され、そのゲートが前記ノードK に接続されている。
【０００６】
なお、RPはＬＳＩの入出力端子SIO に接続されている外部バス（ I2 C-bus ）のプルアップ用抵抗素子であり、CLは前記入出力端子SIO の容量性負荷である。また、入出力端子SIO には、ＬＳＩ内の入力回路（図示せず）が接続されている。
【０００７】
図１６は、図１５の出力回路の動作波形を示す。
【０００８】
ノードSIN がVDD にある時、NMOSトランジスタN10 はオンし、PMOSトランジスタP10 はオフするので、ノードK はGND にあり、NMOSトランジスタN20 はオフし、入出力端子SIO は抵抗素子RPによりVDD にプルアップされている。
【０００９】
上記ノードSIN がVDD からGND に変化した時、NMOSトランジスタN10 はオフし、PMOSトランジスタP10 はオンするので、ノードK はVDD に向かって上昇する。この時、VDD ノードから抵抗素子R10 を介してノードK の負荷容量（容量素子C10 もその一部）の充電が行われるので、ノードK の電位の立上りスピードは鈍る。
【００１０】
そして、ノードK の電位の上昇に伴ってNMOSトランジスタN20 がオンし、入出力端子SIO はVDD からGND に向かって降下する。この時、入出力端子SIO の電位の降下に伴って、容量素子C10 の作用によりノードK はGND 側に引っ張られ、ノードK の電位の立上りスピードはより一層鈍る。
【００１１】
従って、ノードK の電位の上昇に伴うNMOSトランジスタN20 のオン抵抗の低下の変化速度がさらに鈍り、入出力端子SIO の電位の降下速度も落ちる。入出力端子SIO の電位は、最終的には、VDD に到達したゲート電位が印加されたNMOSトランジスタN20 のオン抵抗と抵抗素子RPとの抵抗分割により得られる値（抵抗分割電圧値と呼ぶ）に到達する。
【００１２】
上記とは逆に、ノードSIN がGND からVCC に変化した時、PMOSトランジスタP10 はオフし、NMOSトランジスタN10 はオンするので、ノードK はGND に向かって降下する。この時、ノードK の負荷容量（容量素子C10 もその一部）の放電が行われるので、ノードK の電位の立下りスピードは鈍る。
【００１３】
そして、ノードK の電位の降下に伴ってNMOSトランジスタN20 のオン抵抗は増大し、入出力端子SIO の電位は前記抵抗分割電圧値からVDD に向かって上昇する。この時、入出力端子SIO の電位の上昇に伴って、容量素子C10 の作用によりノードK はVDD 側に引っ張られ、ノードK の電位の立下がりスピードはより一層鈍る。
【００１４】
従って、ノードK の電位の降下に伴うNMOSトランジスタN20 のオン抵抗の増大の変化速度がさらに鈍り、入出力端子SIO の電位の上昇速度も落ちる。入出力端子SIO の電位は、最終的にはVDD に到達する。
【００１５】
次に、上述した従来技術の問題点を示す。
【００１６】
ノードSIN がGND からVDD に変化する時、前述したように容量素子C10 の作用に起因してノードK の電位の立下りスピードは鈍る。従って、NMOSトランジスタN20 がオフするまでに時間がかかり、外部のVDD からプルアップ用抵抗素子RPとNMOSトランジスタN20 を経由してGND に向かって貫通電流が流れる。この貫通電流は無駄な電流であり、無くすべきものである。
【００１７】
また、例えば前記出力回路200 の一部であるNMOSトランジスタN20 が３．３Ｖ系（３．３Ｖ±０．３Ｖを動作の前提としているシステム）のＬＳＩに用いられることを前提としたデバイス技術を使用して形成された素子（３．３Ｖデバイスと呼び、耐圧は４．５Ｖ程度）であり、かつ、抵抗素子RPによるプルアップ先の電位が５Ｖである場合には、NMOSトランジスタN20 のドレイン・ソース間及びドレイン・ゲート間にプルアップ先の５Ｖが印加される状況が生じる。
【００１８】
また、３．３ＶデバイスのMOS トランジスタのゲート酸化膜を利用して容量素子C10 を作る場合、上記ゲート酸化膜に５Ｖの電位差による電界が印加される状況が生じる。
【００１９】
上記したように、出力回路200 の一部であるNMOSトランジスタN20 や容量素子C10 が前記したように耐圧が４．５Ｖ程度の３．３Ｖデバイスであり、抵抗素子RPによるプルアップ先の電位が５Ｖである場合には、NMOSトランジスタN20 や容量素子C10 の信頼性上の問題が生じる。このような状況に対する対策は、前記文献には示されていない。
【００２０】
【発明が解決しようとする課題】
上記したように従来のＬＳＩの出力回路は、インバータ回路の出力ノードと出力端子との間に接続されている容量素子に起因して、出力端子に接続されているトランジスタに外部バスのプルアップ用抵抗素子から無駄な貫通電流が流れるという問題があった。また、出力端子に接続されているトランジスタの耐圧よりも外部バスのプルアップの電位が高い場合には、素子の信頼性上の問題が生じる。
【００２１】
本発明は上記の問題点を解決すべくなされたもので、出力端子に接続されているトランジスタに無駄な貫通電流が流れず、トランジスタの耐圧に起因する信頼性劣化の問題を避けることができ、同時に立下りスピードを制御することができる半導体集積回路の出力回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の第１の半導体集積回路の出力回路は、出力端子と、ドレイン・ソース間の電流パスの一端が第１のノードに接続され、ゲートに第１の制御信号が入力され、他端が接地電位に接続された第１のNMOSトランジスタと、ドレイン・ソース間の電流パスの一端が前記第１のノードに接続され、他端が前記出力端子に接続された第２のNMOSトランジスタと、前記第２のNMOSトランジスタのゲートである第２のノードと前記出力端子との間に接続された容量素子と、前記第２のノードと電源電位の間に接続されたプルアップ素子とを具備することを特徴とする。
【００２３】
本発明の第２の半導体集積回路の出力回路は、出力端子と、ドレイン・ソース間の電流パスの一端が第１のノードに接続され、ゲートに第１の制御信号が入力され、他端が接地電位に接続された第１のNMOSトランジスタと、ドレイン・ソース間の電流パスの一端が前記第１のノードに接続され、他端が前記出力端子に接続された第２のNMOSトランジスタと、前記第２のNMOSトランジスタのゲートである第２のノードと前記第１のノードとの間に接続された容量素子と、前記第２のノードと電源電位の間に接続されたプルアップ素子とを具備することを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２５】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るＬＳＩの出力回路を示している。
【００２６】
この出力回路10において、VCC はＬＳＩの電源電位、GND は接地電位である。内部信号が入力する入力ノードSIN にはインバータ回路INV1が接続され、このインバータ回路INV1の出力ノード/SINはPMOSトランジスタP1およびNMOSトランジスタN1の各ゲートに接続されている。
【００２７】
上記PMOSトランジスタP1は、ソース・バックゲートがVCC ノードに接続されており、前記NMOSトランジスタN1は、バックゲート・ソースがGND ノードに接続されている。そして、上記PMOSトランジスタP1のドレインと前記NMOSトランジスタN1のドレインとの間にNMOSトランジスタN2のゲート・ソース間が接続されている。
【００２８】
さらに、プルアップ素子としてPMOSトランジスタP2が設けられている。このPMOSトランジスタP2は、ゲートが前記NMOSトランジスタN2およびN1が直列接続された第１のノードA に接続され、ソース・バックゲートがVCC ノードに接続され、ドレインが前記NMOSトランジスタN2のゲート（第２のノードB ）に接続されている。
【００２９】
前記NMOSトランジスタN2のドレインは出力端子（出力ノード）SOUTに接続されており、上記NMOSトランジスタN2のドレインとノードB との間に容量素子が接続されている。本例では、上記容量素子として、第１の容量素子および第２の容量素子が並列に接続されている。
【００３０】
上記第１の容量素子は、PMOSトランジスタP3のソース・ドレイン・バックゲートが前記出力端子SOUTに接続され、そのゲートが前記第２のノードB に接続されてなり、ゲート酸化膜を挟むゲート・チャネル間の容量を使用したものである。
【００３１】
また、前記第２の容量素子は、NMOSトランジスタN3のドレイン・ソースが前記出力端子SOUTに接続され、そのゲートが前記第２のノードB に接続され、そのバックゲートがGND ノードに接続されてなり、ゲート酸化膜を挟むゲート・チャネル間の容量を使用したものである。
【００３２】
RPは前記出力端子SOUTに接続されている外部バス（ I2 C-bus ）のプルアップ用抵抗素子であり、その一端はプルアップ用の電源電位VEE に接続されている。CLは前記出力端子SOUTの容量性負荷である。
【００３３】
なお、前記出力回路10は、例えば3.3Vデバイスで構成されており、VCC=3.3v±0.3v、VEE=5.0v±0.5vである。
【００３４】
図２は、図１の出力回路の動作波形を示す。
【００３５】
ノードSIN がVCC にある時、インバータINV1の出力ノード/SINはGND にある。従って、NMOSN トランジスタN1はオフし、PMOSトランジスタP1はオンするので、ノードB はVCC にある。また、NMOSトランジスタN1がオフしているので、出力端子SOUTの電位は、抵抗素子RPによりVEE にプルアップされている。
【００３６】
この場合、出力端子SOUTの電位が電位VEE （＝5.0v±0.5v）であっても、NMOSトランジスタN2は、そのゲート電位が電位VCC （=3.3v ±0.3v）にあるので耐圧上の問題は生じない。
【００３７】
一方、この時、NMOSトランジスタN1は、そのゲートはGND であるが、ノードA はVCC-Vtn （Vtn ：NMOSトランジスタN2の閾値電圧）になるので、耐圧上の問題は生じない。
【００３８】
さらに、NMOSトランジスタN3とPMOSトランジスタP3については、それぞれ一端（ノードB 側）がVCC （=3.3v ±0.3v）にあり、そのゲート酸化膜に3.3vデバイスで許容される以上の電界はかからないので、耐圧上の問題は生じない。
【００３９】
いま、ノードSIN がVCC からGND に変化し、インバータ回路INV1の出力ノード/SINがGND からVCC に変化した時、MOS トランジスタN1はオンし、PMOSトランジスタP1はオフする。ノードB の初期状態はVCC であるので、NMOSトランジスタN2はオンしており、出力端子SOUTの電位はVEE からGND に向かって降下する。
【００４０】
一方、PMOSトランジスタP3は、ゲート側がノードB に接続され、ドレイン・ソース・サブストレートノードが出力端子SOUTに接続されており、VCC ＜VEE であるので、ゲート直下にチャネルができており、ノードB と出力端子SOUTとの間のキャパシタとしての結合は強い。また、NMOSトランジスタN3は、ノードB に接続されているゲート側がドレイン・ソース・ノードより低い電位にあるので、ゲート直下にチャネルができず、ノードB と出力端子SOUTとの間のキャパシタとしての結合は弱い。
【００４１】
上記したようにPMOSトランジスタP3により形成されたキャパシタは、出力端子SOUTの電位の降下に伴って、ノードB の電位をVCC からGND 側に引き下げる。この引き下げの度合いは、ノードB をVCC にプルアップしているPMOSトランジスタP2の駆動力を調整（チャネル長またはチャネル幅を調整）することにより、所望の度合いに設定できる。
【００４２】
ノードB の電位が引き下げられると、NMOSトランジスタN2の伝導度が下がり、オン抵抗は上昇する。従って、出力端子SOUTの電位の立下りスピードは鈍る。出力端子SOUTの電位がVCC よりもさらに下がると、NMOSトランジスタN3のチャネルが形成され、PMOSトランジスタP3のチャネルが消え、ノードB と出力端子SOUTとの間の結合は、主にNMOSトランジスタN3によるキャパシタによるものとなる。このキャパシタも、出力端子SOUTの電位の降下に伴って、ノードB をGND 側に引き下げる働きをして、NMOSトランジスタN2の伝導度が下がり、そのオン抵抗は上昇する。
【００４３】
従って、出力端子SOUTの電位の立下りスピードは鈍る。ノードB は前記キャパシタにより一時的にVCC 以下に引き下げられるが、DC的にはVCC にプルアップされて安定する。よって、出力端子SOUTの電位は、最終的には、VCC に到達したゲート電位を印加されたNMOSトランジスタN1、N2の直列接続のオン抵抗と抵抗素子RPとの抵抗分割により得られる値（抵抗分割電圧値と呼ぶ）に到達する。この状態では耐圧の問題は生じない。
【００４４】
上記とは逆に、ノードSIN がGND からVCC に変化し、インバータ回路INV1の出力ノード/SINがVCC からGND に変化した時、NMOSトランジスタN1はオフし、PMOSトランジスタP1はオンする。この際、PMOSトランジスタP2に加えて上記PMOSトランジスタP1がオンするので、ノードB は強くVCC にプルアップされる。前記NMOSトランジスタN1は即座にオフするので、図１５を参照して前述した従来例の出力回路におけるような無駄な貫通電流は流れず、出力端子SOUTの電位は、抵抗素子RPのみによってVEE にプルアップされる。この時、前述したようなメカニズムでPMOSトランジスタP3とNMOSトランジスタN3がノードB と出力端子SOUTとの間のキャパシタとして働くので、出力端子SOUTの電位の立上りに伴ってノードB はVCC よりも高い電位にプルアップされる。しかし、PMOSトランジスタP1のチャネル長またはチャネル幅を調整することによって駆動力を調整することにより、ノードB の電位の該プルアップ量を十分小さくできる。プルアップ量を十分小さくしなくてはならない理由を以下に示す。
【００４５】
ノードB の電位がプルアップされると、ノードB がNMOSトランジスタN2のゲート電位として入力されているので、ノードA の電位がVCC-Vtn よりも高くなり得る可能性がある。ノードB の電位のプルアップ量が大きいと、NMOSトランジスタN1の耐圧を超える電位がノードA に現れる可能性がある。一方、NMOSトランジスタN1はオフしているので、ノードA の電位をプルダウンする力はない。従って、ノードB の電位のプルアップ量を小さくすることは重要である。
【００４６】
即ち、上記第１の実施の形態の出力回路10によれば、出力端子SOUTとGND との間に、NMOSトランジスタN2およびN1の電流パスを直列接続し、それぞれのゲート電位を適切に制御する。これにより、出力端子SOUTに接続されているNMOSトランジスタN2およびこのNMOSトランジスタN2に直列に接続されているNMOSトランジスタN1に無駄な貫通電流が流れず、これらのNMOSトランジスタN2、N1の耐圧に起因する信頼性劣化の問題を避けることができ、同時に立下りスピードを制御することができる。
【００４７】
なお、上記第１の実施の形態の出力回路10において、出力端子SOUTにかかる電圧Voutの許容最大値は、出力端子SOUTに接続されているNMOSトランジスタN2の耐圧の最小値以内である。ここで、NMOSトランジスタN2のゲート耐圧（ゲートとドレイン／ソースとの間の耐圧）をVGB 、ドレイン・ソース間の耐圧をVDSB 、NMOSトランジスタN2のドレイン拡散とP 型バックゲートとの間のｐｎ接合ブレークダウン電圧をVJB で表わすと、
Voutの許容最大値≦（VCC ＋VGB ）、（VCC −Vtn2 ＋VDSB ）またはVJB の最小値となる。
【００４８】
ここで、Vtn2 はNMOSトランジスタN2の閾値電圧である。
【００４９】
通常、（VCC ＋VGB ）、（VCC −Vtn2 ＋VDSB ）＜VJB であるので、
Voutの許容最大値≦（VCC ＋VGB ）または（VCC −Vtn2 ＋VDSB ）の最小値 …（１）
となる。
【００５０】
これに対して、図１５を参照して前述した従来の出力回路200 においては、NMOSトランジスタN20 のゲート耐圧をVGB'、NMOSトランジスタN20 のドレイン・ソース間電圧をVDB 、NMOSトランジスタN20 のドレイン拡散とP 型バックゲートとの間のｐｎ接合ブレークダウン電圧をVJB'で表わすと、
Voutの許容最大値≦VGB'の最小値またはVDB の最小値またはVJB'の最小値…（２）
となり、VGB'またはVDB は前式（１）中の（VCC ＋VGB ）および（VCC −Vtn2 ＋VDSB ）より小さい。
【００５１】
＜第１の実施の形態の変形例＞
前記NMOSトランジスタN1は、ノード/SINの信号に対して、“Ｈ”に対する反転論理動作を行っている。“Ｌ”に対する反転論理動作は、プルアップ素子RPにより行っている。なお、複数の信号SINj（j＝１，２，３，４，…）に対する論理動作を行うように変更してもよい。出力OUT ＝“Ｈ”はプルアップ素子RPにより実現しているので、出力OUT ＝“Ｌ”を実現する回路にすればよいが、基本的な考え方は以下のようになる。複数の信号SINj（j＝１，２，３，４，…）により実現したい任意の論理をＣＭＯＳ構造で構成したときに、NMOSトランジスタから構成される回路部分で前記NMOSトランジスタN1を置き換える。同時に、PMOSトランジスタから構成される回路部分で前記PMOSトランジスタP1を置き換える。
【００５２】
例えば、信号/SIN1 、/SIN2 のナンド動作（/SIN1 ＝“Ｈ”かつ/SIN2 ＝“Ｈ”のときに出力OUT ＝“Ｌ”となり、それ以外のときはプルアップ素子RPにより出力OUT ＝“Ｈ”）を実現する場合、図示しないが、信号/SIN1 がゲートに入力されたNMOSトランジスタN11 と、信号/SIN2 がゲートに入力されたNMOSトランジスタN12 を直列接続した回路で、前記NMOSトランジスタN1を置き換えればよい。同時に、信号/SIN1 がゲートに入力されたPMOSトランジスタP11 と、信号/SIN2 がゲートに入力されたPMOSトランジスタP12 を並列接続した回路で、前記PMOSトランジスタP1を置き換えればよい。
【００５３】
また、例えば、信号/SIN1 、/SIN2 のノア動作（/SIN1 ＝“Ｈ”または/SIN2 ＝“Ｈ”のときに出力OUT ＝“Ｌ”となり、それ以外のときはプルアップ素子RPにより出力OUT ＝“Ｈ”）を実現する場合、図示しないが、信号/SIN1 がゲートに入力されたNMOSトランジスタN11 と、信号/SIN2 がゲートに入力されたNMOSトランジスタN12 を並列接続した回路で、前記NMOSトランジスタN1を置き換えればよい。同時に、信号/SIN1 がゲートに入力されたPMOSトランジスタP11 と、信号/SIN2 がゲートに入力されたPMOSトランジスタP12 を直列接続した回路で、前記PMOSトランジスタP1を置き換えればよい。
【００５４】
＜第２の実施の形態＞
図３は、本発明の第２の実施の形態に係るＬＳＩの出力回路を示している。
【００５５】
この出力回路20は、図１を参照して前述した出力回路10と比べて、PMOSトランジスタP2のゲートをGND に接続した点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００５６】
図３の出力回路20の動作は、図２を参照して前述した図１の出力回路10の動作と比べて、基本的には同様であるが、次の点が異なる。即ち、ノードA の電位はGND よりも必ず高い電位になる。従って、PMOSトランジスタP2のオン抵抗を所望の値に設定する場合に、図１の出力回路10のようにゲートがノードA に接続されたPMOSトランジスタP2の方が、図３の出力回路20のようにゲートがGND に接続されたPMOSトランジスタP2よりも、トランジスタの幾何学的な大きさを小さくできるメリットがある。例えば、チャネル幅が同じならば、チャネル長を小さくできる。
【００５７】
一方、図３の出力回路20のようにゲートをGND に接続した方式のメリットは、ゲート電位が出力電位によらず一定なので、PMOSトランジスタP2の駆動力の設計がし易いという点である。
【００５８】
＜第３の実施の形態＞
図４は、本発明の第３の実施の形態に係るＬＳＩの出力回路を示している。
【００５９】
この出力回路30は、図１を参照して前述した出力回路10と比べて、PMOSトランジスタP2のゲートを出力端子SOUTに接続した点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００６０】
図４の出力回路30の動作は、前述した図１の出力回路10の動作と比べて、基本的には同様であるが、次の点が異なる。
【００６１】
即ち、出力端子SOUTの電位がVCC −|Vtp| ＜SOUT電位≦VEE （Vtp ：PMOSトランジスタP2の閾値電圧）の範囲にある間は、PMOSトランジスタP2はオフしている。一方、出力端子SOUTの電位が立ち下がる直前の時点では、PMOSトランジスタP1がオンしているので、ノードB の電位はVCC にある。従って、PMOSトランジスタP2がオフしてもノードB はVCC にとどまっている。
【００６２】
出力端子SOUTの電位の立下りに伴い、容量素子（PMOSトランジスタP3、NMOSトランジスタN3）によりノードB はVCC 以下に引き下げられ、その結果、NMOSトランジスタN2の駆動力は小さくなり、出力端子SOUTの電位の立下り波形は鈍ることになる。出力端子SOUTの電位が≦VCC −|Vtp| になれば、PMOSトランジスタP2はオンし始めて、ノードB を徐々にVCC に向かって引き上げる。
【００６３】
したがって、図４の出力回路30の動作は、図１の出力回路10の動作、図３の出力回路20の動作よりも、容量素子によるノードB の引き下げ効果が大きいので、PMOSトランジスタP2のオン抵抗を所望の値に設定する場合に、図１の出力回路10や図３の出力回路20のPMOSトランジスタP2よりも、図４の出力回路30のPMOSトランジスタP2の方がトランジスタの幾何学的な大きさを小さくできるメリットがある。例えば、チャネル幅が同じならば、チャネル長を小さくできる。
【００６４】
＜第４の実施の形態＞
前記各実施の形態において、PMOSトランジスタP2は、ノードB をVCC へプルアップする役目を有する。そこで、上記PMOSトランジスタP2を、同等の役目を果たす他の素子に置換してもよい。
【００６５】
図５は、本発明の第４の実施の形態に係るＬＳＩの出力回路を示している。
【００６６】
この出力回路40は、図１を参照して前述した出力回路10と比べて、プルアップ用のPMOSトランジスタP2を抵抗素子R2に置き換えた点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００６７】
図５の出力回路40の動作は、前述した図１の出力回路10の動作と基本的には同様である。
【００６８】
＜第５の実施の形態＞
前記各実施の形態において、PMOSトランジスタP1は、出力端子SOUTの電位の上昇に伴ってノードB がVCC 以上にプルアップされる量を所定の値以内にする役目を有する。そこで、上記PMOSトランジスタP1を、同等の役目を果たす他の素子に置換してもよい。
【００６９】
図６は、本発明の第５の実施の形態に係るＬＳＩの出力回路を示している。
【００７０】
この出力回路50は、図１を参照して前述した出力回路10と比べて、PMOSトランジスタP1に代えて、アノードをノードB に、カソードを位VCC ノードに接続したｐｎ接合ダイオードD1を付加した点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００７１】
図６の出力回路50の動作は、前述した図１の出力回路10の動作と比べて、基本的には同様であるが、ノードB がVCC ＋Vf（Vf：ダイオードD1のビルトイン・ポテンシャル）以上に上昇することを防止できる。
【００７２】
＜第１乃至第５の実施の形態の変形例＞
前記第２、第３、第４の実施の形態においても、第５の実施の形態と同様に、PMOSトランジスタP1の代わりにｐｎ接合ダイオードD1を用いても良い。
【００７３】
さらに、PMOSトランジスタP2を有する第２、第３、第５の実施の形態においては、PMOSトランジスタP2のノードB とバックゲート間の寄生ｐｎ接合ダイオードが前記ｐｎ接合ダイオードD1と同じ役目を果たすので、それを活用し、PMOSトランジスタP1（あるいはｐｎ接合ダイオードD1）を削除してもよい。
【００７４】
また、前記第４の実施の形態において、抵抗素子R2を、VCC にバイアスされたN 基板上のp 形拡散層により構成した場合には、ノードB とN 基板との間の寄生ｐｎ接合ダイオードが前記ｐｎ接合ダイオードD1と同じ役目を果たすので、それを活用し、PMOSトランジスタP1（あるいはｐｎ接合ダイオードD1）を削除してもよい。
【００７５】
さらに、第１乃至第５の実施の形態およびその変形例に対して、
（１）PMOSトランジスタP3およびNMOSトランジスタN3は、必ずしも両方を用いる必要はなく、片方だけをキャパシタとして用いてもよい。但し、前述したように出力端子SOUTの電位とノードB の電位との関係によってPMOSトランジスタP3とNMOSトランジスタN3のキャパシタとしての効果は変わるので、両者を並列接続した方が効果が大きいことは言うまでもない。VCC ＝VEE の場合は、NMOSトランジスタN3だけでキャパシタとして十分である。
【００７６】
（２）PMOSトランジスタP3およびNMOSトランジスタN3の代わりに、２層ポリシリコンを対向させた構造、ｐｎ接合による構造、メタル−メタル間を対向させた構造によるキャパシタを採用してもよい。また、出力端子SOUTとノードB との間のキャパシタは、デバイスにオン・チップ化するのではなく、外付けキャパシタを用いてもよい。
【００７７】
（３）インバータINV1の代わりに、入力ノードSIN に関係なくノード/SINの信号レベルを強制的にGND にできるイネーブル制御信号ENを備えた回路（例えば入力ノードSIN の信号と制御信号ENとが入力するノア回路）を用いてもよい。さらに、入力ノードや制御信号を複数備えた回路構成としてもよい。
【００７８】
＜第６の実施の形態＞
前記各実施の形態およびその変形例は、出力回路の機能のみを備えていたが、入力回路の機能および出力回路の機能を備えた入出力回路を実現することも可能であり、その一例を以下に説明する。
【００７９】
図７は、本発明の第６の実施の形態に係るＬＳＩの入出力回路を示している。この入出力回路60は、図１を参照して前述した出力回路10と比べて、出力端子SOUTが入出力端子SIO となる点、ノードA に入力回路用のインバータINV2の入力ノードが接続されている点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００８０】
図７の入出力回路60において、出力回路部の動作は、前述した図１の出力回路10の動作と基本的には同様である。入力回路部の動作は、ノードA の信号電位がインバータINV2に入力し、インバータINV2の出力信号が内部回路（図示せず）に入力する。この際、インバータINV2を構成するNMOSトランジスタ（図示せず）のゲートに電源電位VEE の電位が印加されることを防ぐために、NMOSトランジスタN2がクランプ回路として働くことを利用している。
【００８１】
このように、ノードA の信号レベルはNMOSトランジスタN2によってクランプされるので、ノードA の信号を受ける入力回路はインバータINV2に制限されるものではない。
【００８２】
また、外部バスのプルアップ用の電源電位VEE が、入出力回路の素子の耐圧問題を引き起こさない範囲の電位に設定されているならば、入出力端子SIO を直接に入力回路の入力ノードに接続してもよいことはいうまでもない。
【００８３】
＜第２乃至第５の実施の形態の変形例＞
前記第２乃至第５の実施の形態およびその変形例においても、第６の実施の形態と同様に、出力回路を入出力回路に変更することが可能である。
【００８４】
＜第７の実施の形態および第８の実施の形態＞
第１乃至第６の実施の形態およびその変形例においては、出力端子SOUTあるいは入出力端子SIO に接続されるプルアップ素子としてすべて抵抗素子RPを用いたが、これに限らず、他の素子を用いることも可能であり、その例を図８および図９に示す。
【００８５】
図８は、本発明の第７の実施の形態に係るＬＳＩの出力回路を示している。
【００８６】
この出力回路70は、VCC ＝VEE の場合の回路例であり、DC出力レベルとしてVCC またはGND のみをとり得るバイ・ステート（bi-state）出力回路を示した。
【００８７】
この出力回路70は、前述した図１の出力回路10と比べて、抵抗素子RPが省略され、プルアップ素子として出力端子SOUTとVCC ノードとの間にPMOSトランジスタP4が追加され、そのゲートにインバータ回路INV1の出力信号/SINが印加される点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００８８】
図８の出力回路70の動作は、図１の出力回路10の動作と基本的に同様であるが、インバータ回路INV1の出力信号/SINによりNMOSトランジスタN1がオフする時には、PMOSトランジスタP4がオンになり、出力端子SOUTの電位をプルアップするようになる。
【００８９】
図９は、本発明の第８の実施の形態に係るＬＳＩの入出力回路を示している。この入出力回路80は、VCC ＝VEE の場合の回路例であり、DC出力レベルとしてVCC またはGND を出力し、さらに入出力端子SIO をハイ・インピーダンスにもできるトライ・ステート（tri-state ）入出力回路を示した。
【００９０】
この入出力回路80は、前述した図７の入出力回路60と同様にノードA の信号を入力回路（図示せず）に入力しているが、図７の入出力回路60と比べて、（１）抵抗素子RPが省略され、（２）プルアップ素子として入出力端子SIO とVCC ノードとの間にPMOSトランジスタP4が追加され、（３）インバータ回路INV1に代えて、イネーブル制御信号ENと入力ノードSIN の信号とが入力するノア回路NOR1が設けられ、このノア回路NOR1の出力ノード/SINの信号が前記NMOSトランジスタN1およびPMOSトランジスタP1のゲートに印加され，（４）イネーブル制御信号ENの反転信号/EN と入力ノードSIN の信号とが入力するナンド回路NAND1 が設けられ、その出力信号が前記PMOSトランジスタP4のゲートに印加される点が異なり、その他は同じであるので図７中と同じ符号を付している。
【００９１】
図９の入出力回路80の動作は、図７の入出力回路60の動作と基本的に同様であるが、イネーブル制御信号ENが“Ｈ”になると、ノア回路NOR1の出力ノード/SINの信号が入力ノードSIN の信号に関係なく強制的にGND になってNMOSトランジスタN1がオフになると共に、/ENが“Ｈ”になり、ナンド回路NAND1 の出力ノードがVCC になってPMOSトランジスタP4がオフになる。そして、入出力端子SIO はハイ・インピーダンス状態になる。
【００９２】
また、イネーブル制御信号ENが“Ｌ”（その反転信号/EN が“Ｈ”）の時には、入力ノードSIN が“Ｈ”になると、ノア回路NOR1の出力ノード/SINがGND になってNMOSトランジスタN1がオフになるとともに、ナンド回路NAND1 の出力信号が“Ｌ”になってPMOSトランジスタP4がオンになり、入出力端子SIO の電位をプルアップするようになる。イネーブル制御信号ENが“Ｌ”がであり、入出力端子SIO が“Ｌ”のときは、図７の入出力回路60と同じ動作になる。
【００９３】
＜第２乃至第６の実施の形態の変形例＞
第７、第８の実施の形態で示したように、プルアップ素子として抵抗素子RPに代えてPMOSトランジスタP4を追加する構成は、前記第２乃至第６の実施の形態およびその変形例にも容易に適用できることは言うまでもなく、本発明の範囲に含まれる。
【００９４】
＜第９の実施の形態および第１０の実施の形態＞
第１乃至第８の実施の形態およびその変形例においては、キャパシタとして働く素子、例えばPMOSトランジスタP3および／またはNMOSトランジスタN3は、出力端子SOUTあるいは入出力端子SIO とNMOSトランジスタN2のゲート( ノードB)との間に接続されていたが、これに限らず、他の接続を用いることも可能であり、その例を図１０および図１１に示す。
【００９５】
図１０は、本発明の第９の実施の形態に係るＬＳＩの出力回路を示している。この出力回路90は、前述した図１の出力回路10と比べて、キャパシタとして働くドレイン・ソース・バックゲートが接続されたPMOSトランジスタP4およびドレイン・ソースが接続されたNMOSトランジスタN4の接続位置が、ノードA （NMOSトランジスタN1のソース・ドレイン・パスとNMOSトランジスタN2のソース・ドレイン・パスの共通接続点）とNMOSトランジスタN2のゲート（ノードB ）との間に変更されている点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００９６】
上記NMOSトランジスタN4は、ゲートがノードB に接続され、ドレイン・ソースがノードA に接続されており、バックゲートはGND に接続されている。また、前記PMOSトランジスタP4は、ゲートがノードA に接続され、ドレイン・ソース・バックゲートがノードB に接続されている。
【００９７】
図１０の出力回路90の動作は、図１の出力回路10の動作と基本的に同様である。この場合、ノードB の電位はノードA の電位以上になるので、上記の接続によりPMOSトランジスタP4およびNMOSトランジスタN4は、そのゲート直下にチャネルが形成され、ノードA 、B 間のキャパシタとして働くようになる。ノードA 、B 間の電位差はVCC より大きくならないので、容量素子の耐圧の問題はない。
【００９８】
出力端子SOUTの電位がVEE から立ち下がる時、ノードA の電位の立ち下がりに応じて容量素子として働くPMOSトランジスタP4とNMOSトランジスタN4がノードB の電位をプルダウンする。その結果、NMOSトランジスタN2のゲート・ソース間電位差は小さくなり、NMOSトランジスタN2の駆動力は小さくなる。従って、出力端子SOUTの立下り波形は鈍る。
【００９９】
前述した図１の出力回路10の場合は、出力端子SOUTとNMOSトランジスタN2のゲートが容量結合されていたので、出力端子SOUTの電位の立下りに応じてNMOSトランジスタN2の駆動力は小さくなる。
【０１００】
図１１は、本発明の第１０の実施の形態に係るＬＳＩの出力回路を示している。
【０１０１】
この出力回路100 は、前述した図１の出力回路10と比べて、キャパシタとして働くドレイン・ソースが接続されたNMOSトランジスタN4の接続位置が、ノードA とノードB との間に変更されている点が異なり、その他は同じであるので図１中と同じ符号を付している。
【０１０２】
図１１の出力回路100 の動作は、図１０の出力回路90の動作と基本的に同様である。
【０１０３】
＜第９の実施の形態および第１０の実施の形態の変形例＞
第９の実施の形態および第１０の実施の形態において、キャパシタとして働くトランジスタP4、N4は、少なくとも一方を用いるだけでも効果が得られる。
【０１０４】
＜第２乃至第８の実施の形態の変形例＞
第９、第１０の実施の形態およびその変形例で示したように、第１の実施の形態に係る図１の出力回路10におけるキャパシタ（トランジスタP4および／またはN4）の接続位置を変更する構成は、前記第２乃至第８の実施の形態およびその変形例にも容易に適用できることは言うまでもなく、本発明の範囲に含まれる。
【０１０５】
＜第１乃至第８の実施の形態およびその変形例の基本構成＞
第１乃至第８の実施例およびその変形例の本質的な部分である基本構成は、図１２に示すようになる。
【０１０６】
即ち、図１２に示すCMOS出力回路110 は、出力端子SOUT（あるいはSIO ）と、VCC と、VCC より低いGND と、ドレイン・ソース間の電流パスの一端が第１のノードA に接続され、ゲートに制御信号/SINが入力され、他端がGND に接続された第１のNMOSトランジスタN1と、ドレイン・ソース間の電流パスの一端が前記第１のノードA に接続され、他端が前記出力端子SOUT（あるいはSIO ）に接続された第２のNMOSトランジスタN2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）と前記出力端子SOUT（あるいはSIO ）との間に接続された容量素子C1と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）とVCC の間に接続されたプルアップ素子PUP とを備えたことを特徴とするものである。
【０１０７】
＜第９の実施の形態およびその変形例の基本構成＞
第９の実施例およびその変形例の本質的な部分である基本構成は、図１３に示すようになる。
【０１０８】
即ち、図１３に示すCMOS出力回路120 は、出力端子SOUT（あるいはSIO ）と、VCC と、VCC より低いGND と、ドレイン・ソース間の電流パスの一端が第１のノードA に接続され、ゲートに制御信号/SINが入力され、他端がGND に接続された第１のNMOSトランジスタN1と、ドレイン・ソース間の電流パスの一端が前記第１のノードA に接続され、他端が前記出力端子SOUT（あるいはSIO ）に接続された第２のNMOSトランジスタN2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）と前記第１のノードA との間に接続された容量素子C2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）とVCC の間に接続されたプルアップ素子PUP とを備えたことを特徴とするものである。
【０１０９】
＜第１０の実施の形態およびその変形例の基本構成＞
第１０の実施例およびその変形例の本質的な部分である基本構成は、図１４に示すようになる。
【０１１０】
即ち、図１４に示すCMOS出力回路130 は、出力端子SOUT（あるいはSIO ）と、VCC と、VCC より低いGND と、ドレイン・ソース間の電流パスの一端が第１のノードA に接続され、ゲートに制御信号/SINが入力され、他端がGND に接続された第１のNMOSトランジスタN1と、ドレイン・ソース間の電流パスの一端が前記第１のノードA に接続され、他端が前記出力端子SOUT（あるいはSIO ）に接続された第２のNMOSトランジスタN2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）と前記出力端子SOUT（あるいはSIO ）との間に接続された第１の容量素子C1と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）と前記第１のノードA との間に接続された第２の容量素子C2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）とVCC の間に接続されたプルアップ素子PUP とを備えたことを特徴とするものである。
【０１１１】
【発明の効果】
上述したように本発明の半導体集積回路の出力回路によれば、出力端子と接地電位との間に無駄な貫通電流が流れず、出力端子に接続されているNMOSトランジスタの耐圧に起因する信頼性劣化の問題を避けることができ、同時に立下りスピードを制御することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図２】図１の出力回路の動作波形を示す波形図。
【図３】本発明の第２の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図４】本発明の第３の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図５】本発明の第４の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図６】本発明の第５の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図７】本発明の第６の実施の形態に係るＬＳＩの入出力回路を示す回路図。
【図８】本発明の第７の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図９】本発明の第８の実施の形態に係るＬＳＩの入出力回路を示す回路図。
【図１０】本発明の第９の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図１１】本発明の第１０の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図１２】本発明の第１乃至第８の実施の形態およびその変形例の基本構成を示す回路図。
【図１３】本発明の第９の実施例およびその変形例の基本構成を示す回路図。
【図１４】本発明の第１０の実施の形態およびその変形例の基本構成を示す回路図。
【図１５】従来のＬＳＩの出力回路を示す回路図。
【図１６】図１５の出力回路の動作波形を示す波形図。
【符号の説明】
10…出力回路、
P1、P2…PMOSトランジスタ、
N1、N2…NMOSトランジスタ、
A …第１のノード、
B …第２のノード、
SOUT…出力端子、
P3、N3…容量素子用のMOS トランジスタ、
RP…プルアップ用抵抗素子、
CL…容量性負荷。
【発明の属する技術分野】
本発明は、半導体集積回路の出力回路に係り、特にCMOS出力回路の出力信号の立下り波形や立上り波形の傾き（立下り時間や立上り時間）を制御する回路に関するもので、集積回路外部の例えばI 2 C-bus に接続されて使用されるものである。
【０００２】
【従来の技術】
半導体集積回路（ＬＳＩ）の出力回路の出力信号の立下り波形や立上り波形の傾きを制御する、即ち立下り時間や立上り時間を制御する回路は、スイッチング・ノイズの発生を抑制する技術として重要である。その一例が下記の文献"The I2 C-bus specifications version 2.0, December 1998", Philips Semiconductors, page 41, Figure 41に紹介されている。
【０００３】
本文献で規定されているFAST-mode では、広いレンジの負荷容量値（10pFから400pF ）に対して立下り時間が所定の最小値と最大値の範囲内に入るよう規定されている。また、本文献では、“Slope controlled output stage in CMOS technology ”として推奨されている。
【０００４】
図１５中に示す点線で囲まれた200 は、上記文献で推奨されている従来の出力回路を示している。
【０００５】
この出力回路200 において、電源電位（VDD ）ノードと接地電位（GND ）ノードとの間にPMOSトランジスタP10 、抵抗素子R10 およびNMOSトランジスタN10 が直列に接続されて出力バッファ回路が形成されている。上記PMOSトランジスタP10 およびNMOSトランジスタN10 の各ゲートはノードSIN に接続されており、上記抵抗素子R10 およびNMOSトランジスタN10 が直列接続されたノードK （出力バッファ回路の出力ノード）は容量素子C10 を介して入出力端子（入出力ノード）SIO に接続されている。そして、上記入出力端子SIO とGND ノードとの間に、NMOSトランジスタN20 が接続され、そのゲートが前記ノードK に接続されている。
【０００６】
なお、RPはＬＳＩの入出力端子SIO に接続されている外部バス（ I2 C-bus ）のプルアップ用抵抗素子であり、CLは前記入出力端子SIO の容量性負荷である。また、入出力端子SIO には、ＬＳＩ内の入力回路（図示せず）が接続されている。
【０００７】
図１６は、図１５の出力回路の動作波形を示す。
【０００８】
ノードSIN がVDD にある時、NMOSトランジスタN10 はオンし、PMOSトランジスタP10 はオフするので、ノードK はGND にあり、NMOSトランジスタN20 はオフし、入出力端子SIO は抵抗素子RPによりVDD にプルアップされている。
【０００９】
上記ノードSIN がVDD からGND に変化した時、NMOSトランジスタN10 はオフし、PMOSトランジスタP10 はオンするので、ノードK はVDD に向かって上昇する。この時、VDD ノードから抵抗素子R10 を介してノードK の負荷容量（容量素子C10 もその一部）の充電が行われるので、ノードK の電位の立上りスピードは鈍る。
【００１０】
そして、ノードK の電位の上昇に伴ってNMOSトランジスタN20 がオンし、入出力端子SIO はVDD からGND に向かって降下する。この時、入出力端子SIO の電位の降下に伴って、容量素子C10 の作用によりノードK はGND 側に引っ張られ、ノードK の電位の立上りスピードはより一層鈍る。
【００１１】
従って、ノードK の電位の上昇に伴うNMOSトランジスタN20 のオン抵抗の低下の変化速度がさらに鈍り、入出力端子SIO の電位の降下速度も落ちる。入出力端子SIO の電位は、最終的には、VDD に到達したゲート電位が印加されたNMOSトランジスタN20 のオン抵抗と抵抗素子RPとの抵抗分割により得られる値（抵抗分割電圧値と呼ぶ）に到達する。
【００１２】
上記とは逆に、ノードSIN がGND からVCC に変化した時、PMOSトランジスタP10 はオフし、NMOSトランジスタN10 はオンするので、ノードK はGND に向かって降下する。この時、ノードK の負荷容量（容量素子C10 もその一部）の放電が行われるので、ノードK の電位の立下りスピードは鈍る。
【００１３】
そして、ノードK の電位の降下に伴ってNMOSトランジスタN20 のオン抵抗は増大し、入出力端子SIO の電位は前記抵抗分割電圧値からVDD に向かって上昇する。この時、入出力端子SIO の電位の上昇に伴って、容量素子C10 の作用によりノードK はVDD 側に引っ張られ、ノードK の電位の立下がりスピードはより一層鈍る。
【００１４】
従って、ノードK の電位の降下に伴うNMOSトランジスタN20 のオン抵抗の増大の変化速度がさらに鈍り、入出力端子SIO の電位の上昇速度も落ちる。入出力端子SIO の電位は、最終的にはVDD に到達する。
【００１５】
次に、上述した従来技術の問題点を示す。
【００１６】
ノードSIN がGND からVDD に変化する時、前述したように容量素子C10 の作用に起因してノードK の電位の立下りスピードは鈍る。従って、NMOSトランジスタN20 がオフするまでに時間がかかり、外部のVDD からプルアップ用抵抗素子RPとNMOSトランジスタN20 を経由してGND に向かって貫通電流が流れる。この貫通電流は無駄な電流であり、無くすべきものである。
【００１７】
また、例えば前記出力回路200 の一部であるNMOSトランジスタN20 が３．３Ｖ系（３．３Ｖ±０．３Ｖを動作の前提としているシステム）のＬＳＩに用いられることを前提としたデバイス技術を使用して形成された素子（３．３Ｖデバイスと呼び、耐圧は４．５Ｖ程度）であり、かつ、抵抗素子RPによるプルアップ先の電位が５Ｖである場合には、NMOSトランジスタN20 のドレイン・ソース間及びドレイン・ゲート間にプルアップ先の５Ｖが印加される状況が生じる。
【００１８】
また、３．３ＶデバイスのMOS トランジスタのゲート酸化膜を利用して容量素子C10 を作る場合、上記ゲート酸化膜に５Ｖの電位差による電界が印加される状況が生じる。
【００１９】
上記したように、出力回路200 の一部であるNMOSトランジスタN20 や容量素子C10 が前記したように耐圧が４．５Ｖ程度の３．３Ｖデバイスであり、抵抗素子RPによるプルアップ先の電位が５Ｖである場合には、NMOSトランジスタN20 や容量素子C10 の信頼性上の問題が生じる。このような状況に対する対策は、前記文献には示されていない。
【００２０】
【発明が解決しようとする課題】
上記したように従来のＬＳＩの出力回路は、インバータ回路の出力ノードと出力端子との間に接続されている容量素子に起因して、出力端子に接続されているトランジスタに外部バスのプルアップ用抵抗素子から無駄な貫通電流が流れるという問題があった。また、出力端子に接続されているトランジスタの耐圧よりも外部バスのプルアップの電位が高い場合には、素子の信頼性上の問題が生じる。
【００２１】
本発明は上記の問題点を解決すべくなされたもので、出力端子に接続されているトランジスタに無駄な貫通電流が流れず、トランジスタの耐圧に起因する信頼性劣化の問題を避けることができ、同時に立下りスピードを制御することができる半導体集積回路の出力回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の第１の半導体集積回路の出力回路は、出力端子と、ドレイン・ソース間の電流パスの一端が第１のノードに接続され、ゲートに第１の制御信号が入力され、他端が接地電位に接続された第１のNMOSトランジスタと、ドレイン・ソース間の電流パスの一端が前記第１のノードに接続され、他端が前記出力端子に接続された第２のNMOSトランジスタと、前記第２のNMOSトランジスタのゲートである第２のノードと前記出力端子との間に接続された容量素子と、前記第２のノードと電源電位の間に接続されたプルアップ素子とを具備することを特徴とする。
【００２３】
本発明の第２の半導体集積回路の出力回路は、出力端子と、ドレイン・ソース間の電流パスの一端が第１のノードに接続され、ゲートに第１の制御信号が入力され、他端が接地電位に接続された第１のNMOSトランジスタと、ドレイン・ソース間の電流パスの一端が前記第１のノードに接続され、他端が前記出力端子に接続された第２のNMOSトランジスタと、前記第２のNMOSトランジスタのゲートである第２のノードと前記第１のノードとの間に接続された容量素子と、前記第２のノードと電源電位の間に接続されたプルアップ素子とを具備することを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２５】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るＬＳＩの出力回路を示している。
【００２６】
この出力回路10において、VCC はＬＳＩの電源電位、GND は接地電位である。内部信号が入力する入力ノードSIN にはインバータ回路INV1が接続され、このインバータ回路INV1の出力ノード/SINはPMOSトランジスタP1およびNMOSトランジスタN1の各ゲートに接続されている。
【００２７】
上記PMOSトランジスタP1は、ソース・バックゲートがVCC ノードに接続されており、前記NMOSトランジスタN1は、バックゲート・ソースがGND ノードに接続されている。そして、上記PMOSトランジスタP1のドレインと前記NMOSトランジスタN1のドレインとの間にNMOSトランジスタN2のゲート・ソース間が接続されている。
【００２８】
さらに、プルアップ素子としてPMOSトランジスタP2が設けられている。このPMOSトランジスタP2は、ゲートが前記NMOSトランジスタN2およびN1が直列接続された第１のノードA に接続され、ソース・バックゲートがVCC ノードに接続され、ドレインが前記NMOSトランジスタN2のゲート（第２のノードB ）に接続されている。
【００２９】
前記NMOSトランジスタN2のドレインは出力端子（出力ノード）SOUTに接続されており、上記NMOSトランジスタN2のドレインとノードB との間に容量素子が接続されている。本例では、上記容量素子として、第１の容量素子および第２の容量素子が並列に接続されている。
【００３０】
上記第１の容量素子は、PMOSトランジスタP3のソース・ドレイン・バックゲートが前記出力端子SOUTに接続され、そのゲートが前記第２のノードB に接続されてなり、ゲート酸化膜を挟むゲート・チャネル間の容量を使用したものである。
【００３１】
また、前記第２の容量素子は、NMOSトランジスタN3のドレイン・ソースが前記出力端子SOUTに接続され、そのゲートが前記第２のノードB に接続され、そのバックゲートがGND ノードに接続されてなり、ゲート酸化膜を挟むゲート・チャネル間の容量を使用したものである。
【００３２】
RPは前記出力端子SOUTに接続されている外部バス（ I2 C-bus ）のプルアップ用抵抗素子であり、その一端はプルアップ用の電源電位VEE に接続されている。CLは前記出力端子SOUTの容量性負荷である。
【００３３】
なお、前記出力回路10は、例えば3.3Vデバイスで構成されており、VCC=3.3v±0.3v、VEE=5.0v±0.5vである。
【００３４】
図２は、図１の出力回路の動作波形を示す。
【００３５】
ノードSIN がVCC にある時、インバータINV1の出力ノード/SINはGND にある。従って、NMOSN トランジスタN1はオフし、PMOSトランジスタP1はオンするので、ノードB はVCC にある。また、NMOSトランジスタN1がオフしているので、出力端子SOUTの電位は、抵抗素子RPによりVEE にプルアップされている。
【００３６】
この場合、出力端子SOUTの電位が電位VEE （＝5.0v±0.5v）であっても、NMOSトランジスタN2は、そのゲート電位が電位VCC （=3.3v ±0.3v）にあるので耐圧上の問題は生じない。
【００３７】
一方、この時、NMOSトランジスタN1は、そのゲートはGND であるが、ノードA はVCC-Vtn （Vtn ：NMOSトランジスタN2の閾値電圧）になるので、耐圧上の問題は生じない。
【００３８】
さらに、NMOSトランジスタN3とPMOSトランジスタP3については、それぞれ一端（ノードB 側）がVCC （=3.3v ±0.3v）にあり、そのゲート酸化膜に3.3vデバイスで許容される以上の電界はかからないので、耐圧上の問題は生じない。
【００３９】
いま、ノードSIN がVCC からGND に変化し、インバータ回路INV1の出力ノード/SINがGND からVCC に変化した時、MOS トランジスタN1はオンし、PMOSトランジスタP1はオフする。ノードB の初期状態はVCC であるので、NMOSトランジスタN2はオンしており、出力端子SOUTの電位はVEE からGND に向かって降下する。
【００４０】
一方、PMOSトランジスタP3は、ゲート側がノードB に接続され、ドレイン・ソース・サブストレートノードが出力端子SOUTに接続されており、VCC ＜VEE であるので、ゲート直下にチャネルができており、ノードB と出力端子SOUTとの間のキャパシタとしての結合は強い。また、NMOSトランジスタN3は、ノードB に接続されているゲート側がドレイン・ソース・ノードより低い電位にあるので、ゲート直下にチャネルができず、ノードB と出力端子SOUTとの間のキャパシタとしての結合は弱い。
【００４１】
上記したようにPMOSトランジスタP3により形成されたキャパシタは、出力端子SOUTの電位の降下に伴って、ノードB の電位をVCC からGND 側に引き下げる。この引き下げの度合いは、ノードB をVCC にプルアップしているPMOSトランジスタP2の駆動力を調整（チャネル長またはチャネル幅を調整）することにより、所望の度合いに設定できる。
【００４２】
ノードB の電位が引き下げられると、NMOSトランジスタN2の伝導度が下がり、オン抵抗は上昇する。従って、出力端子SOUTの電位の立下りスピードは鈍る。出力端子SOUTの電位がVCC よりもさらに下がると、NMOSトランジスタN3のチャネルが形成され、PMOSトランジスタP3のチャネルが消え、ノードB と出力端子SOUTとの間の結合は、主にNMOSトランジスタN3によるキャパシタによるものとなる。このキャパシタも、出力端子SOUTの電位の降下に伴って、ノードB をGND 側に引き下げる働きをして、NMOSトランジスタN2の伝導度が下がり、そのオン抵抗は上昇する。
【００４３】
従って、出力端子SOUTの電位の立下りスピードは鈍る。ノードB は前記キャパシタにより一時的にVCC 以下に引き下げられるが、DC的にはVCC にプルアップされて安定する。よって、出力端子SOUTの電位は、最終的には、VCC に到達したゲート電位を印加されたNMOSトランジスタN1、N2の直列接続のオン抵抗と抵抗素子RPとの抵抗分割により得られる値（抵抗分割電圧値と呼ぶ）に到達する。この状態では耐圧の問題は生じない。
【００４４】
上記とは逆に、ノードSIN がGND からVCC に変化し、インバータ回路INV1の出力ノード/SINがVCC からGND に変化した時、NMOSトランジスタN1はオフし、PMOSトランジスタP1はオンする。この際、PMOSトランジスタP2に加えて上記PMOSトランジスタP1がオンするので、ノードB は強くVCC にプルアップされる。前記NMOSトランジスタN1は即座にオフするので、図１５を参照して前述した従来例の出力回路におけるような無駄な貫通電流は流れず、出力端子SOUTの電位は、抵抗素子RPのみによってVEE にプルアップされる。この時、前述したようなメカニズムでPMOSトランジスタP3とNMOSトランジスタN3がノードB と出力端子SOUTとの間のキャパシタとして働くので、出力端子SOUTの電位の立上りに伴ってノードB はVCC よりも高い電位にプルアップされる。しかし、PMOSトランジスタP1のチャネル長またはチャネル幅を調整することによって駆動力を調整することにより、ノードB の電位の該プルアップ量を十分小さくできる。プルアップ量を十分小さくしなくてはならない理由を以下に示す。
【００４５】
ノードB の電位がプルアップされると、ノードB がNMOSトランジスタN2のゲート電位として入力されているので、ノードA の電位がVCC-Vtn よりも高くなり得る可能性がある。ノードB の電位のプルアップ量が大きいと、NMOSトランジスタN1の耐圧を超える電位がノードA に現れる可能性がある。一方、NMOSトランジスタN1はオフしているので、ノードA の電位をプルダウンする力はない。従って、ノードB の電位のプルアップ量を小さくすることは重要である。
【００４６】
即ち、上記第１の実施の形態の出力回路10によれば、出力端子SOUTとGND との間に、NMOSトランジスタN2およびN1の電流パスを直列接続し、それぞれのゲート電位を適切に制御する。これにより、出力端子SOUTに接続されているNMOSトランジスタN2およびこのNMOSトランジスタN2に直列に接続されているNMOSトランジスタN1に無駄な貫通電流が流れず、これらのNMOSトランジスタN2、N1の耐圧に起因する信頼性劣化の問題を避けることができ、同時に立下りスピードを制御することができる。
【００４７】
なお、上記第１の実施の形態の出力回路10において、出力端子SOUTにかかる電圧Voutの許容最大値は、出力端子SOUTに接続されているNMOSトランジスタN2の耐圧の最小値以内である。ここで、NMOSトランジスタN2のゲート耐圧（ゲートとドレイン／ソースとの間の耐圧）をVGB 、ドレイン・ソース間の耐圧をVDSB 、NMOSトランジスタN2のドレイン拡散とP 型バックゲートとの間のｐｎ接合ブレークダウン電圧をVJB で表わすと、
Voutの許容最大値≦（VCC ＋VGB ）、（VCC −Vtn2 ＋VDSB ）またはVJB の最小値となる。
【００４８】
ここで、Vtn2 はNMOSトランジスタN2の閾値電圧である。
【００４９】
通常、（VCC ＋VGB ）、（VCC −Vtn2 ＋VDSB ）＜VJB であるので、
Voutの許容最大値≦（VCC ＋VGB ）または（VCC −Vtn2 ＋VDSB ）の最小値 …（１）
となる。
【００５０】
これに対して、図１５を参照して前述した従来の出力回路200 においては、NMOSトランジスタN20 のゲート耐圧をVGB'、NMOSトランジスタN20 のドレイン・ソース間電圧をVDB 、NMOSトランジスタN20 のドレイン拡散とP 型バックゲートとの間のｐｎ接合ブレークダウン電圧をVJB'で表わすと、
Voutの許容最大値≦VGB'の最小値またはVDB の最小値またはVJB'の最小値…（２）
となり、VGB'またはVDB は前式（１）中の（VCC ＋VGB ）および（VCC −Vtn2 ＋VDSB ）より小さい。
【００５１】
＜第１の実施の形態の変形例＞
前記NMOSトランジスタN1は、ノード/SINの信号に対して、“Ｈ”に対する反転論理動作を行っている。“Ｌ”に対する反転論理動作は、プルアップ素子RPにより行っている。なお、複数の信号SINj（j＝１，２，３，４，…）に対する論理動作を行うように変更してもよい。出力OUT ＝“Ｈ”はプルアップ素子RPにより実現しているので、出力OUT ＝“Ｌ”を実現する回路にすればよいが、基本的な考え方は以下のようになる。複数の信号SINj（j＝１，２，３，４，…）により実現したい任意の論理をＣＭＯＳ構造で構成したときに、NMOSトランジスタから構成される回路部分で前記NMOSトランジスタN1を置き換える。同時に、PMOSトランジスタから構成される回路部分で前記PMOSトランジスタP1を置き換える。
【００５２】
例えば、信号/SIN1 、/SIN2 のナンド動作（/SIN1 ＝“Ｈ”かつ/SIN2 ＝“Ｈ”のときに出力OUT ＝“Ｌ”となり、それ以外のときはプルアップ素子RPにより出力OUT ＝“Ｈ”）を実現する場合、図示しないが、信号/SIN1 がゲートに入力されたNMOSトランジスタN11 と、信号/SIN2 がゲートに入力されたNMOSトランジスタN12 を直列接続した回路で、前記NMOSトランジスタN1を置き換えればよい。同時に、信号/SIN1 がゲートに入力されたPMOSトランジスタP11 と、信号/SIN2 がゲートに入力されたPMOSトランジスタP12 を並列接続した回路で、前記PMOSトランジスタP1を置き換えればよい。
【００５３】
また、例えば、信号/SIN1 、/SIN2 のノア動作（/SIN1 ＝“Ｈ”または/SIN2 ＝“Ｈ”のときに出力OUT ＝“Ｌ”となり、それ以外のときはプルアップ素子RPにより出力OUT ＝“Ｈ”）を実現する場合、図示しないが、信号/SIN1 がゲートに入力されたNMOSトランジスタN11 と、信号/SIN2 がゲートに入力されたNMOSトランジスタN12 を並列接続した回路で、前記NMOSトランジスタN1を置き換えればよい。同時に、信号/SIN1 がゲートに入力されたPMOSトランジスタP11 と、信号/SIN2 がゲートに入力されたPMOSトランジスタP12 を直列接続した回路で、前記PMOSトランジスタP1を置き換えればよい。
【００５４】
＜第２の実施の形態＞
図３は、本発明の第２の実施の形態に係るＬＳＩの出力回路を示している。
【００５５】
この出力回路20は、図１を参照して前述した出力回路10と比べて、PMOSトランジスタP2のゲートをGND に接続した点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００５６】
図３の出力回路20の動作は、図２を参照して前述した図１の出力回路10の動作と比べて、基本的には同様であるが、次の点が異なる。即ち、ノードA の電位はGND よりも必ず高い電位になる。従って、PMOSトランジスタP2のオン抵抗を所望の値に設定する場合に、図１の出力回路10のようにゲートがノードA に接続されたPMOSトランジスタP2の方が、図３の出力回路20のようにゲートがGND に接続されたPMOSトランジスタP2よりも、トランジスタの幾何学的な大きさを小さくできるメリットがある。例えば、チャネル幅が同じならば、チャネル長を小さくできる。
【００５７】
一方、図３の出力回路20のようにゲートをGND に接続した方式のメリットは、ゲート電位が出力電位によらず一定なので、PMOSトランジスタP2の駆動力の設計がし易いという点である。
【００５８】
＜第３の実施の形態＞
図４は、本発明の第３の実施の形態に係るＬＳＩの出力回路を示している。
【００５９】
この出力回路30は、図１を参照して前述した出力回路10と比べて、PMOSトランジスタP2のゲートを出力端子SOUTに接続した点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００６０】
図４の出力回路30の動作は、前述した図１の出力回路10の動作と比べて、基本的には同様であるが、次の点が異なる。
【００６１】
即ち、出力端子SOUTの電位がVCC −|Vtp| ＜SOUT電位≦VEE （Vtp ：PMOSトランジスタP2の閾値電圧）の範囲にある間は、PMOSトランジスタP2はオフしている。一方、出力端子SOUTの電位が立ち下がる直前の時点では、PMOSトランジスタP1がオンしているので、ノードB の電位はVCC にある。従って、PMOSトランジスタP2がオフしてもノードB はVCC にとどまっている。
【００６２】
出力端子SOUTの電位の立下りに伴い、容量素子（PMOSトランジスタP3、NMOSトランジスタN3）によりノードB はVCC 以下に引き下げられ、その結果、NMOSトランジスタN2の駆動力は小さくなり、出力端子SOUTの電位の立下り波形は鈍ることになる。出力端子SOUTの電位が≦VCC −|Vtp| になれば、PMOSトランジスタP2はオンし始めて、ノードB を徐々にVCC に向かって引き上げる。
【００６３】
したがって、図４の出力回路30の動作は、図１の出力回路10の動作、図３の出力回路20の動作よりも、容量素子によるノードB の引き下げ効果が大きいので、PMOSトランジスタP2のオン抵抗を所望の値に設定する場合に、図１の出力回路10や図３の出力回路20のPMOSトランジスタP2よりも、図４の出力回路30のPMOSトランジスタP2の方がトランジスタの幾何学的な大きさを小さくできるメリットがある。例えば、チャネル幅が同じならば、チャネル長を小さくできる。
【００６４】
＜第４の実施の形態＞
前記各実施の形態において、PMOSトランジスタP2は、ノードB をVCC へプルアップする役目を有する。そこで、上記PMOSトランジスタP2を、同等の役目を果たす他の素子に置換してもよい。
【００６５】
図５は、本発明の第４の実施の形態に係るＬＳＩの出力回路を示している。
【００６６】
この出力回路40は、図１を参照して前述した出力回路10と比べて、プルアップ用のPMOSトランジスタP2を抵抗素子R2に置き換えた点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００６７】
図５の出力回路40の動作は、前述した図１の出力回路10の動作と基本的には同様である。
【００６８】
＜第５の実施の形態＞
前記各実施の形態において、PMOSトランジスタP1は、出力端子SOUTの電位の上昇に伴ってノードB がVCC 以上にプルアップされる量を所定の値以内にする役目を有する。そこで、上記PMOSトランジスタP1を、同等の役目を果たす他の素子に置換してもよい。
【００６９】
図６は、本発明の第５の実施の形態に係るＬＳＩの出力回路を示している。
【００７０】
この出力回路50は、図１を参照して前述した出力回路10と比べて、PMOSトランジスタP1に代えて、アノードをノードB に、カソードを位VCC ノードに接続したｐｎ接合ダイオードD1を付加した点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００７１】
図６の出力回路50の動作は、前述した図１の出力回路10の動作と比べて、基本的には同様であるが、ノードB がVCC ＋Vf（Vf：ダイオードD1のビルトイン・ポテンシャル）以上に上昇することを防止できる。
【００７２】
＜第１乃至第５の実施の形態の変形例＞
前記第２、第３、第４の実施の形態においても、第５の実施の形態と同様に、PMOSトランジスタP1の代わりにｐｎ接合ダイオードD1を用いても良い。
【００７３】
さらに、PMOSトランジスタP2を有する第２、第３、第５の実施の形態においては、PMOSトランジスタP2のノードB とバックゲート間の寄生ｐｎ接合ダイオードが前記ｐｎ接合ダイオードD1と同じ役目を果たすので、それを活用し、PMOSトランジスタP1（あるいはｐｎ接合ダイオードD1）を削除してもよい。
【００７４】
また、前記第４の実施の形態において、抵抗素子R2を、VCC にバイアスされたN 基板上のp 形拡散層により構成した場合には、ノードB とN 基板との間の寄生ｐｎ接合ダイオードが前記ｐｎ接合ダイオードD1と同じ役目を果たすので、それを活用し、PMOSトランジスタP1（あるいはｐｎ接合ダイオードD1）を削除してもよい。
【００７５】
さらに、第１乃至第５の実施の形態およびその変形例に対して、
（１）PMOSトランジスタP3およびNMOSトランジスタN3は、必ずしも両方を用いる必要はなく、片方だけをキャパシタとして用いてもよい。但し、前述したように出力端子SOUTの電位とノードB の電位との関係によってPMOSトランジスタP3とNMOSトランジスタN3のキャパシタとしての効果は変わるので、両者を並列接続した方が効果が大きいことは言うまでもない。VCC ＝VEE の場合は、NMOSトランジスタN3だけでキャパシタとして十分である。
【００７６】
（２）PMOSトランジスタP3およびNMOSトランジスタN3の代わりに、２層ポリシリコンを対向させた構造、ｐｎ接合による構造、メタル−メタル間を対向させた構造によるキャパシタを採用してもよい。また、出力端子SOUTとノードB との間のキャパシタは、デバイスにオン・チップ化するのではなく、外付けキャパシタを用いてもよい。
【００７７】
（３）インバータINV1の代わりに、入力ノードSIN に関係なくノード/SINの信号レベルを強制的にGND にできるイネーブル制御信号ENを備えた回路（例えば入力ノードSIN の信号と制御信号ENとが入力するノア回路）を用いてもよい。さらに、入力ノードや制御信号を複数備えた回路構成としてもよい。
【００７８】
＜第６の実施の形態＞
前記各実施の形態およびその変形例は、出力回路の機能のみを備えていたが、入力回路の機能および出力回路の機能を備えた入出力回路を実現することも可能であり、その一例を以下に説明する。
【００７９】
図７は、本発明の第６の実施の形態に係るＬＳＩの入出力回路を示している。この入出力回路60は、図１を参照して前述した出力回路10と比べて、出力端子SOUTが入出力端子SIO となる点、ノードA に入力回路用のインバータINV2の入力ノードが接続されている点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００８０】
図７の入出力回路60において、出力回路部の動作は、前述した図１の出力回路10の動作と基本的には同様である。入力回路部の動作は、ノードA の信号電位がインバータINV2に入力し、インバータINV2の出力信号が内部回路（図示せず）に入力する。この際、インバータINV2を構成するNMOSトランジスタ（図示せず）のゲートに電源電位VEE の電位が印加されることを防ぐために、NMOSトランジスタN2がクランプ回路として働くことを利用している。
【００８１】
このように、ノードA の信号レベルはNMOSトランジスタN2によってクランプされるので、ノードA の信号を受ける入力回路はインバータINV2に制限されるものではない。
【００８２】
また、外部バスのプルアップ用の電源電位VEE が、入出力回路の素子の耐圧問題を引き起こさない範囲の電位に設定されているならば、入出力端子SIO を直接に入力回路の入力ノードに接続してもよいことはいうまでもない。
【００８３】
＜第２乃至第５の実施の形態の変形例＞
前記第２乃至第５の実施の形態およびその変形例においても、第６の実施の形態と同様に、出力回路を入出力回路に変更することが可能である。
【００８４】
＜第７の実施の形態および第８の実施の形態＞
第１乃至第６の実施の形態およびその変形例においては、出力端子SOUTあるいは入出力端子SIO に接続されるプルアップ素子としてすべて抵抗素子RPを用いたが、これに限らず、他の素子を用いることも可能であり、その例を図８および図９に示す。
【００８５】
図８は、本発明の第７の実施の形態に係るＬＳＩの出力回路を示している。
【００８６】
この出力回路70は、VCC ＝VEE の場合の回路例であり、DC出力レベルとしてVCC またはGND のみをとり得るバイ・ステート（bi-state）出力回路を示した。
【００８７】
この出力回路70は、前述した図１の出力回路10と比べて、抵抗素子RPが省略され、プルアップ素子として出力端子SOUTとVCC ノードとの間にPMOSトランジスタP4が追加され、そのゲートにインバータ回路INV1の出力信号/SINが印加される点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００８８】
図８の出力回路70の動作は、図１の出力回路10の動作と基本的に同様であるが、インバータ回路INV1の出力信号/SINによりNMOSトランジスタN1がオフする時には、PMOSトランジスタP4がオンになり、出力端子SOUTの電位をプルアップするようになる。
【００８９】
図９は、本発明の第８の実施の形態に係るＬＳＩの入出力回路を示している。この入出力回路80は、VCC ＝VEE の場合の回路例であり、DC出力レベルとしてVCC またはGND を出力し、さらに入出力端子SIO をハイ・インピーダンスにもできるトライ・ステート（tri-state ）入出力回路を示した。
【００９０】
この入出力回路80は、前述した図７の入出力回路60と同様にノードA の信号を入力回路（図示せず）に入力しているが、図７の入出力回路60と比べて、（１）抵抗素子RPが省略され、（２）プルアップ素子として入出力端子SIO とVCC ノードとの間にPMOSトランジスタP4が追加され、（３）インバータ回路INV1に代えて、イネーブル制御信号ENと入力ノードSIN の信号とが入力するノア回路NOR1が設けられ、このノア回路NOR1の出力ノード/SINの信号が前記NMOSトランジスタN1およびPMOSトランジスタP1のゲートに印加され，（４）イネーブル制御信号ENの反転信号/EN と入力ノードSIN の信号とが入力するナンド回路NAND1 が設けられ、その出力信号が前記PMOSトランジスタP4のゲートに印加される点が異なり、その他は同じであるので図７中と同じ符号を付している。
【００９１】
図９の入出力回路80の動作は、図７の入出力回路60の動作と基本的に同様であるが、イネーブル制御信号ENが“Ｈ”になると、ノア回路NOR1の出力ノード/SINの信号が入力ノードSIN の信号に関係なく強制的にGND になってNMOSトランジスタN1がオフになると共に、/ENが“Ｈ”になり、ナンド回路NAND1 の出力ノードがVCC になってPMOSトランジスタP4がオフになる。そして、入出力端子SIO はハイ・インピーダンス状態になる。
【００９２】
また、イネーブル制御信号ENが“Ｌ”（その反転信号/EN が“Ｈ”）の時には、入力ノードSIN が“Ｈ”になると、ノア回路NOR1の出力ノード/SINがGND になってNMOSトランジスタN1がオフになるとともに、ナンド回路NAND1 の出力信号が“Ｌ”になってPMOSトランジスタP4がオンになり、入出力端子SIO の電位をプルアップするようになる。イネーブル制御信号ENが“Ｌ”がであり、入出力端子SIO が“Ｌ”のときは、図７の入出力回路60と同じ動作になる。
【００９３】
＜第２乃至第６の実施の形態の変形例＞
第７、第８の実施の形態で示したように、プルアップ素子として抵抗素子RPに代えてPMOSトランジスタP4を追加する構成は、前記第２乃至第６の実施の形態およびその変形例にも容易に適用できることは言うまでもなく、本発明の範囲に含まれる。
【００９４】
＜第９の実施の形態および第１０の実施の形態＞
第１乃至第８の実施の形態およびその変形例においては、キャパシタとして働く素子、例えばPMOSトランジスタP3および／またはNMOSトランジスタN3は、出力端子SOUTあるいは入出力端子SIO とNMOSトランジスタN2のゲート( ノードB)との間に接続されていたが、これに限らず、他の接続を用いることも可能であり、その例を図１０および図１１に示す。
【００９５】
図１０は、本発明の第９の実施の形態に係るＬＳＩの出力回路を示している。この出力回路90は、前述した図１の出力回路10と比べて、キャパシタとして働くドレイン・ソース・バックゲートが接続されたPMOSトランジスタP4およびドレイン・ソースが接続されたNMOSトランジスタN4の接続位置が、ノードA （NMOSトランジスタN1のソース・ドレイン・パスとNMOSトランジスタN2のソース・ドレイン・パスの共通接続点）とNMOSトランジスタN2のゲート（ノードB ）との間に変更されている点が異なり、その他は同じであるので図１中と同じ符号を付している。
【００９６】
上記NMOSトランジスタN4は、ゲートがノードB に接続され、ドレイン・ソースがノードA に接続されており、バックゲートはGND に接続されている。また、前記PMOSトランジスタP4は、ゲートがノードA に接続され、ドレイン・ソース・バックゲートがノードB に接続されている。
【００９７】
図１０の出力回路90の動作は、図１の出力回路10の動作と基本的に同様である。この場合、ノードB の電位はノードA の電位以上になるので、上記の接続によりPMOSトランジスタP4およびNMOSトランジスタN4は、そのゲート直下にチャネルが形成され、ノードA 、B 間のキャパシタとして働くようになる。ノードA 、B 間の電位差はVCC より大きくならないので、容量素子の耐圧の問題はない。
【００９８】
出力端子SOUTの電位がVEE から立ち下がる時、ノードA の電位の立ち下がりに応じて容量素子として働くPMOSトランジスタP4とNMOSトランジスタN4がノードB の電位をプルダウンする。その結果、NMOSトランジスタN2のゲート・ソース間電位差は小さくなり、NMOSトランジスタN2の駆動力は小さくなる。従って、出力端子SOUTの立下り波形は鈍る。
【００９９】
前述した図１の出力回路10の場合は、出力端子SOUTとNMOSトランジスタN2のゲートが容量結合されていたので、出力端子SOUTの電位の立下りに応じてNMOSトランジスタN2の駆動力は小さくなる。
【０１００】
図１１は、本発明の第１０の実施の形態に係るＬＳＩの出力回路を示している。
【０１０１】
この出力回路100 は、前述した図１の出力回路10と比べて、キャパシタとして働くドレイン・ソースが接続されたNMOSトランジスタN4の接続位置が、ノードA とノードB との間に変更されている点が異なり、その他は同じであるので図１中と同じ符号を付している。
【０１０２】
図１１の出力回路100 の動作は、図１０の出力回路90の動作と基本的に同様である。
【０１０３】
＜第９の実施の形態および第１０の実施の形態の変形例＞
第９の実施の形態および第１０の実施の形態において、キャパシタとして働くトランジスタP4、N4は、少なくとも一方を用いるだけでも効果が得られる。
【０１０４】
＜第２乃至第８の実施の形態の変形例＞
第９、第１０の実施の形態およびその変形例で示したように、第１の実施の形態に係る図１の出力回路10におけるキャパシタ（トランジスタP4および／またはN4）の接続位置を変更する構成は、前記第２乃至第８の実施の形態およびその変形例にも容易に適用できることは言うまでもなく、本発明の範囲に含まれる。
【０１０５】
＜第１乃至第８の実施の形態およびその変形例の基本構成＞
第１乃至第８の実施例およびその変形例の本質的な部分である基本構成は、図１２に示すようになる。
【０１０６】
即ち、図１２に示すCMOS出力回路110 は、出力端子SOUT（あるいはSIO ）と、VCC と、VCC より低いGND と、ドレイン・ソース間の電流パスの一端が第１のノードA に接続され、ゲートに制御信号/SINが入力され、他端がGND に接続された第１のNMOSトランジスタN1と、ドレイン・ソース間の電流パスの一端が前記第１のノードA に接続され、他端が前記出力端子SOUT（あるいはSIO ）に接続された第２のNMOSトランジスタN2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）と前記出力端子SOUT（あるいはSIO ）との間に接続された容量素子C1と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）とVCC の間に接続されたプルアップ素子PUP とを備えたことを特徴とするものである。
【０１０７】
＜第９の実施の形態およびその変形例の基本構成＞
第９の実施例およびその変形例の本質的な部分である基本構成は、図１３に示すようになる。
【０１０８】
即ち、図１３に示すCMOS出力回路120 は、出力端子SOUT（あるいはSIO ）と、VCC と、VCC より低いGND と、ドレイン・ソース間の電流パスの一端が第１のノードA に接続され、ゲートに制御信号/SINが入力され、他端がGND に接続された第１のNMOSトランジスタN1と、ドレイン・ソース間の電流パスの一端が前記第１のノードA に接続され、他端が前記出力端子SOUT（あるいはSIO ）に接続された第２のNMOSトランジスタN2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）と前記第１のノードA との間に接続された容量素子C2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）とVCC の間に接続されたプルアップ素子PUP とを備えたことを特徴とするものである。
【０１０９】
＜第１０の実施の形態およびその変形例の基本構成＞
第１０の実施例およびその変形例の本質的な部分である基本構成は、図１４に示すようになる。
【０１１０】
即ち、図１４に示すCMOS出力回路130 は、出力端子SOUT（あるいはSIO ）と、VCC と、VCC より低いGND と、ドレイン・ソース間の電流パスの一端が第１のノードA に接続され、ゲートに制御信号/SINが入力され、他端がGND に接続された第１のNMOSトランジスタN1と、ドレイン・ソース間の電流パスの一端が前記第１のノードA に接続され、他端が前記出力端子SOUT（あるいはSIO ）に接続された第２のNMOSトランジスタN2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）と前記出力端子SOUT（あるいはSIO ）との間に接続された第１の容量素子C1と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）と前記第１のノードA との間に接続された第２の容量素子C2と、前記第２のNMOSトランジスタN2のゲート（第２のノードB ）とVCC の間に接続されたプルアップ素子PUP とを備えたことを特徴とするものである。
【０１１１】
【発明の効果】
上述したように本発明の半導体集積回路の出力回路によれば、出力端子と接地電位との間に無駄な貫通電流が流れず、出力端子に接続されているNMOSトランジスタの耐圧に起因する信頼性劣化の問題を避けることができ、同時に立下りスピードを制御することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図２】図１の出力回路の動作波形を示す波形図。
【図３】本発明の第２の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図４】本発明の第３の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図５】本発明の第４の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図６】本発明の第５の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図７】本発明の第６の実施の形態に係るＬＳＩの入出力回路を示す回路図。
【図８】本発明の第７の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図９】本発明の第８の実施の形態に係るＬＳＩの入出力回路を示す回路図。
【図１０】本発明の第９の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図１１】本発明の第１０の実施の形態に係るＬＳＩの出力回路を示す回路図。
【図１２】本発明の第１乃至第８の実施の形態およびその変形例の基本構成を示す回路図。
【図１３】本発明の第９の実施例およびその変形例の基本構成を示す回路図。
【図１４】本発明の第１０の実施の形態およびその変形例の基本構成を示す回路図。
【図１５】従来のＬＳＩの出力回路を示す回路図。
【図１６】図１５の出力回路の動作波形を示す波形図。
【符号の説明】
10…出力回路、
P1、P2…PMOSトランジスタ、
N1、N2…NMOSトランジスタ、
A …第１のノード、
B …第２のノード、
SOUT…出力端子、
P3、N3…容量素子用のMOS トランジスタ、
RP…プルアップ用抵抗素子、
CL…容量性負荷。
Claims (14)
- 出力端子と、
ドレイン・ソース間の電流パスの一端が第１のノードに接続され、ゲートに第１の制御信号が入力され、他端が接地電位に接続された第１のNMOSトランジスタと、
ドレイン・ソース間の電流パスの一端が前記第１のノードに接続され、他端が前記出力端子に接続された第２のNMOSトランジスタと、
前記第２のNMOSトランジスタのゲートである第２のノードと前記出力端子との間に接続された容量素子と、
前記第２のノードと電源電位の間に接続されたプルアップ素子
とを具備することを特徴とする半導体集積回路の出力回路。 - 出力端子と、
ドレイン・ソース間の電流パスの一端が第１のノードに接続され、ゲートに第１の制御信号が入力され、他端が接地電位に接続された第１のNMOSトランジスタと、
ドレイン・ソース間の電流パスの一端が前記第１のノードに接続され、他端が前記出力端子に接続された第２のNMOSトランジスタと、
前記第２のNMOSトランジスタのゲートである第２のノードと前記第１のノードとの間に接続された容量素子と、
前記第２のノードと電源電位の間に接続されたプルアップ素子
とを具備することを特徴とする半導体集積回路の出力回路。 - 前記プルアップ素子は、
前記第２のノードと前記電源電位の間にドレイン・ソース間の電流パスを接続され、ゲートが前記第１のノード、前記接地電位および前記出力端子のいずれか１つに接続された第１のPMOSトランジスタであることを特徴とする請求項１または２記載の半導体集積回路の出力回路。 - 前記プルアップ素子は抵抗素子であることを特徴とする請求項１または２記載の半導体集積回路の出力回路。
- 前記抵抗素子は、P 形拡散層で形成され、前記P 形拡散層と前記電源電位との間に寄生ｐｎ接合ダイオードが形成されていることを特徴とする請求項４記載の半導体集積回路の出力回路。
- 前記第２のノードと前記電源電位の間にドレイン・ソース間の電流パスを接続され、ゲートに前記第１の制御信号が入力される第１のPMOSトランジスタをさらに具備することを特徴とする請求項１または２記載の半導体集積回路の出力回路。
- 前記第２のノードにアノードを接続され、前記電源電位にカソードを接続されたｐｎ接合ダイオードをさらに具備することを特徴とする請求項１または２記載の半導体集積回路の出力回路。
- 前記容量素子は、ゲートが前記第２のノードに接続され、ドレイン・ソース・バックゲートが前記出力端子に接続された第１のPMOSトランジスタを含むことを特徴とする請求項１記載の半導体集積回路の出力回路。
- 前記容量素子は、ゲートが前記第２のノードに接続され、ドレイン・ソースが前記出力端子に接続され、バックゲートが前記接地電位に接続された第３のNMOSトランジスタを含むことを特徴とする請求項１記載の半導体集積回路の出力回路。
- 前記容量素子は、ゲートが前記第１のノードに接続され、ドレイン・ソース・バックゲートが前記第２のノードに接続された第１のPMOSトランジスタを含むことを特徴とする請求項２記載の半導体集積回路の出力回路。
- 前記容量素子は、ゲートが前記第２のノードに接続され、ドレイン・ソースが前記第１のノードに接続され、バックゲートが前記接地電位に接続された第３のNMOSトランジスタを含むことを特徴とする請求項２記載の半導体集積回路の出力回路。
- ドレイン・ソース間の電流パスの一端が前記出力端子に接続され、他端が前記電源電位に接続され、ゲートに前記第１の制御信号が入力される第１のPMOSトランジスタをさらに具備することを特徴とする請求項１または２記載の半導体集積回路の出力回路。
- ドレイン・ソース間の電流パスの一端が前記出力端子に接続され、他端が前記電源電位に接続され、ゲートに第２の制御信号が入力される第１のPMOSトランジスタをさらに具備することを特徴とする請求項１または２記載の半導体集積回路の出力回路。
- 前記第１のノードから他の回路への入力信号を引き出したことを特徴とする請求項１乃至１３のいずれか１項に記載の半導体集積回路の出力回路。
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