JP3948621B2 - インターフェース回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、各種電子機器における外部端子が開放状態であっても、その電圧をHレベルまたはLレベルに安定させることができ、しかも漏れ電流を抑えることのできるインターフェース回路に関する。
【0002】
【関連する背景技術】
各種の情報処理装置には、一般的に信号入力用の複数の外部入力端子(コネクタ)が設けられる。また情報処理装置に組み込まれるCPU等の半導体集積回路にも信号入力用の複数の入力端子(ピン)が設けられ、更にその動作モードを切り換えるための制御端子が設けられることもある。外部入力端子は、外部機器から与えられるHレベルまたはLレベルの論理信号を入力してCPUやメモリ等の内部回路に与えるインターフェースとしての役割を担い、また上記制御端子は、例えば接地されるか否かによって内部回路に与える制御情報をHレベルまたはLレベルに切り換える役割を担う。
【0003】
ところでこの種の論理回路用の外部入力端子/制御端子は、その入力インピーダンスが高く、外部ノイズに対して弱いので、一般的にはHレベルまたはLレベルに固定して用いられる。しかしながらその実装ボード上で外部入力端子/制御端子を接地する等してHレベルまたはLレベルに固定することは極めて面倒である。そこで従来一般的には、図13(a)(b)に示すようにプルアップ抵抗Rpuまたはプルダウン抵抗Rpdを用いて外部入力端子/制御端子に電源電圧Vccを与えたり、或いは接地するようにしている。
【0004】
尚、外部入力端子1を有する入力バッファ2は、例えば図13(a)(b)に示すようにpチャネルMOSトランジスタ(PMOSと略記する)3とnチャネルMOSトランジスタ(NMOSと略記する)4とからなるインバータ回路により構成される。しかしながら外部入力端子1にプルアップ抵抗Rppまたはプルダウン抵抗Rpdを接続した場合、これらの抵抗Rpp,抵抗Rpdを介して外部入力端子1に漏れ電流が生じることが否めない。
【0005】
そこで図14に示すように2段のインバータ回路2a,2bからなる入力バッファの入力ノードに、NMOSトランジスタ5を介してゲート制御されるNMOSトランジスタ6およびPMOSトランジスタ7からなるラッチ回路8を設けることで、漏れ電流を抑えることが提唱されている(例えば特許文献1を参照)。このラッチ回路8は、外部入力端子1にHレベルまたはLレベルの信号(電圧)が与えられたとき、この信号を受けて動作する入力バッファ(2段のインバータ回路2a,2b)の出力レベルに応じてラッチ動作することで前記外部入力端子1をHレベルまたはLレベルに強制的に固定する役割を担う。同時にラッチ回路8は前記外部入力端子1がフローティング状態(開放状態)であるときには、外部信号Sを受けてNMOSトランジスタ5をオフさせ、同時にプルアップ抵抗Rpuを介してNMOSトランジスタ6をオンさせると共にPMOSトランジスタ7をオフさせることで外部入力端子1をHレベルに保つ役割を担う。
【0006】
【特許文献1】
特開平9−161486号公報
【0007】
【発明が解決しようとする課題】
しかしながら特許文献1に示されるようなラッチ回路8を設けた場合、外部入力端子1がフローティング状態(開放状態)であるか否かによって外部信号Sを用いてNMOSトランジスタ5をオン/オフ制御する必要がある。これ故、外部入力端子1がフローティング状態(開放状態)であるか否かを判断し、外部信号Sを発生させてラッチ回路8の動作を制御するための専用回路や工夫が必要となる。
【0008】
本発明はこのような事情を考慮してなされたもので、その目的は、外部入力端子がフローティング状態(開放状態)であるとき、外部信号を用いることなく上記外部入力端子を自動的にHレベルまたはLレベルに設定することができ、しかも耐ノイズ性を有して外部入力端子を介する漏れ電流のない簡易な構成のインターフェース回路を提供することにある。
【0009】
【課題を解決するための手段】
上述した目的を達成するべく本発明に係るインターフェース回路は、一対の電源端子をなす正電圧端子および負電圧端子(例えば電源電圧端子と接地端子)と外部入力端子とを備え、上記外部入力端子に接続されて該外部入力端子の電位をHレベルまたはLレベルに安定させるインターフェイス回路であって、
MOSトランジスタにより構成され、前記外部入力端子に与えられる入力電圧レベルを反転して出力する第1のインバータ回路と、
MOSトランジスタにより構成され、上記第1のインバータ回路の出力電圧レベルを反転した電圧レベルであって前記外部入力端子を介して前記第1のインバータ回路に加えられた入力電圧のレベルよりも高いレベルの電圧または低いレベルの電圧を出力する第2のインバータ回路と、
この第2のインバータ回路の出力電圧を前記外部入力端子に正帰還する帰還路と
を具備し、前記外部入力端子がフローティング状態のときには該外部入力端子の電位をHレベルまたはLレベルの一方に強制的に設定することを特徴としている。
【0010】
即ち、本発明に係るインターフェース回路は、基本的には外部入力端子に加わった電圧のレベルを反転する第1のインバータ回路と、この第1のインバータ回路の出力レベルを反転する第2のインバータ回路とを備え、この第2のインバータ回路の出力レベルを前記第1のインバータ回路の入力ノード(外部入力端子)に正帰還するように構成したものであって、
特に前記外部入力端子がフローティング状態のときに該外部入力端子の電位をHレベルに強制的に設定する場合には、前記第1のインバータ回路の入力ノードに加えられる入力電圧レベルと、前記第2のインバータ回路の出力ノードから出力される出力電圧レベルとが
[入力電圧レベル]<[出力電圧レベル]
となるように設定し、或いは前記外部入力端子がフローティング状態のときに該外部入力端子の電位をLレベルに強制的に設定する場合には
[入力電圧レベル]>[出力電圧レベル]
となるように設定しておき、この第2のインバータ回路の出力ノードの電圧を前記第1の入力ノード(外部入力端子)に正帰還することで、その正帰還作用により外部入力端子の電位を自動的にHレベルに引き上げ、またはLレベルに引き下げるようにしたことを特徴としている。尚、上述した入力電圧と出力電圧とは僅かに大きさが異なっていさえすれば良い。
【0011】
このように構成されたインターフェース回路によれば、外部入力端子がフローティング状態であるとき、第1のインバータ回路の入力ノードに加わる電位よりも所定電圧だけ高い電圧または低い電圧が前記第2のインバータ回路の出力ノードから第1のインバータ回路の入力ノードに正帰還されるので、その正帰還作用により第2のインバータ回路の出力電圧が次第にHレベルまたはLレベルにシフトされ、HレベルまたはLレベルに至ったときに安定する。
【0012】
この結果、本発明に係るインターフェース回路によれば、外部入力端子がフローティング状態(開放状態)であっても、外部入力端子の電圧が自動的にHレベルまたはLレベルに安定化することになる。また外部入力端子の電圧が自動的にHレベルまたはLレベルに安定したとき、外部入力端子の電圧をHレベルに電気的に固定したとき、或いは外部入力端子の電圧をLレベルに電気的に固定したときのいずれの場合であっても、このインターフェース回路によれば、第1および第2のインバータ回路によって外部入力端子が正電圧端子および負電圧端子から切り離されるので、プルアップ抵抗やプルダウン抵抗を用いた場合のように漏れ電流が生じることがない。
【0013】
外部入力端子を自動的にHレベルに設定する場合には、好ましくは前記第2のインバータ回路は、
(a) 正電圧端子と外部入力端子との間に接続されて前記第1のインバータ回路の出力がHレベルの時にオフとなり、前記第1のインバータ回路の出力がLレベルの時にオンとなる第1のトランジスタと、
(b) 負電圧端子と外部入力端子との間に直列に介挿された第2および第3のトランジスタであって、少なくともその一方は前記第1のインバータ回路の出力がLレベルの時にオフし、且つ少なくともその一方は前記第1のインバータ回路の出力がHレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがHレベルのときには該入力電圧レベル以上の電圧を出力し、前記入力電圧レベルがHレベル以外のときには該入力電圧レベルよりも高いレベルの電圧を出力する第2および第3のトランジスタと
により構成される。
【0014】
ちなみに上記第2および第3のトランジスタは、その一方が前記第1のインバータ回路の出力がLレベルであるときにオフし、他方が前記第1のインバータ回路の出力がHレベルであるときにオフするものであっても良く、或いはその一方または双方が前記第1のインバータ回路の出力がHレベル/Lレベルに拘わらずオフするものであっても良い。そしてこれらの第2および第3のトランジスタは、フローティング状態にある外部入力端子の電位よりも、第2のインバータ回路の出力電圧を所定電圧だけ高くする電圧シフト機能を担うことになる。
【0015】
また第2のインバータ回路が上述した如く構成される場合、前記第1のインバータ回路としては、前記外部入力端子を介して加えられたLレベルの入力信号に対してその出力電圧レベルを、前記正電圧レベルよりも前記第2のインバータ回路における第1のトランジスタがオンしない程度に低くする電圧シフト手段を備えることが好ましい。このような電圧シフト手段を備えることで、前述した正帰還作用によるHレベルへの収束速度を速くすることが可能となる。
【0016】
また外部入力端子を自動的にLレベルに設定する場合には、好ましくは前記第2のインバータ回路を、
(c) 負電圧端子と外部入力端子との間に接続されて前記第1のインバータ回路の出力がLレベルの時にオフとなり、Hレベルの時にオンとなる第1のトランジスタと、
(d) 正電圧端子と外部入力端子との間に直列に介挿された第2および第3のトランジスタであって、少なくともその一方は前記第1のインバータ回路の出力がLレベルの時にオフし、且つ少なくともその一方は前記第1のインバータ回路の出力がHレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがLレベルのときには該入力電圧レベル以下の電圧を出力し、前記入力電圧レベルがLレベル以外のときには該入力電圧レベルよりも低いレベルの電圧を出力する第2および第3のトランジスタと
により構成することも可能である。
【0017】
ちなみに上記第2および第3のトランジスタは、その一方が前記第1のインバータ回路の出力がHレベルであるときにオフし、他方が前記第1のインバータ回路の出力がLレベルであるときにオフするものであっても良く、或いはその一方または双方が前記第1のインバータ回路の出力がHレベル/Lレベルに拘わらずオフするものであっても良い。そしてこれらの第2および第3のトランジスタは、フローティング状態にある外部入力端子の電位よりも、第2のインバータ回路の出力電圧を所定電圧だけ低くする電圧シフト機能を担うことになる。
【0018】
そして第2のインバータ回路を上述した如く構成した場合、前記第1のインバータ回路としては、前記外部入力端子を介して加えられたLレベルの入力信号に対してその出力電圧レベルを、前記負電圧レベルよりも前記第2のインバータ回路における第1のトランジスタがオンしない程度に高くする電圧シフト手段を備えることが好ましい。
【0019】
更には上述した如く構成されたインターフェース回路において、具体的には外部入力端子を自動的にHレベルに設定するように構成した前記第2のインバータ回路の出力ノードに、前記正電圧端子から前記外部入力端子に向けて一定電流を供給する電流供給手段を備えることも好ましい。また外部入力端子を自動的にLレベルに設定するように構成した前記第2のインバータ回路においては、その出力ノードに前記外部入力端子から前記負電圧端子に向けて一定電流を供給する電流供給手段を備えることも好ましい。
【0020】
このような電流供給手段を備えれば、外部入力端子がLレベルまたはHレベルに固定された時に外部入力端子を介して漏れが生じるものの、MOSトランジスタのオフ動作時間を短くして前述した正帰還作用によるHレベルまたはLレベルへの収束速度を速くすることができる。
尚、第2のインバータ回路の出力ノードに供給する電流は、外部入力端子がフローティング状態になったときに、第2のインバータ回路の電圧シフト機能をなすMOSトランジスタに電圧降下を生じさせる役割を担うだけなので、プルアップ抵抗またはプルダウン抵抗を用いた場合の漏れ電流に比較して、その電流値を遥に小さく抑えることができる。
【0021】
尚、ここでは正電圧レベルおよび負電圧レベルは、例えば+5Vおよび0Vのように、その駆動電圧として印加される正負一対の電圧レベルを指すものとし、またHレベルおよびLレベルについては、一般的なデジタル(ロジック)回路において用いられている、例えば4.5〜5.0V,0.0〜0.5Vのような、或る電位幅を持った電圧レベルを指すものとする。
【0022】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態に係るインターフェース回路について説明する。
尚、ここでは一対の電源端子をなす正電圧端子および負電圧端子を、正(プラス)の電源電圧Vccを供給する電源ノードとゼロ電位に規定された接地ノードとして説明するが、正電圧端子が接地され、負電圧端子が負(マイナス)の電圧を供給するようなものであっても良い。また正電圧端子に正(プラス)の電源電圧、負電圧端子に負(マイナス)の電圧を供給するようなものであっても良い。
【0023】
〈第1の実施形態〉
図1は第1の実施形態に係るインターフェース回路の構成を示すもので、10はPMOSトランジスタ11とNMOSトランジスタ12とで構成された第1のインバータ回路、20は2つのPMOSトランジスタ21,22とNMOSトランジスタ23とで構成された第2のインバータ回路である。
【0024】
第1のインバータ回路10は、PMOSトランジスタ11およびNMOSトランジスタ12の各ドレイン電極を相互に接続して電源ノード(正電圧端子)と接地ノード(負電圧端子)との間に直列に介挿され、各ゲート電極を入力ノードAを介して外部入力端子1に共通に接続すると共に、相互に接続したドレイン電極を出力ノードBとした構成を有する。そして外部入力端子1に加わる電圧を受けてPMOSトランジスタ11とNMOSトランジスタ12とを相補的にオン/オフ動作させ、これによって外部入力端子1(入力ノードA)の電圧レベルを反転したレベルの電圧を出力ノードBに得るものとなっている。
【0025】
具体的には第1のインバータ回路10は、外部入力端子1からその入力ノードAに加わる電圧がHレベルのとき、PMOSトランジスタ11がオフし、NMOSトランジスタ12がオンすることで出力ノードBの電圧をLレベルにする。逆に外部入力端子1から入力ノードAに加わる電圧がLレベルのとき、PMOSトランジスタ11がオンし、NMOSトランジスタ12がオフすることで出力ノードBの電圧をHレベルにする。
【0026】
一方、第2のインバータ回路20は、直列に接続した2つのPMOSトランジスタ21,22とNMOSトランジスタ23を、電源ノードと接地ノードとの間に介挿し、これらのトランジスタ21,22,23の各ゲート電極を共通に接続して入力ノードとし、前記第1のインバータ回路10の出力ノードBに接続して構成される。そしてPMOSトランジスタ21のドレイン電極とPMOSトランジスタ22のソース電極との接続点を出力ノードCとし、この出力ノードCを前述した第1のインバータ回路10の入力ノードAに接続する帰還路を設けることで、該第2のインバータ回路20の出力を前記第1のインバータ回路10に正帰還するように構成されている。
【0027】
ちなみに第2のインバータ回路20を構成するPMOSトランジスタ21,22およびNMOSトランジスタ23は、基本的にはその入力ノード(ゲート電極)に第1のインバータ回路10の出力を受けて相補的にオン/オフ動作し、上記第1のインバータ回路10の出力ノードBの電圧レベルを反転したレベルの電圧を出力ノードCに得るレベル反転機能としての役割を担う。特にPMOSトランジスタ22およびNMOSトランジスタ23は完全にオン動作しないとき、そのソース・ドレイン電極間に生じる所定の電圧を出力ノードCに加えることで、ノードCの電圧レベルを高める電圧シフト機能としての役割を担う。
【0028】
具体的には前記外部入力端子1の電圧がHレベルであり、これを受けた第1のインバータ回路10がLレベルの電圧を出力しているときには、PMOSトランジスタ21,22がオン動作し、またNMOSトランジスタ23がオフ動作する。そしてこのときにはNMOSトランジスタ23がオフしているので、外部入力端子1にNMOSトランジスタ23を介する漏れ電流が生じることがなくなる。
【0029】
一方、前記外部入力端子1の電圧がLレベルであり、これを受けた第1のインバータ回路10がHレベルの電圧を出力しているときには、PMOSトランジスタ21,22がオフ動作し、またNMOSトランジスタ23がオン動作する。そしてこのときにはPMOSトランジスタ21がオフしているので、外部入力端子1にPMOSトランジスタ21を介する漏れ電流が生じることがなくなる。
【0030】
一方、外部入力端子1が接地された状態(Lレベル)からフローティング状態(開放状態)になったとすると、ノードA,Cの電圧が外部入力端子1によって規定されることがなくなる。するとノードCの電圧が第1のインバータ回路10の入力ノードAに正帰還されてその電圧が次第に高められるので、その電圧の上昇に伴って第1のインバータ回路10の出力電圧レベルが次第に低下する。そして第2のインバータ回路20の入力ノードに与えられる電圧の低下に伴ってPMOSトランジスタ21,22がオンし、またNMOSトランジスタ23がオフすることで出力ノードCの電圧が強制的にHレベルに固定され、外部入力端子1の電圧がHレベルに安定することになる。換言すれば外部入力端子1がフローティング状態(開放状態)である場合には、その電圧が自動的にHレベルに設定される。
【0031】
即ち、第2のインバータ回路20の出力を第1のインバータ回路10の入力ノードAに正帰還しないものとすると、第2のインバータ回路20自体は外部入力端子1に加えられる電圧に対して、例えば図2の特性Xに示すような電圧を出力するように、つまりノードAに加えられる電圧よりも大きい電圧を常に出力するように構成されている。これ故、第2のインバータ回路20の出力電圧を第1のインバータ回路10の入力ノードAに正帰還すると、外部入力端子1が接地されてノードAに加えられる電圧がLレベルに固定されている場合以外においては、第2のインバータ回路20から正帰還される上記外部入力端子1の電圧よりも高い電圧によってノードAの電圧が次第に高められ、これによってノードAの電圧がHレベルに自動的に収束して安定する。この結果、外部入力端子1がフローティング状態(開放状態)である場合には、その電圧が自動的にHレベルに設定されることになる。
【0032】
かくしてこのように構成されたインターフェース回路によれば、外部入力端子1の電圧がHレベルまたはLレベルに設定されたとき、漏れ電流を生じることなく、その入力状態を安定に保持することができる。特に外部入力端子1がフローティング状態(開放状態)であるときには、その電圧を自動的にHレベルに設定することができるので、従来のようなプルアップ抵抗Rpuを接続して外部入力端子1の電圧を引き上げる必要がない。しかも外部入力端子1の電圧をLレベルに強制的に固定したときには、前述したようにPMOSトランジスタ21がオフしているので、外部入力端子1を介する漏れ電流が生じることがない。従って各種電子機器における外部入力端子1に接続して、その電圧をHレベルまたはLレベルに安定化する上で多大なる効果が奏せられる。
【0033】
〈第2の実施形態〉
ところで上述した実施形態は、外部入力端子1がフローティング状態(開放状態)であるとき、上記外部入力端子1の電圧を自動的にHレベルに設定するように構成したものであるが、逆に外部入力端子1の電圧を自動的にLレベルに設定するようにインターフェース回路を構成することも可能である。図3はその実施形態を示すインターフェース回路の構成図であり、図1に示すインターフェース回路と同一部分には同一符号を付して示してある。
【0034】
このインターフェース回路が特徴とするところは、第2のインバータ回路20を、直列に接続したPMOSトランジスタ24および2つのNMOSトランジスタ25,26を電源ノードと接地ノードとの間に介挿し、これらのトランジスタ24,25,26の各ゲート電極を共通に接続して入力ノードとして、前記第1のインバータ回路10の出力ノードBに接続して構成される。そしてNMOSトランジスタ25のソース電極とNMOSトランジスタ26のドレイン電極との接続点を出力ノードCとし、この出力ノードCを前述した第1のインバータ回路10の入力ノードAに接続することで、該第2のインバータ回路20の出力を前記第1のインバータ回路10に正帰還するように構成されている。
【0035】
ちなみに第2のインバータ回路20を構成するPMOSトランジスタ24およびNMOSトランジスタ25,26、基本的にはその入力ノード(ゲート電極)に第1のインバータ回路10の出力を受けて相補的にオン/オフ動作し、上記第1のインバータ回路10の出力ノードBの電圧レベルを反転したレベルの電圧を出力ノードCに得るレベル反転機能としての役割を担う。特にNMOSトランジスタ25とPMOSトランジスタ24は完全にオン動作しないとき、そのソース・ドレイン電極間に生じる所定の電圧降下を出力ノードCに加えることで、ノードCの電圧レベルを低くする電圧シフト機能としての役割を担う。
【0036】
かくしてこのように構成されたインターフェース回路によれば、外部入力端子1がフローティング状態(開放状態)であるとき、ノードA,Cの電圧が外部入力端子1によって規定されないので、ノードCの電圧が第1のインバータ回路10の入力ノードAに正帰還されてその電圧が次第に低くされるので、その電圧の低下に伴って第1のインバータ回路10の出力電圧レベルが次第に上昇する。そして第2のインバータ回路20の入力ノードに与えられる電圧の上昇に伴ってPMOSトランジスタ24がオフし、またNMOSトランジスタ25,26がオンすることで出力ノードCの電圧が強制的にLレベルに固定され、外部入力端子1の電圧がLレベルに安定することになる。換言すれば外部入力端子1がフローティング状態(開放状態)である場合には、その電圧が自動的にLレベルに設定される。
【0037】
従ってこのように構成されたインターフェース回路によれば、前述した図1に示すインターフェース回路と同様に、外部入力端子1の電圧がHレベルまたはLレベルに設定されたとき、漏れ電流を生じることなく、その入力状態を安定に保持することができる。特にこのインターフェース回路においては、外部入力端子1がフローティング状態(開放状態)であるときには、その電圧を自動的にLレベルに設定することができるので、従来のようなプルダウン抵抗Rpdを接続して外部入力端子1の電圧を引き下げる必要がない。しかも外部入力端子1の電圧をHレベルに強制的に固定したときには、前述したようにNMOSトランジスタ26がオフしているので、外部入力端子1を介する漏れ電流が生じることがない。従って各種電子機器における外部入力端子1に接続して、その電圧をHレベルまたはLレベルに安定化する上で多大なる効果が奏せられる。
【0038】
〈第3の実施形態〉
ところで本発明に係るインターフェース回路において、第1のインバータ回路10に、その入力ノードAに加わる電圧がLレベルまたはHレベルの一方であるとき、該第1のインバータ回路10から出力される電圧レベルを前記第2のインバータ回路20がオン/オフ動作しない程度にシフトするダイオード接続をしたMOSトランジスタを組み込むことも有用である。具体的には、例えば図1に示すインターフェース回路の場合には、図4にその構成を示すように電源ノードとPMOSトランジスタ11のソース電極との間に、ダイオード接続したPMOSトランジスタ13を介挿し、該PMOSトランジスタ13の動作閾値電圧程度だけ出力ノードBの電圧を低くする。
【0039】
このように構成されたインターフェース回路によれば、外部入力端子1が接地された場合には、PMOSトランジスタ11がオンし、NMOSトランジスタ12がオフするので、PMOSトランジスタ11のソース電極の電圧とノードBの電圧は略等しくなる。そしてNMOSトランジスタ12のソース・ドレイン間抵抗がPMOSトランジスタ13のソース・ドレイン間抵抗よりも大きいので、上記ノードBの電圧は電源ノードの電圧Vccよりも該PMOSトランジスタ13の動作閾値電圧程度低くなる。そして第2のインバータ回路20におけるPMOSトランジスタ21のゲート・ソース間電圧が、第1のインバータ回路10におけるPMOSトランジスタ13のゲート・ソース間電圧と略等しくなるので、PMOSトランジスタ21はオフ動作する。この結果、漏れ電流を生じることなく、外部入力端子1の電圧をLレベルに保つことが可能となる。
【0040】
但し、実際には、PMOSトランジスタ13とPMOSトランジスタ21の動作閾値電圧やトランジスタサイズのばらつきにより微少な漏れ電流が生じる事もあるが、本発明の効果が損なわれるものではない。
これに対して外部入力端子1が上述した接地状態から開放され、フローティング状態になると、前述した第2のインバータ回路20からの正帰還作用を受けてノードAの電圧が上昇する。するとこの電圧の上昇に伴って第1のインバータ回路10の出力電圧のレベルが低下し、前述したように外部入力端子1の電圧が自動的にHレベルに設定される。
【0041】
PMOSトランジスタ11がオンしているとき、前記PMOSトランジスタ13は、第2のインバータ回路20のPMOSトランジスタ21との間で等価的にカレントミラー回路を構成している。そして上述したようにPMOSトランジスタ21のゲート電極に加えられる電圧(ノードBの電圧)が、上記PMOSトランジスタ13の存在によりPMOSトランジスタ21の動作閾値電圧程度、その電源電圧Vccよりも低く保たれている。従って外部入力端子1がフローティング状態となってその電圧が上昇し、これに伴ってPMOSトランジスタ21のゲート電極に加えられる電圧が低下して該PMOSトランジスタ21の動作閾値電圧を越えるまでの時間を短くすることができる。この結果、PMOSトランジスタ21が逸早くオン動作することになるので、フローティング状態から外部入力端子1の電圧をHレベルに強制的に引き上げるまでに要する時間を大幅に短縮することが可能となる。
【0042】
この場合、第2のインバータ回路20の出力を第1のインバータ回路10の入力ノードAに正帰還しないものとすると、第2のインバータ回路20から出力される電圧(ノードCの電圧)は外部入力端子1に加えられる電圧に対して、例えば図5の特性Yに示すように変化し、常にノードAに加えられる電圧より大きい電圧となる。これ故、第2のインバータ回路20の出力電圧を第1のインバータ回路10の入力ノードAに正帰還すると、ノードAに加えられる電圧がLレベルまたはHレベルに固定されている場合以外においては、第2のインバータ回路20の出力電圧が逸早くHレベルとなる。
【0043】
〈第4の実施形態〉
尚、図3に示すインターフェース回路の場合には、図6に示すようにNMOSトランジスタ12のソース電極と接地ノードとの間にダイオード接続されたNMOSトランジスタ14を設け、第2のインバータ回路20におけるNMOSトランジスタ26のゲート電極に加える電圧(ノードBの電圧)を、該NMOSトランジスタ26の動作閾値電圧程度、その接地電圧よりも高く設定するようにしておけばよい。
【0044】
このようなNMOSトランジスタ14を設けておけば、外部入力端子1がHレベルの状態からフローティング状態となってその電圧が低下し、これに伴ってNMOSトランジスタ26のゲート電極に加えられる電圧が上昇して該NMOSトランジスタ26の動作閾値電圧を越えるまでの時間を短くすることができる。この結果、NMOSトランジスタ26が逸早くオン動作することになるので、フローティング状態から外部入力端子1の電圧をLレベルに強制的に引き下げるまでに要する時間を大幅に短縮することが可能となる。
【0045】
〈第5の実施形態〉
ところで前述したようにインターフェース回路を用いて外部入力端子1の電圧をHレベルまたはLレベルに設定するに際して、上記外部入力端子1に対して外部電源から一定電流を供給することも有用である。即ち、前述した図1に示すインターフェース回路においては、外部入力端子1がフローティング状態となったとき、第2のインバータ回路20におけるPMOSトランジスタ21を介して外部入力端子1に電源電圧Vccが印加されてその電圧が上昇する。しかし上記PMOSトランジスタ21は、外部入力端子1が接地されたときの漏れ電流を抑えるべく、オフ時の抵抗値が十分に高いものとなっている。この為、外部入力端子1が接地状態からフローティング状態となったとき、前述したようにして外部入力端子1の電圧をHレベルに引き上げるまでに長い時間が掛かることが否めない。しかもPMOSトランジスタ21のオフ時における抵抗値は温度に大きく依存するので、PMOSトランジスタ21をオンさせて外部入力端子1の電圧をHレベルに引き上げるまでの時間も温度依存性を有することになる。
【0046】
そこで図7に示すように、外部入力端子1に対して一定電流を供給する電流源としてカレントミラー回路30を更に設け、PMOSトランジスタ21がオンするまでに要する時間を短くすることが望ましい。具体的には定電流源31により駆動される電流吐き出し型のカレントミラー回路30を2つのPMOSトランジスタ32,33によって構成する。そして外部入力端子1がフローティング状態となったとき、上記カレントミラー回路30から外部入力端子1に向けて一定電流を供給するようにすれば良い。
【0047】
このようなカレントミラー回路30を備えたインターフェース回路によれば、外部入力端子1が接地されているときにはカレントミラー回路30から外部入力端子1に電流が流れるが、外部入力端子1がフローティング状態へと遷移したときにはカレントミラー回路30から供給される電流によって外部入力端子1の電圧が速やかに上昇する。この結果、第2のインバータ回路20におけるPMOSトランジスタ21がオンするまでに要する時間が短くなり、外部入力端子1の電圧が逸早くHレベルに引き上げられることになる。そしてPMOSトランジスタ21がオンし、外部入力端子1の接地ノードに対するインピーダンスは、NMOSトランジスタ23のインピーダンスにより支配されるので、カレントミラー回路30から外部入力端子1に流れる電流は殆どなくなる。
【0048】
ちなみに外部入力端子1の電源ノードに対するインピーダンスは、PMOSトランジスタ21のインピーダンスにより支配されるので、このようなカレントミラー回路30から外部入力端子1に供給する電流は、従来のプルアップ抵抗Rpuを用いた場合に生じる漏れ電流に比較して遙かに小さくすることができる。従って図1に示した構成のインターフェース回路に比較して若干動作電流が増えるものの、フローティング状態にある外部入力端子1を逸早くHレベルに引き上げることが可能となるので、漏れ電流を低減しながらその動作の高速化を図り得ると言う効果が奏せられる。
【0049】
〈第6の実施形態〉
尚、このようなカレントミラー回路については、フローティング状態にある外部入力端子1をLレベルに自動設定するインターフェース回路にもついても同様に組み込むことが可能である。具体的には特に図示しないが、前述した図3に示すインターフェース回路においては、電流吸い込み型のカレントミラー回路を構成し、外部入力端子1から一定の電流を吸い込むように構成すれば良い。このようにすれば前述したNMOSトランジスタ26のがオンするまでの時間を短くすることができるので、上述した図7に示すインターフェース回路と同様な効果が奏せられる。
【0050】
〈その他の実施形態〉
ところで上述した各実施形態においては、フローティング状態にある外部入力端子1をHレベルに自動的に設定する例として、第2のインバータ回路20を2つのPMOSトランジスタ21,22およびNMOSトランジスタ23により構成した。またフローティング状態にある外部入力端子1をLレベルに自動的に設定する例として、第2のインバータ回路20をPMOSトランジスタ24および2つのNMOSトランジスタ25,26により構成した。
【0051】
しかし第2のインバータ回路20としては、基本的には
(a) 第1のインバータ回路10から出力される電圧レベルに応じてオン/オフ動作して該電圧レベルを反転する主MOSトランジスタ(レベル反転機能)と、
(b) 外部入力端子がフローティング状態であるとき、主MOSトランジスタを通して流れる電流を受けて、或いは第1のインバータ回路10から出力される電圧レベルに応じてオフし所定の電圧を発生させて前記主MOSトランジスタからの出力電圧をシフトする補助MOSトランジスタ(電圧シフト機能)と
を備えたものであれば良い。
【0052】
具体的には外部入力端子1がフローティング状態であるときに該外部入力端子1をHレベルに設定するインターフェース回路を実現する場合には、第2のインバータ回路20は、第1のインバータ回路10から出力される電圧レベルに応じてオン/オフ動作する少なくとも1つの主MOSトランジスタと、その出力ノードCの電圧を上記外部入力端子1に加わる電圧よりも高くする少なくとも1つの補助MOSトランジスタとを備えれば良い。
【0053】
逆に外部入力端子1がフローティング状態であるときに該外部入力端子1をLレベルに設定するインターフェース回路を実現する場合には、第2のインバータ回路20は、第1のインバータ回路10から出力される電圧レベルに応じてオン/オフ動作する少なくとも1つの主MOSトランジスタと、外部入力端子1がフローティング状態であるとき、その出力ノードCの電圧を上記外部入力端子1に加わる電圧よりも低くする少なくとも1つの補助MOSトランジスタとを備えれば良い。
【0054】
ちなみにMOSトランジスタは、図8(a)〜(f)にそれぞれ示すようにスイッチ・ダイオード・抵抗として用いることができる。即ち、図8(a),(d)に示すようにゲートを入力端子とする3端子構造のPMOSおよびNMOSは、入力端子の電圧レベルに応じてソース・ドレイン間をオン/オフするスイッチとして機能する。また図8(b),(e)に示すようにそのゲートとドレインとを接続して2端子構造としたPMOSおよびNMOSは、pチャネル形のダイオード(P-D)、およびnチャネル形のダイオード(N-D)としてそれぞれ機能する。更に図8(c),(f)に示すようにそのゲートとソースとを接続して2端子構造としたPMOSおよびNMOSは、pチャネル形の抵抗(P-R)、およびnチャネル形の抵抗(N-R)としてそれぞれ機能する。
【0055】
そしてその抵抗値や動作閾値電圧等は、MOSトランジスタのチャネル幅等によって規定される。従ってインターフェース回路における第1および第2のインバータ回路10,20自体が、前述した正帰還を掛けないときの裸の入出力特性が前述した図2または図5にそれぞれ示すような特性を持つようにするならば、その要求に合わせてMOSトランジスタを選定し、上述したように少なくとも1つのMOSトランジスタがオン/オフ動作するようにし、他の少なくとも1つのMOSトランジスタが出力電圧のレベルシフト機能を持つようにすれば良い。
【0056】
しかしながら図8にそれぞれ示すMOSトランジスタの組合せによっては、インバータ回路として機能しなくなることも事実である。
そこで本発明者は、図9に示すように第2のインバータ回路20における電源ノード側の1段目のMOSトランジスタがPMOSトランジスタ21であり、第1のインバータ回路10から出力される電圧レベルに応じてオン/オフ動作する主MOSトランジスタ(第1のトランジスタ)として機能するものとした場合、2段目および3段目のMOSトランジスタとしてどのような機能を持つMOSトランジスタを採用可能であるかを検証した。但し、この検証は、第1のインバータ回路10を構成するトランジスタおよび第2のインバータ回路20の1段目から3段目のMOSトランジスタの大きさが全て等しいものと仮定し、且つフローティング状態にある外部入力端子1をHレベルに設定するものとした。
【0057】
図10はこの検証結果をまとめたもので、「○」は前述した第2のインバータ回路20として有効に機能することを示している。また「×」は第2のインバータ回路20として機能しないことを示している。更に「△」は1段目から3段目のMOSトランジスタの大きさが全て等しい時は第2のインバータ回路20として機能しないが、1段目から3段目のMOSトランジスタの大きさを調整することによって第2のインバータ回路20として機能することを示している。
【0058】
即ち、この図10に示す検証結果は、1段目のMOSトランジスタがオン/オフ動作するPMOSトランジスタで構成される場合、2段目および3段目のMOSトランジスタの少なくとも一方がP抵抗またはN抵抗または3端子のNMOSトランジスタであり、かつ2段目および3段目のMOSトランジスタの少なくとも一方が3端子のNMOSトランジスタ以外を選択すれば、第2のインバータ20として設計できることを示している。
【0059】
また図11に示すように第1のインバータ回路10がその出力電圧レベルをシフトするPMOSトランジスタ13を備えている場合における第2のインバータ回路20の構成についても同様に検証したところ、図12に示すような検証結果が得られた。但し、この検証も、第1のインバータ回路10を構成するトランジスタおよび第2のインバータ回路20の1段目から3段目のMOSトランジスタの大きさが全て等しいものと仮定し、且つフローティング状態にある外部入力端子1をHレベルに設定するものとした。
【0060】
これらの検証の結果、電源ノード(正電圧端子)と外部入力端子1との間に接続されて前記第1のインバータ回路10の出力がHレベルの時にオフとなり、Lレベルの時にオンとなる第1のトランジスタ21と、接地ノード(負電圧端子)と外部入力端子1との間に直列に介挿された第2および第3のトランジスタ22,23であって、少なくともその一方は前記第1のインバータ回路10の出力がLレベルの時にオフし、且つ少なくともその一方は前記第1のインバータ回路10の出力がHレベルの時にオフするようにその動作条件を設定した第2および第3のトランジスタ22,23とに第2のインバータ回路20を構築することで、前記外部入力端子1に加えられた入力電圧レベルがHレベルのときには該入力電圧レベル以上の電圧を出力し、前記入力電圧レベルがHレベル以外のときには該入力電圧レベルよりも高い電圧を出力することが確認できた。
【0061】
尚、図10および図12に示す検証結果は、前述したようにフローティング状態にある外部入力端子1をHレベルに引き上げるべく、図9および図11に示されるインターフェース回路を構成する場合の例である。従って外部入力端子1をLレベルに落とすインターフェース回路を実現する場合には、接地ノードと電源ノードの極性を逆にし、第2のインバータ回路20における接地ノード側を1段目のMOSトランジスタとし、全てのMOSトランジスタチャネルの極性を逆にして考えれば2段目および3段目のMOSトランジスタの選定基準を同様に導くことができる。
【0062】
以上説明したように本発明に係るインターフェース回路によれば、外部入力端子1がフローティング状態であるとき、該外部入力端子1を自動的にHレベルまたはLレベルに設定することができる。しかも従来のようにプルアップ抵抗Rpuやプルダウン抵抗Rpdを用いることなく、しかも図14に示した回路のように外部入力端子1がフローティング状態であるか否かを判断して制御信号を与えることなしに、自動的に外部入力端子1をHレベルまたはLレベルに設定することができる。
【0063】
また本発明に係るインターフェース回路によれば、外部入力端子1をHレベルまたはLレベルに設定したとき、高抵抗化したMOSトランジスタによって漏れ電流を効果的に阻止することができる。従ってプルアップ抵抗Rpuやプルダウン抵抗Rpdを用いて外部入力端子1の電圧を設定する場合に比較して、各種電子機器や半導体集積回路等における外部入力端子用のインターフェース回路としての実用的利点が多大である。しかも回路構成自体が簡単なので、CPUやメモリ等の半導体集積回路に組み込むことも容易である等の利点がある。
【0064】
尚、本発明は上述した実施形態に限定されるものではない。各実施形態においては、第2のインバータ回路20を3つのMOSトランジスタを用いて実現するものとして説明したが、2つまたは4つ以上のMOSトランジスタを用いて実現することも勿論可能である。例えばゲートとソースを接続して2端子構造としたMOSトランジスタ2段目および3段目を十分抵抗値の高いゲートとソースを接続して2端子構造としたMOSトランジスタ1つに置きかえたり、1段目のMOSトランジスタを並列接続した複数のMOSトランジスタで構成することでそのスイッチング動作速度を速める等の工夫を施しても良いことは言うまでもない。その他、インバータ回路を実現する種々の回路構成を適宜採用しながら、前述した動作特性を実現するように回路設計すれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【0065】
【発明の効果】
以上説明したように本発明によれば、フローティング状態にある外部入力端子を自動的にHレベルまたはLレベルに設定することができ、またその漏れ電流も十分に抑えることができ、更に加えて外部入力端子の電源電圧端子あるいは接地端子に対してインピーダンスを低く抑えることで耐ノイズ性を高める事ができるので、各種電子機器や半導体集積回路等における外部入力端子用のインターフェース回路として多大なる効果を奏する。しかも回路構成自体が簡単なので、半導体集積回路に組み込むことも容易である等の利点がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るインターフェース回路の構成図。
【図2】図1に示すインターフェース回路における第2のインバータ回路から第1のインバータ回路への正帰還を止めたときの入出力特性を示す図。
【図3】本発明の第2の実施形態に係るインターフェース回路の構成図。
【図4】本発明の第3の実施形態に係るインターフェース回路の構成図。
【図5】図4に示すインターフェース回路における第2のインバータ回路から第1のインバータ回路への正帰還を止めたときの入出力特性を示す図。
【図6】本発明の第4の実施形態に係るインターフェース回路の構成図。
【図7】本発明の第5の実施形態に係るインターフェース回路の構成図。
【図8】MOSトランジスタの使用例を示す図。
【図9】第2のインバータ回路の構成例を検証する上でのインターフェース回路の構成例を示す図。
【図10】図9に示す第2のインバータ回路の検証結果を示す図。
【図11】第2のインバータ回路の構成例を検証する上でのインターフェース回路の別の構成例を示す図。
【図12】図11に示す第2のインバータ回路の検証結果を示す図。
【図13】プルアップ抵抗Rpuおよびプルダウン抵抗Rpdを用いた外部入力端子の処理例を示す構成図。
【図14】従来のインターフェース回路の構成例を示す図。
【符号の説明】
1 外部入力端子
10 第1のインバータ回路
20 第2のインバータ回路
30 カレントミラー回路
31 電流源
11,13,21,22,24,32,33 PMOSトランジスタ
12,14,23,25,26 NMOSトランジスタ
Claims (6)
- 一対の電源端子をなす正電圧端子および負電圧端子と外部入力端子とを備え、上記外部入力端子に接続されて該外部入力端子の電位をHレベルまたはLレベルに安定させるインターフェイス回路であって、
MOSトランジスタにより構成され、前記外部入力端子に与えられる入力電圧レベルを反転して出力する第1のインバータ回路と、
MOSトランジスタにより構成され、上記第1のインバータ回路の出力電圧レベルを反転した電圧レベルであって、前記外部入力端子を介して前記第1のインバータ回路に加えられた入力電圧のレベルよりも高いレベルの電圧または低いレベルの電圧を出力する第2のインバータ回路と、
この第2のインバータ回路の出力電圧を前記外部入力端子に正帰還する帰還路と
を具備し、
前記外部入力端子がフローティング状態のときには該外部入力端子の電位をHレベルまたはLレベルの一方に強制的に設定することを特徴とするインターフェース回路。 - 前記第2のインバータ回路は、
前記正電圧端子と前記外部入力端子との間に接続されて前記第1のインバータ回路の出力がHレベルの時にオフとなり、Lレベルの時にオンとなる第1のトランジスタと、
前記負電圧端子と前記外部入力端子との間に直列に介挿された第2および第3のトランジスタであって、少なくともその一方は前記第1のインバータ回路の出力がLレベルの時にオフし、且つ少なくともその一方は前記第1のインバータ回路の出力がHレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがHレベルのときには該入力電圧レベル以上の電圧を出力し、前記入力電圧レベルがHレベル以外のときには該入力電圧レベルよりも高い電圧を出力する第2および第3のトランジスタと
をからなる請求項1に記載のインターフェース回路。 - 請求項2に記載のインターフェース回路において、
更に前記第1のインバータ回路は、前記外部入力端子を介して加えられたLレベルの入力信号に対してその出力電圧のレベルを、前記正電圧レベルよりも前記第2のインバータ回路における第1のトランジスタがオンしない程度に低くする電圧シフト手段を備えることを特徴とするインターフェース回路。 - 前記第2のインバータ回路は、
前記負電圧端子と前記外部入力端子との間に接続されて前記第1のインバータ回路の出力がLレベルの時にオフとなり、Hレベルの時にオンとなる第1のトランジスタと、
前記正電圧端子と前記外部入力端子との間に直列に介挿された第2および第3のトランジスタであって、少なくともその一方は前記第1のインバータ回路の出力がLレベルの時にオフし、且つ少なくともその一方は前記第1のインバータ回路の出力がHレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがLレベルのときには該入力電圧のレベル以下の電圧を出力し、前記入力電圧レベルがLレベル以外のときには該入力電圧のレベルよりも低い電圧を出力する第2および第3のトランジスタと
からなる請求項1に記載のインターフェース回路。 - 請求項4に記載のインターフェース回路において、
更に前記第1のインバータ回路は、前記外部入力端子を介して加えられたHレベルの入力信号に対してその出力電圧のレベルを、前記負電圧レベルよりも前記第2のインバータ回路における第1のトランジスタがオンしない程度に高くする電圧シフト手段を備えることを特徴とするインターフェース回路。 - 請求項1〜5のいずれかに記載のインターフェース回路において、
更に前記正電圧端子から前記外部入力端子に向けて、或いは前記外部入力端子から前記負電圧端子に向けて一定電流を供給する電流供給手段を備えたことを特徴とするインターフェース回路。
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