JP3948621B2 - インターフェース回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、各種電子機器における外部端子が開放状態であっても、その電圧をＨレベルまたはＬレベルに安定させることができ、しかも漏れ電流を抑えることのできるインターフェース回路に関する。
【０００２】
【関連する背景技術】
各種の情報処理装置には、一般的に信号入力用の複数の外部入力端子（コネクタ）が設けられる。また情報処理装置に組み込まれるＣＰＵ等の半導体集積回路にも信号入力用の複数の入力端子（ピン）が設けられ、更にその動作モードを切り換えるための制御端子が設けられることもある。外部入力端子は、外部機器から与えられるＨレベルまたはＬレベルの論理信号を入力してＣＰＵやメモリ等の内部回路に与えるインターフェースとしての役割を担い、また上記制御端子は、例えば接地されるか否かによって内部回路に与える制御情報をＨレベルまたはＬレベルに切り換える役割を担う。
【０００３】
ところでこの種の論理回路用の外部入力端子／制御端子は、その入力インピーダンスが高く、外部ノイズに対して弱いので、一般的にはＨレベルまたはＬレベルに固定して用いられる。しかしながらその実装ボード上で外部入力端子／制御端子を接地する等してＨレベルまたはＬレベルに固定することは極めて面倒である。そこで従来一般的には、図１３(ａ)(ｂ)に示すようにプルアップ抵抗Ｒpuまたはプルダウン抵抗Ｒpdを用いて外部入力端子／制御端子に電源電圧Ｖccを与えたり、或いは接地するようにしている。
【０００４】
尚、外部入力端子１を有する入力バッファ２は、例えば図１３(ａ)(ｂ)に示すようにｐチャネルＭＯＳトランジスタ（ＰＭＯＳと略記する）３とｎチャネルＭＯＳトランジスタ（ＮＭＯＳと略記する）４とからなるインバータ回路により構成される。しかしながら外部入力端子１にプルアップ抵抗Ｒppまたはプルダウン抵抗Ｒpdを接続した場合、これらの抵抗Ｒpp,抵抗Ｒpdを介して外部入力端子１に漏れ電流が生じることが否めない。
【０００５】
そこで図１４に示すように２段のインバータ回路２ａ,２ｂからなる入力バッファの入力ノードに、ＮＭＯＳトランジスタ５を介してゲート制御されるＮＭＯＳトランジスタ６およびＰＭＯＳトランジスタ７からなるラッチ回路８を設けることで、漏れ電流を抑えることが提唱されている（例えば特許文献１を参照）。このラッチ回路８は、外部入力端子１にＨレベルまたはＬレベルの信号（電圧）が与えられたとき、この信号を受けて動作する入力バッファ（２段のインバータ回路２ａ,２ｂ）の出力レベルに応じてラッチ動作することで前記外部入力端子１をＨレベルまたはＬレベルに強制的に固定する役割を担う。同時にラッチ回路８は前記外部入力端子１がフローティング状態（開放状態）であるときには、外部信号Ｓを受けてＮＭＯＳトランジスタ５をオフさせ、同時にプルアップ抵抗Ｒpuを介してＮＭＯＳトランジスタ６をオンさせると共にＰＭＯＳトランジスタ７をオフさせることで外部入力端子１をＨレベルに保つ役割を担う。
【０００６】
【特許文献１】
特開平９−１６１４８６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら特許文献１に示されるようなラッチ回路８を設けた場合、外部入力端子１がフローティング状態（開放状態）であるか否かによって外部信号Ｓを用いてＮＭＯＳトランジスタ５をオン／オフ制御する必要がある。これ故、外部入力端子１がフローティング状態（開放状態）であるか否かを判断し、外部信号Ｓを発生させてラッチ回路８の動作を制御するための専用回路や工夫が必要となる。
【０００８】
本発明はこのような事情を考慮してなされたもので、その目的は、外部入力端子がフローティング状態（開放状態）であるとき、外部信号を用いることなく上記外部入力端子を自動的にＨレベルまたはＬレベルに設定することができ、しかも耐ノイズ性を有して外部入力端子を介する漏れ電流のない簡易な構成のインターフェース回路を提供することにある。
【０００９】
【課題を解決するための手段】
上述した目的を達成するべく本発明に係るインターフェース回路は、一対の電源端子をなす正電圧端子および負電圧端子（例えば電源電圧端子と接地端子）と外部入力端子とを備え、上記外部入力端子に接続されて該外部入力端子の電位をＨレベルまたはＬレベルに安定させるインターフェイス回路であって、
ＭＯＳトランジスタにより構成され、前記外部入力端子に与えられる入力電圧レベルを反転して出力する第１のインバータ回路と、
ＭＯＳトランジスタにより構成され、上記第１のインバータ回路の出力電圧レベルを反転した電圧レベルであって前記外部入力端子を介して前記第１のインバータ回路に加えられた入力電圧のレベルよりも高いレベルの電圧または低いレベルの電圧を出力する第２のインバータ回路と、
この第２のインバータ回路の出力電圧を前記外部入力端子に正帰還する帰還路と
を具備し、前記外部入力端子がフローティング状態のときには該外部入力端子の電位をＨレベルまたはＬレベルの一方に強制的に設定することを特徴としている。
【００１０】
即ち、本発明に係るインターフェース回路は、基本的には外部入力端子に加わった電圧のレベルを反転する第１のインバータ回路と、この第１のインバータ回路の出力レベルを反転する第２のインバータ回路とを備え、この第２のインバータ回路の出力レベルを前記第１のインバータ回路の入力ノード（外部入力端子）に正帰還するように構成したものであって、
特に前記外部入力端子がフローティング状態のときに該外部入力端子の電位をＨレベルに強制的に設定する場合には、前記第１のインバータ回路の入力ノードに加えられる入力電圧レベルと、前記第２のインバータ回路の出力ノードから出力される出力電圧レベルとが
［入力電圧レベル］＜［出力電圧レベル］
となるように設定し、或いは前記外部入力端子がフローティング状態のときに該外部入力端子の電位をＬレベルに強制的に設定する場合には
［入力電圧レベル］＞［出力電圧レベル］
となるように設定しておき、この第２のインバータ回路の出力ノードの電圧を前記第１の入力ノード（外部入力端子）に正帰還することで、その正帰還作用により外部入力端子の電位を自動的にＨレベルに引き上げ、またはＬレベルに引き下げるようにしたことを特徴としている。尚、上述した入力電圧と出力電圧とは僅かに大きさが異なっていさえすれば良い。
【００１１】
このように構成されたインターフェース回路によれば、外部入力端子がフローティング状態であるとき、第１のインバータ回路の入力ノードに加わる電位よりも所定電圧だけ高い電圧または低い電圧が前記第２のインバータ回路の出力ノードから第１のインバータ回路の入力ノードに正帰還されるので、その正帰還作用により第２のインバータ回路の出力電圧が次第にＨレベルまたはＬレベルにシフトされ、ＨレベルまたはＬレベルに至ったときに安定する。
【００１２】
この結果、本発明に係るインターフェース回路によれば、外部入力端子がフローティング状態（開放状態）であっても、外部入力端子の電圧が自動的にＨレベルまたはＬレベルに安定化することになる。また外部入力端子の電圧が自動的にＨレベルまたはＬレベルに安定したとき、外部入力端子の電圧をＨレベルに電気的に固定したとき、或いは外部入力端子の電圧をＬレベルに電気的に固定したときのいずれの場合であっても、このインターフェース回路によれば、第１および第２のインバータ回路によって外部入力端子が正電圧端子および負電圧端子から切り離されるので、プルアップ抵抗やプルダウン抵抗を用いた場合のように漏れ電流が生じることがない。
【００１３】
外部入力端子を自動的にＨレベルに設定する場合には、好ましくは前記第２のインバータ回路は、
(ａ) 正電圧端子と外部入力端子との間に接続されて前記第１のインバータ回路の出力がＨレベルの時にオフとなり、前記第１のインバータ回路の出力がＬレベルの時にオンとなる第１のトランジスタと、
(ｂ) 負電圧端子と外部入力端子との間に直列に介挿された第２および第３のトランジスタであって、少なくともその一方は前記第１のインバータ回路の出力がＬレベルの時にオフし、且つ少なくともその一方は前記第１のインバータ回路の出力がＨレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがＨレベルのときには該入力電圧レベル以上の電圧を出力し、前記入力電圧レベルがＨレベル以外のときには該入力電圧レベルよりも高いレベルの電圧を出力する第２および第３のトランジスタと
により構成される。
【００１４】
ちなみに上記第２および第３のトランジスタは、その一方が前記第１のインバータ回路の出力がＬレベルであるときにオフし、他方が前記第１のインバータ回路の出力がＨレベルであるときにオフするものであっても良く、或いはその一方または双方が前記第１のインバータ回路の出力がＨレベル／Ｌレベルに拘わらずオフするものであっても良い。そしてこれらの第２および第３のトランジスタは、フローティング状態にある外部入力端子の電位よりも、第２のインバータ回路の出力電圧を所定電圧だけ高くする電圧シフト機能を担うことになる。
【００１５】
また第２のインバータ回路が上述した如く構成される場合、前記第１のインバータ回路としては、前記外部入力端子を介して加えられたＬレベルの入力信号に対してその出力電圧レベルを、前記正電圧レベルよりも前記第２のインバータ回路における第１のトランジスタがオンしない程度に低くする電圧シフト手段を備えることが好ましい。このような電圧シフト手段を備えることで、前述した正帰還作用によるＨレベルへの収束速度を速くすることが可能となる。
【００１６】
また外部入力端子を自動的にＬレベルに設定する場合には、好ましくは前記第２のインバータ回路を、
(ｃ) 負電圧端子と外部入力端子との間に接続されて前記第１のインバータ回路の出力がＬレベルの時にオフとなり、Ｈレベルの時にオンとなる第１のトランジスタと、
(ｄ) 正電圧端子と外部入力端子との間に直列に介挿された第２および第３のトランジスタであって、少なくともその一方は前記第１のインバータ回路の出力がＬレベルの時にオフし、且つ少なくともその一方は前記第１のインバータ回路の出力がＨレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがＬレベルのときには該入力電圧レベル以下の電圧を出力し、前記入力電圧レベルがＬレベル以外のときには該入力電圧レベルよりも低いレベルの電圧を出力する第２および第３のトランジスタと
により構成することも可能である。
【００１７】
ちなみに上記第２および第３のトランジスタは、その一方が前記第１のインバータ回路の出力がＨレベルであるときにオフし、他方が前記第１のインバータ回路の出力がＬレベルであるときにオフするものであっても良く、或いはその一方または双方が前記第１のインバータ回路の出力がＨレベル／Ｌレベルに拘わらずオフするものであっても良い。そしてこれらの第２および第３のトランジスタは、フローティング状態にある外部入力端子の電位よりも、第２のインバータ回路の出力電圧を所定電圧だけ低くする電圧シフト機能を担うことになる。
【００１８】
そして第２のインバータ回路を上述した如く構成した場合、前記第１のインバータ回路としては、前記外部入力端子を介して加えられたＬレベルの入力信号に対してその出力電圧レベルを、前記負電圧レベルよりも前記第２のインバータ回路における第１のトランジスタがオンしない程度に高くする電圧シフト手段を備えることが好ましい。
【００１９】
更には上述した如く構成されたインターフェース回路において、具体的には外部入力端子を自動的にＨレベルに設定するように構成した前記第２のインバータ回路の出力ノードに、前記正電圧端子から前記外部入力端子に向けて一定電流を供給する電流供給手段を備えることも好ましい。また外部入力端子を自動的にＬレベルに設定するように構成した前記第２のインバータ回路においては、その出力ノードに前記外部入力端子から前記負電圧端子に向けて一定電流を供給する電流供給手段を備えることも好ましい。
【００２０】
このような電流供給手段を備えれば、外部入力端子がＬレベルまたはＨレベルに固定された時に外部入力端子を介して漏れが生じるものの、ＭＯＳトランジスタのオフ動作時間を短くして前述した正帰還作用によるＨレベルまたはＬレベルへの収束速度を速くすることができる。
尚、第２のインバータ回路の出力ノードに供給する電流は、外部入力端子がフローティング状態になったときに、第２のインバータ回路の電圧シフト機能をなすＭＯＳトランジスタに電圧降下を生じさせる役割を担うだけなので、プルアップ抵抗またはプルダウン抵抗を用いた場合の漏れ電流に比較して、その電流値を遥に小さく抑えることができる。
【００２１】
尚、ここでは正電圧レベルおよび負電圧レベルは、例えば＋５Ｖおよび０Ｖのように、その駆動電圧として印加される正負一対の電圧レベルを指すものとし、またＨレベルおよびＬレベルについては、一般的なデジタル（ロジック）回路において用いられている、例えば４.５〜５.０Ｖ，０.０〜０.５Ｖのような、或る電位幅を持った電圧レベルを指すものとする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態に係るインターフェース回路について説明する。
尚、ここでは一対の電源端子をなす正電圧端子および負電圧端子を、正（プラス）の電源電圧Ｖccを供給する電源ノードとゼロ電位に規定された接地ノードとして説明するが、正電圧端子が接地され、負電圧端子が負（マイナス）の電圧を供給するようなものであっても良い。また正電圧端子に正（プラス）の電源電圧、負電圧端子に負（マイナス）の電圧を供給するようなものであっても良い。
【００２３】
〈第１の実施形態〉
図１は第１の実施形態に係るインターフェース回路の構成を示すもので、１０はＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とで構成された第１のインバータ回路、２０は２つのＰＭＯＳトランジスタ２１,２２とＮＭＯＳトランジスタ２３とで構成された第２のインバータ回路である。
【００２４】
第１のインバータ回路１０は、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２の各ドレイン電極を相互に接続して電源ノード（正電圧端子）と接地ノード（負電圧端子）との間に直列に介挿され、各ゲート電極を入力ノードＡを介して外部入力端子１に共通に接続すると共に、相互に接続したドレイン電極を出力ノードＢとした構成を有する。そして外部入力端子１に加わる電圧を受けてＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とを相補的にオン／オフ動作させ、これによって外部入力端子１（入力ノードＡ）の電圧レベルを反転したレベルの電圧を出力ノードＢに得るものとなっている。
【００２５】
具体的には第１のインバータ回路１０は、外部入力端子１からその入力ノードＡに加わる電圧がＨレベルのとき、ＰＭＯＳトランジスタ１１がオフし、ＮＭＯＳトランジスタ１２がオンすることで出力ノードＢの電圧をＬレベルにする。逆に外部入力端子１から入力ノードＡに加わる電圧がＬレベルのとき、ＰＭＯＳトランジスタ１１がオンし、ＮＭＯＳトランジスタ１２がオフすることで出力ノードＢの電圧をＨレベルにする。
【００２６】
一方、第２のインバータ回路２０は、直列に接続した２つのＰＭＯＳトランジスタ２１,２２とＮＭＯＳトランジスタ２３を、電源ノードと接地ノードとの間に介挿し、これらのトランジスタ２１,２２,２３の各ゲート電極を共通に接続して入力ノードとし、前記第１のインバータ回路１０の出力ノードＢに接続して構成される。そしてＰＭＯＳトランジスタ２１のドレイン電極とＰＭＯＳトランジスタ２２のソース電極との接続点を出力ノードＣとし、この出力ノードＣを前述した第１のインバータ回路１０の入力ノードＡに接続する帰還路を設けることで、該第２のインバータ回路２０の出力を前記第１のインバータ回路１０に正帰還するように構成されている。
【００２７】
ちなみに第２のインバータ回路２０を構成するＰＭＯＳトランジスタ２１,２２およびＮＭＯＳトランジスタ２３は、基本的にはその入力ノード（ゲート電極）に第１のインバータ回路１０の出力を受けて相補的にオン／オフ動作し、上記第１のインバータ回路１０の出力ノードＢの電圧レベルを反転したレベルの電圧を出力ノードＣに得るレベル反転機能としての役割を担う。特にＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３は完全にオン動作しないとき、そのソース・ドレイン電極間に生じる所定の電圧を出力ノードＣに加えることで、ノードＣの電圧レベルを高める電圧シフト機能としての役割を担う。
【００２８】
具体的には前記外部入力端子１の電圧がＨレベルであり、これを受けた第１のインバータ回路１０がＬレベルの電圧を出力しているときには、ＰＭＯＳトランジスタ２１,２２がオン動作し、またＮＭＯＳトランジスタ２３がオフ動作する。そしてこのときにはＮＭＯＳトランジスタ２３がオフしているので、外部入力端子１にＮＭＯＳトランジスタ２３を介する漏れ電流が生じることがなくなる。
【００２９】
一方、前記外部入力端子１の電圧がＬレベルであり、これを受けた第１のインバータ回路１０がＨレベルの電圧を出力しているときには、ＰＭＯＳトランジスタ２１,２２がオフ動作し、またＮＭＯＳトランジスタ２３がオン動作する。そしてこのときにはＰＭＯＳトランジスタ２１がオフしているので、外部入力端子１にＰＭＯＳトランジスタ２１を介する漏れ電流が生じることがなくなる。
【００３０】
一方、外部入力端子１が接地された状態（Ｌレベル）からフローティング状態（開放状態）になったとすると、ノードＡ,Ｃの電圧が外部入力端子１によって規定されることがなくなる。するとノードＣの電圧が第１のインバータ回路１０の入力ノードＡに正帰還されてその電圧が次第に高められるので、その電圧の上昇に伴って第１のインバータ回路１０の出力電圧レベルが次第に低下する。そして第２のインバータ回路２０の入力ノードに与えられる電圧の低下に伴ってＰＭＯＳトランジスタ２１,２２がオンし、またＮＭＯＳトランジスタ２３がオフすることで出力ノードＣの電圧が強制的にＨレベルに固定され、外部入力端子１の電圧がＨレベルに安定することになる。換言すれば外部入力端子１がフローティング状態（開放状態）である場合には、その電圧が自動的にＨレベルに設定される。
【００３１】
即ち、第２のインバータ回路２０の出力を第１のインバータ回路１０の入力ノードＡに正帰還しないものとすると、第２のインバータ回路２０自体は外部入力端子１に加えられる電圧に対して、例えば図２の特性Ｘに示すような電圧を出力するように、つまりノードＡに加えられる電圧よりも大きい電圧を常に出力するように構成されている。これ故、第２のインバータ回路２０の出力電圧を第１のインバータ回路１０の入力ノードＡに正帰還すると、外部入力端子１が接地されてノードＡに加えられる電圧がＬレベルに固定されている場合以外においては、第２のインバータ回路２０から正帰還される上記外部入力端子１の電圧よりも高い電圧によってノードＡの電圧が次第に高められ、これによってノードＡの電圧がＨレベルに自動的に収束して安定する。この結果、外部入力端子１がフローティング状態（開放状態）である場合には、その電圧が自動的にＨレベルに設定されることになる。
【００３２】
かくしてこのように構成されたインターフェース回路によれば、外部入力端子１の電圧がＨレベルまたはＬレベルに設定されたとき、漏れ電流を生じることなく、その入力状態を安定に保持することができる。特に外部入力端子１がフローティング状態（開放状態）であるときには、その電圧を自動的にＨレベルに設定することができるので、従来のようなプルアップ抵抗Ｒpuを接続して外部入力端子１の電圧を引き上げる必要がない。しかも外部入力端子１の電圧をＬレベルに強制的に固定したときには、前述したようにＰＭＯＳトランジスタ２１がオフしているので、外部入力端子１を介する漏れ電流が生じることがない。従って各種電子機器における外部入力端子１に接続して、その電圧をＨレベルまたはＬレベルに安定化する上で多大なる効果が奏せられる。
【００３３】
〈第２の実施形態〉
ところで上述した実施形態は、外部入力端子１がフローティング状態（開放状態）であるとき、上記外部入力端子１の電圧を自動的にＨレベルに設定するように構成したものであるが、逆に外部入力端子１の電圧を自動的にＬレベルに設定するようにインターフェース回路を構成することも可能である。図３はその実施形態を示すインターフェース回路の構成図であり、図１に示すインターフェース回路と同一部分には同一符号を付して示してある。
【００３４】
このインターフェース回路が特徴とするところは、第２のインバータ回路２０を、直列に接続したＰＭＯＳトランジスタ２４および２つのＮＭＯＳトランジスタ２５,２６を電源ノードと接地ノードとの間に介挿し、これらのトランジスタ２４,２５,２６の各ゲート電極を共通に接続して入力ノードとして、前記第１のインバータ回路１０の出力ノードＢに接続して構成される。そしてＮＭＯＳトランジスタ２５のソース電極とＮＭＯＳトランジスタ２６のドレイン電極との接続点を出力ノードＣとし、この出力ノードＣを前述した第１のインバータ回路１０の入力ノードＡに接続することで、該第２のインバータ回路２０の出力を前記第１のインバータ回路１０に正帰還するように構成されている。
【００３５】
ちなみに第２のインバータ回路２０を構成するＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５,２６、基本的にはその入力ノード（ゲート電極）に第１のインバータ回路１０の出力を受けて相補的にオン／オフ動作し、上記第１のインバータ回路１０の出力ノードＢの電圧レベルを反転したレベルの電圧を出力ノードＣに得るレベル反転機能としての役割を担う。特にＮＭＯＳトランジスタ２５とＰＭＯＳトランジスタ２４は完全にオン動作しないとき、そのソース・ドレイン電極間に生じる所定の電圧降下を出力ノードＣに加えることで、ノードＣの電圧レベルを低くする電圧シフト機能としての役割を担う。
【００３６】
かくしてこのように構成されたインターフェース回路によれば、外部入力端子１がフローティング状態（開放状態）であるとき、ノードＡ,Ｃの電圧が外部入力端子１によって規定されないので、ノードＣの電圧が第１のインバータ回路１０の入力ノードＡに正帰還されてその電圧が次第に低くされるので、その電圧の低下に伴って第１のインバータ回路１０の出力電圧レベルが次第に上昇する。そして第２のインバータ回路２０の入力ノードに与えられる電圧の上昇に伴ってＰＭＯＳトランジスタ２４がオフし、またＮＭＯＳトランジスタ２５,２６がオンすることで出力ノードＣの電圧が強制的にＬレベルに固定され、外部入力端子１の電圧がＬレベルに安定することになる。換言すれば外部入力端子１がフローティング状態（開放状態）である場合には、その電圧が自動的にＬレベルに設定される。
【００３７】
従ってこのように構成されたインターフェース回路によれば、前述した図１に示すインターフェース回路と同様に、外部入力端子１の電圧がＨレベルまたはＬレベルに設定されたとき、漏れ電流を生じることなく、その入力状態を安定に保持することができる。特にこのインターフェース回路においては、外部入力端子１がフローティング状態（開放状態）であるときには、その電圧を自動的にＬレベルに設定することができるので、従来のようなプルダウン抵抗Ｒpdを接続して外部入力端子１の電圧を引き下げる必要がない。しかも外部入力端子１の電圧をＨレベルに強制的に固定したときには、前述したようにＮＭＯＳトランジスタ２６がオフしているので、外部入力端子１を介する漏れ電流が生じることがない。従って各種電子機器における外部入力端子１に接続して、その電圧をＨレベルまたはＬレベルに安定化する上で多大なる効果が奏せられる。
【００３８】
〈第３の実施形態〉
ところで本発明に係るインターフェース回路において、第１のインバータ回路１０に、その入力ノードＡに加わる電圧がＬレベルまたはＨレベルの一方であるとき、該第１のインバータ回路１０から出力される電圧レベルを前記第２のインバータ回路２０がオン／オフ動作しない程度にシフトするダイオード接続をしたＭＯＳトランジスタを組み込むことも有用である。具体的には、例えば図１に示すインターフェース回路の場合には、図４にその構成を示すように電源ノードとＰＭＯＳトランジスタ１１のソース電極との間に、ダイオード接続したＰＭＯＳトランジスタ１３を介挿し、該ＰＭＯＳトランジスタ１３の動作閾値電圧程度だけ出力ノードＢの電圧を低くする。
【００３９】
このように構成されたインターフェース回路によれば、外部入力端子１が接地された場合には、ＰＭＯＳトランジスタ１１がオンし、ＮＭＯＳトランジスタ１２がオフするので、ＰＭＯＳトランジスタ１１のソース電極の電圧とノードＢの電圧は略等しくなる。そしてＮＭＯＳトランジスタ１２のソース・ドレイン間抵抗がＰＭＯＳトランジスタ１３のソース・ドレイン間抵抗よりも大きいので、上記ノードＢの電圧は電源ノードの電圧Ｖccよりも該ＰＭＯＳトランジスタ１３の動作閾値電圧程度低くなる。そして第２のインバータ回路２０におけるＰＭＯＳトランジスタ２１のゲート・ソース間電圧が、第１のインバータ回路１０におけるＰＭＯＳトランジスタ１３のゲート・ソース間電圧と略等しくなるので、ＰＭＯＳトランジスタ２１はオフ動作する。この結果、漏れ電流を生じることなく、外部入力端子１の電圧をＬレベルに保つことが可能となる。
【００４０】
但し、実際には、ＰＭＯＳトランジスタ１３とＰＭＯＳトランジスタ２１の動作閾値電圧やトランジスタサイズのばらつきにより微少な漏れ電流が生じる事もあるが、本発明の効果が損なわれるものではない。
これに対して外部入力端子１が上述した接地状態から開放され、フローティング状態になると、前述した第２のインバータ回路２０からの正帰還作用を受けてノードＡの電圧が上昇する。するとこの電圧の上昇に伴って第１のインバータ回路１０の出力電圧のレベルが低下し、前述したように外部入力端子１の電圧が自動的にＨレベルに設定される。
【００４１】
ＰＭＯＳトランジスタ１１がオンしているとき、前記ＰＭＯＳトランジスタ１３は、第２のインバータ回路２０のＰＭＯＳトランジスタ２１との間で等価的にカレントミラー回路を構成している。そして上述したようにＰＭＯＳトランジスタ２１のゲート電極に加えられる電圧（ノードＢの電圧）が、上記ＰＭＯＳトランジスタ１３の存在によりＰＭＯＳトランジスタ２１の動作閾値電圧程度、その電源電圧Ｖccよりも低く保たれている。従って外部入力端子１がフローティング状態となってその電圧が上昇し、これに伴ってＰＭＯＳトランジスタ２１のゲート電極に加えられる電圧が低下して該ＰＭＯＳトランジスタ２１の動作閾値電圧を越えるまでの時間を短くすることができる。この結果、ＰＭＯＳトランジスタ２１が逸早くオン動作することになるので、フローティング状態から外部入力端子１の電圧をＨレベルに強制的に引き上げるまでに要する時間を大幅に短縮することが可能となる。
【００４２】
この場合、第２のインバータ回路２０の出力を第１のインバータ回路１０の入力ノードＡに正帰還しないものとすると、第２のインバータ回路２０から出力される電圧（ノードＣの電圧）は外部入力端子１に加えられる電圧に対して、例えば図５の特性Ｙに示すように変化し、常にノードＡに加えられる電圧より大きい電圧となる。これ故、第２のインバータ回路２０の出力電圧を第１のインバータ回路１０の入力ノードＡに正帰還すると、ノードＡに加えられる電圧がＬレベルまたはＨレベルに固定されている場合以外においては、第２のインバータ回路２０の出力電圧が逸早くＨレベルとなる。
【００４３】
〈第４の実施形態〉
尚、図３に示すインターフェース回路の場合には、図６に示すようにＮＭＯＳトランジスタ１２のソース電極と接地ノードとの間にダイオード接続されたＮＭＯＳトランジスタ１４を設け、第２のインバータ回路２０におけるＮＭＯＳトランジスタ２６のゲート電極に加える電圧（ノードＢの電圧）を、該ＮＭＯＳトランジスタ２６の動作閾値電圧程度、その接地電圧よりも高く設定するようにしておけばよい。
【００４４】
このようなＮＭＯＳトランジスタ１４を設けておけば、外部入力端子１がＨレベルの状態からフローティング状態となってその電圧が低下し、これに伴ってＮＭＯＳトランジスタ２６のゲート電極に加えられる電圧が上昇して該ＮＭＯＳトランジスタ２６の動作閾値電圧を越えるまでの時間を短くすることができる。この結果、ＮＭＯＳトランジスタ２６が逸早くオン動作することになるので、フローティング状態から外部入力端子１の電圧をＬレベルに強制的に引き下げるまでに要する時間を大幅に短縮することが可能となる。
【００４５】
〈第５の実施形態〉
ところで前述したようにインターフェース回路を用いて外部入力端子１の電圧をＨレベルまたはＬレベルに設定するに際して、上記外部入力端子１に対して外部電源から一定電流を供給することも有用である。即ち、前述した図１に示すインターフェース回路においては、外部入力端子１がフローティング状態となったとき、第２のインバータ回路２０におけるＰＭＯＳトランジスタ２１を介して外部入力端子１に電源電圧Ｖccが印加されてその電圧が上昇する。しかし上記ＰＭＯＳトランジスタ２１は、外部入力端子１が接地されたときの漏れ電流を抑えるべく、オフ時の抵抗値が十分に高いものとなっている。この為、外部入力端子１が接地状態からフローティング状態となったとき、前述したようにして外部入力端子１の電圧をＨレベルに引き上げるまでに長い時間が掛かることが否めない。しかもＰＭＯＳトランジスタ２１のオフ時における抵抗値は温度に大きく依存するので、ＰＭＯＳトランジスタ２１をオンさせて外部入力端子１の電圧をＨレベルに引き上げるまでの時間も温度依存性を有することになる。
【００４６】
そこで図７に示すように、外部入力端子１に対して一定電流を供給する電流源としてカレントミラー回路３０を更に設け、ＰＭＯＳトランジスタ２１がオンするまでに要する時間を短くすることが望ましい。具体的には定電流源３１により駆動される電流吐き出し型のカレントミラー回路３０を２つのＰＭＯＳトランジスタ３２,３３によって構成する。そして外部入力端子１がフローティング状態となったとき、上記カレントミラー回路３０から外部入力端子１に向けて一定電流を供給するようにすれば良い。
【００４７】
このようなカレントミラー回路３０を備えたインターフェース回路によれば、外部入力端子１が接地されているときにはカレントミラー回路３０から外部入力端子１に電流が流れるが、外部入力端子１がフローティング状態へと遷移したときにはカレントミラー回路３０から供給される電流によって外部入力端子１の電圧が速やかに上昇する。この結果、第２のインバータ回路２０におけるＰＭＯＳトランジスタ２１がオンするまでに要する時間が短くなり、外部入力端子１の電圧が逸早くＨレベルに引き上げられることになる。そしてＰＭＯＳトランジスタ２１がオンし、外部入力端子１の接地ノードに対するインピーダンスは、ＮＭＯＳトランジスタ２３のインピーダンスにより支配されるので、カレントミラー回路３０から外部入力端子１に流れる電流は殆どなくなる。
【００４８】
ちなみに外部入力端子１の電源ノードに対するインピーダンスは、ＰＭＯＳトランジスタ２１のインピーダンスにより支配されるので、このようなカレントミラー回路３０から外部入力端子１に供給する電流は、従来のプルアップ抵抗Ｒpuを用いた場合に生じる漏れ電流に比較して遙かに小さくすることができる。従って図１に示した構成のインターフェース回路に比較して若干動作電流が増えるものの、フローティング状態にある外部入力端子１を逸早くＨレベルに引き上げることが可能となるので、漏れ電流を低減しながらその動作の高速化を図り得ると言う効果が奏せられる。
【００４９】
〈第６の実施形態〉
尚、このようなカレントミラー回路については、フローティング状態にある外部入力端子１をＬレベルに自動設定するインターフェース回路にもついても同様に組み込むことが可能である。具体的には特に図示しないが、前述した図３に示すインターフェース回路においては、電流吸い込み型のカレントミラー回路を構成し、外部入力端子１から一定の電流を吸い込むように構成すれば良い。このようにすれば前述したＮＭＯＳトランジスタ２６のがオンするまでの時間を短くすることができるので、上述した図７に示すインターフェース回路と同様な効果が奏せられる。
【００５０】
〈その他の実施形態〉
ところで上述した各実施形態においては、フローティング状態にある外部入力端子１をＨレベルに自動的に設定する例として、第２のインバータ回路２０を２つのＰＭＯＳトランジスタ２１,２２およびＮＭＯＳトランジスタ２３により構成した。またフローティング状態にある外部入力端子１をＬレベルに自動的に設定する例として、第２のインバータ回路２０をＰＭＯＳトランジスタ２４および２つのＮＭＯＳトランジスタ２５,２６により構成した。
【００５１】
しかし第２のインバータ回路２０としては、基本的には
(ａ) 第１のインバータ回路１０から出力される電圧レベルに応じてオン／オフ動作して該電圧レベルを反転する主ＭＯＳトランジスタ（レベル反転機能）と、
(ｂ) 外部入力端子がフローティング状態であるとき、主ＭＯＳトランジスタを通して流れる電流を受けて、或いは第１のインバータ回路１０から出力される電圧レベルに応じてオフし所定の電圧を発生させて前記主ＭＯＳトランジスタからの出力電圧をシフトする補助ＭＯＳトランジスタ（電圧シフト機能）と
を備えたものであれば良い。
【００５２】
具体的には外部入力端子１がフローティング状態であるときに該外部入力端子１をＨレベルに設定するインターフェース回路を実現する場合には、第２のインバータ回路２０は、第１のインバータ回路１０から出力される電圧レベルに応じてオン／オフ動作する少なくとも１つの主ＭＯＳトランジスタと、その出力ノードＣの電圧を上記外部入力端子１に加わる電圧よりも高くする少なくとも１つの補助ＭＯＳトランジスタとを備えれば良い。
【００５３】
逆に外部入力端子１がフローティング状態であるときに該外部入力端子１をＬレベルに設定するインターフェース回路を実現する場合には、第２のインバータ回路２０は、第１のインバータ回路１０から出力される電圧レベルに応じてオン／オフ動作する少なくとも１つの主ＭＯＳトランジスタと、外部入力端子１がフローティング状態であるとき、その出力ノードＣの電圧を上記外部入力端子１に加わる電圧よりも低くする少なくとも１つの補助ＭＯＳトランジスタとを備えれば良い。
【００５４】
ちなみにＭＯＳトランジスタは、図８(ａ)〜(ｆ)にそれぞれ示すようにスイッチ・ダイオード・抵抗として用いることができる。即ち、図８(ａ),(ｄ)に示すようにゲートを入力端子とする３端子構造のＰＭＯＳおよびＮＭＯＳは、入力端子の電圧レベルに応じてソース・ドレイン間をオン／オフするスイッチとして機能する。また図８(ｂ),(ｅ)に示すようにそのゲートとドレインとを接続して２端子構造としたＰＭＯＳおよびＮＭＯＳは、ｐチャネル形のダイオード（Ｐ-Ｄ）、およびｎチャネル形のダイオード（Ｎ-Ｄ）としてそれぞれ機能する。更に図８(ｃ),(ｆ)に示すようにそのゲートとソースとを接続して２端子構造としたＰＭＯＳおよびＮＭＯＳは、ｐチャネル形の抵抗（Ｐ-Ｒ）、およびｎチャネル形の抵抗（Ｎ-Ｒ）としてそれぞれ機能する。
【００５５】
そしてその抵抗値や動作閾値電圧等は、ＭＯＳトランジスタのチャネル幅等によって規定される。従ってインターフェース回路における第１および第２のインバータ回路１０,２０自体が、前述した正帰還を掛けないときの裸の入出力特性が前述した図２または図５にそれぞれ示すような特性を持つようにするならば、その要求に合わせてＭＯＳトランジスタを選定し、上述したように少なくとも１つのＭＯＳトランジスタがオン／オフ動作するようにし、他の少なくとも１つのＭＯＳトランジスタが出力電圧のレベルシフト機能を持つようにすれば良い。
【００５６】
しかしながら図８にそれぞれ示すＭＯＳトランジスタの組合せによっては、インバータ回路として機能しなくなることも事実である。
そこで本発明者は、図９に示すように第２のインバータ回路２０における電源ノード側の１段目のＭＯＳトランジスタがＰＭＯＳトランジスタ２１であり、第１のインバータ回路１０から出力される電圧レベルに応じてオン／オフ動作する主ＭＯＳトランジスタ（第１のトランジスタ）として機能するものとした場合、２段目および３段目のＭＯＳトランジスタとしてどのような機能を持つＭＯＳトランジスタを採用可能であるかを検証した。但し、この検証は、第１のインバータ回路１０を構成するトランジスタおよび第２のインバータ回路２０の１段目から３段目のＭＯＳトランジスタの大きさが全て等しいものと仮定し、且つフローティング状態にある外部入力端子１をＨレベルに設定するものとした。
【００５７】
図１０はこの検証結果をまとめたもので、「○」は前述した第２のインバータ回路２０として有効に機能することを示している。また「×」は第２のインバータ回路２０として機能しないことを示している。更に「△」は１段目から３段目のＭＯＳトランジスタの大きさが全て等しい時は第２のインバータ回路２０として機能しないが、１段目から３段目のＭＯＳトランジスタの大きさを調整することによって第２のインバータ回路２０として機能することを示している。
【００５８】
即ち、この図１０に示す検証結果は、１段目のＭＯＳトランジスタがオン／オフ動作するＰＭＯＳトランジスタで構成される場合、２段目および３段目のＭＯＳトランジスタの少なくとも一方がＰ抵抗またはＮ抵抗または３端子のＮＭＯＳトランジスタであり、かつ２段目および３段目のＭＯＳトランジスタの少なくとも一方が３端子のＮＭＯＳトランジスタ以外を選択すれば、第２のインバータ２０として設計できることを示している。
【００５９】
また図１１に示すように第１のインバータ回路１０がその出力電圧レベルをシフトするＰＭＯＳトランジスタ１３を備えている場合における第２のインバータ回路２０の構成についても同様に検証したところ、図１２に示すような検証結果が得られた。但し、この検証も、第１のインバータ回路１０を構成するトランジスタおよび第２のインバータ回路２０の１段目から３段目のＭＯＳトランジスタの大きさが全て等しいものと仮定し、且つフローティング状態にある外部入力端子１をＨレベルに設定するものとした。
【００６０】
これらの検証の結果、電源ノード（正電圧端子）と外部入力端子１との間に接続されて前記第１のインバータ回路１０の出力がＨレベルの時にオフとなり、Ｌレベルの時にオンとなる第１のトランジスタ２１と、接地ノード（負電圧端子）と外部入力端子１との間に直列に介挿された第２および第３のトランジスタ２２,２３であって、少なくともその一方は前記第１のインバータ回路１０の出力がＬレベルの時にオフし、且つ少なくともその一方は前記第１のインバータ回路１０の出力がＨレベルの時にオフするようにその動作条件を設定した第２および第３のトランジスタ２２,２３とに第２のインバータ回路２０を構築することで、前記外部入力端子１に加えられた入力電圧レベルがＨレベルのときには該入力電圧レベル以上の電圧を出力し、前記入力電圧レベルがＨレベル以外のときには該入力電圧レベルよりも高い電圧を出力することが確認できた。
【００６１】
尚、図１０および図１２に示す検証結果は、前述したようにフローティング状態にある外部入力端子１をＨレベルに引き上げるべく、図９および図１１に示されるインターフェース回路を構成する場合の例である。従って外部入力端子１をＬレベルに落とすインターフェース回路を実現する場合には、接地ノードと電源ノードの極性を逆にし、第２のインバータ回路２０における接地ノード側を１段目のＭＯＳトランジスタとし、全てのＭＯＳトランジスタチャネルの極性を逆にして考えれば２段目および３段目のＭＯＳトランジスタの選定基準を同様に導くことができる。
【００６２】
以上説明したように本発明に係るインターフェース回路によれば、外部入力端子１がフローティング状態であるとき、該外部入力端子１を自動的にＨレベルまたはＬレベルに設定することができる。しかも従来のようにプルアップ抵抗Ｒpuやプルダウン抵抗Ｒpdを用いることなく、しかも図１４に示した回路のように外部入力端子１がフローティング状態であるか否かを判断して制御信号を与えることなしに、自動的に外部入力端子１をＨレベルまたはＬレベルに設定することができる。
【００６３】
また本発明に係るインターフェース回路によれば、外部入力端子１をＨレベルまたはＬレベルに設定したとき、高抵抗化したＭＯＳトランジスタによって漏れ電流を効果的に阻止することができる。従ってプルアップ抵抗Ｒpuやプルダウン抵抗Ｒpdを用いて外部入力端子１の電圧を設定する場合に比較して、各種電子機器や半導体集積回路等における外部入力端子用のインターフェース回路としての実用的利点が多大である。しかも回路構成自体が簡単なので、ＣＰＵやメモリ等の半導体集積回路に組み込むことも容易である等の利点がある。
【００６４】
尚、本発明は上述した実施形態に限定されるものではない。各実施形態においては、第２のインバータ回路２０を３つのＭＯＳトランジスタを用いて実現するものとして説明したが、２つまたは４つ以上のＭＯＳトランジスタを用いて実現することも勿論可能である。例えばゲートとソースを接続して２端子構造としたＭＯＳトランジスタ２段目および３段目を十分抵抗値の高いゲートとソースを接続して２端子構造としたＭＯＳトランジスタ１つに置きかえたり、１段目のＭＯＳトランジスタを並列接続した複数のＭＯＳトランジスタで構成することでそのスイッチング動作速度を速める等の工夫を施しても良いことは言うまでもない。その他、インバータ回路を実現する種々の回路構成を適宜採用しながら、前述した動作特性を実現するように回路設計すれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【００６５】
【発明の効果】
以上説明したように本発明によれば、フローティング状態にある外部入力端子を自動的にＨレベルまたはＬレベルに設定することができ、またその漏れ電流も十分に抑えることができ、更に加えて外部入力端子の電源電圧端子あるいは接地端子に対してインピーダンスを低く抑えることで耐ノイズ性を高める事ができるので、各種電子機器や半導体集積回路等における外部入力端子用のインターフェース回路として多大なる効果を奏する。しかも回路構成自体が簡単なので、半導体集積回路に組み込むことも容易である等の利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るインターフェース回路の構成図。
【図２】図１に示すインターフェース回路における第２のインバータ回路から第１のインバータ回路への正帰還を止めたときの入出力特性を示す図。
【図３】本発明の第２の実施形態に係るインターフェース回路の構成図。
【図４】本発明の第３の実施形態に係るインターフェース回路の構成図。
【図５】図４に示すインターフェース回路における第２のインバータ回路から第１のインバータ回路への正帰還を止めたときの入出力特性を示す図。
【図６】本発明の第４の実施形態に係るインターフェース回路の構成図。
【図７】本発明の第５の実施形態に係るインターフェース回路の構成図。
【図８】ＭＯＳトランジスタの使用例を示す図。
【図９】第２のインバータ回路の構成例を検証する上でのインターフェース回路の構成例を示す図。
【図１０】図９に示す第２のインバータ回路の検証結果を示す図。
【図１１】第２のインバータ回路の構成例を検証する上でのインターフェース回路の別の構成例を示す図。
【図１２】図１１に示す第２のインバータ回路の検証結果を示す図。
【図１３】プルアップ抵抗Ｒpuおよびプルダウン抵抗Ｒpdを用いた外部入力端子の処理例を示す構成図。
【図１４】従来のインターフェース回路の構成例を示す図。
【符号の説明】
１ 外部入力端子
１０ 第１のインバータ回路
２０ 第２のインバータ回路
３０ カレントミラー回路
３１ 電流源
１１,１３,２１,２２,２４,３２,３３ ＰＭＯＳトランジスタ
１２,１４,２３,２５,２６ ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、各種電子機器における外部端子が開放状態であっても、その電圧をＨレベルまたはＬレベルに安定させることができ、しかも漏れ電流を抑えることのできるインターフェース回路に関する。
【０００２】
【関連する背景技術】
各種の情報処理装置には、一般的に信号入力用の複数の外部入力端子（コネクタ）が設けられる。また情報処理装置に組み込まれるＣＰＵ等の半導体集積回路にも信号入力用の複数の入力端子（ピン）が設けられ、更にその動作モードを切り換えるための制御端子が設けられることもある。外部入力端子は、外部機器から与えられるＨレベルまたはＬレベルの論理信号を入力してＣＰＵやメモリ等の内部回路に与えるインターフェースとしての役割を担い、また上記制御端子は、例えば接地されるか否かによって内部回路に与える制御情報をＨレベルまたはＬレベルに切り換える役割を担う。
【０００３】
ところでこの種の論理回路用の外部入力端子／制御端子は、その入力インピーダンスが高く、外部ノイズに対して弱いので、一般的にはＨレベルまたはＬレベルに固定して用いられる。しかしながらその実装ボード上で外部入力端子／制御端子を接地する等してＨレベルまたはＬレベルに固定することは極めて面倒である。そこで従来一般的には、図１３(ａ)(ｂ)に示すようにプルアップ抵抗Ｒpuまたはプルダウン抵抗Ｒpdを用いて外部入力端子／制御端子に電源電圧Ｖccを与えたり、或いは接地するようにしている。
【０００４】
尚、外部入力端子１を有する入力バッファ２は、例えば図１３(ａ)(ｂ)に示すようにｐチャネルＭＯＳトランジスタ（ＰＭＯＳと略記する）３とｎチャネルＭＯＳトランジスタ（ＮＭＯＳと略記する）４とからなるインバータ回路により構成される。しかしながら外部入力端子１にプルアップ抵抗Ｒppまたはプルダウン抵抗Ｒpdを接続した場合、これらの抵抗Ｒpp,抵抗Ｒpdを介して外部入力端子１に漏れ電流が生じることが否めない。
【０００５】
そこで図１４に示すように２段のインバータ回路２ａ,２ｂからなる入力バッファの入力ノードに、ＮＭＯＳトランジスタ５を介してゲート制御されるＮＭＯＳトランジスタ６およびＰＭＯＳトランジスタ７からなるラッチ回路８を設けることで、漏れ電流を抑えることが提唱されている（例えば特許文献１を参照）。このラッチ回路８は、外部入力端子１にＨレベルまたはＬレベルの信号（電圧）が与えられたとき、この信号を受けて動作する入力バッファ（２段のインバータ回路２ａ,２ｂ）の出力レベルに応じてラッチ動作することで前記外部入力端子１をＨレベルまたはＬレベルに強制的に固定する役割を担う。同時にラッチ回路８は前記外部入力端子１がフローティング状態（開放状態）であるときには、外部信号Ｓを受けてＮＭＯＳトランジスタ５をオフさせ、同時にプルアップ抵抗Ｒpuを介してＮＭＯＳトランジスタ６をオンさせると共にＰＭＯＳトランジスタ７をオフさせることで外部入力端子１をＨレベルに保つ役割を担う。
【０００６】
【特許文献１】
特開平９−１６１４８６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら特許文献１に示されるようなラッチ回路８を設けた場合、外部入力端子１がフローティング状態（開放状態）であるか否かによって外部信号Ｓを用いてＮＭＯＳトランジスタ５をオン／オフ制御する必要がある。これ故、外部入力端子１がフローティング状態（開放状態）であるか否かを判断し、外部信号Ｓを発生させてラッチ回路８の動作を制御するための専用回路や工夫が必要となる。
【０００８】
本発明はこのような事情を考慮してなされたもので、その目的は、外部入力端子がフローティング状態（開放状態）であるとき、外部信号を用いることなく上記外部入力端子を自動的にＨレベルまたはＬレベルに設定することができ、しかも耐ノイズ性を有して外部入力端子を介する漏れ電流のない簡易な構成のインターフェース回路を提供することにある。
【０００９】
【課題を解決するための手段】
上述した目的を達成するべく本発明に係るインターフェース回路は、一対の電源端子をなす正電圧端子および負電圧端子（例えば電源電圧端子と接地端子）と外部入力端子とを備え、上記外部入力端子に接続されて該外部入力端子の電位をＨレベルまたはＬレベルに安定させるインターフェイス回路であって、
ＭＯＳトランジスタにより構成され、前記外部入力端子に与えられる入力電圧レベルを反転して出力する第１のインバータ回路と、
ＭＯＳトランジスタにより構成され、上記第１のインバータ回路の出力電圧レベルを反転した電圧レベルであって前記外部入力端子を介して前記第１のインバータ回路に加えられた入力電圧のレベルよりも高いレベルの電圧または低いレベルの電圧を出力する第２のインバータ回路と、
この第２のインバータ回路の出力電圧を前記外部入力端子に正帰還する帰還路と
を具備し、前記外部入力端子がフローティング状態のときには該外部入力端子の電位をＨレベルまたはＬレベルの一方に強制的に設定することを特徴としている。
【００１０】
即ち、本発明に係るインターフェース回路は、基本的には外部入力端子に加わった電圧のレベルを反転する第１のインバータ回路と、この第１のインバータ回路の出力レベルを反転する第２のインバータ回路とを備え、この第２のインバータ回路の出力レベルを前記第１のインバータ回路の入力ノード（外部入力端子）に正帰還するように構成したものであって、
特に前記外部入力端子がフローティング状態のときに該外部入力端子の電位をＨレベルに強制的に設定する場合には、前記第１のインバータ回路の入力ノードに加えられる入力電圧レベルと、前記第２のインバータ回路の出力ノードから出力される出力電圧レベルとが
［入力電圧レベル］＜［出力電圧レベル］
となるように設定し、或いは前記外部入力端子がフローティング状態のときに該外部入力端子の電位をＬレベルに強制的に設定する場合には
［入力電圧レベル］＞［出力電圧レベル］
となるように設定しておき、この第２のインバータ回路の出力ノードの電圧を前記第１の入力ノード（外部入力端子）に正帰還することで、その正帰還作用により外部入力端子の電位を自動的にＨレベルに引き上げ、またはＬレベルに引き下げるようにしたことを特徴としている。尚、上述した入力電圧と出力電圧とは僅かに大きさが異なっていさえすれば良い。
【００１１】
このように構成されたインターフェース回路によれば、外部入力端子がフローティング状態であるとき、第１のインバータ回路の入力ノードに加わる電位よりも所定電圧だけ高い電圧または低い電圧が前記第２のインバータ回路の出力ノードから第１のインバータ回路の入力ノードに正帰還されるので、その正帰還作用により第２のインバータ回路の出力電圧が次第にＨレベルまたはＬレベルにシフトされ、ＨレベルまたはＬレベルに至ったときに安定する。
【００１２】
この結果、本発明に係るインターフェース回路によれば、外部入力端子がフローティング状態（開放状態）であっても、外部入力端子の電圧が自動的にＨレベルまたはＬレベルに安定化することになる。また外部入力端子の電圧が自動的にＨレベルまたはＬレベルに安定したとき、外部入力端子の電圧をＨレベルに電気的に固定したとき、或いは外部入力端子の電圧をＬレベルに電気的に固定したときのいずれの場合であっても、このインターフェース回路によれば、第１および第２のインバータ回路によって外部入力端子が正電圧端子および負電圧端子から切り離されるので、プルアップ抵抗やプルダウン抵抗を用いた場合のように漏れ電流が生じることがない。
【００１３】
外部入力端子を自動的にＨレベルに設定する場合には、好ましくは前記第２のインバータ回路は、
(ａ) 正電圧端子と外部入力端子との間に接続されて前記第１のインバータ回路の出力がＨレベルの時にオフとなり、前記第１のインバータ回路の出力がＬレベルの時にオンとなる第１のトランジスタと、
(ｂ) 負電圧端子と外部入力端子との間に直列に介挿された第２および第３のトランジスタであって、少なくともその一方は前記第１のインバータ回路の出力がＬレベルの時にオフし、且つ少なくともその一方は前記第１のインバータ回路の出力がＨレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがＨレベルのときには該入力電圧レベル以上の電圧を出力し、前記入力電圧レベルがＨレベル以外のときには該入力電圧レベルよりも高いレベルの電圧を出力する第２および第３のトランジスタと
により構成される。
【００１４】
ちなみに上記第２および第３のトランジスタは、その一方が前記第１のインバータ回路の出力がＬレベルであるときにオフし、他方が前記第１のインバータ回路の出力がＨレベルであるときにオフするものであっても良く、或いはその一方または双方が前記第１のインバータ回路の出力がＨレベル／Ｌレベルに拘わらずオフするものであっても良い。そしてこれらの第２および第３のトランジスタは、フローティング状態にある外部入力端子の電位よりも、第２のインバータ回路の出力電圧を所定電圧だけ高くする電圧シフト機能を担うことになる。
【００１５】
また第２のインバータ回路が上述した如く構成される場合、前記第１のインバータ回路としては、前記外部入力端子を介して加えられたＬレベルの入力信号に対してその出力電圧レベルを、前記正電圧レベルよりも前記第２のインバータ回路における第１のトランジスタがオンしない程度に低くする電圧シフト手段を備えることが好ましい。このような電圧シフト手段を備えることで、前述した正帰還作用によるＨレベルへの収束速度を速くすることが可能となる。
【００１６】
また外部入力端子を自動的にＬレベルに設定する場合には、好ましくは前記第２のインバータ回路を、
(ｃ) 負電圧端子と外部入力端子との間に接続されて前記第１のインバータ回路の出力がＬレベルの時にオフとなり、Ｈレベルの時にオンとなる第１のトランジスタと、
(ｄ) 正電圧端子と外部入力端子との間に直列に介挿された第２および第３のトランジスタであって、少なくともその一方は前記第１のインバータ回路の出力がＬレベルの時にオフし、且つ少なくともその一方は前記第１のインバータ回路の出力がＨレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがＬレベルのときには該入力電圧レベル以下の電圧を出力し、前記入力電圧レベルがＬレベル以外のときには該入力電圧レベルよりも低いレベルの電圧を出力する第２および第３のトランジスタと
により構成することも可能である。
【００１７】
ちなみに上記第２および第３のトランジスタは、その一方が前記第１のインバータ回路の出力がＨレベルであるときにオフし、他方が前記第１のインバータ回路の出力がＬレベルであるときにオフするものであっても良く、或いはその一方または双方が前記第１のインバータ回路の出力がＨレベル／Ｌレベルに拘わらずオフするものであっても良い。そしてこれらの第２および第３のトランジスタは、フローティング状態にある外部入力端子の電位よりも、第２のインバータ回路の出力電圧を所定電圧だけ低くする電圧シフト機能を担うことになる。
【００１８】
そして第２のインバータ回路を上述した如く構成した場合、前記第１のインバータ回路としては、前記外部入力端子を介して加えられたＬレベルの入力信号に対してその出力電圧レベルを、前記負電圧レベルよりも前記第２のインバータ回路における第１のトランジスタがオンしない程度に高くする電圧シフト手段を備えることが好ましい。
【００１９】
更には上述した如く構成されたインターフェース回路において、具体的には外部入力端子を自動的にＨレベルに設定するように構成した前記第２のインバータ回路の出力ノードに、前記正電圧端子から前記外部入力端子に向けて一定電流を供給する電流供給手段を備えることも好ましい。また外部入力端子を自動的にＬレベルに設定するように構成した前記第２のインバータ回路においては、その出力ノードに前記外部入力端子から前記負電圧端子に向けて一定電流を供給する電流供給手段を備えることも好ましい。
【００２０】
このような電流供給手段を備えれば、外部入力端子がＬレベルまたはＨレベルに固定された時に外部入力端子を介して漏れが生じるものの、ＭＯＳトランジスタのオフ動作時間を短くして前述した正帰還作用によるＨレベルまたはＬレベルへの収束速度を速くすることができる。
尚、第２のインバータ回路の出力ノードに供給する電流は、外部入力端子がフローティング状態になったときに、第２のインバータ回路の電圧シフト機能をなすＭＯＳトランジスタに電圧降下を生じさせる役割を担うだけなので、プルアップ抵抗またはプルダウン抵抗を用いた場合の漏れ電流に比較して、その電流値を遥に小さく抑えることができる。
【００２１】
尚、ここでは正電圧レベルおよび負電圧レベルは、例えば＋５Ｖおよび０Ｖのように、その駆動電圧として印加される正負一対の電圧レベルを指すものとし、またＨレベルおよびＬレベルについては、一般的なデジタル（ロジック）回路において用いられている、例えば４.５〜５.０Ｖ，０.０〜０.５Ｖのような、或る電位幅を持った電圧レベルを指すものとする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態に係るインターフェース回路について説明する。
尚、ここでは一対の電源端子をなす正電圧端子および負電圧端子を、正（プラス）の電源電圧Ｖccを供給する電源ノードとゼロ電位に規定された接地ノードとして説明するが、正電圧端子が接地され、負電圧端子が負（マイナス）の電圧を供給するようなものであっても良い。また正電圧端子に正（プラス）の電源電圧、負電圧端子に負（マイナス）の電圧を供給するようなものであっても良い。
【００２３】
〈第１の実施形態〉
図１は第１の実施形態に係るインターフェース回路の構成を示すもので、１０はＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とで構成された第１のインバータ回路、２０は２つのＰＭＯＳトランジスタ２１,２２とＮＭＯＳトランジスタ２３とで構成された第２のインバータ回路である。
【００２４】
第１のインバータ回路１０は、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２の各ドレイン電極を相互に接続して電源ノード（正電圧端子）と接地ノード（負電圧端子）との間に直列に介挿され、各ゲート電極を入力ノードＡを介して外部入力端子１に共通に接続すると共に、相互に接続したドレイン電極を出力ノードＢとした構成を有する。そして外部入力端子１に加わる電圧を受けてＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とを相補的にオン／オフ動作させ、これによって外部入力端子１（入力ノードＡ）の電圧レベルを反転したレベルの電圧を出力ノードＢに得るものとなっている。
【００２５】
具体的には第１のインバータ回路１０は、外部入力端子１からその入力ノードＡに加わる電圧がＨレベルのとき、ＰＭＯＳトランジスタ１１がオフし、ＮＭＯＳトランジスタ１２がオンすることで出力ノードＢの電圧をＬレベルにする。逆に外部入力端子１から入力ノードＡに加わる電圧がＬレベルのとき、ＰＭＯＳトランジスタ１１がオンし、ＮＭＯＳトランジスタ１２がオフすることで出力ノードＢの電圧をＨレベルにする。
【００２６】
一方、第２のインバータ回路２０は、直列に接続した２つのＰＭＯＳトランジスタ２１,２２とＮＭＯＳトランジスタ２３を、電源ノードと接地ノードとの間に介挿し、これらのトランジスタ２１,２２,２３の各ゲート電極を共通に接続して入力ノードとし、前記第１のインバータ回路１０の出力ノードＢに接続して構成される。そしてＰＭＯＳトランジスタ２１のドレイン電極とＰＭＯＳトランジスタ２２のソース電極との接続点を出力ノードＣとし、この出力ノードＣを前述した第１のインバータ回路１０の入力ノードＡに接続する帰還路を設けることで、該第２のインバータ回路２０の出力を前記第１のインバータ回路１０に正帰還するように構成されている。
【００２７】
ちなみに第２のインバータ回路２０を構成するＰＭＯＳトランジスタ２１,２２およびＮＭＯＳトランジスタ２３は、基本的にはその入力ノード（ゲート電極）に第１のインバータ回路１０の出力を受けて相補的にオン／オフ動作し、上記第１のインバータ回路１０の出力ノードＢの電圧レベルを反転したレベルの電圧を出力ノードＣに得るレベル反転機能としての役割を担う。特にＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３は完全にオン動作しないとき、そのソース・ドレイン電極間に生じる所定の電圧を出力ノードＣに加えることで、ノードＣの電圧レベルを高める電圧シフト機能としての役割を担う。
【００２８】
具体的には前記外部入力端子１の電圧がＨレベルであり、これを受けた第１のインバータ回路１０がＬレベルの電圧を出力しているときには、ＰＭＯＳトランジスタ２１,２２がオン動作し、またＮＭＯＳトランジスタ２３がオフ動作する。そしてこのときにはＮＭＯＳトランジスタ２３がオフしているので、外部入力端子１にＮＭＯＳトランジスタ２３を介する漏れ電流が生じることがなくなる。
【００２９】
一方、前記外部入力端子１の電圧がＬレベルであり、これを受けた第１のインバータ回路１０がＨレベルの電圧を出力しているときには、ＰＭＯＳトランジスタ２１,２２がオフ動作し、またＮＭＯＳトランジスタ２３がオン動作する。そしてこのときにはＰＭＯＳトランジスタ２１がオフしているので、外部入力端子１にＰＭＯＳトランジスタ２１を介する漏れ電流が生じることがなくなる。
【００３０】
一方、外部入力端子１が接地された状態（Ｌレベル）からフローティング状態（開放状態）になったとすると、ノードＡ,Ｃの電圧が外部入力端子１によって規定されることがなくなる。するとノードＣの電圧が第１のインバータ回路１０の入力ノードＡに正帰還されてその電圧が次第に高められるので、その電圧の上昇に伴って第１のインバータ回路１０の出力電圧レベルが次第に低下する。そして第２のインバータ回路２０の入力ノードに与えられる電圧の低下に伴ってＰＭＯＳトランジスタ２１,２２がオンし、またＮＭＯＳトランジスタ２３がオフすることで出力ノードＣの電圧が強制的にＨレベルに固定され、外部入力端子１の電圧がＨレベルに安定することになる。換言すれば外部入力端子１がフローティング状態（開放状態）である場合には、その電圧が自動的にＨレベルに設定される。
【００３１】
即ち、第２のインバータ回路２０の出力を第１のインバータ回路１０の入力ノードＡに正帰還しないものとすると、第２のインバータ回路２０自体は外部入力端子１に加えられる電圧に対して、例えば図２の特性Ｘに示すような電圧を出力するように、つまりノードＡに加えられる電圧よりも大きい電圧を常に出力するように構成されている。これ故、第２のインバータ回路２０の出力電圧を第１のインバータ回路１０の入力ノードＡに正帰還すると、外部入力端子１が接地されてノードＡに加えられる電圧がＬレベルに固定されている場合以外においては、第２のインバータ回路２０から正帰還される上記外部入力端子１の電圧よりも高い電圧によってノードＡの電圧が次第に高められ、これによってノードＡの電圧がＨレベルに自動的に収束して安定する。この結果、外部入力端子１がフローティング状態（開放状態）である場合には、その電圧が自動的にＨレベルに設定されることになる。
【００３２】
かくしてこのように構成されたインターフェース回路によれば、外部入力端子１の電圧がＨレベルまたはＬレベルに設定されたとき、漏れ電流を生じることなく、その入力状態を安定に保持することができる。特に外部入力端子１がフローティング状態（開放状態）であるときには、その電圧を自動的にＨレベルに設定することができるので、従来のようなプルアップ抵抗Ｒpuを接続して外部入力端子１の電圧を引き上げる必要がない。しかも外部入力端子１の電圧をＬレベルに強制的に固定したときには、前述したようにＰＭＯＳトランジスタ２１がオフしているので、外部入力端子１を介する漏れ電流が生じることがない。従って各種電子機器における外部入力端子１に接続して、その電圧をＨレベルまたはＬレベルに安定化する上で多大なる効果が奏せられる。
【００３３】
〈第２の実施形態〉
ところで上述した実施形態は、外部入力端子１がフローティング状態（開放状態）であるとき、上記外部入力端子１の電圧を自動的にＨレベルに設定するように構成したものであるが、逆に外部入力端子１の電圧を自動的にＬレベルに設定するようにインターフェース回路を構成することも可能である。図３はその実施形態を示すインターフェース回路の構成図であり、図１に示すインターフェース回路と同一部分には同一符号を付して示してある。
【００３４】
このインターフェース回路が特徴とするところは、第２のインバータ回路２０を、直列に接続したＰＭＯＳトランジスタ２４および２つのＮＭＯＳトランジスタ２５,２６を電源ノードと接地ノードとの間に介挿し、これらのトランジスタ２４,２５,２６の各ゲート電極を共通に接続して入力ノードとして、前記第１のインバータ回路１０の出力ノードＢに接続して構成される。そしてＮＭＯＳトランジスタ２５のソース電極とＮＭＯＳトランジスタ２６のドレイン電極との接続点を出力ノードＣとし、この出力ノードＣを前述した第１のインバータ回路１０の入力ノードＡに接続することで、該第２のインバータ回路２０の出力を前記第１のインバータ回路１０に正帰還するように構成されている。
【００３５】
ちなみに第２のインバータ回路２０を構成するＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５,２６、基本的にはその入力ノード（ゲート電極）に第１のインバータ回路１０の出力を受けて相補的にオン／オフ動作し、上記第１のインバータ回路１０の出力ノードＢの電圧レベルを反転したレベルの電圧を出力ノードＣに得るレベル反転機能としての役割を担う。特にＮＭＯＳトランジスタ２５とＰＭＯＳトランジスタ２４は完全にオン動作しないとき、そのソース・ドレイン電極間に生じる所定の電圧降下を出力ノードＣに加えることで、ノードＣの電圧レベルを低くする電圧シフト機能としての役割を担う。
【００３６】
かくしてこのように構成されたインターフェース回路によれば、外部入力端子１がフローティング状態（開放状態）であるとき、ノードＡ,Ｃの電圧が外部入力端子１によって規定されないので、ノードＣの電圧が第１のインバータ回路１０の入力ノードＡに正帰還されてその電圧が次第に低くされるので、その電圧の低下に伴って第１のインバータ回路１０の出力電圧レベルが次第に上昇する。そして第２のインバータ回路２０の入力ノードに与えられる電圧の上昇に伴ってＰＭＯＳトランジスタ２４がオフし、またＮＭＯＳトランジスタ２５,２６がオンすることで出力ノードＣの電圧が強制的にＬレベルに固定され、外部入力端子１の電圧がＬレベルに安定することになる。換言すれば外部入力端子１がフローティング状態（開放状態）である場合には、その電圧が自動的にＬレベルに設定される。
【００３７】
従ってこのように構成されたインターフェース回路によれば、前述した図１に示すインターフェース回路と同様に、外部入力端子１の電圧がＨレベルまたはＬレベルに設定されたとき、漏れ電流を生じることなく、その入力状態を安定に保持することができる。特にこのインターフェース回路においては、外部入力端子１がフローティング状態（開放状態）であるときには、その電圧を自動的にＬレベルに設定することができるので、従来のようなプルダウン抵抗Ｒpdを接続して外部入力端子１の電圧を引き下げる必要がない。しかも外部入力端子１の電圧をＨレベルに強制的に固定したときには、前述したようにＮＭＯＳトランジスタ２６がオフしているので、外部入力端子１を介する漏れ電流が生じることがない。従って各種電子機器における外部入力端子１に接続して、その電圧をＨレベルまたはＬレベルに安定化する上で多大なる効果が奏せられる。
【００３８】
〈第３の実施形態〉
ところで本発明に係るインターフェース回路において、第１のインバータ回路１０に、その入力ノードＡに加わる電圧がＬレベルまたはＨレベルの一方であるとき、該第１のインバータ回路１０から出力される電圧レベルを前記第２のインバータ回路２０がオン／オフ動作しない程度にシフトするダイオード接続をしたＭＯＳトランジスタを組み込むことも有用である。具体的には、例えば図１に示すインターフェース回路の場合には、図４にその構成を示すように電源ノードとＰＭＯＳトランジスタ１１のソース電極との間に、ダイオード接続したＰＭＯＳトランジスタ１３を介挿し、該ＰＭＯＳトランジスタ１３の動作閾値電圧程度だけ出力ノードＢの電圧を低くする。
【００３９】
このように構成されたインターフェース回路によれば、外部入力端子１が接地された場合には、ＰＭＯＳトランジスタ１１がオンし、ＮＭＯＳトランジスタ１２がオフするので、ＰＭＯＳトランジスタ１１のソース電極の電圧とノードＢの電圧は略等しくなる。そしてＮＭＯＳトランジスタ１２のソース・ドレイン間抵抗がＰＭＯＳトランジスタ１３のソース・ドレイン間抵抗よりも大きいので、上記ノードＢの電圧は電源ノードの電圧Ｖccよりも該ＰＭＯＳトランジスタ１３の動作閾値電圧程度低くなる。そして第２のインバータ回路２０におけるＰＭＯＳトランジスタ２１のゲート・ソース間電圧が、第１のインバータ回路１０におけるＰＭＯＳトランジスタ１３のゲート・ソース間電圧と略等しくなるので、ＰＭＯＳトランジスタ２１はオフ動作する。この結果、漏れ電流を生じることなく、外部入力端子１の電圧をＬレベルに保つことが可能となる。
【００４０】
但し、実際には、ＰＭＯＳトランジスタ１３とＰＭＯＳトランジスタ２１の動作閾値電圧やトランジスタサイズのばらつきにより微少な漏れ電流が生じる事もあるが、本発明の効果が損なわれるものではない。
これに対して外部入力端子１が上述した接地状態から開放され、フローティング状態になると、前述した第２のインバータ回路２０からの正帰還作用を受けてノードＡの電圧が上昇する。するとこの電圧の上昇に伴って第１のインバータ回路１０の出力電圧のレベルが低下し、前述したように外部入力端子１の電圧が自動的にＨレベルに設定される。
【００４１】
ＰＭＯＳトランジスタ１１がオンしているとき、前記ＰＭＯＳトランジスタ１３は、第２のインバータ回路２０のＰＭＯＳトランジスタ２１との間で等価的にカレントミラー回路を構成している。そして上述したようにＰＭＯＳトランジスタ２１のゲート電極に加えられる電圧（ノードＢの電圧）が、上記ＰＭＯＳトランジスタ１３の存在によりＰＭＯＳトランジスタ２１の動作閾値電圧程度、その電源電圧Ｖccよりも低く保たれている。従って外部入力端子１がフローティング状態となってその電圧が上昇し、これに伴ってＰＭＯＳトランジスタ２１のゲート電極に加えられる電圧が低下して該ＰＭＯＳトランジスタ２１の動作閾値電圧を越えるまでの時間を短くすることができる。この結果、ＰＭＯＳトランジスタ２１が逸早くオン動作することになるので、フローティング状態から外部入力端子１の電圧をＨレベルに強制的に引き上げるまでに要する時間を大幅に短縮することが可能となる。
【００４２】
この場合、第２のインバータ回路２０の出力を第１のインバータ回路１０の入力ノードＡに正帰還しないものとすると、第２のインバータ回路２０から出力される電圧（ノードＣの電圧）は外部入力端子１に加えられる電圧に対して、例えば図５の特性Ｙに示すように変化し、常にノードＡに加えられる電圧より大きい電圧となる。これ故、第２のインバータ回路２０の出力電圧を第１のインバータ回路１０の入力ノードＡに正帰還すると、ノードＡに加えられる電圧がＬレベルまたはＨレベルに固定されている場合以外においては、第２のインバータ回路２０の出力電圧が逸早くＨレベルとなる。
【００４３】
〈第４の実施形態〉
尚、図３に示すインターフェース回路の場合には、図６に示すようにＮＭＯＳトランジスタ１２のソース電極と接地ノードとの間にダイオード接続されたＮＭＯＳトランジスタ１４を設け、第２のインバータ回路２０におけるＮＭＯＳトランジスタ２６のゲート電極に加える電圧（ノードＢの電圧）を、該ＮＭＯＳトランジスタ２６の動作閾値電圧程度、その接地電圧よりも高く設定するようにしておけばよい。
【００４４】
このようなＮＭＯＳトランジスタ１４を設けておけば、外部入力端子１がＨレベルの状態からフローティング状態となってその電圧が低下し、これに伴ってＮＭＯＳトランジスタ２６のゲート電極に加えられる電圧が上昇して該ＮＭＯＳトランジスタ２６の動作閾値電圧を越えるまでの時間を短くすることができる。この結果、ＮＭＯＳトランジスタ２６が逸早くオン動作することになるので、フローティング状態から外部入力端子１の電圧をＬレベルに強制的に引き下げるまでに要する時間を大幅に短縮することが可能となる。
【００４５】
〈第５の実施形態〉
ところで前述したようにインターフェース回路を用いて外部入力端子１の電圧をＨレベルまたはＬレベルに設定するに際して、上記外部入力端子１に対して外部電源から一定電流を供給することも有用である。即ち、前述した図１に示すインターフェース回路においては、外部入力端子１がフローティング状態となったとき、第２のインバータ回路２０におけるＰＭＯＳトランジスタ２１を介して外部入力端子１に電源電圧Ｖccが印加されてその電圧が上昇する。しかし上記ＰＭＯＳトランジスタ２１は、外部入力端子１が接地されたときの漏れ電流を抑えるべく、オフ時の抵抗値が十分に高いものとなっている。この為、外部入力端子１が接地状態からフローティング状態となったとき、前述したようにして外部入力端子１の電圧をＨレベルに引き上げるまでに長い時間が掛かることが否めない。しかもＰＭＯＳトランジスタ２１のオフ時における抵抗値は温度に大きく依存するので、ＰＭＯＳトランジスタ２１をオンさせて外部入力端子１の電圧をＨレベルに引き上げるまでの時間も温度依存性を有することになる。
【００４６】
そこで図７に示すように、外部入力端子１に対して一定電流を供給する電流源としてカレントミラー回路３０を更に設け、ＰＭＯＳトランジスタ２１がオンするまでに要する時間を短くすることが望ましい。具体的には定電流源３１により駆動される電流吐き出し型のカレントミラー回路３０を２つのＰＭＯＳトランジスタ３２,３３によって構成する。そして外部入力端子１がフローティング状態となったとき、上記カレントミラー回路３０から外部入力端子１に向けて一定電流を供給するようにすれば良い。
【００４７】
このようなカレントミラー回路３０を備えたインターフェース回路によれば、外部入力端子１が接地されているときにはカレントミラー回路３０から外部入力端子１に電流が流れるが、外部入力端子１がフローティング状態へと遷移したときにはカレントミラー回路３０から供給される電流によって外部入力端子１の電圧が速やかに上昇する。この結果、第２のインバータ回路２０におけるＰＭＯＳトランジスタ２１がオンするまでに要する時間が短くなり、外部入力端子１の電圧が逸早くＨレベルに引き上げられることになる。そしてＰＭＯＳトランジスタ２１がオンし、外部入力端子１の接地ノードに対するインピーダンスは、ＮＭＯＳトランジスタ２３のインピーダンスにより支配されるので、カレントミラー回路３０から外部入力端子１に流れる電流は殆どなくなる。
【００４８】
ちなみに外部入力端子１の電源ノードに対するインピーダンスは、ＰＭＯＳトランジスタ２１のインピーダンスにより支配されるので、このようなカレントミラー回路３０から外部入力端子１に供給する電流は、従来のプルアップ抵抗Ｒpuを用いた場合に生じる漏れ電流に比較して遙かに小さくすることができる。従って図１に示した構成のインターフェース回路に比較して若干動作電流が増えるものの、フローティング状態にある外部入力端子１を逸早くＨレベルに引き上げることが可能となるので、漏れ電流を低減しながらその動作の高速化を図り得ると言う効果が奏せられる。
【００４９】
〈第６の実施形態〉
尚、このようなカレントミラー回路については、フローティング状態にある外部入力端子１をＬレベルに自動設定するインターフェース回路にもついても同様に組み込むことが可能である。具体的には特に図示しないが、前述した図３に示すインターフェース回路においては、電流吸い込み型のカレントミラー回路を構成し、外部入力端子１から一定の電流を吸い込むように構成すれば良い。このようにすれば前述したＮＭＯＳトランジスタ２６のがオンするまでの時間を短くすることができるので、上述した図７に示すインターフェース回路と同様な効果が奏せられる。
【００５０】
〈その他の実施形態〉
ところで上述した各実施形態においては、フローティング状態にある外部入力端子１をＨレベルに自動的に設定する例として、第２のインバータ回路２０を２つのＰＭＯＳトランジスタ２１,２２およびＮＭＯＳトランジスタ２３により構成した。またフローティング状態にある外部入力端子１をＬレベルに自動的に設定する例として、第２のインバータ回路２０をＰＭＯＳトランジスタ２４および２つのＮＭＯＳトランジスタ２５,２６により構成した。
【００５１】
しかし第２のインバータ回路２０としては、基本的には
(ａ) 第１のインバータ回路１０から出力される電圧レベルに応じてオン／オフ動作して該電圧レベルを反転する主ＭＯＳトランジスタ（レベル反転機能）と、
(ｂ) 外部入力端子がフローティング状態であるとき、主ＭＯＳトランジスタを通して流れる電流を受けて、或いは第１のインバータ回路１０から出力される電圧レベルに応じてオフし所定の電圧を発生させて前記主ＭＯＳトランジスタからの出力電圧をシフトする補助ＭＯＳトランジスタ（電圧シフト機能）と
を備えたものであれば良い。
【００５２】
具体的には外部入力端子１がフローティング状態であるときに該外部入力端子１をＨレベルに設定するインターフェース回路を実現する場合には、第２のインバータ回路２０は、第１のインバータ回路１０から出力される電圧レベルに応じてオン／オフ動作する少なくとも１つの主ＭＯＳトランジスタと、その出力ノードＣの電圧を上記外部入力端子１に加わる電圧よりも高くする少なくとも１つの補助ＭＯＳトランジスタとを備えれば良い。
【００５３】
逆に外部入力端子１がフローティング状態であるときに該外部入力端子１をＬレベルに設定するインターフェース回路を実現する場合には、第２のインバータ回路２０は、第１のインバータ回路１０から出力される電圧レベルに応じてオン／オフ動作する少なくとも１つの主ＭＯＳトランジスタと、外部入力端子１がフローティング状態であるとき、その出力ノードＣの電圧を上記外部入力端子１に加わる電圧よりも低くする少なくとも１つの補助ＭＯＳトランジスタとを備えれば良い。
【００５４】
ちなみにＭＯＳトランジスタは、図８(ａ)〜(ｆ)にそれぞれ示すようにスイッチ・ダイオード・抵抗として用いることができる。即ち、図８(ａ),(ｄ)に示すようにゲートを入力端子とする３端子構造のＰＭＯＳおよびＮＭＯＳは、入力端子の電圧レベルに応じてソース・ドレイン間をオン／オフするスイッチとして機能する。また図８(ｂ),(ｅ)に示すようにそのゲートとドレインとを接続して２端子構造としたＰＭＯＳおよびＮＭＯＳは、ｐチャネル形のダイオード（Ｐ-Ｄ）、およびｎチャネル形のダイオード（Ｎ-Ｄ）としてそれぞれ機能する。更に図８(ｃ),(ｆ)に示すようにそのゲートとソースとを接続して２端子構造としたＰＭＯＳおよびＮＭＯＳは、ｐチャネル形の抵抗（Ｐ-Ｒ）、およびｎチャネル形の抵抗（Ｎ-Ｒ）としてそれぞれ機能する。
【００５５】
そしてその抵抗値や動作閾値電圧等は、ＭＯＳトランジスタのチャネル幅等によって規定される。従ってインターフェース回路における第１および第２のインバータ回路１０,２０自体が、前述した正帰還を掛けないときの裸の入出力特性が前述した図２または図５にそれぞれ示すような特性を持つようにするならば、その要求に合わせてＭＯＳトランジスタを選定し、上述したように少なくとも１つのＭＯＳトランジスタがオン／オフ動作するようにし、他の少なくとも１つのＭＯＳトランジスタが出力電圧のレベルシフト機能を持つようにすれば良い。
【００５６】
しかしながら図８にそれぞれ示すＭＯＳトランジスタの組合せによっては、インバータ回路として機能しなくなることも事実である。
そこで本発明者は、図９に示すように第２のインバータ回路２０における電源ノード側の１段目のＭＯＳトランジスタがＰＭＯＳトランジスタ２１であり、第１のインバータ回路１０から出力される電圧レベルに応じてオン／オフ動作する主ＭＯＳトランジスタ（第１のトランジスタ）として機能するものとした場合、２段目および３段目のＭＯＳトランジスタとしてどのような機能を持つＭＯＳトランジスタを採用可能であるかを検証した。但し、この検証は、第１のインバータ回路１０を構成するトランジスタおよび第２のインバータ回路２０の１段目から３段目のＭＯＳトランジスタの大きさが全て等しいものと仮定し、且つフローティング状態にある外部入力端子１をＨレベルに設定するものとした。
【００５７】
図１０はこの検証結果をまとめたもので、「○」は前述した第２のインバータ回路２０として有効に機能することを示している。また「×」は第２のインバータ回路２０として機能しないことを示している。更に「△」は１段目から３段目のＭＯＳトランジスタの大きさが全て等しい時は第２のインバータ回路２０として機能しないが、１段目から３段目のＭＯＳトランジスタの大きさを調整することによって第２のインバータ回路２０として機能することを示している。
【００５８】
即ち、この図１０に示す検証結果は、１段目のＭＯＳトランジスタがオン／オフ動作するＰＭＯＳトランジスタで構成される場合、２段目および３段目のＭＯＳトランジスタの少なくとも一方がＰ抵抗またはＮ抵抗または３端子のＮＭＯＳトランジスタであり、かつ２段目および３段目のＭＯＳトランジスタの少なくとも一方が３端子のＮＭＯＳトランジスタ以外を選択すれば、第２のインバータ２０として設計できることを示している。
【００５９】
また図１１に示すように第１のインバータ回路１０がその出力電圧レベルをシフトするＰＭＯＳトランジスタ１３を備えている場合における第２のインバータ回路２０の構成についても同様に検証したところ、図１２に示すような検証結果が得られた。但し、この検証も、第１のインバータ回路１０を構成するトランジスタおよび第２のインバータ回路２０の１段目から３段目のＭＯＳトランジスタの大きさが全て等しいものと仮定し、且つフローティング状態にある外部入力端子１をＨレベルに設定するものとした。
【００６０】
これらの検証の結果、電源ノード（正電圧端子）と外部入力端子１との間に接続されて前記第１のインバータ回路１０の出力がＨレベルの時にオフとなり、Ｌレベルの時にオンとなる第１のトランジスタ２１と、接地ノード（負電圧端子）と外部入力端子１との間に直列に介挿された第２および第３のトランジスタ２２,２３であって、少なくともその一方は前記第１のインバータ回路１０の出力がＬレベルの時にオフし、且つ少なくともその一方は前記第１のインバータ回路１０の出力がＨレベルの時にオフするようにその動作条件を設定した第２および第３のトランジスタ２２,２３とに第２のインバータ回路２０を構築することで、前記外部入力端子１に加えられた入力電圧レベルがＨレベルのときには該入力電圧レベル以上の電圧を出力し、前記入力電圧レベルがＨレベル以外のときには該入力電圧レベルよりも高い電圧を出力することが確認できた。
【００６１】
尚、図１０および図１２に示す検証結果は、前述したようにフローティング状態にある外部入力端子１をＨレベルに引き上げるべく、図９および図１１に示されるインターフェース回路を構成する場合の例である。従って外部入力端子１をＬレベルに落とすインターフェース回路を実現する場合には、接地ノードと電源ノードの極性を逆にし、第２のインバータ回路２０における接地ノード側を１段目のＭＯＳトランジスタとし、全てのＭＯＳトランジスタチャネルの極性を逆にして考えれば２段目および３段目のＭＯＳトランジスタの選定基準を同様に導くことができる。
【００６２】
以上説明したように本発明に係るインターフェース回路によれば、外部入力端子１がフローティング状態であるとき、該外部入力端子１を自動的にＨレベルまたはＬレベルに設定することができる。しかも従来のようにプルアップ抵抗Ｒpuやプルダウン抵抗Ｒpdを用いることなく、しかも図１４に示した回路のように外部入力端子１がフローティング状態であるか否かを判断して制御信号を与えることなしに、自動的に外部入力端子１をＨレベルまたはＬレベルに設定することができる。
【００６３】
また本発明に係るインターフェース回路によれば、外部入力端子１をＨレベルまたはＬレベルに設定したとき、高抵抗化したＭＯＳトランジスタによって漏れ電流を効果的に阻止することができる。従ってプルアップ抵抗Ｒpuやプルダウン抵抗Ｒpdを用いて外部入力端子１の電圧を設定する場合に比較して、各種電子機器や半導体集積回路等における外部入力端子用のインターフェース回路としての実用的利点が多大である。しかも回路構成自体が簡単なので、ＣＰＵやメモリ等の半導体集積回路に組み込むことも容易である等の利点がある。
【００６４】
尚、本発明は上述した実施形態に限定されるものではない。各実施形態においては、第２のインバータ回路２０を３つのＭＯＳトランジスタを用いて実現するものとして説明したが、２つまたは４つ以上のＭＯＳトランジスタを用いて実現することも勿論可能である。例えばゲートとソースを接続して２端子構造としたＭＯＳトランジスタ２段目および３段目を十分抵抗値の高いゲートとソースを接続して２端子構造としたＭＯＳトランジスタ１つに置きかえたり、１段目のＭＯＳトランジスタを並列接続した複数のＭＯＳトランジスタで構成することでそのスイッチング動作速度を速める等の工夫を施しても良いことは言うまでもない。その他、インバータ回路を実現する種々の回路構成を適宜採用しながら、前述した動作特性を実現するように回路設計すれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【００６５】
【発明の効果】
以上説明したように本発明によれば、フローティング状態にある外部入力端子を自動的にＨレベルまたはＬレベルに設定することができ、またその漏れ電流も十分に抑えることができ、更に加えて外部入力端子の電源電圧端子あるいは接地端子に対してインピーダンスを低く抑えることで耐ノイズ性を高める事ができるので、各種電子機器や半導体集積回路等における外部入力端子用のインターフェース回路として多大なる効果を奏する。しかも回路構成自体が簡単なので、半導体集積回路に組み込むことも容易である等の利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るインターフェース回路の構成図。
【図２】図１に示すインターフェース回路における第２のインバータ回路から第１のインバータ回路への正帰還を止めたときの入出力特性を示す図。
【図３】本発明の第２の実施形態に係るインターフェース回路の構成図。
【図４】本発明の第３の実施形態に係るインターフェース回路の構成図。
【図５】図４に示すインターフェース回路における第２のインバータ回路から第１のインバータ回路への正帰還を止めたときの入出力特性を示す図。
【図６】本発明の第４の実施形態に係るインターフェース回路の構成図。
【図７】本発明の第５の実施形態に係るインターフェース回路の構成図。
【図８】ＭＯＳトランジスタの使用例を示す図。
【図９】第２のインバータ回路の構成例を検証する上でのインターフェース回路の構成例を示す図。
【図１０】図９に示す第２のインバータ回路の検証結果を示す図。
【図１１】第２のインバータ回路の構成例を検証する上でのインターフェース回路の別の構成例を示す図。
【図１２】図１１に示す第２のインバータ回路の検証結果を示す図。
【図１３】プルアップ抵抗Ｒpuおよびプルダウン抵抗Ｒpdを用いた外部入力端子の処理例を示す構成図。
【図１４】従来のインターフェース回路の構成例を示す図。
【符号の説明】
１ 外部入力端子
１０ 第１のインバータ回路
２０ 第２のインバータ回路
３０ カレントミラー回路
３１ 電流源
１１,１３,２１,２２,２４,３２,３３ ＰＭＯＳトランジスタ
１２,１４,２３,２５,２６ ＮＭＯＳトランジスタ
Claims (6)
- 一対の電源端子をなす正電圧端子および負電圧端子と外部入力端子とを備え、上記外部入力端子に接続されて該外部入力端子の電位をＨレベルまたはＬレベルに安定させるインターフェイス回路であって、
ＭＯＳトランジスタにより構成され、前記外部入力端子に与えられる入力電圧レベルを反転して出力する第１のインバータ回路と、
ＭＯＳトランジスタにより構成され、上記第１のインバータ回路の出力電圧レベルを反転した電圧レベルであって、前記外部入力端子を介して前記第１のインバータ回路に加えられた入力電圧のレベルよりも高いレベルの電圧または低いレベルの電圧を出力する第２のインバータ回路と、
この第２のインバータ回路の出力電圧を前記外部入力端子に正帰還する帰還路と
を具備し、
前記外部入力端子がフローティング状態のときには該外部入力端子の電位をＨレベルまたはＬレベルの一方に強制的に設定することを特徴とするインターフェース回路。 - 前記第２のインバータ回路は、
前記正電圧端子と前記外部入力端子との間に接続されて前記第１のインバータ回路の出力がＨレベルの時にオフとなり、Ｌレベルの時にオンとなる第１のトランジスタと、
前記負電圧端子と前記外部入力端子との間に直列に介挿された第２および第３のトランジスタであって、少なくともその一方は前記第１のインバータ回路の出力がＬレベルの時にオフし、且つ少なくともその一方は前記第１のインバータ回路の出力がＨレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがＨレベルのときには該入力電圧レベル以上の電圧を出力し、前記入力電圧レベルがＨレベル以外のときには該入力電圧レベルよりも高い電圧を出力する第２および第３のトランジスタと
をからなる請求項１に記載のインターフェース回路。 - 請求項２に記載のインターフェース回路において、
更に前記第１のインバータ回路は、前記外部入力端子を介して加えられたＬレベルの入力信号に対してその出力電圧のレベルを、前記正電圧レベルよりも前記第２のインバータ回路における第１のトランジスタがオンしない程度に低くする電圧シフト手段を備えることを特徴とするインターフェース回路。 - 前記第２のインバータ回路は、
前記負電圧端子と前記外部入力端子との間に接続されて前記第１のインバータ回路の出力がＬレベルの時にオフとなり、Ｈレベルの時にオンとなる第１のトランジスタと、
前記正電圧端子と前記外部入力端子との間に直列に介挿された第２および第３のトランジスタであって、少なくともその一方は前記第１のインバータ回路の出力がＬレベルの時にオフし、且つ少なくともその一方は前記第１のインバータ回路の出力がＨレベルの時にオフして、前記外部入力端子に加えられた入力電圧レベルがＬレベルのときには該入力電圧のレベル以下の電圧を出力し、前記入力電圧レベルがＬレベル以外のときには該入力電圧のレベルよりも低い電圧を出力する第２および第３のトランジスタと
からなる請求項１に記載のインターフェース回路。 - 請求項４に記載のインターフェース回路において、
更に前記第１のインバータ回路は、前記外部入力端子を介して加えられたＨレベルの入力信号に対してその出力電圧のレベルを、前記負電圧レベルよりも前記第２のインバータ回路における第１のトランジスタがオンしない程度に高くする電圧シフト手段を備えることを特徴とするインターフェース回路。 - 請求項１〜５のいずれかに記載のインターフェース回路において、
更に前記正電圧端子から前記外部入力端子に向けて、或いは前記外部入力端子から前記負電圧端子に向けて一定電流を供給する電流供給手段を備えたことを特徴とするインターフェース回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003188027A JP3948621B2 (ja) | 2003-06-30 | 2003-06-30 | インターフェース回路 |
| US11/792,993 US7750705B2 (en) | 2003-06-30 | 2004-12-24 | Interface circuit |
| US12/794,434 US7986162B2 (en) | 2003-06-30 | 2010-06-04 | Interface circuit |
| US12/797,123 US8018264B2 (en) | 2003-06-30 | 2010-06-09 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003188027A JP3948621B2 (ja) | 2003-06-30 | 2003-06-30 | インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005026833A JP2005026833A (ja) | 2005-01-27 |
| JP3948621B2 true JP3948621B2 (ja) | 2007-07-25 |
Family
ID=34186697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003188027A Expired - Lifetime JP3948621B2 (ja) | 2003-06-30 | 2003-06-30 | インターフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US7750705B2 (ja) |
| JP (1) | JP3948621B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3948621B2 (ja) * | 2003-06-30 | 2007-07-25 | 株式会社山武 | インターフェース回路 |
| EP2264899B1 (en) * | 2009-06-17 | 2014-07-30 | Epcos AG | Low-current logic-gate circuit |
| EP2264900B1 (en) * | 2009-06-17 | 2014-07-30 | Epcos AG | Low-current inverter circuit |
| CN102738662A (zh) * | 2011-03-31 | 2012-10-17 | 富泰华工业（深圳）有限公司 | 接口及具有该接口的电子装置及其保护方法 |
| EP2581835B1 (en) * | 2011-10-13 | 2016-04-20 | BlackBerry Limited | Asymmetrical bus keeper |
| US8508250B2 (en) | 2011-10-13 | 2013-08-13 | Research In Motion Limited | Asymmetrical bus keeper |
| CN103856207A (zh) * | 2012-12-06 | 2014-06-11 | 艾尔瓦特集成电路科技（天津）有限公司 | 电平转换电路和电平转换方法 |
| TWI511442B (zh) * | 2012-12-24 | 2015-12-01 | Novatek Microelectronics Corp | 資料控制電路 |
| US9209805B2 (en) * | 2013-04-05 | 2015-12-08 | Applied Wireless Identifications Group, Inc. | Over-current and/or over-voltage protection circuit |
| US9634664B2 (en) | 2013-04-05 | 2017-04-25 | Applied Wireless Identifications Group, Inc. | Over-current and/or over-voltage protection circuit |
| US10762027B2 (en) * | 2018-04-13 | 2020-09-01 | Hamilton Sundstrand Corporation | Method and system for output latch based data bus failure mitigation |
| US10715115B2 (en) * | 2018-09-28 | 2020-07-14 | Qualcomm Incorporated | Circuits and methods for preventing bias temperature instability |
| CN114079452A (zh) * | 2020-08-19 | 2022-02-22 | 澜起科技股份有限公司 | 非对称输入输出结构 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592409A (ja) | 1982-06-28 | 1984-01-09 | Fujitsu Ltd | 帰還型ラツチ付入力回路 |
| JPS61237515A (ja) | 1985-04-12 | 1986-10-22 | Nec Ic Microcomput Syst Ltd | インバ−タ回路 |
| JPH05259880A (ja) | 1992-03-10 | 1993-10-08 | Nec Ic Microcomput Syst Ltd | 入出力バッファ回路 |
| JPH06112807A (ja) | 1992-09-30 | 1994-04-22 | Kawasaki Steel Corp | 入力バッファ |
| US5432462A (en) | 1993-04-30 | 1995-07-11 | Motorola, Inc. | Input buffer circuit having sleep mode and bus hold function |
| JPH07273633A (ja) | 1994-03-30 | 1995-10-20 | Nec Kyushu Ltd | 入力回路 |
| JP3407975B2 (ja) | 1994-05-20 | 2003-05-19 | 株式会社半導体エネルギー研究所 | 薄膜半導体集積回路 |
| US5646553A (en) * | 1995-05-10 | 1997-07-08 | 3Com Corporation | Driver for tri-state bus |
| JPH09161486A (ja) | 1995-12-13 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| US6049242A (en) * | 1997-10-14 | 2000-04-11 | Cypress Semiconductor Corp. | Voltage reference source for an overvoltage-tolerant bus interface |
| IT1296427B1 (it) * | 1997-11-14 | 1999-06-25 | Sgs Thomson Microelectronics | Circuito di ingresso bus-hold in grado di ricevere segnali di ingresso con livelli di tensione superiori alla propria tensione di |
| JPH11317656A (ja) | 1998-05-06 | 1999-11-16 | Oki Electric Ind Co Ltd | 入力回路 |
| US5973530A (en) * | 1998-05-29 | 1999-10-26 | Lucent Technologies Inc. | Low power, high voltage-tolerant bus holder circuit in low voltage technology |
| JP3341681B2 (ja) | 1998-06-12 | 2002-11-05 | 日本電気株式会社 | 半導体集積論理回路 |
| US6222387B1 (en) * | 1998-10-26 | 2001-04-24 | Cypress Semiconductor Corporation | Overvoltage tolerant integrated circuit input/output interface |
| US6150845A (en) | 1999-06-01 | 2000-11-21 | Fairchild Semiconductor Corp. | Bus hold circuit with overvoltage tolerance |
| US6351174B2 (en) * | 2000-02-24 | 2002-02-26 | Texas Instruments Incorporated | Vcc-compensated bus-hold circuit |
| US6351175B1 (en) * | 2000-09-13 | 2002-02-26 | Fairchild Semiconductor Corporation | Mode select circuit |
| DE10214898B4 (de) * | 2002-04-04 | 2009-02-05 | Infineon Technologies Ag | Speicherschaltung |
| US6774675B1 (en) * | 2003-06-24 | 2004-08-10 | Fairchild Semiconductor Corporation | Bus hold circuit with power-down and over-voltage tolerance |
| JP3948621B2 (ja) * | 2003-06-30 | 2007-07-25 | 株式会社山武 | インターフェース回路 |
| US7064593B2 (en) * | 2004-09-20 | 2006-06-20 | Texas Instruments Incorporated | Bus-hold circuit |
| US7205809B2 (en) * | 2005-04-07 | 2007-04-17 | Texas Instruments Incorporated | Low power bus-hold circuit |
-
2003
- 2003-06-30 JP JP2003188027A patent/JP3948621B2/ja not_active Expired - Lifetime
-
2004
- 2004-12-24 US US11/792,993 patent/US7750705B2/en not_active Expired - Fee Related
-
2010
- 2010-06-04 US US12/794,434 patent/US7986162B2/en not_active Expired - Fee Related
- 2010-06-09 US US12/797,123 patent/US8018264B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7750705B2 (en) | 2010-07-06 |
| US20110133775A1 (en) | 2011-06-09 |
| US20110133779A1 (en) | 2011-06-09 |
| US20080150577A1 (en) | 2008-06-26 |
| US8018264B2 (en) | 2011-09-13 |
| JP2005026833A (ja) | 2005-01-27 |
| US7986162B2 (en) | 2011-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061108 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20070412 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070412 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term |