JPH07273633A - 入力回路 - Google Patents
入力回路Info
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- JPH07273633A JPH07273633A JP6061741A JP6174194A JPH07273633A JP H07273633 A JPH07273633 A JP H07273633A JP 6061741 A JP6061741 A JP 6061741A JP 6174194 A JP6174194 A JP 6174194A JP H07273633 A JPH07273633 A JP H07273633A
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- gate
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Abstract
(57)【要約】
【目的】構成トランジスタのしきい値電圧が変化して
も、インバータ回路自身のしきい値電圧の変化を抑え、
入力信号のレベル判定の余裕度を確保して誤判定を防止
する。 【構成】ＣＭＯＳ型のインバータ回路を構成するＰチャ
ネル型のＭＯＳトランジスタＱ２のソースと電源電位点
との間に、ダイオード接続された所定のしきい値電圧を
もつＮチャネル型のＭＯＳトランジスタＱ３を挿入し、
インバータ回路１とする。 【効果】ＭＯＳトランジスタＱ３が、ＭＯＳトランジス
タＱ１のしきい値電圧の変化を打消す方向に作用するの
で、インバータ回路１のしきい値電圧を一定値に抑える
ことができる。
も、インバータ回路自身のしきい値電圧の変化を抑え、
入力信号のレベル判定の余裕度を確保して誤判定を防止
する。 【構成】ＣＭＯＳ型のインバータ回路を構成するＰチャ
ネル型のＭＯＳトランジスタＱ２のソースと電源電位点
との間に、ダイオード接続された所定のしきい値電圧を
もつＮチャネル型のＭＯＳトランジスタＱ３を挿入し、
インバータ回路１とする。 【効果】ＭＯＳトランジスタＱ３が、ＭＯＳトランジス
タＱ１のしきい値電圧の変化を打消す方向に作用するの
で、インバータ回路１のしきい値電圧を一定値に抑える
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は入力回路に関し、特に所
定のしきい値電圧をもつＣＭＯＳ型のインバータ回路で
入力信号を受ける構成の入力回路に関する。
定のしきい値電圧をもつＣＭＯＳ型のインバータ回路で
入力信号を受ける構成の入力回路に関する。
【０００２】
【従来の技術】半導体集積回路においては、外部から、
電源電位，接地電位以外に、制御信号やデータなどの各
種の信号（以下、これらを入力信号という）が与えられ
る。これら入力信号は、一般的にはＴＴＬレベルで与え
られ、半導体集積回路がＣＭＯＳ型の回路構成となって
いる場合でも、その入力回路は、ＴＴＬレベルの信号を
検出し、それをＣＭＯＳ型の内部回路へ、ＣＯＭＳレベ
ルの信号として伝達する機能をもっている。
電源電位，接地電位以外に、制御信号やデータなどの各
種の信号（以下、これらを入力信号という）が与えられ
る。これら入力信号は、一般的にはＴＴＬレベルで与え
られ、半導体集積回路がＣＭＯＳ型の回路構成となって
いる場合でも、その入力回路は、ＴＴＬレベルの信号を
検出し、それをＣＭＯＳ型の内部回路へ、ＣＯＭＳレベ
ルの信号として伝達する機能をもっている。
【０００３】このような半導体集積回路における従来の
入力回路の第１の例を図６に、第２の例を図７に示す
（例えば、サイエンスフォーラム社発行、ＵＬＳＩ Ｄ
ＲＡＭ技術、第５５頁図６及び第５７頁図９参照）。
入力回路の第１の例を図６に、第２の例を図７に示す
（例えば、サイエンスフォーラム社発行、ＵＬＳＩ Ｄ
ＲＡＭ技術、第５５頁図６及び第５７頁図９参照）。
【０００４】入力回路の第１の例は、ゲートに入力信号
ＩＮを受けソースを基準電位点（接地電位点）と接続し
てしきい値電圧Ｖｔ（Ｑ１）をもつＮチャネル型の第１
のＭＯＳトランジスタＱ１、ゲートに入力信号ＩＮを受
けドレインをＭＯＳトランジスタＱ１のドレインと接続
して信号出力端とししきい値電圧Ｖｔ（Ｑ２）をもつＰ
チャネル型の第２のＭＯＳトランジスタＱ２、及びソー
スを電源電位点（電源電位Ｖｃｃ）と接続しゲートを接
地電位点と接続しドレインをＭＯＳトランジスタＱ２の
ソースと接続してしきい値電圧Ｖｔ（Ｑ４）をもつＰチ
ャネル型の第３のＭＯＳトランジスタＱ４を備え、ＴＴ
Ｌレベルのしきい値電圧をもつＣＭＯＳ型のインバータ
回路１ｄと、このインバータ回路１ｄの出力電圧Ｖｏを
ＣＭＯＳレベルの信号に整えて後段の内部回路に伝達す
る後段回路２とを有する構成となっている。
ＩＮを受けソースを基準電位点（接地電位点）と接続し
てしきい値電圧Ｖｔ（Ｑ１）をもつＮチャネル型の第１
のＭＯＳトランジスタＱ１、ゲートに入力信号ＩＮを受
けドレインをＭＯＳトランジスタＱ１のドレインと接続
して信号出力端とししきい値電圧Ｖｔ（Ｑ２）をもつＰ
チャネル型の第２のＭＯＳトランジスタＱ２、及びソー
スを電源電位点（電源電位Ｖｃｃ）と接続しゲートを接
地電位点と接続しドレインをＭＯＳトランジスタＱ２の
ソースと接続してしきい値電圧Ｖｔ（Ｑ４）をもつＰチ
ャネル型の第３のＭＯＳトランジスタＱ４を備え、ＴＴ
Ｌレベルのしきい値電圧をもつＣＭＯＳ型のインバータ
回路１ｄと、このインバータ回路１ｄの出力電圧Ｖｏを
ＣＭＯＳレベルの信号に整えて後段の内部回路に伝達す
る後段回路２とを有する構成となっている。
【０００５】この入力回路のインバータ回路１ｄでは、
Ｎチャネル型のＭＯＳトランジスタＱ１、Ｐチャネル型
のＭＯＳトランジスタＱ２，Ｑ４のしきい値電圧をそれ
ぞれ所定の値Ｖｔ（Ｑ１），Ｖｔ（Ｑ２），Ｖｔ（Ｑ
４）に設定することにより、ＴＴＬレベルの２．４Ｖを
高レベル、０．８Ｖを低レベルと判定するように、その
しきい値電圧を１．６Ｖ付近に設定している。ＭＯＳト
ランジスタＱ４は、ＣＭＯＳ型のインバータ回路１ｄの
しきい値電圧をＴＴＬレベルに適合させるためのレベル
シフトの役割りをはたす。
Ｎチャネル型のＭＯＳトランジスタＱ１、Ｐチャネル型
のＭＯＳトランジスタＱ２，Ｑ４のしきい値電圧をそれ
ぞれ所定の値Ｖｔ（Ｑ１），Ｖｔ（Ｑ２），Ｖｔ（Ｑ
４）に設定することにより、ＴＴＬレベルの２．４Ｖを
高レベル、０．８Ｖを低レベルと判定するように、その
しきい値電圧を１．６Ｖ付近に設定している。ＭＯＳト
ランジスタＱ４は、ＣＭＯＳ型のインバータ回路１ｄの
しきい値電圧をＴＴＬレベルに適合させるためのレベル
シフトの役割りをはたす。
【０００６】入力回路の第２の例は、第１の例における
ＭＯＳトランジスタＱ４のゲートに活性化制御信号ＥＮ
を供給すると共に、ＭＯＳトランジスタＱ１，Ｑ２のド
レインと接地電位点との間に、ゲートに活性化制御信号
ＥＮを受けるＮチャネル型のＭＯＳトランジスタＱ５を
設け、活性化制御信号ＥＮにより活性化／非活性化が制
御できるインバータ回路１ｅとしたものである。この第
２の例では、ＭＯＳトランジスタＱ４がレベルシフトの
役割をはたすと同時に、インバータ回路１ｅの活性化／
非活性化の制御用としての機能もはたす。
ＭＯＳトランジスタＱ４のゲートに活性化制御信号ＥＮ
を供給すると共に、ＭＯＳトランジスタＱ１，Ｑ２のド
レインと接地電位点との間に、ゲートに活性化制御信号
ＥＮを受けるＮチャネル型のＭＯＳトランジスタＱ５を
設け、活性化制御信号ＥＮにより活性化／非活性化が制
御できるインバータ回路１ｅとしたものである。この第
２の例では、ＭＯＳトランジスタＱ４がレベルシフトの
役割をはたすと同時に、インバータ回路１ｅの活性化／
非活性化の制御用としての機能もはたす。
【０００７】次に、これら入力回路において、ＭＯＳト
ランジスタＱ１のしきい値電圧が変化したときのインバ
ータ回路１ｄ，１ｅのしきい値電圧の変化について、図
８を参照しながら説明する。
ランジスタＱ１のしきい値電圧が変化したときのインバ
ータ回路１ｄ，１ｅのしきい値電圧の変化について、図
８を参照しながら説明する。
【０００８】図８の上半分のグラフは、ＭＯＳトランジ
スタＱ１（実線）及びＱ２（破線）のソース・ドレイン
電圧ＶSD対ソース・ドレイン電流ＩSD特性図（以下、Ｖ
SD対ＩSD特性図という）であり、下半分のグラフは、そ
の特性図から導き出されたインバータ回路１ｄ，１ｅの
入力信号ＩＮ対出力電圧Ｖｏ特性図（以下、ＩＮ対Ｖｏ
特性図という）である。
スタＱ１（実線）及びＱ２（破線）のソース・ドレイン
電圧ＶSD対ソース・ドレイン電流ＩSD特性図（以下、Ｖ
SD対ＩSD特性図という）であり、下半分のグラフは、そ
の特性図から導き出されたインバータ回路１ｄ，１ｅの
入力信号ＩＮ対出力電圧Ｖｏ特性図（以下、ＩＮ対Ｖｏ
特性図という）である。
【０００９】ＶSD対ＩSD特性図においては、ＭＯＳトラ
ンジスタＱ１，Ｑ２，Ｑ４のしきい値電圧Ｖｔ（Ｑ
１），Ｖｔ（Ｑ２），Ｖｔ（Ｑ４）それぞれを０．７５
Ｖ，１．０Ｖ（絶対値），１．０Ｖ（絶対値）とし、電
源電位Ｖｃｃを５Ｖとしたときの例が示されている。こ
のＶSD対ＩSD特性図において、ソース・ゲート電圧ＶSG
（Ｑ１）が入力信号ＩＮと等しく、各ＶSG（Ｑ２）の交
点のＶSD＝４ＶとＶSD＝５Ｖ（Ｖｃｃ）との差がＶｔ
（Ｑ４）と等しく、また、 ｜ＶSG（Ｑ２）｜＝Ｖｃｃ−Ｖｔ（Ｑ４）−ＶSG（Ｑ１）…（１） となる。
ンジスタＱ１，Ｑ２，Ｑ４のしきい値電圧Ｖｔ（Ｑ
１），Ｖｔ（Ｑ２），Ｖｔ（Ｑ４）それぞれを０．７５
Ｖ，１．０Ｖ（絶対値），１．０Ｖ（絶対値）とし、電
源電位Ｖｃｃを５Ｖとしたときの例が示されている。こ
のＶSD対ＩSD特性図において、ソース・ゲート電圧ＶSG
（Ｑ１）が入力信号ＩＮと等しく、各ＶSG（Ｑ２）の交
点のＶSD＝４ＶとＶSD＝５Ｖ（Ｖｃｃ）との差がＶｔ
（Ｑ４）と等しく、また、 ｜ＶSG（Ｑ２）｜＝Ｖｃｃ−Ｖｔ（Ｑ４）−ＶSG（Ｑ１）…（１） となる。
【００１０】従って、ＶSG（Ｑ１）の変化をＩＮ対Ｖｏ
特性図の横軸に対応させ、（１）式が成立するＶSG（Ｑ
１），ＶSG（Ｑ２）の交点のＶSDを縦軸に対応させるこ
とにより、ＩＮ対Ｖｏ特性図を導き出すことができる。
特性図の横軸に対応させ、（１）式が成立するＶSG（Ｑ
１），ＶSG（Ｑ２）の交点のＶSDを縦軸に対応させるこ
とにより、ＩＮ対Ｖｏ特性図を導き出すことができる。
【００１１】上半分のＶSD対ＩSD特性図から導き出した
ＩＮ対Ｖｏ特性図から、インバータ回路１ｄ，１ｅのし
きい値電圧を知ることができる。この例では、ほぼ１．
６Ｖ（Ｖｔ（Ｑ１）＝０．７５Ｖ）となっている。
ＩＮ対Ｖｏ特性図から、インバータ回路１ｄ，１ｅのし
きい値電圧を知ることができる。この例では、ほぼ１．
６Ｖ（Ｖｔ（Ｑ１）＝０．７５Ｖ）となっている。
【００１２】インバータ回路１ｄ，１ｅのしきい値電圧
は、構成トランジスタ（Ｑ１，Ｑ２，Ｑ４）のしきい値
電圧が変化すると当然変化する。ＭＯＳトランジスタＱ
２，Ｑ４のしきい値電圧は一定で、ＭＯＳトランジスタ
Ｑ１のしきい値電圧が１．０Ｖ，１．２５Ｖと変化した
ときのＩＮ対Ｖｏ特性図が図８に併記してある（Ｖ
SG（Ｑ１）の値がしきい値電圧の変化分だけ変化し、Ｖ
SD対ＩSD特性図の形は変らないものとして求めてあ
る）。このように、ＭＯＳトランジスタＱ１のしきい値
電圧Ｖｔ（Ｑ１）が変化すると、インバータ回路１ｄ，
１ｅのしきい値電圧もその変化量にほぼ比例して変化す
る。
は、構成トランジスタ（Ｑ１，Ｑ２，Ｑ４）のしきい値
電圧が変化すると当然変化する。ＭＯＳトランジスタＱ
２，Ｑ４のしきい値電圧は一定で、ＭＯＳトランジスタ
Ｑ１のしきい値電圧が１．０Ｖ，１．２５Ｖと変化した
ときのＩＮ対Ｖｏ特性図が図８に併記してある（Ｖ
SG（Ｑ１）の値がしきい値電圧の変化分だけ変化し、Ｖ
SD対ＩSD特性図の形は変らないものとして求めてあ
る）。このように、ＭＯＳトランジスタＱ１のしきい値
電圧Ｖｔ（Ｑ１）が変化すると、インバータ回路１ｄ，
１ｅのしきい値電圧もその変化量にほぼ比例して変化す
る。
【００１３】
【発明が解決しようとする課題】上述した従来の入力回
路では、インバータ回路の構成トランジスタ（Ｑ１，Ｑ
２，Ｑ４）のしきい値電圧によってインバータ回路自身
のしきい値電圧が決定さるので、構成トランジスタのし
きい値電圧が製造プロセス等によって変化するとインバ
ータ回路自身のしきい値電圧も変化し、その変化量が多
くなると、入力信号のレベル判定が正常に行えなくなっ
たり、レベル判定の余裕度が小さくなりわずかの雑音や
電源電位変動により誤判定してしまうという問題点があ
る。
路では、インバータ回路の構成トランジスタ（Ｑ１，Ｑ
２，Ｑ４）のしきい値電圧によってインバータ回路自身
のしきい値電圧が決定さるので、構成トランジスタのし
きい値電圧が製造プロセス等によって変化するとインバ
ータ回路自身のしきい値電圧も変化し、その変化量が多
くなると、入力信号のレベル判定が正常に行えなくなっ
たり、レベル判定の余裕度が小さくなりわずかの雑音や
電源電位変動により誤判定してしまうという問題点があ
る。
【００１４】本発明の目的は、構成トランジスタのしき
い値電圧が変化してもインバータ回路自身のしきい値電
圧の変化を抑えてレベル判定の余裕度を確保することが
でき、誤判定を防止することができる入力回路を提供す
ることにある。
い値電圧が変化してもインバータ回路自身のしきい値電
圧の変化を抑えてレベル判定の余裕度を確保することが
でき、誤判定を防止することができる入力回路を提供す
ることにある。
【００１５】
【課題を解決するための手段】本発明の入力回路は、ゲ
ートに入力信号を受けソースを基準電位点と接続して第
１のしきい値電圧をもつ一導電型の第１のＭＯＳトラン
ジスタと、ゲートに前記入力信号を受けドレインを前記
第１のＭＯＳトランジスタのドレインと接続して信号出
力端とし第２のしきい値電圧をもつ逆導電型の第２のＭ
ＯＳトランジスタと、ゲート及びドレインを電源電位点
と接続しソースを前記第２のＭＯＳトランジスタのソー
スと接続して第３のしきい値電圧をもつ一導電型の第３
のＭＯＳトランジスタとを備え前記入力信号に対し所定
のしきい値電圧をもつＣＭＯＳ型のインバータ回路を有
している。
ートに入力信号を受けソースを基準電位点と接続して第
１のしきい値電圧をもつ一導電型の第１のＭＯＳトラン
ジスタと、ゲートに前記入力信号を受けドレインを前記
第１のＭＯＳトランジスタのドレインと接続して信号出
力端とし第２のしきい値電圧をもつ逆導電型の第２のＭ
ＯＳトランジスタと、ゲート及びドレインを電源電位点
と接続しソースを前記第２のＭＯＳトランジスタのソー
スと接続して第３のしきい値電圧をもつ一導電型の第３
のＭＯＳトランジスタとを備え前記入力信号に対し所定
のしきい値電圧をもつＣＭＯＳ型のインバータ回路を有
している。
【００１６】また、ソースを基準電位点と接続しドレイ
ンを第１及び第２のＭＯＳトランジスタのドレインと接
続しゲートに活性化制御信号を受けてこの活性化制御信
号がアクティブレベルのときはオフ、インアクティブレ
ベルのときはオンとなる一導電型の第４のＭＯＳトラン
ジスタを設け、第３のＭＯＳトランジスタのゲートに前
記活性化制御信号のレベル反転信号を供給する回路とし
て、インバータ回路を活性化制御機能付とし、また、第
１のＭＯＳトランジスタのソースを基準電位点と切離
し、ゲート及びドレインを前記基準電位点と接続しソー
スを前記第１のＭＯＳトランジスタのソースと接続して
第４のしきい値電圧をもつ逆導電型の第５のＭＯＳトラ
ンジスタを設けて構成される。
ンを第１及び第２のＭＯＳトランジスタのドレインと接
続しゲートに活性化制御信号を受けてこの活性化制御信
号がアクティブレベルのときはオフ、インアクティブレ
ベルのときはオンとなる一導電型の第４のＭＯＳトラン
ジスタを設け、第３のＭＯＳトランジスタのゲートに前
記活性化制御信号のレベル反転信号を供給する回路とし
て、インバータ回路を活性化制御機能付とし、また、第
１のＭＯＳトランジスタのソースを基準電位点と切離
し、ゲート及びドレインを前記基準電位点と接続しソー
スを前記第１のＭＯＳトランジスタのソースと接続して
第４のしきい値電圧をもつ逆導電型の第５のＭＯＳトラ
ンジスタを設けて構成される。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１８】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１９】この実施例は、ゲートに入力信号ＩＮを受
けソースを基準電位点（接地電位点）と接続してしきい
値電圧Ｖｔ（Ｑ１）をもつＮチャネル型の第１のＭＯＳ
トランジスタＱ１、ゲートに入力信号ＩＮを受けドレイ
ンをＭＯＳトランジスタＱ１のドレインと接続して信号
出力端とししき値電圧Ｖｔ（Ｑ２）をもつＰチャネル型
の第２のＭＯＳトランジスタＱ２、及びゲート，ドレイ
ンを電源電位点（電源電位Ｖｃｃ）と接続しソースをＭ
ＯＳトランジスタのソースと接続してしきい値電圧Ｖｔ
（Ｑ３）をもつＮチャネル型の第３のＭＯＳトランジス
タＱ３を備え、入力信号ＩＮに対し所定のしきい値電圧
をもつＣＭＯＳ型のインバータ回路１と、このインバー
タ回路１の出力電圧ＶｏをＣＭＯＳレベルの信号に整え
て後段の内部回路に伝達する後段回路２とを有する構成
となっている。
けソースを基準電位点（接地電位点）と接続してしきい
値電圧Ｖｔ（Ｑ１）をもつＮチャネル型の第１のＭＯＳ
トランジスタＱ１、ゲートに入力信号ＩＮを受けドレイ
ンをＭＯＳトランジスタＱ１のドレインと接続して信号
出力端とししき値電圧Ｖｔ（Ｑ２）をもつＰチャネル型
の第２のＭＯＳトランジスタＱ２、及びゲート，ドレイ
ンを電源電位点（電源電位Ｖｃｃ）と接続しソースをＭ
ＯＳトランジスタのソースと接続してしきい値電圧Ｖｔ
（Ｑ３）をもつＮチャネル型の第３のＭＯＳトランジス
タＱ３を備え、入力信号ＩＮに対し所定のしきい値電圧
をもつＣＭＯＳ型のインバータ回路１と、このインバー
タ回路１の出力電圧ＶｏをＣＭＯＳレベルの信号に整え
て後段の内部回路に伝達する後段回路２とを有する構成
となっている。
【００２０】すなわち、この実施例は、図６に示された
従来の入力回路におけるインバータ回路１ｄのＰチャネ
ル型のＭＯＳトランジスタＱ４を、しきい値電圧が等し
い（絶対値が）Ｎチャネル型のＭＯＳトランジスタＱ３
に置換え、そのゲートを電源電位点に接続して、インバ
ータ回路１としたものである。
従来の入力回路におけるインバータ回路１ｄのＰチャネ
ル型のＭＯＳトランジスタＱ４を、しきい値電圧が等し
い（絶対値が）Ｎチャネル型のＭＯＳトランジスタＱ３
に置換え、そのゲートを電源電位点に接続して、インバ
ータ回路１としたものである。
【００２１】次にこの実施例において、ＭＯＳトランジ
スタＱ１のしきい値電圧Ｖｔ（Ｑ１）が変化したとき、
インバータ回路１のしきい値電圧がどう変化するかにつ
いて、図２を参照しながら説明する。ただしＰチャネル
型のＭＯＳトランジスタＱ２のしきい値電圧は変化しな
いものとする。
スタＱ１のしきい値電圧Ｖｔ（Ｑ１）が変化したとき、
インバータ回路１のしきい値電圧がどう変化するかにつ
いて、図２を参照しながら説明する。ただしＰチャネル
型のＭＯＳトランジスタＱ２のしきい値電圧は変化しな
いものとする。
【００２２】ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のし
きい値電圧Ｖｔ（Ｑ１），Ｖｔ（Ｑ２），Ｖｔ（Ｑ３）
がそれぞれ設定値どうり、例えば０．７５Ｖ，１．０Ｖ
（絶対値），１．０Ｖとすると、図８の上半分の特性図
と同一のＶSD対ＩSD特性図となり、図８の下半分のＩＮ
対Ｖｏ特性図のＶｔ（Ｑ１）＝０．７５Ｖの曲線が得ら
れる。この曲線が図２の下半分のＩＮ対Ｖｏ特性図にお
いて、破線で示されている。
きい値電圧Ｖｔ（Ｑ１），Ｖｔ（Ｑ２），Ｖｔ（Ｑ３）
がそれぞれ設定値どうり、例えば０．７５Ｖ，１．０Ｖ
（絶対値），１．０Ｖとすると、図８の上半分の特性図
と同一のＶSD対ＩSD特性図となり、図８の下半分のＩＮ
対Ｖｏ特性図のＶｔ（Ｑ１）＝０．７５Ｖの曲線が得ら
れる。この曲線が図２の下半分のＩＮ対Ｖｏ特性図にお
いて、破線で示されている。
【００２３】ここで、製造プロセス等によりＮチャネル
型のＭＯＳトランジスタＱ１のしきい値電圧Ｖｔ（Ｑ
１）が１．０Ｖに変化すると、通常、同一工程で形成さ
れるＮチャネル型のＭＯＳトランジスタＱ３のしきい値
電圧Ｖｔ（Ｑ３）も同程度に同一方向に変化する。すな
わち、Ｖｔ（Ｑ３）＝１．２５（Ｖ）となり、ＭＯＳト
ランジスタＱ２のソース電位はＶｃｃ−Ｖｔ（Ｑ３）＝
５．０−１．２５＝３．７５（Ｖ）となる。この点から
ＭＯＳトランジスタＱ２の各ＶSG（Ｑ２）が描かれ、図
２の上半分のＶSD対ＩSD特性図が描かれる。そして、図
６，図７と同様に、 ｜ＶSG（Ｑ２）｜＝Ｖｃｃ−Ｖｔ（Ｑ３）−ＶSG（Ｑ１）…（２） が成立し、図８と同様にして、図２の下半分のＶｔ（Ｑ
２）＝１．０Ｖ（実線）のときのＩＮ対Ｖｏ特性図を描
くことができる。
型のＭＯＳトランジスタＱ１のしきい値電圧Ｖｔ（Ｑ
１）が１．０Ｖに変化すると、通常、同一工程で形成さ
れるＮチャネル型のＭＯＳトランジスタＱ３のしきい値
電圧Ｖｔ（Ｑ３）も同程度に同一方向に変化する。すな
わち、Ｖｔ（Ｑ３）＝１．２５（Ｖ）となり、ＭＯＳト
ランジスタＱ２のソース電位はＶｃｃ−Ｖｔ（Ｑ３）＝
５．０−１．２５＝３．７５（Ｖ）となる。この点から
ＭＯＳトランジスタＱ２の各ＶSG（Ｑ２）が描かれ、図
２の上半分のＶSD対ＩSD特性図が描かれる。そして、図
６，図７と同様に、 ｜ＶSG（Ｑ２）｜＝Ｖｃｃ−Ｖｔ（Ｑ３）−ＶSG（Ｑ１）…（２） が成立し、図８と同様にして、図２の下半分のＶｔ（Ｑ
２）＝１．０Ｖ（実線）のときのＩＮ対Ｖｏ特性図を描
くことができる。
【００２４】図２から分るように、出力電圧Ｖｏの最高
電圧はしきい値電圧Ｖｔ（Ｑ３）が高くなった分だけ低
くなるが、インバータ回路１のしきい値電圧は、ＭＯＳ
トランジスタＱ２のしきい値電圧Ｖｔ（Ｑ２）が変化し
ても殆んど変化しない。これは、接地電位に対するＭＯ
ＳトランジスタＱ１のしきい値電圧Ｖｔ（Ｑ１）が高く
（低く）なった分、同一同電型のＭＯＳトランジスタＱ
３によって、電源電位Ｖｃｃに対するＭＯＳトランジス
タＱ２の見かけ上のしきい値電圧が大きく（小さく）な
り、これらは互いにその変化分を打消す方向に作用する
からである。
電圧はしきい値電圧Ｖｔ（Ｑ３）が高くなった分だけ低
くなるが、インバータ回路１のしきい値電圧は、ＭＯＳ
トランジスタＱ２のしきい値電圧Ｖｔ（Ｑ２）が変化し
ても殆んど変化しない。これは、接地電位に対するＭＯ
ＳトランジスタＱ１のしきい値電圧Ｖｔ（Ｑ１）が高く
（低く）なった分、同一同電型のＭＯＳトランジスタＱ
３によって、電源電位Ｖｃｃに対するＭＯＳトランジス
タＱ２の見かけ上のしきい値電圧が大きく（小さく）な
り、これらは互いにその変化分を打消す方向に作用する
からである。
【００２５】図３は本発明の第２の実施例を示す回路図
である。この実施例は、図７に示された従来の入力回路
の第２の例に本発明を適用したものである。
である。この実施例は、図７に示された従来の入力回路
の第２の例に本発明を適用したものである。
【００２６】この実施例は、図７に示されたインバータ
回路１ｅのＰチャネル型のＭＯＳトランジスタＱ４を、
しきい値電圧が等しい（絶縁値が）Ｎチャネル型のＭＯ
ＳトランジスタＱ３に置換え、そのゲートに活性化制御
信号ＥＮのレベル反転信号ＥＮ＊を供給するようにし、
インバータ１ａとしたものである。この実施例における
基本的な動作及び効果は、第１の実施例と同様であるの
で、その説明は省略する。
回路１ｅのＰチャネル型のＭＯＳトランジスタＱ４を、
しきい値電圧が等しい（絶縁値が）Ｎチャネル型のＭＯ
ＳトランジスタＱ３に置換え、そのゲートに活性化制御
信号ＥＮのレベル反転信号ＥＮ＊を供給するようにし、
インバータ１ａとしたものである。この実施例における
基本的な動作及び効果は、第１の実施例と同様であるの
で、その説明は省略する。
【００２７】この実施例では、Ｎチャネル型のトランジ
スタＱ３のゲートに、活性化制御信号ＥＮのレベル反転
信号ＥＮ＊を供給しなけらばならない。レベル反転信号
ＥＮ＊を内部回路で使用している場合は良いが、使用し
ていない場合には新たにこのレベル反転信号ＥＮ＊を発
生しなければならない。この場合には、図４に示すよう
に、ＭＯＳトランジスタＱ４はＰチャネルのままとして
おき、このＭＯＳトランジスタＱ４のソースと電源電位
点との間に、Ｎチャネル型のＭＯＳトランジスタＱ３ａ
を挿入するのが得策のこともある。
スタＱ３のゲートに、活性化制御信号ＥＮのレベル反転
信号ＥＮ＊を供給しなけらばならない。レベル反転信号
ＥＮ＊を内部回路で使用している場合は良いが、使用し
ていない場合には新たにこのレベル反転信号ＥＮ＊を発
生しなければならない。この場合には、図４に示すよう
に、ＭＯＳトランジスタＱ４はＰチャネルのままとして
おき、このＭＯＳトランジスタＱ４のソースと電源電位
点との間に、Ｎチャネル型のＭＯＳトランジスタＱ３ａ
を挿入するのが得策のこともある。
【００２８】この図４の実施例（第３の）のＭＯＳトラ
ンジスタＱ３ａの役割りは第１の実施例におけるＭＯＳ
トランジスタＱ３と同様である。
ンジスタＱ３ａの役割りは第１の実施例におけるＭＯＳ
トランジスタＱ３と同様である。
【００２９】これら実施例においては、Ｎチャネル型の
ＭＯＳトランジスタＱ１のしきい値電圧Ｖｔ（Ｑ１）が
変化する場合についてのみ考慮してきたが、Ｐチャネル
型のＭＯＳトランジスタＱ２のしきい値電圧Ｖｔ（Ｑ
２）も変化することがある。これら両方のＭＯＳトラン
ジスタＱ１，Ｑ２に本発明を適用した一例が図５に示す
第４の実施例である。
ＭＯＳトランジスタＱ１のしきい値電圧Ｖｔ（Ｑ１）が
変化する場合についてのみ考慮してきたが、Ｐチャネル
型のＭＯＳトランジスタＱ２のしきい値電圧Ｖｔ（Ｑ
２）も変化することがある。これら両方のＭＯＳトラン
ジスタＱ１，Ｑ２に本発明を適用した一例が図５に示す
第４の実施例である。
【００３０】この実施例は、図１に示された第１の実施
例において、インバータ回路１のＭＯＳトランジスタＱ
１のソースを接地電位点と切離し、ゲート及びドレイン
を接地電位点と接続しソースをＭＯＳトランジスタＱ１
のソースと接続してしきい値電圧Ｖｔ（Ｑ６）をもつＰ
チャネル型のＭＯＳトランジスタＱ６を設け、インバー
タ１ｃとしたものである。
例において、インバータ回路１のＭＯＳトランジスタＱ
１のソースを接地電位点と切離し、ゲート及びドレイン
を接地電位点と接続しソースをＭＯＳトランジスタＱ１
のソースと接続してしきい値電圧Ｖｔ（Ｑ６）をもつＰ
チャネル型のＭＯＳトランジスタＱ６を設け、インバー
タ１ｃとしたものである。
【００３１】この実施例では、Ｐチャネル型のＭＯＳト
ランジスタＱ２のしきい値電圧が大きく（小さく）なる
と、その分ＭＯＳトランジスタＱ６のしきい値電圧が大
きく（小さく）なり、接地電位に対するＭＯＳトランジ
スタＱ１の見かけ上のしきい値電圧が高く（低く）な
り、これらが、互いに打消し合ってインバータ回路１ｃ
のしきい値電圧の変動を抑える。このＰチャネル型のＭ
ＯＳトランジスタＱ６と、Ｎチャネル型のＭＯＳトラン
ジスタＱ３とによって、Ｐチャネル型，Ｎチャネル型の
両方のＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧の
変化に対する、インバータ回路１ｃのしきい値電圧をほ
ぼ一定の値に保つことができる。
ランジスタＱ２のしきい値電圧が大きく（小さく）なる
と、その分ＭＯＳトランジスタＱ６のしきい値電圧が大
きく（小さく）なり、接地電位に対するＭＯＳトランジ
スタＱ１の見かけ上のしきい値電圧が高く（低く）な
り、これらが、互いに打消し合ってインバータ回路１ｃ
のしきい値電圧の変動を抑える。このＰチャネル型のＭ
ＯＳトランジスタＱ６と、Ｎチャネル型のＭＯＳトラン
ジスタＱ３とによって、Ｐチャネル型，Ｎチャネル型の
両方のＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧の
変化に対する、インバータ回路１ｃのしきい値電圧をほ
ぼ一定の値に保つことができる。
【００３２】この実施例におけるＭＯＳトランジスタＱ
６は、図３，図４に示された実施例にも適用することが
できる。また、これら実施例においては、インバータ回
路のしきい値電圧の変化を抑えるために、Ｎチャネル型
のＭＯＳトランジスタをＰチャネル型のＭＯＳトランジ
スタのソース・電源電位点間に挿入するか、更にＰチャ
ネル型のＭＯＳトランジスタのＮチャネル型のＭＯＳト
ランジスタのソース・接地電位点間に挿入する構成とな
っているが、これらのうちの後者のみの構成であっても
よい。
６は、図３，図４に示された実施例にも適用することが
できる。また、これら実施例においては、インバータ回
路のしきい値電圧の変化を抑えるために、Ｎチャネル型
のＭＯＳトランジスタをＰチャネル型のＭＯＳトランジ
スタのソース・電源電位点間に挿入するか、更にＰチャ
ネル型のＭＯＳトランジスタのＮチャネル型のＭＯＳト
ランジスタのソース・接地電位点間に挿入する構成とな
っているが、これらのうちの後者のみの構成であっても
よい。
【００３３】
【発明の効果】以上説明したように本発明は、入力信号
を受けるＣＭＯＳ型のインバータ回路の一導電型（逆導
電型）のＭＯＳトランジスタのソースと、対応する電源
電位点，接地電位点との間に、所定のしきい値電圧をも
つ逆導電型（一導電型）のＭＯＳトランジスタを挿入す
る構成とすることにより、この挿入されたＭＯＳトラン
ジスタのしきい値電圧が、インバータ回路を構成する逆
導電型（一導電型）のＭＯＳトランジスタのしきい値電
圧の変化を打消すように作用するので、インバータ回路
の構成トランジスタのしきい値電圧が変化しても、イン
バータ回路自身のしきい値電圧の変化を抑えて一定値を
保つことができ、入力信号のレベル判定の余裕度を確保
して誤判定を防止することができる効果がある。
を受けるＣＭＯＳ型のインバータ回路の一導電型（逆導
電型）のＭＯＳトランジスタのソースと、対応する電源
電位点，接地電位点との間に、所定のしきい値電圧をも
つ逆導電型（一導電型）のＭＯＳトランジスタを挿入す
る構成とすることにより、この挿入されたＭＯＳトラン
ジスタのしきい値電圧が、インバータ回路を構成する逆
導電型（一導電型）のＭＯＳトランジスタのしきい値電
圧の変化を打消すように作用するので、インバータ回路
の構成トランジスタのしきい値電圧が変化しても、イン
バータ回路自身のしきい値電圧の変化を抑えて一定値を
保つことができ、入力信号のレベル判定の余裕度を確保
して誤判定を防止することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作及び作用効果を説
明するためのＶSD対ＩSD特性図及びＩＮ対Ｖｏ特性図で
ある。
明するためのＶSD対ＩSD特性図及びＩＮ対Ｖｏ特性図で
ある。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
【図６】従来の入力回路の第１の例を示す回路図であ
る。
る。
【図７】従来の入力回路の第２の例を示す回路図であ
る。
る。
【図８】図６，図７に示された入力回路の動作及び課題
を説明するためのＶSD対ＩSD特製図及びＩＮ対Ｖｏ特性
図である。
を説明するためのＶSD対ＩSD特製図及びＩＮ対Ｖｏ特性
図である。
１，１ａ〜１ｅ インバータ回路 ２ 後段回路 Ｑ１〜Ｑ６，Ｑ３ａ ＭＯＳトランジスタ
Claims (3)
- 【請求項１】 ゲートに入力信号を受けソースを基準電
位点と接続して第１のしきい値電圧をもつ一導電型の第
１のＭＯＳトランジスタと、ゲートに前記入力信号を受
けドレインを前記第１のＭＯＳトランジスタのドレイン
と接続して信号出力端とし第２のしきい値電圧をもつ逆
導電型の第２のＭＯＳトランジスタと、ゲート及びドレ
インを電源電位点と接続しソースを前記第２のＭＯＳト
ランジスタのソースと接続して第３のしきい値電圧をも
つ一導電型の第３のＭＯＳトランジスタとを備え前記入
力信号に対し所定のしきい値電圧をもつＣＭＯＳ型のイ
ンバータ回路を有することを特徴とする入力回路。 - 【請求項２】 ソースを基準電位点と接続しドレインを
第１及び第２のＭＯＳトランジスタのドレインと接続し
ゲートに活性化制御信号を受けてこの活性化制御信号が
アクティブレベルのときはオフ、インアクティブレベル
のときはオンとなる一導電型の第４のＭＯＳトランジス
タを設け、第３のＭＯＳトランジスタのゲートに前記活
性化制御信号のレベル反転信号を供給する回路として、
インバータ回路を活性化制御機能付とした請求項１記載
の入力回路。 - 【請求項３】 第１のＭＯＳトランジスタのソースを基
準電位点と切離し、ゲート及びドレインを前記基準電位
点と接続しソースを前記第１のＭＯＳトランジスタのソ
ースと接続して第４のしきい値電圧をもつ逆導電型の第
５のＭＯＳトランジスタを設けた請求項１記載の入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061741A JPH07273633A (ja) | 1994-03-30 | 1994-03-30 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061741A JPH07273633A (ja) | 1994-03-30 | 1994-03-30 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273633A true JPH07273633A (ja) | 1995-10-20 |
Family
ID=13179919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061741A Pending JPH07273633A (ja) | 1994-03-30 | 1994-03-30 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750705B2 (en) | 2003-06-30 | 2010-07-06 | Yamatake Corporation | Interface circuit |
| JP2011234267A (ja) * | 2010-04-30 | 2011-11-17 | Seiko Epson Corp | 集積回路装置 |
-
1994
- 1994-03-30 JP JP6061741A patent/JPH07273633A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750705B2 (en) | 2003-06-30 | 2010-07-06 | Yamatake Corporation | Interface circuit |
| US7986162B2 (en) | 2003-06-30 | 2011-07-26 | Yamatake Corporation | Interface circuit |
| US8018264B2 (en) | 2003-06-30 | 2011-09-13 | Yamatake Corporation | Interface circuit |
| JP2011234267A (ja) * | 2010-04-30 | 2011-11-17 | Seiko Epson Corp | 集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |