JP2011234267A

JP2011234267A - 集積回路装置

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Publication number: JP2011234267A
Application number: JP2010104917A
Authority: JP
Inventors: Hideyuki Kakubari; 秀幸角張
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2011-11-17

Abstract

【課題】高い電源電圧を元に、低い電圧を発生させることで、低い電圧を用いる内部回路と高い電圧を用いる外部回路とのインターフェイスを行う場合、外部回路を動作させた状態で内部回路の動作を休止させる場合がある。この場合、低い電圧の発生を止めたことをインターフェイスを行う回路に伝達する回路（ＰＯＣ回路）が必要となるが、従来の回路では、低い電圧を発生させる状態で貫通電流が流れる回路を用いる必要があり、消費電流が増加してしまうという課題がある。
【解決手段】低い電圧の発生を停止する信号により、レギュレーター１０７の動作を止め、ＶＯＵＴが十分下がった状態でインターフェイスを行う回路へ供給停止信号をレベルシフト回路１２１に伝達する。そのため、レベルシフト回路１２１での貫通電流の発生を抑えられる。さらに、供給停止信号を提供するＰＯＣ回路４１内での定常状態での貫通電流を防止できる。
【選択図】図３

Description

本発明は、集積回路装置に関する。

近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての集積回路装置の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電圧で動作する複数の集積回路装置が互いに接続される場合が生じる。

そのような場合に対応するために、基準電位（例えば接地電位）に対して電位差が少ない、低い電源電位が供給されて動作する、例えばＣＰＵやメモリーが配置される内部回路と、低い電源電位に加え、高い電源電位が供給されて動作するインターフェイス回路とを有し、インターフェイス回路を介して内部回路と外部回路を接続する集積回路装置が開発されている。このように２種類の電源電位が供給されて動作する集積回路装置の例について、図４、図５を参照しながら説明する。ここで、内部回路に印加する低い電源電位は、高い電源電位を元に生成されたものを用いることも好適である。

低い電源電位が供給されないときでも、例えば出力パッドに接続されている外部回路が動作している場合に、高い電源電位が供給される場合がある。また、内部回路は常に動作している必要は無く、不要な場合には、内部回路の動作を止めるべく低い電源電位の供給を止めることで消費電力を低減できる。そのためには、低い電源電位の供給が止められた旨の信号をインターフェイス回路に伝達し、動作状態を切り替えることが望ましい。

図４は、低い電源電位が遮断されたことを知らせるパワーオンコントロール信号発生回路（以下、ＰＯＣ回路とも記載する）の典型的な構成を示す回路図である。低い電源電位（以下、ＬＶＤＤとも記載する）の入／切の状況と、高い電源電位（以下、ＨＶＤＤとも記載する）が供給されることで、パワーオンコントロール信号（以下、ＰＯＣ信号とも記載する）を出力している。

ＰＯＣ回路４０は、電源電位ＨＶＤＤが供給されるソースを有するＰ型トランジスターＱＰ５１と電源電位ＶＳＳが供給されるソースを有するＮ型トランジスターＱＮ５１とが直列に接続された終段回路を含み、Ｐ型トランジスターＱＰ５１およびＮ型トランジスターＱＮ５１のドレインからＰＯＣ信号を供給する。

また、ＰＯＣ回路４０は、ゲートがドレインに接続されたＮ型トランジスターＱＮ１２と、電源電位ＬＶＤＤがゲートに入力される直列接続されたＰ型トランジスターＱＰ１１およびＮ型トランジスターＱＮ１１と、直列接続されたＰ型トランジスターＱＰ２１およびＰ型トランジスターＱＰ２２と、Ｐ型トランジスターＱＰ３１およびＮ型トランジスターＱＮ３１とを含んでいる。

さらに、ＰＯＣ回路４０は、Ｐ型トランジスターＱＰ３１およびＮ型トランジスターＱＮ３１のドレインとＰ型トランジスターＱＰ４１のドレインと繋がるゲートを有するＮ型トランジスターＱＮ４１と、Ｐ型トランジスターＱＰ４１のドレインとＮ型トランジスターＱＮ４１のドレインとの間に接続され、電源電位ＶＳＳが印加されるゲートを有するＰ型トランジスターＱＰ４２と、Ｐ型トランジスターＱＰ４１のドレインとＮ型トランジスターＱＮ４１のドレインとの間に接続され、電源電位ＨＶＤＤが印加されるゲートを有するＮ型トランジスターＱＮ４２と、Ｐ型トランジスターＱＰ４１のドレイン電位を反転してＮ型トランジスターＱＮ５１のゲートに印加するインバーター４２と、Ｎ型トランジスターＱＮ４１のドレイン電位を反転してＰ型トランジスターＱＰ５１のゲートに印加するインバーター４３と、を含んでいる。

ＰＯＣ回路４０は、ＬＶＤＤの電位がハイレベル（（以下、Ｈとも記載する）にある場合にはローレベル（以下、Ｌとも記載する）のＰＯＣ信号を出力し、ＬＶＤＤの電位がＬの場合にはＨのＰＯＣ信号を出力する。このＰＯＣ信号は、例えばインターフェイス回路の動作を制御する。

また、関連する技術として、特許文献１には、複数の電源電位が供給されて動作する半導体集積回路において、プリドライバーに電源電位が供給されていない場合に、出力ドライバーに貫通電流が流れないようにすると共に、外部回路との干渉を防止することが開示されている。この半導体集積回路は、第１の電源電位が供給されたときにプリドライブ信号を生成するプリドライバーと、ＰトランジスターおよびＮトランジスターを含み第２の電源電位が供給されたときに出力端子に出力信号を供給する出力ドライバーと、第１の電源電位が供給されているか否かを検出する検出回路と、第１の電源電位が供給されているときにプリドライブ信号に基づいて第１および第２のゲート信号を生成して出力ドライバーのＰトランジスターおよびＮトランジスターのゲートにそれぞれ供給し、第１の電源電位が供給されていないときに出力ドライバーのＰトランジスターおよびＮトランジスターをカットオフさせる中間段回路と、を具備している。

特開２００４−３５６７７９号公報

ここで、ＰＯＣ回路４０は、電源電位ＬＶＤＤと電源電位ＨＶＤＤの双方を扱うため、Ｐ型トランジスターＱＰ１１の基板電位を電源電位ＨＶＤＤにとる必要がある。図５は、Ｐ型トランジスターの概略を説明するための模式断面図である。Ｐ型トランジスターＱＰ１１は、基板５１に形成されたＮウェル５２、ドレイン５３、ソース５４、ゲート絶縁膜５５、サイドウォール５６、サイドウォール５７、ゲート電極５８、コンタクト領域５９と、を含む要素により構成されている。Ｐ型トランジスターＱＰ１１は、サイドウォール５６、サイドウォール５７によりドレイン５３、ソース５４と分離されたゲート電極５８の電位により、ゲート絶縁膜５５を介してドレイン５３、ソース５４の間に電荷（キャリア）を誘起し、オン／オフ状態の制御を行う。

Ｎウェル５２に対して、ドレイン５３（またはソース５４）の電位が低い場合、ドレイン５３とＮウェル５２とは順バイアス状態となり、コンタクト領域５９を介し電流が流れてしまうので、Ｐ型トランジスターＱＰ１１のＮウェル５２は、ドレイン５３の電位以上の電位を取る必要がある。

ここで、ＬＶＤＤがＨの場合、Ｎ型トランジスターＱＮ１２はオン状態となる。Ｎ型トランジスターＱＮ１１もオン状態となる。この状態で、Ｐ型トランジスターＱＰ１１はＮウェル５２の基板バイアス効果により、完全にはオフにならない。そのため、貫通電流が発生し、消費電力が大きくなるという課題がある。また、特許文献１にもこの貫通電流を抑える方法については記載されていない。

本発明は、以下の形態または適用例として実現され、上述の発明をさらに改善するものである。

［適用例１］本適用例にかかる集積回路装置は、第１の電源電圧の供給を受けて第２の電源電圧を生成する電源回路と、第１の信号および前記電源回路の出力電圧に基づいて第２の信号を生成する第１の回路と、前記第２の電源電圧の電圧レベルの信号を、前記第１の電源電圧の電圧レベルの信号へ変換するレベルシフト回路と、を含み、前記電源回路の出力電圧は前記第１の信号に基づいて制御され、前記レベルシフト回路は、前記第２の信号に基づいて動作の停止を制御されることを特徴とする。

これによれば、電源回路を制御する信号を受ける端子を備えていることから、常時第２の電源電位を検出する必要がなくなる。そのため、第２の電源電位を検出するためのコンパレーターを常時動作させる必要が無くなり、定常状態では、コンパレーターを休止させることが出来る。即ち、第２の電源電位を検出する回路に流れる電流を抑えることが可能となる。また、レベルシフト回路に伝える第２の信号を、第２の電源電位が安定的に低下した状態で出力するため、第２の電源電位が中間電位にある場合に生じる第１の電源電位と第３の電源電位（例えば接地電位）との間の貫通電流を抑えることが可能となる。

［適用例２］上記適用例にかかる集積回路装置であって、前記第１の信号と前記第１の回路との間にシュミットトリガー回路を含むことを特徴とする。

上記した適用例によれば、ノイズが重畳した場合においても安定した動作を行わせることが可能となる。

［適用例３］上記適用例にかかる集積回路装置であって、前記第１の回路は、第１導電型の第１のトランジスターと、第１導電型の第２のトランジスターと、第２導電型の第３のトランジスターと、を含み、前記第１のトランジスターと前記第２のトランジスターは、前記第１の電源電圧を備える部分と第１のノードの間に直列に設けられ、前記第３のトランジスターは、前記第１のノードと第３の電源電圧を備える部分との間に設けられ、前記第１のトランジスターのゲートと前記第３のトランジスターのゲートは、前記第２の電源電圧を備える部分と電気的に接続され、前記第２のトランジスターのゲートは、前記第１の信号に基づいて制御されることを特徴とする。

上記した適用例によれば、第２のトランジスターは、第２の電源電位の供給を停止する信号を、第１の端子から受けた場合にのみ電力を消費する、第２の電源の電位検出を行う第２のトランジスターと第３のトランジスターを作動させることとなる。即ち、過渡状態以外では第１の回路を停止させることが可能となり、消費電流を軽減することが可能となる。

［適用例４］上記適用例にかかる集積回路装置であって、前記第１の回路は、前記第２の電源電圧の供給を停止状態とさせる場合に、前記第２の電源電位を前記第３の電源電位の電位レベルに放電させる第２の回路をさらに備えることを特徴とする。

上記した適用例によれば、過渡状態そのものの時間を短縮することが可能となり、過渡状態で流れる電流の量を少なく抑えることが可能となる。

［適用例５］上記適用例にかかる集積回路装置であって、前記第１の回路は、前記第１のトランジスターが前記第２の電源側に設けられることを特徴とする。

上記した適用例によっても、第１の回路は動作するため、配線のレイアウトパターンの自由度を向上させることが可能となる。

［適用例６］上記適用例にかかる集積回路装置であって、前記第１の回路は、前記第１のトランジスターの駆動能力よりも前記第２のトランジスターの駆動能力が大きいことを特徴とする。

上記した適用例によれば、電位検出に伴う貫通電流の値を抑えて第２の電源の電位を抽出することが可能となる。

［適用例７］上記適用例にかかる集積回路装置であって、前記第１の回路は、前記第２の電源側に位置する第１導電型のトランジスターと前記第２の電源側との間に設けられ、ゲートが前記第２の電源と電気的に接続された第１導電型の第４のトランジスターをさらに備えることを特徴とする。

上記した適用例によれば、第４のトランジスターを挿入することで、容易に第１のトランジスターと合わせて駆動能力を低下させることができる。即ち、同形状のトランジスターを重ねるだけで能力が制御でき、デバイス構造を変えた場合に発生する予期せぬ不良発生を事前に避けることが可能となる。

本実施形態にかかる集積回路装置を説明するためのブロック図。本実施形態にかかるレベルシフト回路の構成を説明するための回路図。（ａ）〜（ｃ）は、本実施形態にかかるＰＯＣ回路の回路図。背景技術を説明するためのＰＯＣ回路の回路図。基板バイアス効果を示すためのトランジスターの断面図。

以下、本発明を具体化した各実施形態を図面に基づいて説明する。

（集積回路装置）
図１は、本実施形態にかかる集積回路装置を説明するためのブロック図である。集積回路装置１は、レギュレーター１０７、ＰＯＣ回路４１、レベルシフト回路１２１を含む。第１の電源電位ＬＶＤＤ（例えば、１．８Ｖ）と、第１の電源電位ＬＶＤＤよりも高い第２の電源電位ＨＶＤＤ（例えば、３．３Ｖ）とが供給されて動作する。以下においては、第１の電源電位がＬＶＤＤであり、第２の電源電位がＨＶＤＤである場合について説明する。
ＨＶＤＤは、レギュレーター１０７とレベルシフト回路１２１に供給されている。そして、レギュレーター１０７は、入力としてＨＶＤＤを受けて、ＬＶＤＤを出力する。そして、レベルシフト回路１２１はＨＶＤＤを受けて、ＬＶＤＤレベルの論理信号をＨＶＤＤレベルの論理信号に変換して出力する。

ＰＯＣ回路４１は、レギュレーター制御端子１０１と、静電気保護回路１０２を備えており、ＰＯＣ回路４１に浸入する静電気からＰＯＣ回路４１全体が保護されている。
ここで、レギュレーター制御信号を停止する信号をレギュレーター制御端子１０１に入力すると、静電気保護回路１０２からレギュレーター１０７にレギュレーター停止信号が出力される。そして、レギュレーター１０７から出力される電圧はＬＶＤＤから徐々に減衰する。そして、減衰量をＰＯＣ回路４１が検知し、レギュレーター停止信号と合わせて予め定められた条件と合致した場合、レベルシフト回路１２１の動作を止めて、レベルシフト回路１２１の出力を例えばフローティング状態に制御する。
このように制御することで、レギュレーター１０７の出力電圧が不安定な状態でのレベルシフト回路１２１を動作させることによる、例えばレベルシフト回路１２１の消費電流の過渡的な増大を抑制することが可能となる。また、フローティング状態に制御すると、レベルシフト回路１２１の出力側（図１ではＨＶＤＤレベル）に接続されている他の回路に悪影響を与えることなく動作させることが可能となる。
なお、本実施形態では、外部からＰＯＣ回路４１にレギュレーター制御信号を受け取る場合の構成について説明しているが、これは、内部（例えば同じチップ内）からＰＯＣ回路４１にレギュレーター制御信号を受ける場合にも対応でき、その場合には、レギュレーター制御端子１０１と、静電気保護回路１０２は省略可能である。

（レベルシフト回路）
図２は、図１に示したレベルシフト回路の構成を説明するための回路図である。レベルシフト回路１２１は、第１の電源電位ＬＶＤＤ（例えば、１．８Ｖ）と、第１の電源電位ＬＶＤＤよりも高い第２の電源電位ＨＶＤＤ（例えば、３．３Ｖ）と、基準電位ＶＳＳ（例えば、０Ｖ）とが供給されて動作する。以下においては、基準電位ＶＳＳが接地電位（０Ｖ）であるとして、第１の電源電位がＬＶＤＤであり、第２の電源電位がＨＶＤＤである場合について説明する。なお、図面においては、基準電位ＶＳＳとなる部分を接地記号で示す。

図２に示すレベルシフト回路は、電源電位ＬＶＤＤが供給されたときに動作する内部回路１０と、電源電位ＬＶＤＤが供給されたときに内部回路１０の出力信号を反転して反転出力信号を生成するインバーター２０と、出力信号を第１の入力端子（ノードＡ）に入力すると共に反転出力信号を第２の入力端子（ノードＢ）に入力し、電源電位ＨＶＤＤが供給されたときに、第１および第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を第１の出力端子（ノードＣ）および第２の出力端子（ノードＤ）においてそれぞれ生成して、第１および第２の出力端子の内の一方からレベルシフト信号を出力するレベルシフト部３０と、電源電位ＨＶＤＤが供給されたときに、レベルシフト部３０から出力されるレベルシフト信号を出力パッドに供給する出力回路（本実施形態においては、出力用のＰ型トランジスターＱＰ７）と、論理を反転させたＰＯＣ信号（ＸＰＯＣ信号）を受けて、Ｐ型トランジスターＱＰ７の出力を制御するＰ型トランジスターＱＰ８と、電源電位ＬＶＤＤの供給状態に応じてレベルシフト部３０への電流の供給状態を制御する電源供給制御回路３１（Ｐ型トランジスターＱＰ５およびＰ型トランジスターＱＰ６）と、レギュレーター制御端子１０１に入力されたレギュレーター動作信号を、静電気保護回路１０２を介してレギュレーター１０７に伝達させＬＶＤＤを発生させる電源回路と、を有している。なお、内部回路１０が出力信号および反転出力信号を生成する場合には、インバーター２０を省略することができる。

レベルシフト部３０は、内部回路１０の出力信号がゲートに入力される直列接続されたＰ型トランジスターＱＰ１およびＮ型トランジスターＱＮ１と、インバーター２０の反転出力信号がゲートに入力される直列接続されたＰ型トランジスターＱＰ２およびＮ型トランジスターＱＮ２と、Ｐ型トランジスターＱＰ１およびＮ型トランジスターＱＮ１に電流を供給するＰ型トランジスターＱＰ３と、Ｐ型トランジスターＱＰ２およびＮ型トランジスターＱＮ２に電流を供給するＰ型トランジスターＱＰ４とを含んでいる。

内部回路１０の出力信号およびインバーター２０の反転出力信号が、レベルシフト部３０の第１の入力端子（ノードＡ）および第２の入力端子（ノードＢ）にそれぞれ入力されると、レベルシフト部３０は、入力された信号のレベルをシフトさせたレベルシフト信号を、第１の出力端子（ノードＣ）および第２の出力端子（ノードＤ）において生成する。本実施形態においては、第１の出力端子（ノードＣ）におけるレベルシフト信号がＰ型トランジスターＱＰ７に出力され、Ｐ型トランジスターＱＰ７によって反転された後に、出力パッドを介して、電源電位ＨＶＤＤで動作する外部回路に出力される。

このようなレベルシフト回路において、電源電位ＬＶＤＤが供給されないときでも、出力パッドに接続されている外部回路が動作している等の理由により、電源電位ＨＶＤＤが供給される場合がある。そのような場合には、内部回路１０およびインバーター２０の出力がフローティング状態（電位不定）となる。

そこで、本実施形態においては、電源電位ＨＶＤＤをレベルシフト部３０に選択的に供給する電源供給制御回路３１（Ｐ型トランジスターＱＰ５およびＰ型トランジスターＱＰ６）と、電源供給制御回路３１の動作を制御するパワーオンコントロール（ＰＯＣ）回路４１（図３参照）とを設けることにより、電源電位ＨＶＤＤが供給され電源電位ＬＶＤＤが供給されていないときに、レベルシフト部３０における貫通電流や、Ｐ型トランジスターＱＰ８、Ｎ型トランジスターＱＮ２を介して流れる貫通電流を抑制している。

（ＰＯＣ回路）
ＰＯＣ回路４１は、電源電位ＨＶＤＤが供給されたときに、電源電位ＬＶＤＤが供給されているか否かを検出して、電源電位ＬＶＤＤが供給されていない場合にＰＯＣ信号Ｈを出力し、電源電位ＬＶＤＤが供給されている場合にＰＯＣ信号Ｌを出力する。ＰＯＣ回路４１から出力されるＰＯＣ信号は、Ｐ型トランジスターＱＰ５およびＰ型トランジスターＱＰ６のゲートに供給される。

これにより、電源電位ＨＶＤＤが供給され電源電位ＬＶＤＤが供給されていないときに、Ｐ型トランジスターＱＰ５およびＰ型トランジスターＱＰ６がオフ状態となって、電源電位ＨＶＤＤと基準電位ＶＳＳとの間の電流経路を遮断するので、レベルシフト部３０における貫通電流を防止することができる。また、電源電位ＬＶＤＤが変化する過渡状態においても、ＰＯＣ信号がハイレベルである間は、レベルシフト部３０に貫通電流は流れない。

図３（ａ）〜（ｃ）は、本実施形態におけるＰＯＣ回路を説明するための回路図である。図３（ａ）に示すＰＯＣ回路４１は、レギュレーター制御端子１０１、静電気保護回路１０２、シュミットトリガー型バッファー１０３、インバーター１０４、インバーター１０５、インバーター１０６、低能力のＰ型トランジスターＱＰ１０１、Ｐ型トランジスターＱＰ１０２、Ｎ型トランジスターＱＮ１０１と、を備える。

そして、高い電源電位（ＨＶＤＤ）の供給を受け、低い電源電位（ＬＶＤＤ）を内部回路１０に出力するレギュレーター１０７が別に備えられている。レギュレーター制御端子１０１に入力されたレギュレーター停止信号は、静電気保護回路１０２を介してレギュレーター１０７に伝達され、その動作を止める。すると、レギュレーター１０７の出力電位ＶＯＵＴは自然放電により徐々にＬＶＤＤからＶＳＳ（この場合は０Ｖ）に下がる。この場合、レギュレーター１０７のオン／オフ検出回路をレギュレーターのコントロール信号のみで制御すると、ＶＯＵＴがＦｌｏａｔｉｎｇ（中間電位）、ＰＯＣ信号がＨの状態ができ、図２に示すレベルシフト回路に、ＨＶＤＤからＰ型トランジスターＱＰ８、Ｎ型トランジスターＱＮ２を介して電流が流れてしまう。この状態を回避するため、図３に示すように、レギュレーター１０７のオン／オフ検出をレギュレーター１０７のコントロール信号だけでなく出力電位ＶＯＵＴでも制御する。Ｐ型トランジスターＱＰ１０１は能力の最適化を施し、ＶＯＵＴが中間電位の際のＨＶＤＤ−ＶＳＳ間の貫通電流を抑える。そして、レギュレーター１０７からの出力電圧が十分に低下した状態で、ＰＯＣ信号をＨにし、ＸＰＯＣ信号をＬにする。このようにすることで、図２に示すレベルシフト部３０において、ＨＶＤＤ−ＶＳＳ間の貫通電流を減らすことが可能となる。

次に、ＶＯＵＴが自然放電により徐々にＬＶＤＤからＶＳＳ（この場合は０Ｖ）に下がる際のＰＯＣ回路４１の動作について説明する。まず、レギュレーター制御端子１０１に入力されたレギュレーター停止信号（Ｌ）が、静電気保護回路１０２を介してレギュレーター１０７の動作を止める。そして、シュミットトリガー型バッファー１０３を通過したレギュレーター停止信号は、Ｐ型トランジスターＱＰ１０２のゲートをＬに落とす。すると、Ｐ型トランジスターＱＰ１０２はオン状態となり、Ｐ型トランジスターＱＰ１０１とＮ型トランジスターＱＮ１０１により、インバーター動作を行うこととなる。ＶＯＵＴの電位が高い場合には、Ｎ型トランジスターＱＮ１０１はオンしている。そして、Ｐ型トランジスターＱＰ１０１のドレインはＨＶＤＤに接続されており、Ｐ型トランジスターＱＰ１０１のゲート電位はレギュレーター１０７と繋がっており、ＶＯＵＴと同じ値を取る。ＶＯＵＴはＨＶＤＤよりも低いため、Ｐ型トランジスターＱＰ１０１もオンした状態となる。

この際、Ｐ型トランジスターＱＰ１０１の能力を落とすことで、貫通電流を抑えることが好適となる。Ｐ型トランジスターＱＰ１０１の能力を落とすには、例えばＰ型トランジスターＱＰ１０１のゲート長を長くする方法や、ゲート幅を狭くする方法を用いることで実現される。そして、ＶＯＵＴの電位が下がると、Ｎ型トランジスターＱＮ１０１のドレイン電流は減り、インバーター１０４に掛かる電位が上昇する。するとインバーター１０４の出力はＬに落ちる。この際、インバーター１０４の反転レベルを下げておくことも好適である。このようにすることで、ＶＯＵＴの電位が確実に落ちた状態で、ＰＯＣ信号を反転させることが可能となり、より確実にＨＶＤＤと基準電位（ＶＳＳ）間に流れる貫通電流を抑制することが可能となる。そして、バッファーの機能を兼ねるインバーター１０５の出力、即ちＰＯＣ信号はＨとなり、インバーター１０５の出力を反転するインバーター１０６の出力、即ちＸＰＯＣ信号はＬとなる。このように構成することで、過渡状態での貫通電流を抑え、かつ通常動作状態では電流を流さないＰＯＣ回路４１を提供することができる。即ち、ＰＯＣ回路４０と比べ消費電力が小さいＰＯＣ回路４１を提供することが可能となる。また、図３（ａ）に示すように、Ｐ型トランジスターＱＰ１０１とＮ型トランジスターＱＮ１０１との間にＰ型トランジスターＱＰ１０２を備える順序で並べることで、Ｐ型トランジスターＱＰ１０１のソース電位を高く保てるため、型トランジスターＱＰ１０１に流れる電流をさらに小さくすることが可能となる。

図３（ｂ）は、図３（ａ）と類似した構成を備えたＰＯＣ回路４１である。図３（ａ）との主な相違点は、ＬＶＤＤの供給を停止する信号を受けて、ＶＯＵＴを速やかに低減させる放電用のＮ型トランジスターＱＮ１０２と、ＬＶＤＤの供給を停止する信号を反転させてＮ型トランジスターＱＮ１０２に供給するインバーター１０８と、を備えていることである。ＬＶＤＤの供給を停止する信号Ｌは、インバーター１０８により、Ｈに変換され、Ｎ型トランジスターＱＮ１０２をオン状態とする。すると、ＬＶＤＤの供給が停止されると共に、Ｎ型トランジスターＱＮ１０２によりレギュレーター１０７の出力電位はＬＶＤＤから基準電位ＶＳＳに速やかに遷移する。そのため、ＶＯＵＴがＦｌｏａｔｉｎｇ（中間電位）状態となる時間が短縮される。これにより、レベルシフト回路１２１やＰＯＣ回路４１で消費される電流を低減することが可能となる。

図３（ｃ）は、図３（ａ）と類似した構成を備えたＰＯＣ回路４１である。図３（ａ）との主な相違点は、Ｐ型トランジスターＱＰ１０１のゲートと電気的に接続させ、Ｐ型トランジスターＱＰ１０１のソースとＨＶＤＤとの間にＰ型トランジスターＱＰ１０１Ａを配置していることである。この場合、Ｐ型トランジスターＱＰ１０１とＰ型トランジスターＱＰ１０１Ａとが直列に繋がれるため、Ｐ型トランジスターＱＰ１０１とＰ型トランジスターＱＰ１０１Ａとを合わせた能力はさらに低下し、さらに貫通電流を抑えることが可能となる。また、例えば同じＰ型トランジスターを追加するため、レイアウト設計の一部を修正することで対応できるため、プロセス・設計負荷を低減することが可能となる。

上記した、本実施形態の集積回路装置を用いることにより、以下に示す効果を得ることができる。

従来のＰＯＣ回路と比べ、電源電位ＬＶＤＤの供給を行う際に原理的には電流を流すことなくＰＯＣ信号を供給できるため、低消費電流でＰＯＣ信号を供給するＰＯＣ回路を提供することが可能となる。

例えばＰ型トランジスターＱＰ１０１（図３（ａ）参照）のゲート長を長くする方法や、ゲート幅を狭くする方法を用いることで、ＬＶＤＤの供給を止めた後、ＶＯＵＴが十分にＶＳＳに近づいた状態でＰＯＣ信号を反転させることができる。そのため、過渡状態でＨＶＤＤからＶＳＳに流れる電流を低減することが可能となる。

インバーター１０５（図３（ａ）参照）の反転レベルを下げることで、ＶＯＵＴの電位が確実に落ちた状態で、ＰＯＣ信号を反転させることが可能となる。そのため、過渡状態でＨＶＤＤからＶＳＳに流れる電流を低減することが可能となる。

Ｎ型トランジスターＱＮ１０２（図３（ｂ）参照）と、ＬＶＤＤの供給を停止する信号を反転させてＮ型トランジスターＱＮ１０２に供給するインバーター１０８とを備えることで、過渡状態にある時間を短縮することが可能となり、ＬＶＤＤの供給を止める場合に生じる過渡状態でＨＶＤＤに流れる電流を低減することが可能となる。

Ｐ型トランジスターＱＰ１０１（図３（ｃ）参照）のゲートと電気的に接続させ、Ｐ型トランジスターＱＰ１０１のソースとＨＶＤＤとの間にＰ型トランジスターＱＰ１０１Ａを配置することで、Ｐ型トランジスターＱＰ１０１とＰ型トランジスターＱＰ１０１Ａとが直列に繋がれるため、Ｐ型トランジスターＱＰ１０１とＰ型トランジスターＱＰ１０１Ａとを合わせた能力はさらに低下し、さらに貫通電流を抑えることが可能となる。また、例えば同じＰ型トランジスターを追加するため、レイアウト設計の一部を修正することで対応できるため、プロセス・設計負荷を低減することが可能となる。さらに、この場合、Ｎ型トランジスターＱＮ１０２（図３（ｂ）参照）と、ＬＶＤＤの供給を停止する信号を反転させてＮ型トランジスターＱＮ１０２に供給するインバーター１０８とをさらに備えることで、過渡状態にある時間を短縮することが可能となり、ＬＶＤＤの供給を止める場合に生じる過渡状態でＨＶＤＤに流れる電流を低減することが可能となる。

１…集積回路装置、１０…内部回路、２０…インバーター、３０…レベルシフト部、３１…電源供給制御回路、４０…ＰＯＣ回路、４１…ＰＯＣ回路、１０１…レギュレーター制御端子、１０２…静電気保護回路、１０３…シュミットトリガー型バッファー、１０４…インバーター、１０５…インバーター、１０６…インバーター、１０７…レギュレーター、１０８…インバーター、１２１…レベルシフト回路、ＱＮ１…Ｎ型トランジスター、ＱＮ２…Ｎ型トランジスター、ＱＰ１…Ｐ型トランジスター、ＱＰ２…Ｐ型トランジスター、ＱＰ３…Ｐ型トランジスター、ＱＰ４…Ｐ型トランジスター、ＱＰ５…Ｐ型トランジスター、ＱＰ６…Ｐ型トランジスター、ＱＰ７…Ｐ型トランジスター、ＱＰ８…Ｐ型トランジスター、ＱＮ１０１…Ｎ型トランジスター、ＱＮ１０２…Ｎ型トランジスター、ＱＰ１０１…Ｐ型トランジスター、ＱＰ１０１Ａ…Ｐ型トランジスター、ＱＰ１０２…Ｐ型トランジスター。

Claims

第１の電源電圧の供給を受けて第２の電源電圧を生成する電源回路と、
第１の信号および前記電源回路の出力電圧に基づいて第２の信号を生成する第１の回路と、
前記第２の電源電圧の電圧レベルの信号を、前記第１の電源電圧の電圧レベルの信号へ変換するレベルシフト回路と、を含み、
前記電源回路の出力電圧は前記第１の信号に基づいて制御され、
前記レベルシフト回路は、前記第２の信号に基づいて動作の停止を制御されることを特徴とする集積回路装置。
請求項１に記載の集積回路装置であって、
前記第１の信号と前記第１の回路との間にシュミットトリガー回路を含むことを特徴とする集積回路装置。
請求項１または２に記載の集積回路装置であって、
前記第１の回路は、
第１導電型の第１のトランジスターと、
第１導電型の第２のトランジスターと、
第２導電型の第３のトランジスターと、
を含み、
前記第１のトランジスターと前記第２のトランジスターは、前記第１の電源電圧を備える部分と第１のノードの間に直列に設けられ、
前記第３のトランジスターは、前記第１のノードと第３の電源電圧を備える部分との間に設けられ、
前記第１のトランジスターのゲートと前記第３のトランジスターのゲートは、前記第２の電源電圧を備える部分と電気的に接続され、
前記第２のトランジスターのゲートは、前記第１の信号に基づいて制御されることを特徴とする集積回路装置。
請求項３に記載の集積回路装置であって、
前記第１の回路は、
前記第１の信号により前記第２の電源電圧の供給を停止状態とさせる場合に、前記第２の電源電圧を前記第３の電源電圧の電圧レベルに放電させる第２の回路をさらに備えることを特徴とする集積回路装置。
請求項３または４に記載の集積回路装置であって、
前記第１の回路は、前記第１のトランジスターが前記第２の電源側に設けられることを特徴とする集積回路装置。
請求項３乃至５のいずれか一項に記載の集積回路装置であって、
前記第１の回路は、前記第１のトランジスターの駆動能力よりも前記第２のトランジスターの駆動能力が大きいことを特徴とする集積回路装置。
請求項３乃至６のいずれか一項に記載の集積回路装置であって、
前記第１の回路は、前記第２の電源側に位置する第１導電型のトランジスターと前記第２の電源側との間に設けられ、ゲートが前記第２の電源と電気的に接続された第１導電型の第４のトランジスターをさらに備えることを特徴とする集積回路装置。