JP2005102086A - 半導体装置およびレベル変換回路 - Google Patents
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Abstract
【課題】異なるレベルの電源電圧を動作電源電圧として受ける回路の間のインターフェイス部において、パワーダウンモードなどの内部電源供給停止時における貫通電流を抑制しまた内部回の路誤動作を防止する。
【解決手段】 第1の電源電圧(Vddl)を受ける第2の内部回路(9)の出力信号をこの第1の電源電圧と異なる電圧レベルの第2の電源電圧(Vddh)のレベルの信号に変換して第1の内部回路(9)へ出力信号を与えるレベル変換回路(10)において、この第1の電源電圧供給停止時においてレベル変換回路において貫通電流が流れる経路を遮断する機構を設ける。
【選択図】 図2
【解決手段】 第1の電源電圧(Vddl)を受ける第2の内部回路(9)の出力信号をこの第1の電源電圧と異なる電圧レベルの第2の電源電圧(Vddh)のレベルの信号に変換して第1の内部回路(9)へ出力信号を与えるレベル変換回路(10)において、この第1の電源電圧供給停止時においてレベル変換回路において貫通電流が流れる経路を遮断する機構を設ける。
【選択図】 図2
Description
この発明は、複数レベルの内部電源電圧を使用する半導体装置に関し、特に、内部信号のレベル変換機能を有する半導体装置およびレベル変換回路に関し、より特定的には、データ保持モード時などの特定の動作モード時における消費電流を低減しかつ回路誤動作を防止するための構成に関する。
異なるレベルの電圧を動作電源電圧として利用する回路の境界領域においては、トランジスタを正確にオン/オフさせるために、レベル変換回路が一般に用いられる。特に、MOSトランジスタ(絶縁ゲート型電界効果トランジスタ)を構成要素とするMOS回路においては、MOSトランジスタのゲート−ソース間電圧を正確に、そのしきい値電圧以下に設定するために、低電圧を動作電源電圧として利用する回路から、高電圧を動作電源電圧として利用する回路への信号転送領域において、このようなレベル変換回路が用いられる。
このレベル変換回路は、第1の電源電圧レベルが第1の論理レベルの信号を、第1の論理レベルが第1の電源電圧よりも高い第2の電源電圧レベルの信号に変換する。このようなレベル変換回路の例は、特許文献1(特開2001−298356号公報)および特許文献2(特開平7−106946号公報)に示されている。これらの特許文献1および2に示されるレベル変換回路においては、ラッチ型レベルシフト回路が示されており、このラッチ型レベルシフト回路において、データ信号変化時の貫通電流を低減するために、レベル変換後の信号に従って、レベル変換部(ラッチ部)のプルアップ用トランジスタのオン/オフを制御する構成が示される。
特開2001−298356号公報
特開平7−106946号公報
複数の異なる電圧レベルの内部電圧を利用するMOS回路装置の1つに、DRAM(ダイナミック・ランダム・アクセス・メモリ)がある。DRAMにおいては、外部電源電圧から電圧レベルの異なる複数の内部電圧を生成し、また外部から、インターフェイス部の入出力用電源電圧が供給される。内部電圧は、メモリセルアレイ部に供給されるアレイ電源電圧Vddsと、周辺回路へ供給される周辺電源電圧Vddpと、メモリアレイの選択ワード線上に伝達される高電圧Vppを含む。外部電源電圧がたとえば3.0Vの場合、周辺電源電圧Vddpは、たとえば2.5Vであり、周辺回路を高速で動作させる。アレイ電源電圧Vddsは、たとえば2.0Vであり、メモリセルキャパシタの絶縁耐性を保証し、また内部の信号振幅を小さくして、ビット線等の充放電電流を低減する。
また、選択ワード線へたとえば3.6Vの高電圧Vppを供給することにより、メモリセルキャパシタに、メモリセルのアクセストランジスタのしきい値電圧の損失を伴うことなく、確実に、アレイ電源電圧レベルのデータを書込み、また高速でビット線とセルキャパシタとの間でアクセストランジスタを介して電荷を移動させる。
このようなDRAMを含むサーバなどの処理システムにおいては、多数の半導体装置が用いられる。したがって、システム全体の消費電流を低減するために、半導体装置における消費電流低減がことが重要な要因となる。また、携帯機器用途などにおいても、電源が電池であり、バッテリの寿命を長くするために、内部の半導体装置の消費電力を低減することが特に要求される。
通常、DRAM等のメモリへのアクセスが行なわれず、単にDRAMにおいてデータ保持が行なわれる場合、パワーダウンモードが設定される。このパワーダウンモードにおいては、動作モードを指示するコマンドを入力する回路を除いて、入出力回路に対する電源供給が遮断され、DRAM内部においては、所定期間で、データの保持を行なうリフレッシュ動作が実行される。
さらに消費電力を低減する場合、ディープパワーダウンモードが設定され、内部電源電圧の発生が停止される。このディープパワーダウンモードにおいて周辺電源電圧Vddpの発生が停止される場合、周辺電源電圧を動作電源電圧として受けて内部制御信号を生成する制御回路からの制御信号の電圧レベルが不定となる。たとえば、周辺電源電圧を動作電源電圧として受ける制御回路からの制御信号により、高電圧Vppを発生する回路の動作が制御される場合、周辺電源電圧Vddpレベルの振幅の信号を高電圧Vppレベルの振幅の信号に変換するレベル変換回路が利用される。周辺電源電圧Vddpレベルの信号から、外部電源電圧Vddqレベルの制御信号を生成する回路においても、同様、レベル変換回路が用いられる。
このレベル変換回路としては、前述のごとく、ラッチ型レベルシフト回路が一般に用いられる。このようなラッチ型レベルシフト回路の入力信号の電圧レベルが不定状態となり、その電圧レベルが浮上がった場合、交差結合されるPチャネルMOSトランジスタの一方を介して、この不定状態の入力信号を受けるMOSトランジスタを介して貫通電流が流れる。したがって、このレベル変換回路部において、ディープパワーダウンモード時、不定状態となる信号により貫通電流が流れ、消費電流を低減することができなくなるという問題が生じる。また、このような貫通電流によりラッチ状態が反転し、次段回路が誤動作する可能性がある。
前述の特許文献1および2に示されるレベルシフト回路においては、信号変化時における貫通電流を低減するために、レベル変換後の信号をフィードバックして、信号変化時に貫通電流が流れる経路を遮断している。しかしながら、この構成において、ディープパワーダウンモード時において、入力信号を発生する回路への電源供給が停止され、この入力信号のレベルが不定状態となった場合、入力信号の浮上がりにより、貫通が流れる経路が形成され、消費電力が増大するという問題が生じる。
これらの特許文献1および2は、単に、信号変化時の貫通電流を抑制し、消費電力を低減しかつ高速で信号を変化させてレベル変換動作を行なわせることを意図している。これらの特許文献1および2においては、ディープパワーダウンモード時等のように、入力信号を供給する回路への電源電圧供給が遮断された状態における貫通電流の問題については何ら考慮されていない。
それゆえ、この発明の目的は、入力信号不定時においても確実に貫通電流を抑制することのできるレベル変換回路およびこれを用いた半導体装置を提供することである。
この発明の他の目的は、複数の内部電源電圧のうちの一部の電源電圧の不供給状態にあっても、正常に動作するレベル変換回路およびこれを用いた半導体装置を提供することである。
この発明の第1の観点に係る半導体装置は、第1の論理レベルが第1の電源電圧レベルである内部信号を第2の電源電圧レベルが第1の論理レベルであるレベル変換信号に変換するレベル変換回路を含む。このレベル変換回路は、第2の電源電圧を供給するノードと第1および第2の電源電圧と異なるレベルの第3の電源電圧を供給するノードの間で特定動作モード時貫通電流が流れる経路を遮断する回路を含む。
この発明の第1の観点に係る半導体装置は、さらに、特定動作モード時、この第1の電源電圧の供給を停止しかつ第2の電源電圧を供給する電源回路を含む。
この発明の第2の観点に係るレベル変換回路は、第1の電源電圧を動作電源電圧として受け、内部信号を反転するインバータと、第2の電源電圧を供給する電源ノードと第1の内部ノードとの間に接続され、かつそのゲートが第2の内部ノードに接続される第1導電型の第1の絶縁ゲート型電界効果トランジスタと、第2の電源電圧を供給する電源ノードと第2の内部ノードとの間に接続されかつそのゲートが第1の内部ノードに接続される第1導電型の第2の絶縁ゲート型電界効果トランジスタと、第1の内部ノードと第3の電源電圧を供給する基準電源ノードとの間に並列に接続される第2導電型の第1および第2の絶縁ゲート型電界効果トランジスタを含む。第1の電界効果トランジスタは、そのゲートが第2の内部ノードに接続され、かつ第2導電型の第2の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受ける。
第2の観点に係るレベル変換回路は、さらに、第2の内部ノードと基準電源ノードとの間に並列に接続される第2導電型の第3および第4の絶縁ゲート型電界効果トランジスタを含む。第3の絶縁ゲート型電界効果トランジスタはそのゲートが第1の内部ノードに接続され、また、第4の絶縁ゲート型電界効果トランジスタは、そのゲートにインバータの出力信号を受ける。
第2の観点に係るレベル変換回路は、さらに、第1の内部ノードの電圧に従って第2の第2導電型の絶縁ゲート型電界効果トランジスタのゲートを選択的に第3の電源電圧レベルに固定する第5の第2導電型の絶縁ゲート型電界効果トランジスタと、第2の内部ノードの電圧に従って第4の第2導電型の絶縁ゲート型電界効果トランジスタのゲートを第3の電源電圧レベルに固定する第6の第2導電型の絶縁ゲート型電界効果トランジスタを備える。
この発明の第3の観点に係るレベル変換回路は、第1の電源電圧を動作電源電圧として受け、内部信号を反転するインバータと、第2の電源電圧を供給する電源ノードと第1の内部ノードとの間に互いに直列に接続される第1導電型の第1および第2の絶縁ゲート型電界効果トランジスタを含む。第1の絶縁ゲート型電界効果トランジスタは、そのゲートが第2の内部ノードに接続され、第2の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受ける。
この発明の第3の観点に係るレベル変換回路は、さらに、第2の電源電圧を供給する電源ノードと第2の内部ノードとの間に直列に接続される第1導電型の第3および第4の絶縁ゲート型電界効果トランジスタを含む。この第3の絶縁ゲート型電界効果トランジスタは、そのゲートが第1の内部ノードに接続され、また第4の絶縁ゲート型電界効果トランジスタは、インバータの出力信号をそのゲートに受ける。
この発明の第3の観点に係るレベル変換回路は、さらに、第1の内部ノードと第3の電源電圧を供給する基準電源ノードとの間に並列に接続される第2導電型の第1および第2の絶縁ゲート型電界効果トランジスタと、第2の内部ノードと基準電源ノードとの間に並列に接続される第2導電型の第3および第4の絶縁ゲート型電界効果トランジスタを含む。第1の絶縁ゲート型電界効果トランジスタはそのゲートに内部信号を受け、第2の絶縁ゲート型電界効果トランジスタはそのゲートが第2の内部ノードに接続される。第3の絶縁ゲート型電界効果トランジスタは、そのゲートにインバータの出力信号を受け、第4の絶縁ゲート型電界効果トランジスタは、そのゲートが第1の内部ノードに接続される。
第1の観点に係る半導体装置において、第1の電源電圧の供給が遮断される特定動作モード時においては、レベル変換回路において貫通電流が流れる経路が遮断されており、第1の電源電圧供給遮断時、レベル変換回路の入力信号が不定状態となっても確実に貫通電流を抑制することができる。
第2の観点に係るレベル変換回路においては、第1導電型の第1および第2の絶縁ゲート型電界効果トランジスタと第2導電型の第1および第2の絶縁ゲート型電界効果トランジスタにより、CMOSインバータラッチが構成され、レベル変換後の出力信号はラッチ状態にある。第2導電型の第2および第4の絶縁ゲート型電界効果トランジスタは、CMOSインバータの補助ラッチトランジスタとして機能し、入力信号不定時、第1および第または第3の絶縁ゲート型電界効果トランジスタが導通しても、CMOSインバータのラッチ状態は変化せず、貫通電流が流れる経路が形成されてもラッチ状態を維持し、回路誤動作を防止する。また、第5および第6の絶縁ゲート型電界効果トランジスタにより出力電圧が固定的に維持され、出力信号のラッチ状態を確実に維持することができる。
第3の観点に係るレベル変換回路においては、第1導電型の第2および第4の絶縁ゲート型電界効果トランジスタが入力信号不定時にその貫通電流が抑制する方向にコンダクタンスが変化するため、貫通電流を抑制することができる。
[実施の形態1]
図1は、この発明に従うレベル変換回路を含む半導体装置の全体の構成を概略的に示す図である。図1においては、半導体装置として、半導体記憶装置(同期型DRAM:SDRAM)の構成が一例として示される。
図1は、この発明に従うレベル変換回路を含む半導体装置の全体の構成を概略的に示す図である。図1においては、半導体装置として、半導体記憶装置(同期型DRAM:SDRAM)の構成が一例として示される。
図1において、この発明に従う半導体装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ1と、このメモリセルアレイ1のメモリセルの選択および内部データの書込/読出を行なうアレイ周辺回路2と、外部からのクロック信号CLKと内部クロック信号の有効/無効を設定するクロックイネーブル信号CKEとを受け、内部クロック信号を生成するクロック入力バッファ3と、クロック入力バッファ3からの内部クロック信号に従って外部からのアドレス信号ADを取込み内部アドレス信号を生成するアド入力バッファ4と、クロック入力バッファ3からの内部クロック信号に従って外部からのコマンドCMDを取込み内部コマンドを生成する制御入力バッファ5と、このクロック入力バッファ3からの内部クロック信号に同期して制御入力バッファ5から与えられた内部コマンドをデコードし、指定された動作モードに従って各種内部動作を制御する信号を生成する制御回路6を含む。
制御回路6へは、また、アドレス入力バッファ4からの内部アドレス信号も与えられる。これは、特定のアドレスビットが動作モードを指定するために用いられる場合があり、またメモリセルアレイが複数バンクに指定されている場合、アドレス信号ADに含まれるバンクアドレスに従って制御回路6が指定されたバンクを活性化するためである。
この制御入力バッファ5へ与えられるコマンドCMDは、デコード後の動作モード指示信号であってもよく、また複数の制御信号の組合せで与えられ、クロック信号のエッジにおける論理レベルの組合わせにより動作モードを指定する形態であってもよい。
この半導体装置は、さらに、メモリセルアレイ1の選択メモリセルとデータの入出力を外部との間で行なう入出力バッファ7と、外部からの電源電圧exVddに従って各種内部電圧を生成する内部電圧発生回路8を含む。
内部電圧発生回路8は、内部電源電圧を生成する内部電源回路を含み、たとえば3.0Vの外部電源電圧exVddを内部で降圧して、たとえば2.0Vのアレイ電源電圧Vdds、たとえば2.5Vレベルの周辺電源電圧Vddpを生成し、また、外部電源電圧exVddを昇圧してたとえば3.6Vレベルの高電圧Vppを生成する。アレイ電源電圧Vddsは、メモリセルアレイ1に供給され、メモリセルアレイ1内に配置されるセンスアンプの動作電源電圧として利用される。周辺電源電圧Vddpおよび高電圧Vppは、アレイ周辺回路2および制御回路6へ与えられる。外部とのインターフェイスとなる入力バッファ3−5および入出力バッファ7へは、専用のインターフェイス電源電圧exVddqが与えられる。このインターフェイス用電源電圧exVddqは、外部電源電圧exVddと同一電圧レベルであってもよく、また用いられるインターフェイスに応じてその電圧レベルが設定されてもよい。
この図1に示すように半導体装置においては、各種の電圧レベルの異なる内部電圧が用いられる。したがって、これらの内部電圧の境界領域においては、信号のレベルを変換することが、正確なMOSトランジスタのオン/オフ制御のために必要とされる。
図2は、この電圧境界領域の概略構成を示す図である。図2において、内部電圧発生回路8は、外部電源電圧xVddから、第2の内部電圧Vddhを生成する第2電圧発生回路8aと、外部電源電圧exVddから、第1の内部電圧Vddlを活性化時生成する第1電圧発生回路8bを含む。第2の内部電圧Vddhは、第1内部電圧Vddlよりも高い電圧レベルである。第2電圧発生回路8aは、常時動作し、外部電源電圧exVddから第2の内部電圧Vddhを生成する。一方、第1電圧発生回路8bは、パワーカット指示信号ZPWCTの活性化時その電圧発生動作が停止され、パワーカット指示信号ZPWCTの非活性化時に活性化されて、第1内部電圧Vddlを生成する。これらの第1電圧発生回路8bおよび第2電圧発生回路8aはそれぞれ、たとえば、内部降圧回路(VDC)で構成される。
第2内部電圧Vddhは、第2の内部回路11の動作電源電圧として与えられ、第1の内部電圧Vddlは、第1の内部回路9の動作電源電圧として供給される。この第1の内部回路9の出力信号に従って第2の内部回路11の動作を制御する場合、第1の内部回路9の出力信号を、レベル変換回路10により、第2内部電圧Vddhレベルの信号に変換して第2の内部回路11へ供給する。このレベル変換回路10においては、パワーカット指示信号ZPWCTの活性化時、第1の内部電圧Vddlの発生が停止され、第1の内部回路9の出力信号が不定状態となり、貫通電流が流れる可能性がある。このため、レベル変換回路10においては、パワーカット指示信号ZPWCTの活性化時においても、第2の内部電圧Vddhから第3の電圧である接地電圧を供給する接地ノードへ貫通電流が流れる経路を遮断する機構が設けられる。
この貫通電流経路遮断機構をレベル変換回路10に設けることにより、パワーカット指示信号ZPWCTの活性化時消費電流を低減でき、またレベル変換回路10における内部状態を維持して、第2の内部回路11が誤動作するのを防止することができる。
なお、パワーカット指示信号ZPWCTは、図1に示す制御回路6から生成される。この制御回路6のパワーカット指示信号を生成する部分においては、パワーカット時においても動作電源電圧が常時供給され、パワーカットモード時の動作を制御する。
また、図2に示す構成において、第1の内部電圧Vddlが第2の内部電圧Vddhよりも高い電圧レベルであってもよい。レベル変換回路10は、Vddl振幅の信号をVddhレベルの振幅の信号に変換して出力する。そのような回路構成においても、貫通電流が流れる経路を遮断する機構が設けられ、パワーカット時において第2内部回路11に対する入力信号が不定状態となるのを防止し、また、消費電流増大を抑制する。
図3は、図2に示す第1の電圧発生回路8bの具体的構成を示す図である。この図3においては、第1の内部電圧Vddlとして、周辺電源電圧Vddpが生成される。第2の内部電圧は、外部からの電源電圧exVddに対応する。したがって、図2に示す第2の電圧発生回路8aは、この外部電源電圧exVddを伝達する外部電源線に対応する。
図3において、周辺電源電圧発生回路は、周辺電源線20上の周辺電源電圧Vddpと基準電圧Vrefpを、活性化時、比較する比較回路21と、比較回路21の出力信号に従って外部電源ノードから周辺電源線20へ電流を供給するPチャネルMOSトランジスタで構成される電流ドライブトランジスタ22と、ディープパワーダウンモード指示信号ZPWDD(パワーカット指示信号に対応)に従って比較回路21を選択的に活性化する活性化トランジスタ23と、ディープパワーダウンモード指示信号ZPWDDに従って比較回路21の出力ノードを外部電源電圧exVddレベルに設定するPチャネルMOSトランジスタ24を含む。
比較回路21は、外部電源電圧exVddを動作電源電圧として受ける。周辺電源電圧Vddpを発生する場合には、ディープパワーダウンモード指示信号ZPWDDは、Hレベル(外部電源電圧レベル)であり、MOSトランジスタ23がオン状態、MOSトランジスタ24がオフ状態である。この状態においては、比較回路21が、周辺電源電圧Vddpと基準電圧Vrefの差に応じた信号を、電流ドライブトランジスタ22のゲートへ与え、応じて電流ドライブトランジスタ22は、その駆動電流量が調整され、周辺電源電圧Vddpの電圧レベルを調整する。図3に示す構成においては、周辺電源電圧Vddpは、基準電圧Vrefの電圧レベルに等しくなるようにその電圧レベルが調整される。
ディープパワーダウンモード時において、ディープパワーダウンモード指示信号ZPWDDが、Lレベルであり、MOSトランジスタ23がオフ状態、MOSトランジスタ24がオン状態となる。比較回路21においては、動作電流が流れる経路が遮断され、比較動作が非活性化され、また、その出力ノードが、MOSトランジスタ24により外部電源電圧exVddレベルに固定され、応じて電流ドライブトランジスタ22はオフ状態を維持する。これにより、周辺電源電圧Vddpの発生は、ディープパワーダウンモードモード時停止される。
なお、以下では、具体的に、パワーカットモードの具体例として、周辺電源電圧Vddpの発生が停止されるディープパワーダウンモードを考える。しかしながら、この動作モードとしては、内部電圧の発生が停止されるモードであればよく、特にディープパワーダウンモードに限定されない。
図4は、図3に示すディープパワーダウンモード指示信号ZPWDDを発生する部分の構成を概略的に示す図である。図4において、ディープパワーダウンモード指示信号発生部は、外部からのコマンドCMDに従ってディープパワーダウンモードを検出するモード検出回路25と、このモード検出回路25からの出力信号ZPWDDFを、外部電源電圧exVddレベルの振幅の信号に変換してディープパワーダウンモード指示信号ZPWDDを生成するレベル変換回路26を含む。
モード検出回路25およびレベル変換回路26は、図1に示す制御回路6に含まれる。モード検出回路25へは、制御用周辺電源電圧Vddpcが常時与えられ、ディープパワーダウンモード時においても、ディープパワーダウンモード解除などのコマンドを受付けるために、常時、コマンドCMDをモニタする。このモード検出回路25へ与えられるコマンドCMDは、専用のディープパワーダウンモード指示信号がデコードされて与えられてもよく、また複数の制御信号と特定のアドレスビットとの組合せで、ディープパワーダウンモードの指示および解除が指定されてもよい。
この図4に示す制御回路6のディープパワーダウンモード指示信号発生部において、モード検出回路25へは、制御用周辺電源電圧Vddpcが常時与えられており、モード検出回路25の出力信号ZPWDDFがパワーダウンモード時に不定状態となる状態は防止される。したがって、レベル変換回路26として、通常のラッチ型レベルシフト回路を利用することができる。
図5は、図2に示す第1および第2の内部回路9および11の具体的構成を示す図である。図5において、制御回路6において、コマンドCMDおよびアドレス信号ADの特定のビットを受けてテストモード設定信号VPPSTPFを生成するテストモード設定回路27が設けられる。このテストモード設定回路27へは、ディープパワーダウンモード時その供給が停止される周辺電源電圧Vddpが与えられる。テストモード設定回路27からのテストモード設定信号VPPSTPFは、高電圧VPPの発生を停止するテストモードを設定する。このテストモード時に、ワード線の昇圧動作を停止し、メモリセルのデータ保持特性のテストまたはスタンバイ時のリーク電流などのテストを行なう。
図1に示す内部電圧発生回路8においては、このテストモード設定回路27からのテストモード設定信号VPPSTPFを、外部電源電圧exVddレベルの信号VPPSTPに変換するレベル変換回路30と、レベル変換回路30からの変換テストモード設定信号VPPSTPに従って選択的に活性化され、活性化時、高電圧VPPと基準電圧VREFPとを比較し、その比較結果に従ってイネーブル信号ENAを生成するレベル検出回路31と、レベル検出回路31からのイネーブル信号ENAに従って選択的にチャージポンプ動作を行なって高電圧VPPを生成するVPPポンプ32とが設けられる。レベル検出回路31が、図2に示す第2の内部回路11に対応する。
レベル検出回路31は、図3に示す周辺電源電圧発生回路と同様の構成を備え、変換テストモード設定信号VPPSTPの非活性化時活性化され、基準電圧VREFPと高電圧VPPの分圧電圧とのレベル差をバッファ処理し、イネーブル信号ENAを選択的に活性化する。VPPポンプ32は、高電圧VPPが、基準電圧VREFPが決定する電圧レベルより高い場合にはポンプ動作を停止し、一方、高電圧VPPが、基準電圧VREFPが規定する電圧レベルより低い場合にはイネーブル信号ENAに従ってポンプ動作を行ない、高電圧VPPの電圧レベルを上昇させる。
この図5に示す構成において、テストモード設定回路27へは、ディープパワーダウンモード時その供給が停止される周辺電源電圧Vddpが供給されるため、ディープパワーダウンモード時、テストモード設定信号VPPSTPFの電圧レベルが不定状態となる。しかしながら、レベル変換回路30においては、先の図2に示すように、貫通電流経路遮断機構が設けられており、貫通電流を抑制しつつ変換テストモード設定信号VPPSTPを所定電圧レベルに正確に維持する。
図6は、図5に示すレベル変換回路30の構成の一例を示す図である。図6において、レベル変換回路30は、外部電源電圧exVddを受ける電源ノードと内部ノードNDAの間に接続されかつそのゲートが内部ノードNDBに接続されるPチャネルMOSトランジスタPQ1と、内部ノードNDAと接地電圧Vssを受ける接地ノードNDCの間に並列に接続されるNチャネルMOSトランジスタNQ1およびNQ2を含む。MOSトランジスタNQ1は、そのゲートにテストモード設定信号(以下、単に入力信号と称す)VPPSTPFを受け、NチャネルMOSトランジスタNQ2は、そのゲートが内部ノードNDBに接続される。
レベル変換回路30は、さらに、入力信号VPPSTPFを受けるインバータIV1と、外部電源ノードと内部ノードNDBの間に接続されかつそのゲートが内部ノードNDAに接続されるPチャネルMOSトランジスタPQ2と、内部ノードNDBと接地ノードNDCの間に並列に接続されるNチャネルMOSトランジスタNQ3およびNQ4を含む。インバータIV1は、周辺電源電圧Vddpを動作電源電圧として受け、入力信号VPPSTPFを反転して、NチャネルMOSトランジスタNQ3のゲートへこの反転信号を与える。NチャネルMOSトランジスタNQ4は、そのゲートが内部ノードNDAに接続される。
MOSトランジスタPQ1およびNQ2が第1のCMOSインバータを構成し、また、MOSトランジスタPQ2およびNQ4が第2のCMOSインバータを構成する。これらの第1および第2のCMOSインバータの入力部および出力部が交差結合されており、インバータラッチが形成される。
MOSトランジスタNQ1およびNQ3のチャネル長Lとチャネル幅Wの比、W/Lが、80/3にたとえば設定され、MOSトランジスタPQ1およびPQ2のチャネル長とチャネル幅の比W/Lが、たとえば20/3に設定され、MOSトランジスタNQ2およびNQ4のそれぞれの、チャネル長とチャネル幅の比W/Lが、33/100に設定される。
したがって、MOSトランジスタNQ2およびNQ4の電流駆動力が最も小さく、MOSトランジスタNQ1およびNQ3の電流駆動力が最も大きく、入力信号VPPSTPFおよびインバータIV1の出力信号に従って内部ノードNDAおよびNDBの電圧レベルを高速で変化させる。MOSトランジスタPQ1およびPQ2により、この内部ノードNDAおよびNDBの電圧レベルをプルアップしかつラッチする。MOSトランジスタPQ1およびPQ2によるラッチ回路は、比較的そのラッチ力は小さく、MOSトランジスタNQ1およびNQ2の駆動電流に従って、そのラッチ状態が反転する。MOSトランジスタNQ2およびNQ4により入力信号VPPSTPFの不定時に、内部ノードNDAおよびNDBの電圧レベルを維持する。単に、入力信号不定時に内部ノードNDAおよびNDBの電圧レベルを維持するラッチ回路を構成するだけであり、その電流駆動力は、十分に小さくされる。
この図6に示すレベル変換回路30の構成において、入力信号VPPSTPFは、周辺電源電圧Vddpと接地電圧Vssとの間で変化する。周辺電源電圧Vddpが供給される通常動作モード時において、入力信号VPPSTPFが、Hレベル(第1の論理レベルに対応し、周辺電源電圧Vddpレベル)のときには、MOSトランジスタNQ1がオン状態、MOSトランジスタNQ3がオフ状態となる。したがって、ノードNDAが放電され、MOSトランジスタPQ2のコンダクタンスが上昇し、ノードNDBの電圧レベルが上昇する。この内部ノードNDBの電圧レベル上昇に従ってMOSトランジスタPQ1のコンダクタンスが小さくなり、またMOSトランジスタNQ2のコンダクタンスが大きくなり、ノードNDAが高速で接地電圧レベルに放電される。また、内部ノードNDAの電圧レベル低下に従ってMOSトランジスタNQ4のコンダクタンスが低下し、MOSトランジスタPQ2のコンダクタンスが上昇して供給電流が増大し、内部ノードNDBからの変換テストモード設定信号(以下、単に出力信号と称す)VPPSTPの電圧レベルが上昇し、最終的に、外部電源電圧exVddレベルにまで上昇する。
内部ノードNDBが外部電源電圧exVddレベル、内部ノードNDAが接地電圧Vssレベルのときには、MOSトランジスタPQ1がオフ状態、MOSトランジスタNQ3およびNQ4がオフ状態である。したがって、このレベル変換回路30において、外部電源ノードから接地ノードへ電流が流れる経路は存在せず、出力信号VPPSTPは、安定に、外部電源電圧exVddレベルに維持される。
入力信号VPPSTPSが、接地電圧Vssレベルに設定されたときには、逆に、MOSトランジスタNQ1がオフ状態、MOSトランジスタNQ3がオン状態となる。したがって、ノードNDBが接地電圧レベルに放電され、一方、ノードNDAが外部電源電圧exVddレベルに充電され、出力信号VPPSTPが、接地電圧レベルに維持される。
ノードNDAまたはNDBの電圧レベルのプルアップ時において、MOSトランジスタNQ2およびNQ4の電流駆動力は十分小さいため、MOSトランジスタPQ1およびNQ2で構成されるCMOSインバータおよびMOSトランジスタPQ2およびNQ4で構成されるCMOSインバータのラッチ能力は十分小さく、これらのMOSトランジスタNQ1およびNQ3により、これらのCMOSインバータのラッチ状態を容易に反転させることができる。
次に、ディープパワーダウンモード時において、周辺電源電圧Vddpの供給が停止された状態を考える。また、この周辺電源電圧Vddpに電源ノイズがのり、入力信号VPPSTPFおよびノードNDFの電圧レベルが浮上がった状態を考える。この場合、MOSトランジスタNQ2およびNQ4がそれぞれ、MOSトランジスタPQ1およびPQ2とCMOSインバータを構成し、インバータラッチを構成している。したがって、内部ノードNDAおよびNDBの一方を確実にLレベルに固定することができ、内部ノードNDAおよびNDBが、ともに中間電圧レベルになるのを確実に防止することができる。
入力信号VPPSTPまたはノードNDFの電圧の浮上がりによるMOSトランジスタNQ1およびNQ3の駆動電流量を考慮して、MOSトランジスタPQ1およびPQ2のサイズを調整して、その電流駆動力を十分に調整する。入力信号VPPSTPFおよびノードNDFの電圧レベルの浮上がり時における内部ノードNDAまたはNDBの中間電圧レベルへの移動は十分に抑制でき、ラッチ状態を維持して、貫通電流を十分に抑制することができる。Hレベルの内部ノードにおいて、入力信号VPPSTPFまたはノードNDFの電圧の浮上がりにより、弱いオン状態となったMOSトランジスタNQ1またはNQ3を介して微小電流が流れるだけである。
したがって、レベル変換回路30において外部電源ノードから接地ノードへ貫通電流が流れる経路が形成されても、外部電源電圧exVddレベルのHレベルを記憶する内部ノードにおいて貫通電流が、信号電位の浮き上がりにより生じるだけであり、内部ノードNDAおよびNDB両者が中間電位レベルとなって両経路において貫通電流が流れるの防止することができ、貫通電流が大きくなるのを十分に抑制することができ、またレベル変換回路30のラッチ状態を十分に維持することができる。
以上のように、この発明の実施の形態1従えば、レベル変換回路において、相補電圧信号を出力する内部ノードに、さらに、Lレベル信号にプルダウンするラッチ回路(MOSトランジスタNQ2、NQ4)を設けており、周辺電源電圧などの供給遮断時において、内部ノードの電圧レベルが浮上がり、外部電源ノードから接地ノードへの貫通電流を抑制することができ、またラッチ状態を確実に維持することができる。
[実施の形態2]
図7は、この発明の実施の形態2に従うレベル変換回路の構成を示す図である。この図7に示すレベル変換回路は、図6に示すレベル変換回路と以下の点でその構成が異なる。すなわち、内部ノードNDAの電圧レベルに従って入力信号VPPSTPFを接地電圧レベルに駆動するNチャネルMOSトランジスタNQ5と、内部ノードNDBの電圧レベルに従ってインバータIV1の出力ノードNDFを接地電圧レベルに駆動するNチャネルMOSトランジスタNQ6が設けられる。これらのMOSトランジスタNQ5およびNQ6のサイズ(W/L)は、MOSトランジスタNQ2およびNQ4と同程度の大きさに設定され、十分小さくされる。
図7は、この発明の実施の形態2に従うレベル変換回路の構成を示す図である。この図7に示すレベル変換回路は、図6に示すレベル変換回路と以下の点でその構成が異なる。すなわち、内部ノードNDAの電圧レベルに従って入力信号VPPSTPFを接地電圧レベルに駆動するNチャネルMOSトランジスタNQ5と、内部ノードNDBの電圧レベルに従ってインバータIV1の出力ノードNDFを接地電圧レベルに駆動するNチャネルMOSトランジスタNQ6が設けられる。これらのMOSトランジスタNQ5およびNQ6のサイズ(W/L)は、MOSトランジスタNQ2およびNQ4と同程度の大きさに設定され、十分小さくされる。
この図7に示すレベル変換回路の他の構成は、図6に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図7に示すレベル変換回路の構成においては、内部ノードNDAの電圧レベルが外部電源電圧exVddレベルのときには、MOSトランジスタNQ5がオン状態となり、入力信号VPPSTPFは、接地電圧レベルに維持される。このときには、入力信号VPPSTPFは、Lレベルであり、単に、この入力信号VPPSTPFの電圧レベルがMOSトランジスタNQ5によりラッチされるだけである。同様、MOSトランジスタNQ6も、内部ノードNDBの電圧レベルが外部電源電圧exVddレベルのときに、インバータIV1の出力ノードNDFを、接地電圧レベルに駆動する。この場合も、インバータIV1の出力信号は、Lレベルであり、MOSトランジスタNQ6により、インバータIV1の出力信号がラッチされる。
周辺電源電圧Vddpの供給が停止された状態で、入力信号VPPSTPFおよびインバータIV1の出力ノードNDFがともに浮上がった状態を考える。内部ノードNDBが、外部電源電圧exVddレベルであり、内部ノードNDAが接地電圧レベルの状態を具体的に考える。この場合、周辺電源電圧Vddpの供給停止により、入力信号VPPSTPFおよびインバータIV1の出力ノードNDFの電圧レベルが浮上がった場合、ノードNDAは、MOSトランジスタNQ2により、接地電圧レベルに維持されており、ノードNDAの浮き上がりは、防止される。同様、ノードNDBにおいては、MOSトランジスタNQ3のゲート電位が上昇しても、MOSトランジスタNQ6が、ノードNDB上のHレベルの電圧レベルに従ってオン状態であり、ノードNDFの電圧上昇を吸収して接地電圧レベルに固定する。したがって、MOSトランジスタNQ3はオフ状態を維持し、この外部電源ノードから接地ノードへの貫通電流が流れる経路は確実に遮断される。このノードNDBが接地電圧レベルに固定されるため、MOSトランジスタPQ1はオフ状態を維持し、ノードNDAを介して外部電源ノードから接地ノードへ貫通電流が流れる経路は、確実に遮断される。
仮にMOSトランジスタPQ1を介して外部電源ノードからノードNDAへ、MOSトランジスタPQ1の基板領域などを介してのリーク電流経路(接合リーク電流経路)が形成される場合においても、MOSトランジスタNQ2により、このリーク電流は放電され、ノードNDAの電位の上昇を防止することができ、ノードNDAおよびNDBのラッチ状態が変化することは確実に防止される。
図7に示すようにMOSトランジスタNQ5およびNQ6により、入力信号VPPSTPFまたはノードNDFの電圧をラッチするラッチ用MOSトランジスタを設けることにより、周辺電源電圧供給停止時においてMOSトランジスタNQ1および/またはNQ3のゲート電位が浮上がっても、確実に、貫通電流が流れる経路を遮断することができ、消費電流を低減することができる。また、このレベル変換回路30においては、ラッチ状態が確実に維持され、ディープパワーダウンモード移行時における信号VPPSTPの論理レベルを確実に維持することができ、内部回路の誤動作を防止することができる。
以上のように、この発明の実施の形態2に従えば、出力信号を出力する内部ノードの電位に従って入力信号およびインバータの出力ノードの電位をラッチしており、確実に、周辺電源電圧供給停止時の貫通電流が流れる経路を遮断することができ、消費電流の増大を抑制することができまたラッチ状態を確実に維持することができる。
[実施の形態3]
図8は、この発明の実施の形態3に従うレベル変換回路30の構成を示す図である。この図8において、レベル変換回路30は、ラッチ指示信号ZLATCHと入力信号VPPSTPFを受けるNANDゲートNG1と、NANDゲートNG1の出力信号を受けるインバータIV3を含む。これらのNANDゲートNG1およびインバータIV3へは、動作電源電圧として、周辺電源電圧Vddpと別の経路により常時生成されるローカル周辺電源電圧Vdlocが供給される。このローカル周辺電源電圧Vdlocは、周辺電源電圧Vddpと同じ電圧レベル(たとえば2.5V)である。
図8は、この発明の実施の形態3に従うレベル変換回路30の構成を示す図である。この図8において、レベル変換回路30は、ラッチ指示信号ZLATCHと入力信号VPPSTPFを受けるNANDゲートNG1と、NANDゲートNG1の出力信号を受けるインバータIV3を含む。これらのNANDゲートNG1およびインバータIV3へは、動作電源電圧として、周辺電源電圧Vddpと別の経路により常時生成されるローカル周辺電源電圧Vdlocが供給される。このローカル周辺電源電圧Vdlocは、周辺電源電圧Vddpと同じ電圧レベル(たとえば2.5V)である。
レベル変換回路30は、さらに、外部電源ノードと内部ノードNDGの間に接続されかつそのゲートが内部ノードNDHに接続されるPチャネルMOSトランジスタPQ3と、外部電源ノードとノードNDHの間に接続されかつそのゲートがノードNDGに接続されるPチャネルMOSトランジスタPQ4と、ノードNDGと接地ノードの間に接続されかつそのゲートにNANDゲートNG1の出力信号を受けるNチャネルMOSトランジスタNQ7と、ノードNDHと接地ノードの間に接続されかつそのゲートにインバータIV3の出力信号を受けるNチャネルMOSトランジスタNQ8を含む。内部ノードNDHから、出力信号VPPSTPが出力される。このレベル変換段は、従来のラッチ型レベルシフト回路と同様の構成を有する。
ラッチ指示信号ZLATCHは、パワーダウンモードを指示するコマンドに従って、周辺電源回路の遮断動作よりも早いタイミングで活性化される。この図8に示すレベル変換回路において、パワーダウンモード時においては、ラッチ指示信号ZLATCHがLレベルとなり、NANDゲートNG1の出力信号がLレベルに固定され、インバータIV3の出力信号がHレベルに固定される。したがって、入力信号VPPSTPFがパワーダウンモード時、不定状態となっても、ラッチ型レベルシフト回路部においては、入力信号の電圧レベルが固定されており、出力信号VPPSTPを安定に貫通電流を生じさせることなく維持することができる。またラッチ指示信号ZLATCHを、パワーダウンモード時Lレベルに固定することにより、このNANDゲートNG1において、入力信号VPPSTPFが不定状態となっても貫通電流が流れる経路を確実に遮断して、その出力信号をHレベル(電圧Vdlocレベル)に固定することができる(NANDゲートNG1においては、内部出力ノードと接地ノードの間に、ラッチ指示信号ZLATCHと入力信号VPPSTPFをゲートに受けるNチャネルMOSトランジスタが直列に接続される)。
図9は、この図8に示す制御信号および電源電圧のパワーダウンモード時の変化を示すタイミング図である。以下、図9を参照して、図8に示す各制御信号および電源電圧の変化について簡単に説明する。
通常動作モード時およびディープパワーダウンモード時にかかわらず、外部電源電圧exVddは、一定の電圧レベル(3.0V)に固定され、またローカル周辺電源電圧Vdlocも、周辺電源電圧Vddpと同じ電圧レベル(2.5V)レベルに固定される。
ディープパワーダウンモードに入るとき、まず外部からのコマンドCMDとしてパワーダウンモードコマンドPDが与えられ、内部で、パワーダウンモード信号PDMが活性化される。このパワーダウンモード信号PDMに従ってラッチ指示信号ZLATCHをが、活性状態のLレベルに駆動される。所定期間が経過した後に、パワーダウンモード信号PDMに従って、周辺電源電圧Vddpを発生する動作を活性化する周辺電源イネーブル信号VDPENを非活性状態に設定する(この周辺電源イネーブル信号VDPENは、図3に示すディープパワーダウンモード指示信号ZPWDDに対応する)。
ディープパワーダウンモードに入ると、周辺電源電圧Vddpの発生が停止されるため、その電圧レベルが低下し、最終的に0V程度にまで低下する。
ディープパワーダウンモード解除時においては、パワーダウンモードイグジットコマンドPDEを印加し、パワーダウンモード信号PDMをLレベルに設定する。パワーダウンモード指示信号PDMの非活性化に従って、まず周辺電源イネーブル信号VDPENが活性状態へ駆動される。この後、ラッチ指示信号ZLATCHが、非活性状態のHレベルへ駆動される。ラッチ指示信号ZLATCHは、周辺電源電圧Vddpが安定化し、入力信号VPPSTPFが不定状態とならず、安定状態となったときに活性化される。通常、このディープパワーダウンモードから通常動作モード移行時まで、500μs程度の時間が、周辺電源電圧安定化のために必要とされる。
この図9に示すように、ラッチ指示信号ZLATCHを、周辺電源電圧Vddpが安定状態のときに活性化し、NANDゲートNG1の出力信号を固定し、かつNANDゲートNG1における貫通電流経路を遮断した後に、周辺電源電圧Vddpの電圧発生動作を停止する。ディープパワーダウンモード中のレベル変換回路のラッチ状態を確実に維持することができる。
ディープパワーダウンモード解除時においては、まず周辺電源電圧イネーブル信号VDPENを活性化して、周辺電源電圧Vddpの電圧レベルを所定電圧レベルに駆動し、この周辺電源電圧Vddpが安定化して、入力信号VPPSTPFの不定状態の可能性がなくなった時点で、ラッチ指示信号ZLATCHを非活性化する。これにより、確実に、レベル変換回路30において内部ノードが不定状態となるのを防止することができ、貫通電流を抑制することができ、ラッチ状態が変化するのを防止することができる。
図10は、図8に示すラッチ指示信号ZLATCHおよび周辺電源イネーブル信号VDPENを発生する部分の構成の一例を示す図である。この図10に示す構成は、図1に示す制御回路6に含まれる。
図10において、制御回路6は、外部からのコマンドCMDをデコードし、そのデコード結果に従ってパワーダウンモード信号PDおよびパワーダウンモードイグジット信号PDEを生成するコマンドデコーダ40と、コマンドデコーダ40からのパワーダウンモード信号PDに応答してセットされかつパワーダウンモードイグジット信号PDEに従ってリセットされかつその出力Qからパワーダウンモード信号PDMを出力するセット/リセットフリップフロップ41と、パワーダウンモード信号PDMに従って周辺電源イネーブル信号VDPENを生成する周辺電源制御回路42と、パワーダウンモード信号PDMに従ってラッチ指示信号ZLATCHを生成するラッチ指示発生回路43を含む。
コマンドデコーダ40、セット/リセットフリップフロップ41、周辺電源制御回路42およびラッチ指示発生回路43へは、動作電源電圧として、制御用周辺電源電圧Vddpcが与えられる。この電圧Vddpcは、ローカル周辺電源電圧Vdlocであってもよい。
周辺電源制御回路42は、たとえばパワーダウンモード信号PDMの立上がりを所定時間遅延する立上がり遅延回路で構成され、ラッチ指示発生回路43は、たとえばパワーダウンモード信号PDMの立下がりを遅延する立下がり遅延回路で構成される。これらの周辺電源制御回路42およびラッチ指示発生回路43は、また、コマンドデコーダ40からのパワーダウン指示信号PDおよびパワーダウンモードイグジット信号PDEに従ってセット/リセットされるフリップフロップで構成されてもよい(その出力信号の活性化タイミングを調整するために、遅延回路をセット入力またはリセット入力に対して設ける)。
周辺電源制御回路42からの周辺電源イネーブル信号VDPENは、振幅が電圧Vddpcであり、図4に示すように、レベル変換回路を通して、外部電源電圧exVddレベルの信号に変換されて周辺電源回路へ与えられる。この周辺電源制御回路42は、したがって、図4に示すモード検出回路25に対応する。また、周辺電源イネーブル信号VDPENは、ディープパワーダウンモード指示信号ZPWDDFに対応する。
図11は、図8に示すローカル周辺電源電圧Vdlocを発生する部分の構成の一例を示す図である。図11においては、図1に示す内部電圧発生回路8において、図3に示す周辺電源電圧Vddpを発生する周辺電源回路の構成に加えて、さらに、ローカル周辺電源線50上のローカル周辺電源電圧Vdlocと基準電圧Vrefpとを比較する比較回路51と、比較回路51の出力信号に従ってローカル周辺電源線50上に電流を供給するPチャネルMOSトランジスタで構成される電流ドライブトランジスタ52を含む。この比較回路51は、外部電源電圧exVddを動作電源電圧として受け、常時比較動作を行なって、このローカル周辺電源電圧Vdlocを生成する。
一方、周辺電源電圧Vddpを発生する回路構成は、図3に示す周辺電源電圧発生回路の構成と同じである。ただし、電圧発生の活性/非活性の制御信号として、ディープパワーダウンモード指示信号ZPWDDに代えて、周辺電源イネーブル信号VDPEN(レベル変換後)が与えられる。この周辺電源電圧Vddpを発生する部分については、図3に示す構成と同じ部分には同一の参照番号を付し、その詳細説明は省略する。
ローカル周辺電源電圧Vdlocは、単に、図8に示すレベル変換回路30におけるNANDゲートNG1およびインバータIV3の電源電圧として利用されるだけであり、その電流駆動力は十分小さくされる。一方、周辺電源電圧Vddpは、制御回路およびアレイ周辺回路等の多くの回路要素へ供給されるため、その電流駆動力は十分大きくされる。したがって、電流ドライブトランジスタ22のチャネル幅Wは、十分大きくされ、一方、電流ドライブトランジスタ52のチャネル幅Wは十分小さくされ、その電流駆動力は十分小さくされる。
この図11に示す構成を利用することにより、周辺電源電圧Vdlocとして、周辺電源電圧Vddpと同じ電圧レベルの電圧を、ディープパワーダウンモード時においても低消費電流で生成することができる。
なお、この図11に示す周辺電源電圧Vdlocは、また、制御回路6に含まれるコマンド制御回路への電源電圧Vddpcとして供給されてもよい。
以上のように、この発明の実施の形態3に従えば、入力信号が不定状態となる動作モード時そのレベル変換回路に対する入力信号の論理レベルをラッチ指示信号により固定しており、電源供給遮断時において、入力信号が不定状態となっても確実に、レベル変換回路に対する入力信号を一定電圧レベルに固定することができ、貫通電流を抑制し、かつそのラッチ状態を正確に維持することができる。
なお、実施の形態1または2のレベル変換回路が、レベル変換段において用いられてもよい。
[実施の形態4]
図12は、この発明の実施の形態4に従う半導体装置の要部の構成を概略的に示す図である。この図12に示す構成においては、レベル変換回路30は、図8に示す構成を有し、NANDゲートND1およびインバータIV3を含む。このレベル変換回路30へは、先の図8に示す構成と同様、入力信号VPPSTPFとラッチ指示信号ZLATCHが与えられ、外部電源電圧exVddレベルの振幅の出力信号VPPSTPが生成される。
図12は、この発明の実施の形態4に従う半導体装置の要部の構成を概略的に示す図である。この図12に示す構成においては、レベル変換回路30は、図8に示す構成を有し、NANDゲートND1およびインバータIV3を含む。このレベル変換回路30へは、先の図8に示す構成と同様、入力信号VPPSTPFとラッチ指示信号ZLATCHが与えられ、外部電源電圧exVddレベルの振幅の出力信号VPPSTPが生成される。
このレベル変換回路30の近傍領域に、ローカル周辺電源電圧Vdlocを生成するローカル周辺電源回路60が配置される。このローカル周辺電源回路60は、外部電源ノードとノードNDIの間に接続される高抵抗の抵抗素子Z1と、ノードNDIと接地ノードの間に直列に接続されるそれぞれがダイオード接続されるNチャネルMOSトランジスタQT1−QT3を含む。このローカル周辺電源回路60の抵抗素子Z1は十分抵抗値が高くされ、その電流駆動力は小さくされる。ノードNDIからローカル周辺電源電圧VDLOCが生成され、その電圧レベルは、3・Vthとなる。ここでVthは、MOSトランジスタQT1−QT3各々のしきい値電圧であり、たとえば0.8Vである。したがってこの場合、ローカル周辺電圧Vdlocは、2.4Vとなり、周辺電源電圧Vddpの2.5Vと同程度の電圧レベルであり、また、ローカル周辺電源電圧Vdlocは、周辺電源電圧Vddpよりも低い電圧レベルであり、通常動作モード時に、レベル変換回路30において正確に、周辺電源電圧Vddpレベルの振幅の入力信号VPPSTPFに従ってレベル変換動作を行なうことができる。
ローカル周辺電源回路60は、電流駆動力は要求されないため、レベル変換回路30近傍に配置することにより、そのローカル周辺電源電圧Vdlocの配線を短くすることができ、所望の電圧レベルのローカル電源電圧を、配線抵抗による電圧降下を生じさせることなく伝達することができる。また、ローカル周辺電源回路60は、電流駆動力はそれほど要求されないため、トランジスタサイズは十分に小さくすることができ、回路レイアウト面積を十分小さくすることができる。
以上のように、この発明の実施の形態4に従えば、レベル変換回路に含まれるディープパワーダウンモード時の電位固定用のゲート回路に対する電源電圧を供給する回路を専用にレベル変換回路30の近傍に配置しており、所望の電圧レベルのローカル周辺電源電圧を小占有面積で低消費電力で生成して供給することができる。
[実施の形態5]
図13は、この発明の実施の形態5に従うレベル変換回路の構成を示す図である。この図13に示すレベル変換回路の構成は、図6に示すレベル変換回路の構成と以下の点が異なる。MOSトランジスタNQ1のゲートへは、周辺電源電圧投入検出信号ZPORPと入力信号ZVPPSTPFを受けるNANDゲートNG2の出力信号が与えられる。このNANDゲートNG2の出力信号がインバータIV1を介してMOSトランジスタNQ3のゲートへ与えられる。このNANDゲートNG2は、周辺電源電圧Vddpを動作電源電圧として受ける。入力信号ZVPPSTFは、図6に示す入力信号VPPSTPFの反転信号である。この図13に示すレベル変換回路30の他の構成は、図6に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図13は、この発明の実施の形態5に従うレベル変換回路の構成を示す図である。この図13に示すレベル変換回路の構成は、図6に示すレベル変換回路の構成と以下の点が異なる。MOSトランジスタNQ1のゲートへは、周辺電源電圧投入検出信号ZPORPと入力信号ZVPPSTPFを受けるNANDゲートNG2の出力信号が与えられる。このNANDゲートNG2の出力信号がインバータIV1を介してMOSトランジスタNQ3のゲートへ与えられる。このNANDゲートNG2は、周辺電源電圧Vddpを動作電源電圧として受ける。入力信号ZVPPSTFは、図6に示す入力信号VPPSTPFの反転信号である。この図13に示すレベル変換回路30の他の構成は、図6に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図14は、図13に示すレベル変換回路の動作を示す信号波形図である。以下、図14を参照して、この図13に示すレベル変換回路の動作について説明する。
ディープパワーダウンモードが指定され、周辺電源電圧Vddpの供給が停止されると、入力信号ZVPPSTPFの電圧レベルがHレベルから低下する。同様、周辺電源電圧Vddpの電圧レベルも低下する。このとき、周辺電源電圧投入検出信号ZPORPも、周辺電源電圧Vddpを使用する回路から生成されており、その電圧レベルがHレベルから接地電圧レベルに低下する。したがって、NANDゲートNG2において、その入力信号ZVPPSTPFおよび周辺電源投入検出信号ZPORPがともに不定状態となり、ノードNDJの電圧レベルが、周辺電源電圧Vddpの低下に伴い、ノイズ等の影響により上昇する場合が生じる。このとき、また、インバータIV1の出力信号も同様不定状態となる。図14に示す状態では、ノードNDFの電圧レベルが、電源遮断前においてHレベルであり、周辺電源電圧Vddpの低下とともに、ノードNDFの電圧レベルは、入力信号ZVPPSTPFと同様に低下し、また、ノイズの影響によりその電圧レベルが上昇する。
ノードNDJおよびNDFの電圧レベルがともに上昇しても、レベル変換回路30は、図6に示す構成と同様ラッチ状態を維持しており、その貫通電流は抑制され、また出力信号VPPSTPは、Lレベルを維持する。
ディープパワーダウンモードが完了し、周辺電源電圧Vddpが投入されると、周辺電源電圧Vddpの電圧レベルが上昇し、周辺電源投入検出信号ZPORPの電圧レベルも応じて上昇する。周辺電源電圧Vddpが所定電圧レベルに到達し、安定化すると、周辺電源電圧投入検出信号ZPORPがLレベルとなり、NANDゲートNG2の出力信号がHレベルとなり、ノードNDJが、Hレベル、ノードNDFがLレベルに初期化される。
このとき、反転入力信号ZVPPSTPFも、周辺電源電圧投入検出信号ZPORPに従ってHレベルに初期化される。したがって、周辺電源電圧投入検出信号ZPORPが、Hレベルに立上がると、再び、NANDゲートNG2の出力信号がLレベルとなり、ノードNDJがLレベル、ノードNDFがHレベルに設定され、出力信号VPPSTPは、周辺電源投入検出信号ZPORPがLレベルの期間Hレベルとなるものの、初期化動作完了後、再びこの出力信号VPPSTPは、Lレベルに維持される。この初期化時においては、内部動作は禁止されており、高電圧VPPの発生が所定期間停止されても、特に問題は生じない。
この図14に示すように、周辺電源電圧Vddpのパワーダウン解除時において、周辺電源電圧投入検出信号ZPORPに従って内部ノードNDJおよびNDFを一旦所定電圧レベルに設定することにより、ノードNDJおよびNDFがパワーダウン状態時において不定状態にあっても、パワーダウンモード解除時において、ノードNDJおよびNDFの電圧レベルが誤った電圧レベルに駆動されてレベル変換回路30のラッチ状態が変化するのを防止することができる。
なお、図13に示すレベル変換回路30において、外部電源電圧exVddが投入されるとき、そのラッチ状態が不定状態となる。この場合でも、外部電源電圧exVddの投入後、周辺電源電圧Vddpが安定化すると、同様、電源投入検出信号ZPORPが生成されるため、確実に、外部電源電圧exVddの投入後、出力信号VPPSTPをLレベルに初期化することできる。
図15は、周辺電源電圧投入検出回路の構成の一例を示す図である。図15において、周辺電源電圧投入検出回路は、周辺電源ノードとノード66の間に結合される容量素子68と、ノード66に結合される3段の縦続接続されるインバータ61−63と、インバータ62の出力信号を所定時間遅延する遅延回路64と、遅延回路64の出力信号に従ってノード66を接地ノードに結合するNチャネルMOSトランジスタ65と、ノード66と接地ノードとの間に接続される高抵抗の抵抗素子67を含む。インバータ63から、周辺電源電圧投入検出信号ZPORPが出力される。
インバータ61−63および遅延回路64へは、動作電源電圧として、周辺電源電圧Vddpが供給される。
通常動作時においては、遅延回路64の出力信号がLレベルであり、MOSトランジスタ65がオフ状態である。ノード66は、高抵抗の抵抗素子67を介して接地電圧レベルに固定され、周辺電源電圧投入検出信号ZPORPはHレベルである。
ディープパワーダウンモード解除時において、周辺電源電圧Vddpが供給されると、このとき、遅延回路64の出力信号は、まだ、Lレベルであり、ノード66は、MOSトランジスタ65がオフ状態であり、一方、高抵抗の抵抗素子67を介して接地ノードへ結合される。ノード66は、ほぼフローティング状態であり、周辺電源電圧Vddpの電圧レベル上昇に従って容量素子68の容量結合によりノード66の電圧レベルが上昇する。応じてインバータ62の出力信号が周辺電源電圧Vddpの電圧レベルに従って上昇する。インバータ62の出力信号が、インバータ63の入力論理しきい値を超えると、インバータ63からの周辺電源電圧投入検出信号ZPORPがLレベルとなる。
この後、遅延回路64の遅延時間が経過すると、遅延回路64の出力信号がHレベルとなり、MOSトランジスタ65がオン状態となり、ノード66が接地電圧レベルに放電され、応じて、インバータ63からの電源投入検出信号ZPORPがHレベルとなる。このノード66の電圧レベルの低下に従って遅延回路64の出力信号がLレベルとなるとMOSトランジスタ65がオフ状態となる。以降、ノード66は、抵抗素子67により、接地電圧レベルに維持され、応じて周辺電源電圧投入検出信号ZPORPも、Hレベルに維持される。
また、この図15に示す周辺電源電圧投入検出回路の構成において、インバータ61−63および遅延回路64の動作電源電圧として、ローカル周辺電源電圧Vdlocが供給されてもよい。この場合、パワーダウンモード時においても、周辺電源電圧投入検出信号ZPORPがHレベルを維持し、周辺電源電圧Vddpの投入時ノード66の電圧レベルが上昇すると、遅延回路64の規定する遅延時間の間、周辺電源電圧投入検出信号ZPORPがLレベルに設定される。
以上のように、この発明の実施の形態5に従えば、レベル変換回路の内部ノードを、周辺電源電圧の投入検出信号に従って初期化しており、内部ノードが不定状態になってレベル変換段のラッチ回路の状態が初期化時不定状態となるのを防止でき、動作開始時確実にレベル変換回路のラッチ状態を元の状態に維持することができる。
[実施の形態6]
図16は、この発明の実施の形態6に従うレベル変換回路の構成を示す図である。図16において、このレベル変換回路は、振幅Vddlの入力信号INを、振幅Vddhの出力信号OUTに変換する。電圧Vddhは、電圧Vddlよりも高い電圧レベルである。したがって、電圧Vddhは、たとえば外部電源電圧exVddに対応し、電圧Vddlは、周辺電源電圧Vddpに対応する。入力信号INおよび出力信号OUTは、レベル変換される信号であればよい。本実施の形態6においては、信号VPPSTPFおよびVPPSTPに限定されない。
図16は、この発明の実施の形態6に従うレベル変換回路の構成を示す図である。図16において、このレベル変換回路は、振幅Vddlの入力信号INを、振幅Vddhの出力信号OUTに変換する。電圧Vddhは、電圧Vddlよりも高い電圧レベルである。したがって、電圧Vddhは、たとえば外部電源電圧exVddに対応し、電圧Vddlは、周辺電源電圧Vddpに対応する。入力信号INおよび出力信号OUTは、レベル変換される信号であればよい。本実施の形態6においては、信号VPPSTPFおよびVPPSTPに限定されない。
図16において、レベル変換回路は、電源ノードとノードND1の間に接続されかつそのゲートがノードND4に接続されるPチャネルMOSトランジスタPT10と、ノードND1とノードND2の間に接続されかつそのゲートに入力信号INを受けるPチャネルMOSトランジスタPT11と、ノードND10と接地ノードの間に並列に接続されるNチャネルMOSトランジスタNT10およびNT11を含む。MOSトランジスタNT10は、そのゲートに入力信号INを受け、MOSトランジスタNT11は、そのゲートがノードNT4に接続される。
レベル変換回路は、さらに、電源ノードとノードND3の間に接続かつそのゲートがノードND2に接続されるPチャネルMOSトランジスタPT12と、ノードND3とノードND4の間に接続されそのゲートに入力信号INをインバータIV5を介して受けるPチャネルMOSトランジスタPT13と、ノードND4と接地ノードの間に並列に接続されるNチャネルMOSトランジスタNT12およびNT13を含む。MOSトランジスタNT12はそのゲートがノードND2に接続され、MOSトランジスタNT13は、そのゲートにインバータIV5の出力信号INBを受ける。
レベル変換回路は、さらに、ノードND2の電位に従って入力信号INを接地ノードに結合するNチャネルMOSトランジスタNT15と、ノードND4の電位に従って、インバータIV5の出力信号INBを接地ノードに結合するNチャネルMOSトランジスタNT16を含む。
MOSトランジスタPT10、PT11、PT12、PT13、NT10およびNT13のサイズ(チャネル幅とチャネル長の比,W/L)は、MOSトランジスタNT11、NT12、NT15およびNT16のサイズよりも十分大きくされる。このトランジスタのサイズの関係は、たとえば、図6に示すトランジスタのサイズの関係と同様である。
図17は、図16に示すレベル変換回路のパワーカットモード時の動作を示す信号波形図である。以下、図17を参照して、図16に示すレベル変換回路の動作について説明する。なお、図17においては、電圧Vddlが、電圧Vddhと等しい電圧レベルの場合の動作波形が一例として示される。図17において横軸に時間を示し、縦軸に電圧を示す。各信号の電圧の目盛単位電圧は異なる。
通常動作時、入力信号INがHレベル(たとえば1.8V)の状態を考える。この場合、ノードND2は、MOSトランジスタNT10により接地電圧レベルに放電され、MOSトランジスタPT12がオン状態、MOSトランジスタNT12がオフ状態となる。また、インバータIV5の出力信号INBがLレベルであるため、MOSトランジスタPT13がオン状態、MOSトランジスタNT13がオフ状態となる。したがって、ノードND4からの出力信号OUTは、MOSトランジスタPT12およびPT13により充電され、電圧Vddhレベルとなる。
この状態で、電圧Vddlの供給を停止するパワーカットモードを設定した状態を考える。この場合、入力信号INがHレベルからLレベルに低下する。応じて、インバータIV5において、電源線の容量結合により、その出力信号INBが瞬間的に低下し、再び接地電圧(0V)に上昇する。出力信号OUTについても、同様、入力信号INのLレベルへの低下により、MOSトランジスタPT11を介してリーク電流によりMOSトランジスタNT12が瞬間的にオン状態となり、出力信号OUTに電源ノイズが生じる。これらの出力信号INBおよびOUTの電源ノイズは、それぞれ振幅が0.14Vおよび0.02Vと十分小さいものであり、図17においては、少し誇張してその波形を示す。
MOSトランジスタPT10およびPT11においては、基板領域を介してのリーク電流経路LP1が存在し、またMOSトランジスタPT12およびPT13においても、その基板領域を介した寄生リークパスLP2が存在する。入力信号INがLレベルのときには、MOSトランジスタPT11がオン状態であり、MOSトランジスタPT10のリークパスLP1が、MOSトランジスタPT11を介してノードND2へ電流を供給し、その電圧レベルを上昇させる。このとき、MOSトランジスタNT11が、ノードND4のHレベルの出力信号OUTに従ってオン状態であり、小さな電流駆動力でノードND2のリーク電流を放電し、その電圧レベルの上昇を抑制する。図17においては、ノードND2の電圧レベルは、たとえば0.5V程度であり、NチャネルMOSトランジスタのしきい値電圧以下の電圧レベルに維持される。一方、MOSトランジスタNT16は、Hレベルの出力信号OUTによりオン状態であり、インバータIV5の出力信号INBをLレベル(接地電圧レベル)に固定する。
電圧Vddlの供給遮断時において、インバータIV5の出力INBの電圧レベルがノイズなどにより上昇し、MOSトランジスタNT3の大きな電流駆動力により、このリークパスLP2を介してのリーク電流およびMOSトランジスタPT12およびPT13からの電流が放電されるのを抑制する。これにより、消費電流を低減し、またノードND2およびND4の電圧レベルがラッチ状態変化程度にまで近づくのを抑制でき、確実に、出力信号OUTを所定のHレベルに維持することができる。
ノードND2の電圧レベルは、MOSトランジスタNT11の電流駆動力とリークパスLP1を介して供給されるリーク電流との関係により決定される。入力信号INは、ノードND2の電圧をゲートに受けるMOSトランジスタNT15のサブスレッショルドリーク電流により、その浮き上がりが抑制される。一方、MOSトランジスタNT16は強いオン状態であり、インバータIV5の出力信号INBは、確実に、接地電圧レベルに維持される。
したがって、大きな電流駆動力で、MOSトランジスタPT12およびPT13およびNT13を介して電源ノードから接地ノードへ貫通電流が流れる経路を遮断でき、消費電流を抑制することができる。また、ノードNDAの電位の上昇を抑制し、インバータIV5の出力信号INBを接地電圧に固定することにより、ノードNDAおよびNDBの電圧差が小さくなり、レベル変換回路のラッチ状態が変化するのを防止することができる。
ノードND2の電圧レベルがMOSトランジスタNT12のゲートに与えられており、このノードND4から、接地ノードへMOSトランジスタNT12を介してリーク電流が流れる。しかしながら、この場合、MOSトランジスタNT12のゲート電位は、そのしきい値電圧よりも小さく、サブスレッショルドリーク電流であり、また、その電流駆動力も十分に小さくされており、貫通電流は十分に抑制することができる。
また、MOSトランジスタPT11およびPT13を設けることにより、入力信号INの変化時における貫通電流が流れる期間を短くでき、高速で、出力信号OUTを変化させることができる。これは、たとえば、MOSトランジスタNT10がオン状態へ移行するとき、MOSトランジスタPT11がオフ状態となり、ノードND2への電流供給経路を遮断し、高速でノードND2を放電するためである。
以上のように、この発明の実施の形態6に従えば、出力ノードプルアップ用の交差結合されるPチャネルMOSトランジスタの間に、入力信号に従って、電流経路を遮断するPチャネルMOSトランジスタを設け、かつ出力ノードに、電流駆動力の小さな、リーク電流放電用のMOSトランジスタを設けている。したがって、通常動作時、高速で出力信号を変化させ、また、電源電圧供給停止時においても、貫通電流を抑制することができる。また、出力ノードの電位に応じて、入力信号を接地電位レベルに固定するラッチ用のMOSトランジスタを設けており、電源供給停止時における入力信号の浮き上がりを抑制でき、この電位浮き上がりによるラッチ状態の反転および貫通電流の発生を抑制することができる。
[実施の形態7]
図18は、この発明の実施の形態7に従う半導体装置の要部の構成を概略的に示す図である。図18において、この半導体装置は、アレイ電源電圧Vddsを動作電源電圧として受けるVdds使用回路74と、このVdds使用回路74の動作の活性/非活性を制御するVdds回路活性化回路70を含む。Vdds回路活性化回路70へは、周辺電源電圧Vddpが動作電源電圧として供給される。
図18は、この発明の実施の形態7に従う半導体装置の要部の構成を概略的に示す図である。図18において、この半導体装置は、アレイ電源電圧Vddsを動作電源電圧として受けるVdds使用回路74と、このVdds使用回路74の動作の活性/非活性を制御するVdds回路活性化回路70を含む。Vdds回路活性化回路70へは、周辺電源電圧Vddpが動作電源電圧として供給される。
これらのVdds回路活性化回路70とVdds使用回路74の間に、ラッチ指示信号ZLATCHに従ってその出力信号の電圧レベルを固定する固定回路72が設けられる。この固定回路72は、ラッチ指示信号ZLATCHとVdds回路活性化回路70からの活性制御信号VDSENを受けるNANDゲートNG10と、NANDゲートNG10の出力信号を受けてその出力信号をVdds使用回路74へ伝達するインバータIV10を含む。これらのNANDゲートNG10およびインバータIV10は、アレイ電源電圧Vddsを動作電源電圧として受ける。
周辺電源電圧Vddpの供給時においては、ラッチ指示信号ZLATCHは、Hレベルであり、固定回路72は、バッファ回路として動作し、Vdds回路活性化回路70からの振幅が周辺電源電圧Vddpレベルの活性制御信号VDSENを、アレイ電源電圧Vddsレベルの振幅の信号に変換して出力する。
一方、周辺電源電圧Vddpの供給停止時においては、ラッチ指示信号ZLATCHがLレベルに設定され、固定回路72の出力信号はLレベルに固定される。この状態においては、NANDゲートNG10においては、活性制御信号VDSENの電圧レベルにかかわらず、貫通電流が流れる経路は遮断され、活性制御信号VDSENが不定状態となっても確実に、貫通電流を抑制することができ、また、Vdds使用回路74が、不定状態の信号VDSENに従って誤動作するのを防止することができる。
このVdds回路活性化回路70とVdds使用回路74の構成としては、たとえば、DRAMにおいて、センスアンプにアレイ電源電圧Vddsを供給するセンス活性化トランジスタへ、周辺制御回路に含まれるセンスアンプ活性化回路からのセンス活性化信号を伝達する部分を一例として考えることができる。電圧VddpおよびVddsが、それぞれ、2.5Vおよび2.0Vとほぼその電圧レベルが近く、また、高い方の電源電圧を受ける回路から低い方の電源電圧を受ける回路への信号を転送する経路であり、レベルシフタを設ける必要がない構成においても、ラッチ指示信号を与えて、周辺電源電圧Vddpを動作電源電圧として受ける回路の出力信号の電圧レベルを固定することにより、周辺電源電圧Vddpを使用する回路の出力信号が不定状態となっても、確実に貫通電流を抑止して、次段回路の誤動作を防止することができる。
なお、上述の説明においては、制御信号として、高電圧VPPの発生の制御を行なうテストモード回路の構成を示している。しかしながら、たとえば入出力バッファ回路への外部電源電圧の供給を停止するための制御信号を生成するパワーカット信号を発生する部分において本発明が適用されてもよい。
また、信号は接地電圧と動作電源電圧との間で変化している。しかしながら、レベル変換される信号としては、負電圧と動作電源電圧との間で変化する信号であってもよい。
また、半導体装置としては、DRAMに限定されず、他の半導体記憶装置であってもよく、また他の一般的な電源電圧の供給を停止するパワーダウンモードを備える半導体記憶装置であってもよい。本発明は、このディープパワーダウンモード時、電源供給が停止される回路と次段回路の間のインターフェイス部に適用することができる。
本発明は、一般に、複数電源電圧を内部で使用する半導体装置に対して適用可能であり、低消費電力のために特定動作モード時内部の電源電圧の供給が停止される半導体装置に対して適用可能である。
1 メモリセルアレイ、2 アレイ周辺回路、3 クロック入力バッファ、4 アドレス入力バッファ、5 制御入力バッファ、6 制御回路、7 入出力バッファ、8 内部電圧発生回路、8a 第2電圧発生回路、8b 第1電圧発生回路、9 第1の内部回路、10 レベル変換回路、11 第2の内部回路、30 レベル変換回路、PQ1,PQ2 PチャネルMOSトランジスタ、NQ1−NQ6 NチャネルMOSトランジスタ、IV1 インバータ、NG1 NANDゲート、PQ3,PQ4 PチャネルMOSトランジスタ、NQ7,NQ8 NチャネルMOSトランジスタ、IV3 インバータ、50 ローカル周辺電源線、51 比較回路、52 電流ドライブトランジスタ、60 ローカル周辺電源回路、PT1,PT2 PチャネルMOSトランジスタ、NT1−NT4 NチャネルMOSトランジスタ、NG2 NANDゲート、PT10−PT13 PチャネルMOSトランジスタ、NT10−NT13,NT15,NT16 NチャネルMOSトランジスタ、70 Vdds回路活性化回路、72 固定回路、74 Vdds使用回路。
Claims (15)
- 第1の論理レベルが第1の電源電圧レベルである内部信号を第2の電源電圧レベルが第1の論理レベルであるレベル変換信号に変換するレベル変換回路を備え、前記レベル変換回路は、前記第2の電源電圧を供給するノードと前記第1および第2の電源電圧と異なるレベルの第3の電源電圧を供給するノードの間で特定動作モード時貫通電流が流れる経路を遮断する手段を含み、
前記特定動作モード時、前記第1の電源電圧の供給を停止しかつ前記第2の電源電圧を供給する電源回路を備える、半導体装置。 - 前記レベル変換回路は、
前記第2の電源電圧を動作電源電圧として受け、それぞれの入力と出力とが交差接続される第1および第2のCMOSインバータで構成され、前記レベル変換信号を出力するラッチ回路と、
前記第1および第2のCMOSインバータそれぞれの出力ノードと前記第3の電圧を供給するノードとの間にそれぞれ接続され、それぞれのゲートに前記内部信号に対応する信号を受ける第1および第2の絶縁ゲート型電界効果トランジスタを備え、前記第1および第2の絶縁ゲート型電界効果トランジスタは、それぞれのゲートに相補信号を受ける、請求項1記載の半導体装置。 - 前記レベル変換回路は、さらに、
前記第1のCMOSインバータの出力信号に応答して前記第1の絶縁ゲート型電界効果トランジスタのゲート電位を固定する第1のフィードバックトランジスタと、
前記第2のCMOSインバータの出力信号に応答して、前記第2の絶縁ゲート型電界効果トランジスタのゲート電位を固定する第2のフィードバックトランジスタを備える、請求項2記載の半導体装置。 - 前記レベル変換回路は、
前記第1の電源電圧に対応するレベルの電圧を動作電源電圧として受け、前記特定動作モード時活性化されるイネーブル信号とレベル変換対象の前記内部信号とを受けるゲート回路と、
前記第1の電源電圧に対応するレベルの電圧を動作電源電圧として受け、前記ゲート回路の出力信号を反転するインバータと、
前記第2の電源電圧を動作電源電圧として受け、前記ゲート回路の出力信号と前記インバータの出力信号とに従って前記レベル変換信号を出力する変換段を備える、請求項1記載の半導体装置。 - 前記変換段は、
第1の内部ノードと第3の電圧供給ノードの間に接続され、前記ゲート回路の出力信号をそのゲートに受ける第1の第1導電型の絶縁ゲート型電界効果トランジスタと、
第2の内部ノードと前記第3の電圧供給ノードとの間に接続され、前記インバータの出力信号をそのゲートに受ける第2の第1導電型の絶縁ゲート型電界効果トランジスタと、
前記第2の電源電圧供給ノードと前記第1の内部ノードとの間に接続されかつそのゲートが前記第2の内部ノードに接続される第1の第2導電型の絶縁ゲート型電界効果トランジスタと、
前記第2の電源電圧供給ノードと前記第2の内部ノードとの間に接続されかつそのゲートが前記第1の内部ノードに接続される第2の第2導電型の絶縁ゲート型電界効果トランジスタを備え、前記第1および第2の内部ノードの一方から、前記レベル変換信号が出力される、請求項4記載の半導体装置。 - 前記電源回路は、
活性化時、基準電圧と前記第1の電源電圧との比較に従って前記第1の電源電圧のレベルを調整して前記第1の電源電圧を発生する第1の内部電源回路と、
常時活性化され、前記ゲート回路およびインバータへ動作電源電圧を供給する第2の内部電源回路とを含み、前記第1の内部電源回路は、前記特定動作モード時非活性化される、請求項4記載の半導体装置。 - 前記第2の内部電源回路は、前記基準電圧と内部電圧との比較に従って前記内部電圧のレベルを調整して前記内部電圧を前記ゲート回路およびインバータの動作電源電圧として供給する、請求項6記載の半導体装置。
- 外部からの動作モード指示信号に応答して前記ラッチイネーブル信号を発生する制御回路をさらに備える、請求項4記載の半導体装置。
- 前記半導体装置は、前記第1の電源電圧の投入を検出して電源投入検出信号を生成する電源投入検出回路をさらに備え、
前記レベル変換回路は、前記電源投入検出信号に従って、前記レベル変換回路の内部ノードを初期化するリセットゲートをさらに備える、請求項1記載の半導体装置。 - 第1の電源電圧を動作電源電圧として受け、内部信号を反転するインバータ、
第2の電源電圧を供給する電源ノードと第1の内部ノードとの間に接続され、かつそのゲートが第2の内部ノードに接続される第1の第1導電型の絶縁ゲート型電界効果トランジスタ、
前記第2の電源電圧を供給する電源ノードと前記第2の内部ノードとの間に接続されかつそのゲートが前記第1の内部ノードに接続される第2の第1導電型の絶縁ゲート型電界効果トランジスタ、
前記第1の内部ノードと第3の電源電圧を供給する基準電源ノードとの間に並列に接続される第1および第2の第2導電型の絶縁ゲート型電界効果トランジスタを備え、前記第1の第2導電型の絶縁ゲート型電界効果トランジスタのゲートが前記第2の内部ノードに接続され、かつ前記第2の第2導電型の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受け、
前記第2の内部ノードと前記基準電源ノードとの間に並列に接続される第3および第4の第2導電型の絶縁ゲート型電界効果トランジスタを備え、前記第3の絶縁ゲート型電界効果トランジスタはそのゲートが前記第1の内部ノードに接続されかつ前記第4の絶縁ゲート型電界効果トランジスタはそのゲートに前記インバータの出力信号を受け、
前記第1の内部ノードの電圧に従って前記第2の第2導電型の絶縁ゲート型電界効果トランジスタのゲートを選択的に前記第3の電源電圧レベルに固定する第5の第2導電型の絶縁ゲート型電界効果トランジスタ、および
前記第2の内部ノードの電圧に従って、前記第4の第2導電型の絶縁ゲート型電界効果トランジスタのゲートを前記第3の電源電圧レベルに選択的に固定する第6の第2導電型の絶縁ゲート型電界効果トランジスタを備える、レベル変換回路。
レベル変換回路。 - 前記第1および第3の第2導電型の絶縁ゲート型電界効果トランジスタの電流駆動力は、前記第5および第6の第2導電型の絶縁ゲート型電界効果トランジスタの電流駆動力と同程度である、請求項10記載のレベル変換回路。
- 第1の電源電圧を動作電源電圧として受け、内部信号を反転するインバータ、
第2の電源電圧を供給する電源ノードと第1の内部ノードとの間に互いに直列に接続される第1および第2の第1導電型の絶縁ゲート型電界効果トランジスタを備え、前記第1の絶縁ゲート型電界効果トランジスタは、そのゲートが第2の内部ノードに接続され、前記第2の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受け、
前記第2の電源電圧を供給する電源ノードと前記第2の内部ノードとの間に直列に接続される第3および第4の第1導電型の絶縁ゲート型電界効果トランジスタを備え、前記第3の絶縁ゲート型電界効果トランジスタは、そのゲートが前記第1の内部ノードに接続され、かつ前記第4の絶縁ゲート型電界効果トランジスタは、前記インバータの出力信号をそのゲートに受け、
前記第1の内部ノードと第3の電源電圧を供給する基準電源ノードとの間に並列に接続される第1および第2の第2導電型の絶縁ゲート型電界効果トランジスタを備え、前記第1の第2導電型の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受け、かつ前記第2の第2導電型の絶縁ゲート型電界効果トランジスタはそのゲートが前記第2の内部ノードに接続され、
前記第2の内部ノードと前記基準電源ノードとの間に並列に接続される第3および第4の第2導電型の絶縁ゲート型電界効果トランジスタを備え、前記第3の第2導電型の絶縁ゲート型電界効果トランジスタは、そのゲートに前記インバータの出力信号を受け、かつ前記第4の第2導電型の絶縁ゲート型電界効果トランジスタは、そのゲートが前記第1の内部ノードに接続される、レベル変換回路。 - 前記第1および第3の第2導電型の絶縁ゲート型電界効果トランジスタは、その電流駆動力が、前記第2および第4の第2導電型の絶縁ゲート型電界効果トランジスタの電流駆動力よりも大きい、請求項12記載のレベル変換回路。
- 前記第1の内部ノードの電圧に従って選択的に前記第1の第2導電型の絶縁ゲート型電界効果トランジスタのゲートを所定電圧に固定する第2導電型の第1のフィードバックトランジスタと、
前記第2の内部ノードの電圧に従って選択的に前記第2導電型の第3の絶縁ゲート型電界効果トランジスタのゲートを前記所定電圧に固定する第2導電型の第2のフィードバックトランジスタとをさらに備える、請求項12記載のレベル変換回路。 - 前記第1および第2のフィードバックトランジスタの電流駆動力は、前記第2導電型の第2および第4の絶縁ゲート型電界効果トランジスタの電流駆動力と同程度である、請求項14記載のレベル変換回路。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006101146A (ja) * | 2004-09-29 | 2006-04-13 | Ricoh Co Ltd | レベルシフト回路 |
JP2011234267A (ja) * | 2010-04-30 | 2011-11-17 | Seiko Epson Corp | 集積回路装置 |
US9859885B2 (en) | 2015-08-11 | 2018-01-02 | Sii Semiconductor Corporation | Electronic circuit and semiconductor device |
JP2018129727A (ja) * | 2017-02-09 | 2018-08-16 | エイブリック株式会社 | レベルシフタ |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4089704B2 (ja) * | 2005-06-13 | 2008-05-28 | セイコーエプソン株式会社 | 半導体集積回路 |
JP4158787B2 (ja) * | 2005-06-14 | 2008-10-01 | セイコーエプソン株式会社 | 半導体集積回路 |
US7521963B1 (en) * | 2006-03-27 | 2009-04-21 | National Semiconductor Corporation | System and method for providing a low standby power interface for a low voltage I2C compatible bus |
US9146600B2 (en) | 2006-10-11 | 2015-09-29 | Texas Instruments Incorporated | Array and peripheral power control decoded from circuitry and registers |
JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
TW200928654A (en) * | 2007-12-31 | 2009-07-01 | Powerchip Semiconductor Corp | Voltage adjusting circuits |
KR100912394B1 (ko) * | 2008-01-14 | 2009-08-14 | 주식회사 티엘아이 | 고전위 전원전압 트랜지스터의 수를 저감시키는 고전위스트레스 테스트 회로 |
US7847612B2 (en) * | 2009-02-10 | 2010-12-07 | Himax Technologies Limited | Level shift circuit |
JP2011151719A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | レベルシフト回路 |
JP2012209899A (ja) * | 2011-03-30 | 2012-10-25 | Elpida Memory Inc | 半導体装置 |
KR101770739B1 (ko) * | 2011-11-08 | 2017-08-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 구동 방법 |
US9059700B2 (en) * | 2013-02-01 | 2015-06-16 | Qualcomm Incorporated | Voltage translator |
KR20150064404A (ko) * | 2013-12-03 | 2015-06-11 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR102171261B1 (ko) * | 2013-12-27 | 2020-10-28 | 삼성전자 주식회사 | 다수의 전압 발생부들을 갖는 메모리 장치 |
JP6493042B2 (ja) * | 2015-07-09 | 2019-04-03 | 富士通株式会社 | 半導体装置及び半導体装置の制御方法 |
JP2018121243A (ja) * | 2017-01-26 | 2018-08-02 | 東芝メモリ株式会社 | 放電回路及び半導体記憶装置 |
US11005461B2 (en) * | 2018-06-08 | 2021-05-11 | Arm Limited | Level shift latch circuitry |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59216328A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
JPS60237720A (ja) * | 1984-05-11 | 1985-11-26 | Seiko Epson Corp | 出力回路 |
JPH05145400A (ja) * | 1991-11-22 | 1993-06-11 | Nec Corp | レベル変換器 |
JPH05308273A (ja) * | 1992-04-28 | 1993-11-19 | Mitsubishi Electric Corp | 入力バッファ回路 |
JPH0786916A (ja) * | 1993-09-17 | 1995-03-31 | Hitachi Ltd | 半導体集積回路 |
JPH0998083A (ja) * | 1995-09-29 | 1997-04-08 | Kawasaki Steel Corp | レベルシフト回路 |
JPH10336007A (ja) * | 1997-05-29 | 1998-12-18 | Fujitsu Ltd | レベルコンバータ、出力回路及び入出力回路 |
JP2003198358A (ja) * | 2001-12-26 | 2003-07-11 | Ricoh Co Ltd | レベルシフト回路 |
JP2003229753A (ja) * | 2001-12-04 | 2003-08-15 | Hynix Semiconductor Inc | 電圧供給回路 |
JP2003258621A (ja) * | 2002-02-26 | 2003-09-12 | Nec Microsystems Ltd | インタフェースバッファ |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3173247B2 (ja) | 1993-09-29 | 2001-06-04 | ソニー株式会社 | レベルシフタ |
JP3477448B2 (ja) | 2000-02-10 | 2003-12-10 | 松下電器産業株式会社 | レベルシフト回路 |
KR100379610B1 (ko) * | 2001-04-18 | 2003-04-08 | 삼성전자주식회사 | 전압 레벨 차이로 인한 누설 전류를 효과적으로 차단할 수있는 전압 레벨 변환 장치를 구비한 온-칩 시스템 |
JP3763775B2 (ja) * | 2001-11-28 | 2006-04-05 | 富士通株式会社 | 電源立ち上がり時の動作を安定化したレベルコンバータ回路 |
US6774696B2 (en) * | 2002-12-12 | 2004-08-10 | Intel Corporation | Level shifter and voltage translator |
-
2003
- 2003-09-26 JP JP2003335759A patent/JP2005102086A/ja active Pending
-
2004
- 2004-09-23 US US10/947,257 patent/US7161387B2/en not_active Expired - Fee Related
-
2006
- 2006-12-21 US US11/642,726 patent/US7288965B2/en not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59216328A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
JPS60237720A (ja) * | 1984-05-11 | 1985-11-26 | Seiko Epson Corp | 出力回路 |
JPH05145400A (ja) * | 1991-11-22 | 1993-06-11 | Nec Corp | レベル変換器 |
JPH05308273A (ja) * | 1992-04-28 | 1993-11-19 | Mitsubishi Electric Corp | 入力バッファ回路 |
JPH0786916A (ja) * | 1993-09-17 | 1995-03-31 | Hitachi Ltd | 半導体集積回路 |
JPH0998083A (ja) * | 1995-09-29 | 1997-04-08 | Kawasaki Steel Corp | レベルシフト回路 |
JPH10336007A (ja) * | 1997-05-29 | 1998-12-18 | Fujitsu Ltd | レベルコンバータ、出力回路及び入出力回路 |
JP2003229753A (ja) * | 2001-12-04 | 2003-08-15 | Hynix Semiconductor Inc | 電圧供給回路 |
JP2003198358A (ja) * | 2001-12-26 | 2003-07-11 | Ricoh Co Ltd | レベルシフト回路 |
JP2003258621A (ja) * | 2002-02-26 | 2003-09-12 | Nec Microsystems Ltd | インタフェースバッファ |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006101146A (ja) * | 2004-09-29 | 2006-04-13 | Ricoh Co Ltd | レベルシフト回路 |
JP4502767B2 (ja) * | 2004-09-29 | 2010-07-14 | 株式会社リコー | レベルシフト回路 |
JP2011234267A (ja) * | 2010-04-30 | 2011-11-17 | Seiko Epson Corp | 集積回路装置 |
US9859885B2 (en) | 2015-08-11 | 2018-01-02 | Sii Semiconductor Corporation | Electronic circuit and semiconductor device |
JP2018129727A (ja) * | 2017-02-09 | 2018-08-16 | エイブリック株式会社 | レベルシフタ |
Also Published As
Publication number | Publication date |
---|---|
US20070103197A1 (en) | 2007-05-10 |
US7288965B2 (en) | 2007-10-30 |
US7161387B2 (en) | 2007-01-09 |
US20050068062A1 (en) | 2005-03-31 |
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