JPH05308273A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH05308273A JPH05308273A JP4138086A JP13808692A JPH05308273A JP H05308273 A JPH05308273 A JP H05308273A JP 4138086 A JP4138086 A JP 4138086A JP 13808692 A JP13808692 A JP 13808692A JP H05308273 A JPH05308273 A JP H05308273A
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Abstract
(57)【要約】
【目的】 入力信号の振幅レベルが小さく、入力の高レ
ベルが電源電圧より小さく、低レベルがしきい値電圧よ
り大きい入力信号に対してＣＭＯＳ振幅レベルにインタ
ーフェースできる入力バッファ回路を得ることを目的と
する。 【構成】 入力信号の差動で動作する増幅器２５ａ，２
５ｂ，２５ｃを用いて、前段は２つの増幅器２５ａ，２
５ｂの対称形とし、後段は前段の２つの出力を入力とす
る増幅器２５ｃで構成し、増幅器２５ａ，２５ｂの２つ
の入力端子１，２には、同位相で相互に信号レベルの反
転した信号を入力する。
ベルが電源電圧より小さく、低レベルがしきい値電圧よ
り大きい入力信号に対してＣＭＯＳ振幅レベルにインタ
ーフェースできる入力バッファ回路を得ることを目的と
する。 【構成】 入力信号の差動で動作する増幅器２５ａ，２
５ｂ，２５ｃを用いて、前段は２つの増幅器２５ａ，２
５ｂの対称形とし、後段は前段の２つの出力を入力とす
る増幅器２５ｃで構成し、増幅器２５ａ，２５ｂの２つ
の入力端子１，２には、同位相で相互に信号レベルの反
転した信号を入力する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ入力バッフ
ァ回路に関し、特に、入力信号の振幅レベルが小さく、
入力の高レベルが電源電圧より小さく低レベルがＣＭＯ
Ｓインバータのしきい値電圧より大きい入力信号を、Ｃ
ＭＯＳ振幅レベルに等しいレベルにインターフェースで
きるものに関するものである。
ァ回路に関し、特に、入力信号の振幅レベルが小さく、
入力の高レベルが電源電圧より小さく低レベルがＣＭＯ
Ｓインバータのしきい値電圧より大きい入力信号を、Ｃ
ＭＯＳ振幅レベルに等しいレベルにインターフェースで
きるものに関するものである。
【０００２】
【従来の技術】図２は、従来のＣＭＯＳ入力バッファ回
路である。図において、２７はソースが電源Ｖcc（第１
の電源ノードの電位である５Ｖ）に接続されたＰＭＯＳ
トランジスタ（第１導電型のＭＯＳトランジスタ、以
下、ＰＭＯＳＴｒと称す）、２８はソースがグランド
（第２の電源ノードの電位である０Ｖ）に接続されたＮ
ＭＯＳトランジスタ（第２導電型のＭＯＳトランジス
タ、以下、ＮＭＯＳＴｒと称す）であり、ＰＭＯＳＴｒ
２７とＮＭＯＳＴｒ２８とはそのドレイン同士が接続さ
れている。
路である。図において、２７はソースが電源Ｖcc（第１
の電源ノードの電位である５Ｖ）に接続されたＰＭＯＳ
トランジスタ（第１導電型のＭＯＳトランジスタ、以
下、ＰＭＯＳＴｒと称す）、２８はソースがグランド
（第２の電源ノードの電位である０Ｖ）に接続されたＮ
ＭＯＳトランジスタ（第２導電型のＭＯＳトランジス
タ、以下、ＮＭＯＳＴｒと称す）であり、ＰＭＯＳＴｒ
２７とＮＭＯＳＴｒ２８とはそのドレイン同士が接続さ
れている。
【０００３】また、１は入力信号端子であり、ＰＭＯＳ
Ｔｒ２７とＮＭＯＳＴｒ２８のゲートに接続されてい
る。また２９は出力信号端子であり、ＰＭＯＳＴｒ２７
とＮＭＯＳＴｒ２８のドレインに接続されている。
Ｔｒ２７とＮＭＯＳＴｒ２８のゲートに接続されてい
る。また２９は出力信号端子であり、ＰＭＯＳＴｒ２７
とＮＭＯＳＴｒ２８のドレインに接続されている。
【０００４】次に動作について説明する。この回路は、
入力信号端子１からの入力信号が、ＰＭＯＳＴｒ２７，
ＮＭＯＳＴｒ２８のゲートに入力されると、出力信号端
子２９からはその論理レベルを反転した信号を出力す
る。
入力信号端子１からの入力信号が、ＰＭＯＳＴｒ２７，
ＮＭＯＳＴｒ２８のゲートに入力されると、出力信号端
子２９からはその論理レベルを反転した信号を出力す
る。
【０００５】即ち、入力信号が“Ｈ”であれば、ＰＭＯ
ＳＴｒ２７がオフ，ＮＭＯＳＴｒ２８がオンし、出力端
子２９からは“Ｌ”が出力される。また、入力信号が
“Ｌ”であれば、ＰＭＯＳＴｒ２７がオン，ＮＭＯＳＴ
ｒ２８がオフし、出力端子２９からは“Ｈ”が出力され
る。
ＳＴｒ２７がオフ，ＮＭＯＳＴｒ２８がオンし、出力端
子２９からは“Ｌ”が出力される。また、入力信号が
“Ｌ”であれば、ＰＭＯＳＴｒ２７がオン，ＮＭＯＳＴ
ｒ２８がオフし、出力端子２９からは“Ｈ”が出力され
る。
【０００６】
【発明が解決しようとする課題】従来のＣＭＯＳ入力バ
ッファ回路は以上のように構成されているので、入力信
号の論理振幅レベル△Ｖが小さく、入力信号Ｖ1 がＶDD
＞Ｖ1 ＞Ｖth＞０（ＶDD：電源電圧，Ｖth：ＮＭＯＳＴ
ｒのしきい値電圧）であるとき、例えば、ＥＣＬ回路を
プラスの電源で駆動したときに得られる、３．３Ｖ−
４．１Ｖの間を論理振幅とする入力信号を入力したと
き、ＰＭＯＳＴｒ，ＮＭＯＳＴｒはともに導通状態とな
り、入力信号が△Ｖで振幅しても、出力電圧が電源電圧
レベルや接地電圧レベルに応答しにくくなり、さらに貫
通電流が常に流れてしまうという問題点があった。
ッファ回路は以上のように構成されているので、入力信
号の論理振幅レベル△Ｖが小さく、入力信号Ｖ1 がＶDD
＞Ｖ1 ＞Ｖth＞０（ＶDD：電源電圧，Ｖth：ＮＭＯＳＴ
ｒのしきい値電圧）であるとき、例えば、ＥＣＬ回路を
プラスの電源で駆動したときに得られる、３．３Ｖ−
４．１Ｖの間を論理振幅とする入力信号を入力したと
き、ＰＭＯＳＴｒ，ＮＭＯＳＴｒはともに導通状態とな
り、入力信号が△Ｖで振幅しても、出力電圧が電源電圧
レベルや接地電圧レベルに応答しにくくなり、さらに貫
通電流が常に流れてしまうという問題点があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、△Ｖ：ＶDD＞△Ｖ＞０の振幅
レベルの入力信号で応答し、入力バッファ回路として動
作できる回路を提供することにある。
るためになされたもので、△Ｖ：ＶDD＞△Ｖ＞０の振幅
レベルの入力信号で応答し、入力バッファ回路として動
作できる回路を提供することにある。
【０００８】
【課題を解決するための手段】この発明に係る入力バッ
ファ回路は、２つの入力の差電位で動作する増幅器を３
つ用いて振幅増幅回路を構成し、この３つの増幅器のう
ち、前段は２つの増幅器の対称形で構成し、２つの入力
端子に同相かつ論理レベルが相互に反転した信号を入力
することで、前段の２組の増幅器の出力端子にそのレベ
ルを増幅した信号を得、これをさらにもう一つの差動で
動作する増幅器の２つの入力端子に入力することで、そ
の出力レベルを電源電圧あるいは接地電圧レベルの間を
論理振幅とし、さらにその出力でＣＭＯＳインバータの
トランジスタを応答せしめるようにしたものである。
ファ回路は、２つの入力の差電位で動作する増幅器を３
つ用いて振幅増幅回路を構成し、この３つの増幅器のう
ち、前段は２つの増幅器の対称形で構成し、２つの入力
端子に同相かつ論理レベルが相互に反転した信号を入力
することで、前段の２組の増幅器の出力端子にそのレベ
ルを増幅した信号を得、これをさらにもう一つの差動で
動作する増幅器の２つの入力端子に入力することで、そ
の出力レベルを電源電圧あるいは接地電圧レベルの間を
論理振幅とし、さらにその出力でＣＭＯＳインバータの
トランジスタを応答せしめるようにしたものである。
【０００９】また、この発明に係る入力バッファ回路
は、３つの増幅器と接地ノードの間にそれぞれ第３ない
し第５のＮｃｈトランジスタを設けるとともに、第３の
増幅器の出力とＣＭＯＳインバータの入力との間に、２
入力ＮＡＮＤ回路を設け、この第３ないし第５のトラン
ジスタのゲートに制御信号を与えるとともに、その一方
の入力に上記第３の増幅器の出力が入力される上記２入
力ＮＡＮＤ回路の他方に上記制御信号を入力するように
したものである。
は、３つの増幅器と接地ノードの間にそれぞれ第３ない
し第５のＮｃｈトランジスタを設けるとともに、第３の
増幅器の出力とＣＭＯＳインバータの入力との間に、２
入力ＮＡＮＤ回路を設け、この第３ないし第５のトラン
ジスタのゲートに制御信号を与えるとともに、その一方
の入力に上記第３の増幅器の出力が入力される上記２入
力ＮＡＮＤ回路の他方に上記制御信号を入力するように
したものである。
【００１０】さらに、この発明に係る入力バッファ回路
は、３つの増幅器と接地ノードの間にそれぞれ第３ない
し第５のＰｃｈトランジスタを設けるとともに、第３の
増幅器の出力とＣＭＯＳインバータの入力との間に、２
入力ＮＡＮＤ回路を設け、この第３ないし第５のトラン
ジスタのゲートに制御信号を与えるとともに、その非反
転入力に上記第３の増幅器の出力が入力される上記２入
力ＮＡＮＤ回路の反転入力に上記制御信号を入力するよ
うにしたものである。
は、３つの増幅器と接地ノードの間にそれぞれ第３ない
し第５のＰｃｈトランジスタを設けるとともに、第３の
増幅器の出力とＣＭＯＳインバータの入力との間に、２
入力ＮＡＮＤ回路を設け、この第３ないし第５のトラン
ジスタのゲートに制御信号を与えるとともに、その非反
転入力に上記第３の増幅器の出力が入力される上記２入
力ＮＡＮＤ回路の反転入力に上記制御信号を入力するよ
うにしたものである。
【００１１】
【作用】この発明においては、３つの増幅器のうち、前
段には２組の対称形で構成し、２つの入力端子は同相で
反転信号を入力することで、前段の２組の増幅器での出
力端子のレベルを増幅し、さらにもう一つの差動で動作
する増幅器の２つの入力端子に入力することで、出力レ
ベルを電源電圧あるいは接地電圧レベルに振幅させるこ
とで最終段のバッファ回路を応答させる。
段には２組の対称形で構成し、２つの入力端子は同相で
反転信号を入力することで、前段の２組の増幅器での出
力端子のレベルを増幅し、さらにもう一つの差動で動作
する増幅器の２つの入力端子に入力することで、出力レ
ベルを電源電圧あるいは接地電圧レベルに振幅させるこ
とで最終段のバッファ回路を応答させる。
【００１２】また、この発明においては、３つの増幅器
と接地ノードの間に第３ないし第５のＮｃｈトランジス
タを設けるとともに、第３の増幅器の出力とＣＭＯＳイ
ンバータの入力との間に、２入力ＮＡＮＤ回路を設け、
この第３ないし第５のトランジスタと２入力ＮＡＮＤ回
路を共通の制御信号で制御するようにしたので、動作が
不要な時に貫通電流が流れるのを防止できる。
と接地ノードの間に第３ないし第５のＮｃｈトランジス
タを設けるとともに、第３の増幅器の出力とＣＭＯＳイ
ンバータの入力との間に、２入力ＮＡＮＤ回路を設け、
この第３ないし第５のトランジスタと２入力ＮＡＮＤ回
路を共通の制御信号で制御するようにしたので、動作が
不要な時に貫通電流が流れるのを防止できる。
【００１３】さらに、この発明においては、３つの増幅
器と接地ノードの間に第３ないし第５のＰｃｈトランジ
スタを設けるとともに、第３の増幅器の出力とＣＭＯＳ
インバータの入力との間に、２入力ＮＡＮＤ回路を設
け、この第３ないし第５のトランジスタと２入力ＮＡＮ
Ｄ回路の反転入力を共通の制御信号で制御するようにし
たので、動作が不要な時に貫通電流が流れるのを防止で
きる。
器と接地ノードの間に第３ないし第５のＰｃｈトランジ
スタを設けるとともに、第３の増幅器の出力とＣＭＯＳ
インバータの入力との間に、２入力ＮＡＮＤ回路を設
け、この第３ないし第５のトランジスタと２入力ＮＡＮ
Ｄ回路の反転入力を共通の制御信号で制御するようにし
たので、動作が不要な時に貫通電流が流れるのを防止で
きる。
【００１４】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による入力バッファ回路
装置を示す。図において、従来例と同一符号及び同一記
号のものは同一または相当部分を示し、その説明を省略
する。
する。図１は本発明の一実施例による入力バッファ回路
装置を示す。図において、従来例と同一符号及び同一記
号のものは同一または相当部分を示し、その説明を省略
する。
【００１５】２は入力端子１と同一の入力端子である
が、同位相かつ論理レベルが相互に反転した信号が入力
される。３，４および６，５は、それぞれ、入力端子
１，２から入力される入力信号の差動電位を受ける、第
２導電型の第１および第２のＭＯＳトランジスタとして
の一対のＮＭＯＳＴｒであり、そのソースは共通接続さ
れて、後述するトランジスタ２１，２２を介して接地ノ
ードに接続されている。７，８および９，１０はＮＭＯ
ＳＴｒ３，４および５，６の負荷となる、第１導電型の
第１および第２のＭＯＳトランジスタとしてのＰＭＯＳ
Ｔｒであり、そのソースは共通接続されて電源ノードに
接続されるとともに、そのドレインはトランジスタ３，
４および５，６のドレインにそれぞれ接続され、かつそ
のゲートは共通接続されて、トランジスタ７，３および
９，５の共通ドレインに接続されている。
が、同位相かつ論理レベルが相互に反転した信号が入力
される。３，４および６，５は、それぞれ、入力端子
１，２から入力される入力信号の差動電位を受ける、第
２導電型の第１および第２のＭＯＳトランジスタとして
の一対のＮＭＯＳＴｒであり、そのソースは共通接続さ
れて、後述するトランジスタ２１，２２を介して接地ノ
ードに接続されている。７，８および９，１０はＮＭＯ
ＳＴｒ３，４および５，６の負荷となる、第１導電型の
第１および第２のＭＯＳトランジスタとしてのＰＭＯＳ
Ｔｒであり、そのソースは共通接続されて電源ノードに
接続されるとともに、そのドレインはトランジスタ３，
４および５，６のドレインにそれぞれ接続され、かつそ
のゲートは共通接続されて、トランジスタ７，３および
９，５の共通ドレインに接続されている。
【００１６】そして上述のトランジスタ３，４，７，
８，２１により第１の増幅器としての増幅器２５ａが、
トランジスタ５，６，９，１０，２２により第２の増幅
器としての増幅器２５ｂがそれぞれ構成されている。
８，２１により第１の増幅器としての増幅器２５ａが、
トランジスタ５，６，９，１０，２２により第２の増幅
器としての増幅器２５ｂがそれぞれ構成されている。
【００１７】また、１１，１２は、それぞれ、増幅器２
５ａ，２５ｂの出力端子１６，１８から入力される入力
信号の差動電位を受ける、第２導電型の第１および第２
のＭＯＳトランジスタとしての一対のＮＭＯＳＴｒであ
り、そのソースは共通接続されて、後述するトランジス
タ２３を介して接地ノードに接続されている。１３およ
び１４はＮＭＯＳＴｒ１１および１２の負荷となる、第
１導電型の第１および第２のＭＯＳトランジスタとして
のＰＭＯＳＴｒであり、そのソースは共通接続されて電
源ノードに接続されるとともに、そのドレインはトラン
ジスタ１１および１２のドレインにそれぞれ接続され、
かつそのゲートは共通接続されて、トランジスタ１３，
１１の共通ドレインに接続されている。
５ａ，２５ｂの出力端子１６，１８から入力される入力
信号の差動電位を受ける、第２導電型の第１および第２
のＭＯＳトランジスタとしての一対のＮＭＯＳＴｒであ
り、そのソースは共通接続されて、後述するトランジス
タ２３を介して接地ノードに接続されている。１３およ
び１４はＮＭＯＳＴｒ１１および１２の負荷となる、第
１導電型の第１および第２のＭＯＳトランジスタとして
のＰＭＯＳＴｒであり、そのソースは共通接続されて電
源ノードに接続されるとともに、そのドレインはトラン
ジスタ１１および１２のドレインにそれぞれ接続され、
かつそのゲートは共通接続されて、トランジスタ１３，
１１の共通ドレインに接続されている。
【００１８】そして上述のトランジスタ１１，１２，１
３，１４，２３により第３の増幅器としての増幅器２５
ｃが構成されている。
３，１４，２３により第３の増幅器としての増幅器２５
ｃが構成されている。
【００１９】そして、以上の第１の増幅器２５ａ，第２
の増幅器２５ｂおよび第３の増幅器２５ｃにより、３．
３Ｖ−４．１Ｖを論理振幅とし、同位相かつ相互に論理
レベルが反転した一対の入力信号の振幅を増幅し、ＣＭ
ＯＳレベルの信号に変換する振幅増幅回路２５が構成さ
れている。
の増幅器２５ｂおよび第３の増幅器２５ｃにより、３．
３Ｖ−４．１Ｖを論理振幅とし、同位相かつ相互に論理
レベルが反転した一対の入力信号の振幅を増幅し、ＣＭ
ＯＳレベルの信号に変換する振幅増幅回路２５が構成さ
れている。
【００２０】これは、上述のように、第１の増幅器２５
ａと第２の増幅器２５ｂが上記一対の入力信号を対称形
で受け、この第１，第２の増幅器２５ａ，２５ｂの増幅
出力を上記第３の増幅器２５ｃで差動増幅してその振幅
をＣＭＯＳレベルに拡大し、その出力を後述するバッフ
ァ回路３０に出力するものである。
ａと第２の増幅器２５ｂが上記一対の入力信号を対称形
で受け、この第１，第２の増幅器２５ａ，２５ｂの増幅
出力を上記第３の増幅器２５ｃで差動増幅してその振幅
をＣＭＯＳレベルに拡大し、その出力を後述するバッフ
ァ回路３０に出力するものである。
【００２１】また、３０はＰＭＯＳＴｒ２７とＮＭＯＳ
Ｔｒ２８とから構成されたバッファ回路（ＣＭＯＳイン
バータ）である。
Ｔｒ２８とから構成されたバッファ回路（ＣＭＯＳイン
バータ）である。
【００２２】２６はこのバッファ回路３０と増幅器２５
ｃの間に設けられた２入力ＮＡＮＤ回路であり、その一
方の入力が増幅器２５ｃの出力端子２０に、その他方の
入力がトランジスタ２１，２２，２３のゲートとともに
制御信号端子２４に接続されている。
ｃの間に設けられた２入力ＮＡＮＤ回路であり、その一
方の入力が増幅器２５ｃの出力端子２０に、その他方の
入力がトランジスタ２１，２２，２３のゲートとともに
制御信号端子２４に接続されている。
【００２３】ＰＭＯＳＴｒ７，９，１３はそれぞれゲー
トとドレインが接続されているので、ＰＭＯＳＴｒ７，
８，９，１０，１３，１４はそれぞれ定電流源として動
作する。また、ＮＭＯＳＴｒ３，４，５，６，１１，１
２のソースに接続されたＮＭＯＳＴｒ２１，２２，２３
は制御信号端子２４に高レベル（第２の電源電位）の制
御信号が供給されたとき、増幅器として動作状態とな
る。
トとドレインが接続されているので、ＰＭＯＳＴｒ７，
８，９，１０，１３，１４はそれぞれ定電流源として動
作する。また、ＮＭＯＳＴｒ３，４，５，６，１１，１
２のソースに接続されたＮＭＯＳＴｒ２１，２２，２３
は制御信号端子２４に高レベル（第２の電源電位）の制
御信号が供給されたとき、増幅器として動作状態とな
る。
【００２４】次に動作について説明する。上記のように
構成された増幅器２５ａ，２５ｂのＮＭＯＳＴｒ４，６
のドレインからの出力端子１６、１８は、ＮＭＯＳＴｒ
１１，１２，２３およびＰＭＯＳＴｒ１３，１４によ
り、上記増幅器２５ａ，２５ｂと同様に構成された増幅
器２５ｃのＮＭＯＳＴｒ１１，１２に接続されている。
即ち、本実施例装置は３組の増幅器２５ａ〜２５ｃで構
成されている。
構成された増幅器２５ａ，２５ｂのＮＭＯＳＴｒ４，６
のドレインからの出力端子１６、１８は、ＮＭＯＳＴｒ
１１，１２，２３およびＰＭＯＳＴｒ１３，１４によ
り、上記増幅器２５ａ，２５ｂと同様に構成された増幅
器２５ｃのＮＭＯＳＴｒ１１，１２に接続されている。
即ち、本実施例装置は３組の増幅器２５ａ〜２５ｃで構
成されている。
【００２５】そしてこの最終段の増幅器２５ｃのＮＭＯ
ＳＴｒ１２からの出力端子２０と、制御信号端子２４と
を入力した２入力ＮＡＮＤゲート２６に接続され、その
出力がＣＭＯＳバッファ回路３０に伝達される。
ＳＴｒ１２からの出力端子２０と、制御信号端子２４と
を入力した２入力ＮＡＮＤゲート２６に接続され、その
出力がＣＭＯＳバッファ回路３０に伝達される。
【００２６】ここで、入力端子１の電位Ｖ1 および入力
端子２の電位Ｖ2 がＶDD＞Ｖ1 ＞Ｖ2 ＞Ｖth＞０で与え
られるものとする。但し、ＶDDは電源電圧，ＶthはＮＭ
ＯＳＴｒのしきい値電圧である。
端子２の電位Ｖ2 がＶDD＞Ｖ1 ＞Ｖ2 ＞Ｖth＞０で与え
られるものとする。但し、ＶDDは電源電圧，ＶthはＮＭ
ＯＳＴｒのしきい値電圧である。
【００２７】すると、増幅器２５ｂのＮＭＯＳＴｒ６は
その導通度が増し、増幅器２５ａのＮＭＯＳＴｒ４はそ
の導通度が下がるので、ほぼ同じに増幅器２５ａの出力
端子１６は高レベル，増幅器２５ｂの出力端子１８は低
レベルにそれぞれ変化する。この２つの出力端子１６，
１８からの出力信号は最終段の増幅器２５ｃのＮＭＯＳ
Ｔｒ１１，１２に入力伝達され、ＮＭＯＳＴｒ１１はそ
の導通度が増し、１２はその導通度が下がり、これによ
り出力端子２０は高レベルとなり、２入力ＮＡＮＤ回路
２６に伝達される。
その導通度が増し、増幅器２５ａのＮＭＯＳＴｒ４はそ
の導通度が下がるので、ほぼ同じに増幅器２５ａの出力
端子１６は高レベル，増幅器２５ｂの出力端子１８は低
レベルにそれぞれ変化する。この２つの出力端子１６，
１８からの出力信号は最終段の増幅器２５ｃのＮＭＯＳ
Ｔｒ１１，１２に入力伝達され、ＮＭＯＳＴｒ１１はそ
の導通度が増し、１２はその導通度が下がり、これによ
り出力端子２０は高レベルとなり、２入力ＮＡＮＤ回路
２６に伝達される。
【００２８】このとき、増幅器が動作状態であるので２
入力ＮＡＮＤ回路２６は低レベルとなり、ＣＭＯＳバッ
ファ回路のＰＭＯＳＴｒ２７は導通状態，ＮＭＯＳＴｒ
２８は非導通状態となり、出力端子２９にはほぼ電源電
圧レベルの電圧が出力信号として現れる。
入力ＮＡＮＤ回路２６は低レベルとなり、ＣＭＯＳバッ
ファ回路のＰＭＯＳＴｒ２７は導通状態，ＮＭＯＳＴｒ
２８は非導通状態となり、出力端子２９にはほぼ電源電
圧レベルの電圧が出力信号として現れる。
【００２９】一方、入力端子１，２の電圧の関係が、つ
まりＶDD＞Ｖ2 ＞Ｖ1 ＞Ｖth＞０のときは、上記と逆に
出力端子２９にほぼ接地のレベルの電圧が出力信号とし
て現れる。
まりＶDD＞Ｖ2 ＞Ｖ1 ＞Ｖth＞０のときは、上記と逆に
出力端子２９にほぼ接地のレベルの電圧が出力信号とし
て現れる。
【００３０】また、この入力バッファ回路の出力信号が
不必要な場合、制御信号端子２４に接地レベルの電圧を
入力することで、上記の増幅器は非動作状態となり、２
入力ＮＡＮＤの出力は電源電圧に固定され、出力端子２
９は接地レベルに固定される。このため貫通電流が流れ
ることを防ぐことができる。
不必要な場合、制御信号端子２４に接地レベルの電圧を
入力することで、上記の増幅器は非動作状態となり、２
入力ＮＡＮＤの出力は電源電圧に固定され、出力端子２
９は接地レベルに固定される。このため貫通電流が流れ
ることを防ぐことができる。
【００３１】このように、上記実施例によれば、２つの
増幅器とその後段の１つの増幅器とで構成された、増幅
器の前段の２つの増幅器の２つの入力端子に、論理振幅
レベル△Ｖが、ＶDD＞Ｖ1 ，Ｖ2 ＞Ｖth＞０のとき△Ｖ
＝｜Ｖ1 −Ｖ2 ｜（△Ｖは振幅レベル）である振幅の小
さい入力信号が、位相が同じで、かつ相互に反転した一
対の入力信号として入力されると、その出力端子は、そ
れぞれ高レベル、低レベルに電圧が変化し、さらに後段
の増幅器はさらに高レベル、あるいは低レベルに電圧が
増幅されるのでバッファ回路の出力端子が電源電圧レベ
ル、接地レベルを出力できる効果がある。
増幅器とその後段の１つの増幅器とで構成された、増幅
器の前段の２つの増幅器の２つの入力端子に、論理振幅
レベル△Ｖが、ＶDD＞Ｖ1 ，Ｖ2 ＞Ｖth＞０のとき△Ｖ
＝｜Ｖ1 −Ｖ2 ｜（△Ｖは振幅レベル）である振幅の小
さい入力信号が、位相が同じで、かつ相互に反転した一
対の入力信号として入力されると、その出力端子は、そ
れぞれ高レベル、低レベルに電圧が変化し、さらに後段
の増幅器はさらに高レベル、あるいは低レベルに電圧が
増幅されるのでバッファ回路の出力端子が電源電圧レベ
ル、接地レベルを出力できる効果がある。
【００３２】また、上記実施例によれば、各増幅器を構
成する１対のＮＭＯＳＴｒと接地端子との間にＮＭＯＳ
Ｔｒを設けるとともに、最終段の増幅器の出力とＣＭＯ
Ｓバッファ回路との間に、２入力ＮＡＮＤ回路を設け、
回路の動作が必要な時はこれらを制御信号で駆動するよ
うにしたので、制御信号を“Ｌ”レベルにすることで出
力端子の電圧を接地レベルに固定でき、貫通電流が流れ
るのを防ぐことができ、回路の低消費電力化を図ること
ができるという効果がある。
成する１対のＮＭＯＳＴｒと接地端子との間にＮＭＯＳ
Ｔｒを設けるとともに、最終段の増幅器の出力とＣＭＯ
Ｓバッファ回路との間に、２入力ＮＡＮＤ回路を設け、
回路の動作が必要な時はこれらを制御信号で駆動するよ
うにしたので、制御信号を“Ｌ”レベルにすることで出
力端子の電圧を接地レベルに固定でき、貫通電流が流れ
るのを防ぐことができ、回路の低消費電力化を図ること
ができるという効果がある。
【００３３】図３は本発明の他の実施例による入力バッ
ファ回路を示す。この実施例は、図１の実施例のＮＭＯ
Ｓトランジスタ２１，２２，２３の代わりにＰＭＯＳト
ランジスタ３１，３２，３３を設け、かつともに非反転
信号を入力する２入力ＮＡＮＤインバータ２６の代わり
に増幅器２５ｃの出力を非反転入力で受け、ＰＭＯＳト
ランジスタ３１，３２，３３のゲートに入力させる制御
信号を反転入力で受ける２入力ＮＡＮＤインバータ３６
を設けたものである。
ファ回路を示す。この実施例は、図１の実施例のＮＭＯ
Ｓトランジスタ２１，２２，２３の代わりにＰＭＯＳト
ランジスタ３１，３２，３３を設け、かつともに非反転
信号を入力する２入力ＮＡＮＤインバータ２６の代わり
に増幅器２５ｃの出力を非反転入力で受け、ＰＭＯＳト
ランジスタ３１，３２，３３のゲートに入力させる制御
信号を反転入力で受ける２入力ＮＡＮＤインバータ３６
を設けたものである。
【００３４】この実施例によれば、各増幅器を構成する
１対のＮＭＯＳＴｒと接地端子との間にＰＭＯＳＴｒを
設けるとともに、最終段の増幅器の出力とＣＭＯＳバッ
ファ回路との間に、２入力ＮＡＮＤ回路を設け、回路の
動作が必要な時はこれらを制御信号で駆動するようにし
たので、制御信号を“Ｈ”レベルにすることで出力端子
の電圧を接地レベルに固定でき、貫通電流が流れるのを
防ぐことができ、回路の低消費電力化を図ることができ
るという効果がある。
１対のＮＭＯＳＴｒと接地端子との間にＰＭＯＳＴｒを
設けるとともに、最終段の増幅器の出力とＣＭＯＳバッ
ファ回路との間に、２入力ＮＡＮＤ回路を設け、回路の
動作が必要な時はこれらを制御信号で駆動するようにし
たので、制御信号を“Ｈ”レベルにすることで出力端子
の電圧を接地レベルに固定でき、貫通電流が流れるのを
防ぐことができ、回路の低消費電力化を図ることができ
るという効果がある。
【００３５】
【発明の効果】以上説明したように、本発明に係る入力
バッファ回路によれば、第２導電型の第１，第２のＭＯ
Ｓトランジスタのソース同士を共通接続して第２の電源
ノードに接続し、第１導電型の第１，第２のＭＯＳトラ
ンジスタのソース同士を共通接続して第１の電源ノード
に接続するとともに、そのドレインを第２導電型の第
１，第２のＭＯＳトランジスタのドレインと相互に共通
接続し、かつそのゲート同士を共通接続して第１および
第２導電型の第１のＭＯＳトランジスタの共通ドレイン
に接続し、第２導電型の第１，第２のＭＯＳトランジス
タのゲートを第１，第２の入力とし、かつ第１および第
２導電型の第２のＭＯＳトランジスタの共通ドレインを
出力とする増幅器を３つ用意し、第１の増幅器の第１，
第２の入力および第２の増幅器の第２，第１の入力に同
位相かつ相互に論理レベルが反転した信号を入力し、第
１，第２の増幅器の増幅出力を第３の増幅器の第１，第
２の入力に入力して第１，第２の入力の論理振幅をＣＭ
ＯＳレベルに拡大する振幅増幅回路を構成し、かつ第３
の増幅器の出力をＣＭＯＳインバータに入力するように
したので、第１，第２の増幅器に入力された論理振幅が
小さい信号を順次増幅でき、第１，第２の電源電位の間
を論理振幅とする信号をＣＭＯＳインバータより出力で
きる。
バッファ回路によれば、第２導電型の第１，第２のＭＯ
Ｓトランジスタのソース同士を共通接続して第２の電源
ノードに接続し、第１導電型の第１，第２のＭＯＳトラ
ンジスタのソース同士を共通接続して第１の電源ノード
に接続するとともに、そのドレインを第２導電型の第
１，第２のＭＯＳトランジスタのドレインと相互に共通
接続し、かつそのゲート同士を共通接続して第１および
第２導電型の第１のＭＯＳトランジスタの共通ドレイン
に接続し、第２導電型の第１，第２のＭＯＳトランジス
タのゲートを第１，第２の入力とし、かつ第１および第
２導電型の第２のＭＯＳトランジスタの共通ドレインを
出力とする増幅器を３つ用意し、第１の増幅器の第１，
第２の入力および第２の増幅器の第２，第１の入力に同
位相かつ相互に論理レベルが反転した信号を入力し、第
１，第２の増幅器の増幅出力を第３の増幅器の第１，第
２の入力に入力して第１，第２の入力の論理振幅をＣＭ
ＯＳレベルに拡大する振幅増幅回路を構成し、かつ第３
の増幅器の出力をＣＭＯＳインバータに入力するように
したので、第１，第２の増幅器に入力された論理振幅が
小さい信号を順次増幅でき、第１，第２の電源電位の間
を論理振幅とする信号をＣＭＯＳインバータより出力で
きる。
【００３６】また、本発明に係る入力バッファ回路によ
れば、第１ないし第３の増幅器を構成する第２導電型の
第１，第２のＭＯＳトランジスタと第２の電源ノードと
の間に第２導電型の第３ないし第５のＮＭＯＳトランジ
スタを設けるとともに、第３の増幅器の出力とＣＭＯＳ
インバータとのあいだに２入力ＮＡＮＤ回路を設け、こ
の第３ないし第５のＭＯＳトランジスタと２入力ＮＡＮ
Ｄ回路を制御信号により非動作時にオフするようにした
ので、制御信号を“Ｌ”レベルにすることで出力端子の
電圧を第２電源電位レベルに固定でき、貫通電流を防ぐ
ことができ、回路の低消費電力化を図ることができる。
れば、第１ないし第３の増幅器を構成する第２導電型の
第１，第２のＭＯＳトランジスタと第２の電源ノードと
の間に第２導電型の第３ないし第５のＮＭＯＳトランジ
スタを設けるとともに、第３の増幅器の出力とＣＭＯＳ
インバータとのあいだに２入力ＮＡＮＤ回路を設け、こ
の第３ないし第５のＭＯＳトランジスタと２入力ＮＡＮ
Ｄ回路を制御信号により非動作時にオフするようにした
ので、制御信号を“Ｌ”レベルにすることで出力端子の
電圧を第２電源電位レベルに固定でき、貫通電流を防ぐ
ことができ、回路の低消費電力化を図ることができる。
【００３７】さらに、本発明に係る入力バッファ回路に
よれば、第１ないし第３の増幅器を構成する第２導電型
の第１，第２のＭＯＳトランジスタと第２の電源ノード
との間に第２導電型の第３ないし第５のＰＭＯＳトラン
ジスタを設けるとともに、第３の増幅器の出力とＣＭＯ
Ｓインバータとのあいだに２入力ＮＡＮＤ回路を設け、
この第３ないし第５のＭＯＳトランジスタと２入力ＮＡ
ＮＤ回路を制御信号により非動作時にオフするようにし
たので、制御信号を“Ｌ”レベルにすることで出力端子
の電圧を第２電源電位レベルに固定でき、貫通電流を防
ぐことができ、回路の低消費電力化を図ることができ
る。
よれば、第１ないし第３の増幅器を構成する第２導電型
の第１，第２のＭＯＳトランジスタと第２の電源ノード
との間に第２導電型の第３ないし第５のＰＭＯＳトラン
ジスタを設けるとともに、第３の増幅器の出力とＣＭＯ
Ｓインバータとのあいだに２入力ＮＡＮＤ回路を設け、
この第３ないし第５のＭＯＳトランジスタと２入力ＮＡ
ＮＤ回路を制御信号により非動作時にオフするようにし
たので、制御信号を“Ｌ”レベルにすることで出力端子
の電圧を第２電源電位レベルに固定でき、貫通電流を防
ぐことができ、回路の低消費電力化を図ることができ
る。
【図１】この発明の一実施例による入力バッファ回路を
示す回路図である。
示す回路図である。
【図２】従来の入力バッファ回路を示す図である。
【図３】この発明の他の実施例による入力バッファ回路
を示す回路図である。
を示す回路図である。
１，２ 入力端子 ２９ 出力端子 ３，４，５，６，１１，１２，２１，２２，２３ ＮＭ
ＯＳトランジスタ ７，８，９，１０，１３，１４，３１，３２，３３ Ｐ
ＭＯＳトランジスタ ２５ 振幅増幅回路 ２５ａ，２５ｂ，２５ｃ 増幅器 ２６，３６ ２入力ＮＡＮＤインバータ ３０ バッファ回路
ＯＳトランジスタ ７，８，９，１０，１３，１４，３１，３２，３３ Ｐ
ＭＯＳトランジスタ ２５ 振幅増幅回路 ２５ａ，２５ｂ，２５ｃ 増幅器 ２６，３６ ２入力ＮＡＮＤインバータ ３０ バッファ回路
Claims (3)
- 【請求項１】 そのソース同士が共通接続されて第１の
電源ノードに接続された第１導電型の第１および第２の
ＭＯＳトランジスタ、 そのソース同士が共通接続されて第２の電源ノードに接
続された第２導電型の第１および第２のＭＯＳトランジ
スタを備え、 上記第１導電型の第１および第２のＭＯＳトランジスタ
のゲート同士が共通接続されるとともに該第１導電型の
第１のＭＯＳトランジスタのドレインに接続され、 上記第１導電型の第１および第２のＭＯＳトランジスタ
と第２導電型の第１および第２のＭＯＳトランジスタの
ドレイン同士がそれぞれ共通接続され、 上記第２導電型の第１および第２のＭＯＳトランジスタ
のゲートには第１および第２の入力ノードがそれぞれ接
続され、 かつ、上記第１導電型および第２導電型の第２のＭＯＳ
トランジスタの相互に共通接続されたドレインには出力
ノードが接続されてなる第１ないし第３の増幅器からな
り、 上記第１の増幅器の第１，第２の入力ノードには、振幅
レベルが小さくその第１のレベルが第１の電源ノードの
電位より小さくその第２のレベルがＣＭＯＳインバータ
のしきい値よりも大きい、互いに同位相かつ相互に信号
レベルが反転した第１，第２の入力信号がそれぞれ入力
され、 上記第２の増幅器の第１，第２の入力ノードには、上記
第２，第１の入力信号がそれぞれ入力され、 上記第３の増幅器の第１，第２の入力ノードには上記第
１，第２の増幅器の出力ノードがそれぞれ接続されてな
り、 上記第１，第２の入力信号の論理振幅をＣＭＯＳレベル
に拡大する振幅増幅回路と、 該振幅増幅回路の出力を反転した、上記第１および第２
の電源ノードの電位の間を論理振幅とする信号を出力す
るＣＭＯＳインバータとを備えたことを特徴とする入力
バッファ回路。 - 【請求項２】 上記第１ないし第３の増幅器を構成す
る、上記第２導電型の第１および第２のＭＯＳトランジ
スタの相互に共通接続されたソースと第２の電源電位と
の間に、第２導電型の第３ないし第５のＭＯＳトランジ
スタを設けるとともに、 上記第３の増幅器の出力ノードと上記ＣＭＯＳインバー
タの入力ノードとの間に２入力ＮＡＮＤゲート回路を設
け、 かつ上記第３ないし第５のＭＯＳトランジスタのゲート
を制御信号に接続し、 上記２入力ＮＡＮＤ回路の一方の入力は上記第３の増幅
器の出力信号が接続されるとともに、他方の入力は、上
記制御信号が接続され、 上記制御信号によって、動作が不必要なときに貫通電流
を制御することを特徴とする請求項１記載の入力バッフ
ァ回路。 - 【請求項３】 上記第１ないし第３の増幅器を構成す
る、上記第２導電型の第１および第２のＭＯＳトランジ
スタの相互に共通接続されたソースと第２の電源電位と
の間に、第１導電型の第３ないし第５のＭＯＳトランジ
スタを設けるとともに、 上記第３の増幅器の出力ノードと上記ＣＭＯＳインバー
タの入力ノードとの間に一方が非反転入力，他方が反転
入力である２入力ＮＡＮＤゲート回路を設け、 かつ上記第３ないし第５のＭＯＳトランジスタのゲート
を制御信号に接続し、 上記２入力ＮＡＮＤ回路の非反転入力は上記第３の増幅
器の出力信号が接続されるとともに、反転入力は、上記
制御信号が接続され、 上記制御信号によって、動作が不必要なときに貫通電流
を制御することを特徴とする請求項１記載の入力バッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4138086A JP2809932B2 (ja) | 1992-04-28 | 1992-04-28 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4138086A JP2809932B2 (ja) | 1992-04-28 | 1992-04-28 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308273A true JPH05308273A (ja) | 1993-11-19 |
| JP2809932B2 JP2809932B2 (ja) | 1998-10-15 |
Family
ID=15213631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4138086A Expired - Lifetime JP2809932B2 (ja) | 1992-04-28 | 1992-04-28 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809932B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055987A1 (ja) * | 2002-12-13 | 2004-07-01 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置およびこれを用いた表示装置 |
| JP2005102086A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびレベル変換回路 |
| JP4757915B2 (ja) * | 2006-05-24 | 2011-08-24 | シャープ株式会社 | 表示装置 |
-
1992
- 1992-04-28 JP JP4138086A patent/JP2809932B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055987A1 (ja) * | 2002-12-13 | 2004-07-01 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置およびこれを用いた表示装置 |
| US7355445B2 (en) | 2002-12-13 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit with smaller amplitude of input signal voltage than amplitude of power source voltage of the digital circuit |
| CN100380811C (zh) * | 2002-12-13 | 2008-04-09 | 株式会社半导体能源研究所 | 半导体器件和使用该半导体器件的显示器件 |
| US7714616B2 (en) | 2002-12-13 | 2010-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display appliance using the semiconductor device |
| JP2005102086A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびレベル変換回路 |
| JP4757915B2 (ja) * | 2006-05-24 | 2011-08-24 | シャープ株式会社 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2809932B2 (ja) | 1998-10-15 |
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