WO2004055987A1

WO2004055987A1 - 半導体装置およびこれを用いた表示装置

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Publication number: WO2004055987A1
Application number: PCT/JP2003/015387
Authority: WO
Inventors: Hajime Kimura
Original assignee: Semiconductor Energy Laboratory Co., Ltd.
Priority date: 2002-12-13
Filing date: 2003-12-02
Publication date: 2004-07-01
Also published as: CN100380811C; JPWO2004055987A1; US7714616B2; US20080246035A1; CN101242177A; JP4440100B2; TWI338949B; CN1748366A; CN101242177B; TW200414534A; US20040257117A1; AU2003284528A1; US7355445B2

Abstract

信号電圧の振幅が、電源電圧の振幅よりも小さくても、正常に動作する手段を有する半導体装置を提供するため、正常に動作をさせたいとするデジタル回路の前に、補正手段を設ける。補正手段が出力する信号は、対象となるデジタル回路の中のトランジスタがオフ状態にならければならないときには、補正手段から、それを満足するような信号つまり、第１の電源電位が出力される。そのとき、前記トランジスタは、オフする。一方、前記トランジスタをオンさせたいときは、補正手段から、第１の入力電位が出力される。その結果、対象となるデジタル回路は、オフ状態にならなければならないときには、オフになり、オン状態にならなければならないときには、オンする。よって、対象となるデジタル回路は、正常に動作することが可能となる。

Description

明細 ^ 半導体装置およびこれを用いた表示装置技術分野

本発明はデジタル信号に基づいて動作するデジタル回路に関する。より詳しくは、入力信号の信号電圧の振幅が、デジタル回路の電源電圧の振幅よりも小さい場合におけるデジタル回路を 1つまたは複数有する半導体装置に関する。背景技術

デジタル信号を処理する論理回路（以下、デジタル回路と呼ぶ）は、基本単位となる論理素子が単独で、または複数組み合わされて構成されている。論理素子は単数または複数の入力に対して一の出力が得られる回路であり、例えばインバ一夕、 A N D、 O R , N O T , N A N D、 N〇R、クロックドインバ一夕、トランスミッションゲ一ト（アナログスィッチ）等がこれに相当する。

論理素子は、トランジスタ、抵抗、容量素子等の単数または複数の回路素子が接続されて構成されている。そして、論理素子に入力されたデジ夕ル信号に従って該複数の各回路素子が動作することにより、後段の回路へ供給される信号の電位又は電流が制御される。

論理素子の 1つであるインバー夕を例に挙げ、その構成と動作について具体的に説明する。

図 16に一般的なィンバ一夕の回路図を示す。図 16において I Nは入力される信号（入力信号）を意味し、 OUTは出力される信号（出力信号 ) を意味している。また VDD、 V S Sは電源電位を意味しており、 VD D>VSSとする。

図 16に示すィンバ一夕は、 pチャネル型 T FT 1301と nチャネル型 TFT 1302とを有している。 pチャネル型 T FT 1301のゲ一ト

(G) と nチャネル型 TFT 1302のゲ一トは互いに接続されており、該 2つのゲートに入力信号 I Nが入力されている。そして、 pチャネル型 TFT 1301の第 1の端子には VDDが与えられており、 nチャネル型 TFT 1302の第 1の端子には VS Sが与えられている。また pチヤネル型 TFT 1301の第 2の端子と nチャネル型 T FT 1302の第 2の端子は互いに接続されており、該 2つの第 2の端子から後段の回路へ出力信号 OUTが出力される。

なお、第 1の端子と第 2の端子は、いずれか一方がソース、他方がドレインに相当する。 pチャネル型 TFTの場合、電位の高い方がソース、低い方がドレインとなる。また nチャネル型 T F Tは電位の低い方がソース、高い方がドレインとなる。よって図 16では、 2つの TFTにおいて第 1の端子がソース（S) 、第 2の端子がドレイン（D) に相当する。

一般的に入力信号には、 2値の電位を有するデジタル信号を用いる。該入力信号 I Nの電位に従ってィンバ一夕が有する 2つの回路素子が動作し、出力信号 OUTの電位が制御される。入力信号 I Nに、 VDDや VS Sが入力されると、出力信号 OUTの電位はそれぞれ、 VS Sや VDDとなり、信号の論理が反転する。

また、入力信号 I Nに振幅が電源電圧の振幅よりも大きい VDD' 、 V S S' が入力された場合も、 VDD、 VS Sが入力された場合と同様に各回路素子は動作し、出力信号 OUTの電位はそれぞれ VS S、 VDDとなり、所望の電位を有する出力信号 OUTが得られる。

このように、通常は、入力信号 I Nの電位に従って各回路素子が動作し、出力信号 OUTの電位が制御される。発明の開示

(発明が解決しょうとする課題）

しかし、入力信号 I Nに振幅が電源電圧の振幅よりも小さい VDD'、 V S S ' が入力されると、各回路素子が正常に動作せず、所望の出力信号が得られない場合がある。

入力信号 I Nの有する 2値の電位 VDD'、 VS S' が、それぞれ VDD ，く VDD、 VS S ' >VS Sと仮定したときの、インバー夕の動作について検証する。ただし VS S' <VDD' とする。

まず図 16 (A) に、入力信号 I Nが高電位側の電位 VDD' (VDD ' <VDD) を有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするために nチャネル型 TFTの閾値電圧 V_THn≥0、 pチヤネル型 TFTの閾値電圧 V_THp≤0と仮定する。

入力信号 I Nに高電位側の電位 VDD' が入力されると、 nチャネル型 TFT 1 302のゲート ·ソース間電圧 V_GSは（VDD，一 VS S) 〉0となる。通常は、（VDD' -VS S) は nチャネル型 TFT 1 302のしきい値電圧 V_THnよりも大きいため、 nチャネル型 T FT 1 302はオンする一方、入力信号 I Nに高電位側の電位 VDD' が入力されると、 pチヤネル型 T FT 1 301のゲート ·ソース間電圧 V_GSは（VDD' - VDD) <0となる。 pチャネル型 T FT 1 301のゲ一ト ·ソース間電圧 V_GSが p チャネル型 TFT 130 1のしきい値電圧 V_THpと等しい若しくはそれよりも大きい場合は、 pチャネル型 TFT 1 30 1はオフし、その結果、 nチヤネル型 TFT 1 302に与えられる電位 VS Sが出力され、信号の論理が反転する。しかし、 pチャネル型 TFT 1 30 1のゲート ·ソース間電圧 V_GSが pチャネル型 TFT 1 30 1のしきい値電圧 V_THpよりも小さい場合は、 ρチャネル型 TFT 1 30 1はオンする。ゲ一ト ·ソース間電圧 V_GSが（ VDD ' - VDD) く 0であり、また閾値電圧も V_THp≤ 0であるので、両者の絶対値をとつて比較すると、！ V_GS 1≤ I V_THp Iのときは、 pチャネル型 TFT 1301はオフするが、 I V_GS I：> I V_THp Iのとき、すなわち i VD D' -VDD I > I V_THp Iのときは、 pチャネル型 TFT 1 30 1はオンする。

このように、電位 VDD' が pチャネル型 TFT 1 30 1のゲートに与えられると、 VDD' く VDDであるのでゲート ·ソース間電圧は V_GS<0 となる。よって I V_GS I：> I V_THp Iのとき、すなわち I VDD' -VDD I > I V_THp Iのときは、 pチャネル型 TFT 1 30 1はオンする。よって、 VDD、 VDD' 、 V_THpの値によっては、 pチャネル型 TFT 1 30 1と nチャネル型 TFT 1 302が共にオンになる。その場合は、入力信号が高電位側の電位 VDD' を有していても、出力信号 OUTの電位が V S Sとはならない。

pチャネル型 T FT 130 1と nチャネル型 TFT 1 302が共にオンしたときの、出力信号 OUTの電位は、各々のトランジスタに流れる電流

、つまりオン抵抗（または、ソ一ス · ドレイン間電圧）によって定まる。入力信号が高電位側の電位 VDD' である図 1 6 (A) では、 nチャネル型 TFTの V_GSを V_GSnとし、 pチャネル型 TFTの V_GSを V_GSpとすると、 1 V_GSn I > I V_GSp Iなので、各々のトランジスタの特性や、チャネル幅 Wとチャネル長 Lの比に差異がなければ、出力信号 OUTの電位は VDDよりも VS Sに近くなる。しかし、各 T FTの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては、出力信号 OUTの電位が VS Sよりも V DDに近い電位となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。

また図 16 (B) に、入力信号 I Nが低電位側の電位 VS S ' (VS S ， >VS S) を有するときの、各回路素子の動作の様子を示す。説明を簡単にするために nチャネル型 TFTの閾値電圧 V_THn≥ 0、 pチャネル型 TF Tの閾値電圧 V_THp≤ 0と仮定する。

入力信号 I Nに低電位側の電位 VS S' が入力されると、 pチャネル型 TFT 1 301のゲ一ト ·ソース間電圧 V_GSは（VS S， — VDD) く 0となる。通常は、（VS S ' -VDD) は pチャネル型 TFT 1 30 1のしきい値電圧 V_TH。よりも小さいため、 pチャネル型 T FT 1 301はオンする一方、入力信号 I Nに低電位側の電位 VS S' が入力されると、 nチヤネル型 T FT 1 302のゲート ·ソース間電圧 V_GSは（VS S， — VS S) >0となる。 nチャネル型 T FT 1 302のゲート ·ソース間電圧 V_G^Sn チャネル型 TFT 1302のしきい値電圧 V_THnと等しい若しくはそれよりも小さい場合は、 nチャネル型 TFT 1 302はオフする。その結果、 pチャネル型 TFT 130 1に与えられる電位 VDDが出力され、信号の論理が反転する。しかし、 nチャネル型 TFT 1 302のゲート ·ソース間電圧 V_GSが nチャネル型 TFT 1302のしきい値電圧 V_THnよりも大きい場合は、 nチャネル型 TFT 1 302はオンする。ゲート ·ソース間電圧 V_csが (VS S' — VS S) >0であり、また閾値電圧も V_THn≥0であるので、両者の絶対値をとつて比較すると、 I V_GS I≤ I V_THn Iのときは、 nチャネル型 TFT 1302はオフするが、 1 V_GS 1 > I V_THn Iのとき、すなわち 1 V S S ' -VS S I > I V_THn Iのときは、 nチャネル型 TFT 1 302はオンする。

このように、 VS S，が nチャネル型 T FT 1302のゲートに与えられると、 VS S， >VS Sであるのでゲート ·ソース間電圧は V (； _s>0となる。よって I v_GS I〉 I v_THn Iのとき、すなわち i vss' -vss I > I

V_THn Iのときは、 nチャネル型 TFT 1302はオンする。

よって VS S、 VS S' , V_THnの値によっては、 pチャネル型 TFT 1 3 01と nチャネル型 TFT 1 302が共にオンになる。その場合は、入力信号が低電位側の電位 VS S' を有していても、出力信号 OUTの電位が VDDとはならない。

Pチャネル型 T FT 1 301と nチャネル型 TFT 1302が共にオンしたときの、出力信号 OUTの電位は、各々のトランジスタに流れる電流、つまりオン抵抗（または、ソース · ドレイン間電圧）によって定まる。入力信号が低電位側の電位 VS S' である図 1 6 (B) では l V_GSn l < | V _GSp |なので、各々のトランジスタの特性や、チャネル幅 Wとチャネル長の比に差異がなければ、出力信号 OUTの電位は VS Sよりも VDDに近くなる。しかし、各 T FTの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては、出力信号 OUTの電位が VDDよりも V S Sに近い電位となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。

このように、図 1 6に示したインバー夕では、入力信号 I Nの有する 2 値の電位 VDD'、 V S S ' が、それぞれ VDD' ≥VDD、 V S S ' ≤V S Sであるときに、所望の電位を有する出力信号 OUTが得られ、インバ一夕が正常に動作するといえる。しかし入力信号 I Nの有する 2値の電位 VDD，、 VS S ' が、それぞれ VDD，く VDD、 VS S ' >VS Sだと、所望の電位を有する出力信号 OUTが得られず、インバー夕は正常に動作しない場合がある。

これはィンバ一夕に限らず、他のデジタル回路についてもあてはまる。つまり、入力信号が有する 2値の電位が所定の範囲から外れていると、デジ夕ル回路が有する回路素子が誤作動するため、所望の電位を有する出力信号 O U Tが得られなくなり、該デジタル回路が正常に動作しない。前段の回路または配線から供給される入力信号の電位は、必ずしも当該デジタル回路が正常に動作するような高さであるとは限らない。この場合、レベルシフタで入力信号の電位を調整することで、デジタル回路の正常な動作を確保することが可能である。しかし一般的にレベルシフタは、レベルシフタ内において 1つの回路素子が動作することで初めて他の回路素子が動作するというように、回路素子どうしが連動して動作するため、出力信号の電位の立下りまたは立ち上がりが遅く、半導体装置の高速動作を妨げる原因になりがちである。

さらに、 nチャネル型 T F T 1 3 0 2と pチャネル型 T F T 1 3 0 1が同時にオンして貫通電流が流れることから、消費電流が増大するという問題も生じる。

上述した問題に鑑み、本発明では入力信号が有する 2値の電位に関わらず、正常に動作させることが可能なデジタル回路の提供を課題とする。より詳しくは、入力信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることが可能なデジタル回路の提供を課題とする。 (課題を解決するための手段）

本発明は、上記の問題点を解決するために、以下に示す手段を用いる。本発明は、補正手段とトランジスタとを有する半導体装置であって、前記補正手段は、入力端子と出力端子とを有しており、前記補正手段の入力端子には、第 1の入力電位または第 2の入力電位のいずれか 1つが入力され、前記補正手段は、前記入力端子に入力される電位によって、第 1の電源電位または第 1の入力電位のいずれか 1つを前記出力端子に出力する手段を有し、前記補正手段の出力端子が、前記トランジスタのゲ一ト端子に接続されていることを特徴とする半導体装置が提供される。

つまり、正常に動作をさせたいとするデジタル回路の前に、補正手段を設ける。補正手段が出力する信号は、対象となるデジタル回路の中のトランジス夕がオフ状態にならければならないときには、補正手段から、それを満足するような信号つまり、第 1の電源電位が出力される。そのとき、前記トランジスタは、オフする。一方、前記トランジスタをオンさせたいときは、補正手段から、第 1の入力電位が出力される。その結果、対象となるデジタル回路は、オフ状態にならなければならないときには、オフになり、オン状態にならなければならないときには、オンする。よって、対象となるデジタル回路は、正常に動作することが可能となる。

また、オフすべきときに、オフになるため、電流が漏れて、流れつづけることを防ぐことが出来る。したがって、消費電力を低減することができる。

ここで、図 2に本発明のデジタル回路の構成を示す。デジタル回路 201は、入力端子 202に入力された信号の電位を補正する補正手段 204と、該補正手段 204によって補正された入力信号によって動作が制御される 1つまたは複数の回路素子 205を有している。回路素子 205が、補正される対象となるデジタル回路である。そして該回路素子 205の動作に従って、出力端子 203 から、信号が出力される。

なお、デジタル回路 201は、入力端子 202や出力端子 203を複数有するものもある。同様に、デジタル回路 201は、補正手段 204や回路素子 205を複数有する場合もある。

また、本発明は、第 1のトランジスタと第 2のトランジスタと第 3のトランジス夕とを有する半導体装置であって、前記第 1のトランジスタのゲ一ト端子と前記第 2のトランジス夕のゲ一ト端子とは、電気的に接続され、前記第 1のトランジスタのソース端子には、第 1の電源電位が供給され、前記第 2のトランジスタのソース端子には、第 1の信号電位と同じ電位が供給され、前記第 1のトランジスタのドレイン端子は、前記第 2のトランジス夕のドレイン端子と電気的に接続され、前記第 1のトランジスタのドレイン端子は、前記第 3のトランジスタのゲート端子と電気的に接続され、前記第 3のトランジスタのソース端子は、第 2の電源電位が供給され、前記第 1のトランジスタのゲート端子に、第 1の信号電位または第 2の信号電位のいずれか 1つが供給されることを特徴とする半導体装置が提供される。

また、本発明は、上記構成において、前記第 1の卜ランジス夕と前記第 2のトランジスタとは、導電型が異なることを特徴とする半導体装置が提供される。

また、本発明は、第 1のトランジスタと第 2のトランジスタと第 3のトランジス夕とを有する半導体装置であつて、前記第 1のトランジスタのゲ一ト端子と前記第 2のトランジス夕のゲート端子とは、電気的に接続され、前記第 1のトランジスタのドレイン端子は、前記第 2のトランジスタのドレイン端子と電気的に接続され、前記第 1のトランジス夕のドレイン端子は、前記第 3のトランジスタのゲート端子と電気的に接続され、前記第 1のトランジスタのゲート端子には、第 1の信号電位または第 2の信号電位のいずれか 1つが供給され、前記第 1のトランジス夕のソース端子には、第 1の電源電位が供給され、前記第 2のトランジスタのソース端子には、前記第 1の信号電位と同じ電位が供給され、前記第 3のトランジスタのソース端子には、第 2の電源電位が供給され、前記第 1のトランジスタおよび前記第 3のトランジスタは Pチャネル型のトランジスタであり、前記第 2のトランジス夕は Nチャネル型のトランジスタであり、前記第 1の電源電位および前記第 2の電源電位は高電位側電源電位であり、前記第 1の信号電位は低電位側の電位であり、前記第 2の信号電位は高電位側の電位であることを特徴とする半導体装置が提供される。

また、本発明は、第 1のトランジスタと第 2のトランジスタと第 3のトランジス夕とを有する半導体装置であって、前記第 1のトランジスタのゲ一ト端子と前記第 2のトランジスタのゲート端子とは、電気的に接続され、前記第 1のトランジスタのドレイン端子は、前記第 2のトランジスタのドレイン端子と電気的に接続され、前記第 1のトランジス夕のドレイン端子は、前記第 3のトランジスタのゲート端子と電気的に接続され、前記第 1のトランジス夕のゲート端子には、第 1の信号電位または第 2の信号電位のいずれか 1つが供給され、前記第 1のトランジスタのソース端子には、第 1の電源電位が供給され、前記第 2のトランジスタのソース端子には、前記第 1の信号電位と同じ電位が供給され、前記第 3のトランジスタのソース端子は、第 2の電源電位が供給され、前記第 1のトランジスタおよび前記第 3のトランジスタは Nチャネル型のトランジスタであり、前記第 2のトランジスタは Pチャネル型のトランジスタであり、前記第 1の電源電位および前記第 2の電源電位は低電位側電源電位であり、前記第 1の信号電位は高電位側の電位であり、前記第 2の信号電位は低電位側の電位であることを特徴とする半導体装置が提供される。

なお、本発明におけるトランジスタは、どのような材料、手段、製造方法によりできたトランジスタでもよいし、どのようなタイプのトランジス夕でもよい。例えば、薄膜トランジスタ（T F T ) でもよい。 T F Tのなかでも、半導体層が非晶質（アモルファス）のものでもよいし、多結晶（ポリクリスタル）でも、単結晶のものでもよい。その他のトランジスタとして、単結晶基板において作られたトランジスタでもよいし、 S O I基板において作られたトランジスタでもよいし、プラスチック基板の上に形成されたトランジスタでもよいし、ガラス基板上に形成されたトランジスタでもよい。その他にも、有機物やカーボンナノチューブで形成されたトランジス夕でもよい。また、 M〇 S型トランジスタでもよいし、バイポーラ型トランジスタでもよい。

なお、本発明において、接続されているとは、電気的に接続されていることと同義である。したがって、間に、別の素子などが配置されていてもよい。 (発明の効果）

本発明は上記構成によって、入力信号の振幅が電源電圧の振幅よりも小さくても、デジタル回路を正常に動作させることができる。図面の簡単な説明

図 1は、本発明をィンバ一夕に適用した場合の回路構成を示す図である。図 2は、本発明のデジタル回路の構成を示す図である。

図 3は、本発明のデジタル回路の構成を示す図である。

図 4は、本発明のデジタル回路の構成を示す図である。

図 5は、本発明をインバ一夕に適用した塲合の回路構成を示す図である。図 6は、本発明をィンバ一夕に適用した場合の回路構成を示す図である。図 7は、本発明をクロックドインバ一夕に適用した場合の回路構成を示す図である。

図 8は、本発明をクロックドインパー夕に適用した場合の回路構成を示す図である。

図 9は、本発明を N A N D回路に適用した場合の回路構成を示す図である図 10は、本発明を N O R回路に適用した場合の回路構成を示す図である図 1 1は、本発明の表示装置の構成を示す図である。

図 1 2は、本発明のシフトレジスタの構成を示す図である, 図 13は、本発明の第 1ラッチ回路の構成を示す図である。

図 14は、本発明をィンバ一夕に適用した場合の回路のレイアウトを示す図である。

図 15は、本発明が適用される電子機器の図である。

図 16は、一般的なインバ一夕の構成と入力信号の電位が所望の高さにないときにィンバ一夕が誤作動する様子を示す図である。発明を実施するための最良の形態 ·

(実施の形態 1 )

本実施の形態では、デジタル回路 201を構成する補正手段 204と、補正対象となる回路素子 205の、具体的な構成と動作について説明する。

図 3に、補正対象となる回路素子 205を構成するトランジスタ 301の極性が、 Pチャネル型である場合の補正手段 204の構成の例を簡単に示す。

デジタル回路 201は、入力端子 202に入力された信号の電位を補正する補正手段 204と、該補正手段 204によって補正された入力信号によって動作が制御される回路素子 205を有している。そして該回路素子 205の動作に従つて、出力端子 203から信号が出力される。補正手段 204は、インパ一夕回路により構成されている。

入力端子 202には、入力信号として、高電位側入力電位 VH、または、低電位側入力電位 VLのどちらかが入力される。高電位側入力電位 VHは、高電位側電源（Vdd、 VddK Vdd2など）以下の電位であり、低電位側入力電位 VLは、低電位側電源（Vss、 Vss K Vss2など）以上の電位であるとする。なお、簡単のため、入力値が 1 (H信号）の場合、高電位側入力電位 VH が入力され、入力値が 0 ( L信号）の場合、低電位側入力電位 VLが入力されるもとのとする。ただし、これに限定されない。

補正対象となる回路素子 205を構成するトランジスタ 301のソース端子は、高電位側電源 Vddlと接続され、ドレイン端子は、出力端子 203と接続されている。トランジスタ 301のゲート端子は、補正手段 204の出力端子と接続されている。補正手段 204は、インバ一タ回路により、構成されている。該ィンバータを構成している Nチャネル型トランジスタ 303のソ一ス端子は、低電位側入力電位 VLと等しい電位あるいは低電位側入力電位 VLと概ね等しい電位と接続されている。 Nチャネル型トランジスタ 303のゲート端子は、入力端子 202と接続されており、ドレイン端子は、補正手段 204の出力端子としてトランジスタ 301のゲート端子に接続されている。該ィンバ一タを構成している Pチャネル型トランジスタ 302のソース端子は、高電位側電源 Vdd2と接続されている。 Pチャネル型トランジスタ 302のゲート端子は、入力端子 202と接続されており、ドレイン端子は、補正手段 204の出力端子としてトランジスタ 301のゲ一ト端子に接続されている。

次に、図 3におけるデジタル回路 201の動作について説明する。

まず、入力端子 202に、低電位側入力電位 VLが入力された場合は、 Nチヤネル型トランジスタ 303のゲート ·ソース間電圧は、 0 Vあるいは概ね O V である。 Nチャネル型トランジスタ 303のしきい値電圧が 0 V以上であるとすると、この場合、 Nチャネル型トランジスタ 303は、オフする。一方、 P チャネル型トランジスタ 302のゲート ·ソース間電圧には、（VL- Vdd2)が加わる。通常は、 Pチャネル型トランジスタ 302のゲート ·ソース間電圧 (VL-Vdd2)が Pチャネル型トランジスタ 302のしきい値電圧よりも小さいため、 Pチャネル型トランジスタ 302は、オンする。その結果、トランジスタ 301のゲートには、高電位側電源 Vdd2が加えられる。この場合、トランジス夕 301のゲ一ト ·ソース間電圧（Vdd2- Vddl)が、トランジスタ 301のしきい値電圧よりも大きければ、トランジスタ 301は、オフする。すなわち、入力端子 202に、低電位側入力電位 VLが入力された場合は、トランジスタ 301はォフする。

次に、入力端子 202に、高電位側入力電位 VHが入力された場合は、 Nチヤネル型トランジスタ 303のゲ一ト ·ソース間電圧は、（VH- VL)である。したがって、通常は、（VH- VL)は、 Nチャネル型トランジスタ 303のしきぃ値電圧よりも大きいため、 Nチャネル型トランジスタ 303は、オンする。一方、 Pチャネル型トランジスタ 302のゲート ·ソース間電圧は、（VH_Vdd2)である。（VH- Vdd2)が、 Pチャネル型トランジスタ 302のしきい値電圧よりも大きい場合は、 Pチャネル型トランジスタ 302は、オフする。したがって、トランジス夕 301のゲート端子には、 VLが加えられ、トランジスタ 301は、ォンする。すなわち、入力端子 202に、高電位側入力電位 VHが入力された場合は、トランジスタ 301はオンし、高電位側電源 Vddlを出力する。

ただし、 Pチャネル型トランジスタ 302のゲート ·ソ一ス間電圧（VH - Vdd2)が、 Pチャネル型トランジスタ 302のしきい値電圧よりも小さい場合は、 Pチャネル型トランジスタ 302は、オンする。この場合、 Nチャネル型トランジスタ 303もオンしているため、トランジスタ 301のゲート端子に加えられる電位は、 Pチャネル型トランジスタ 302と Nチャネル型トランジス夕 303のオン抵抗（または、ソ一ス . ドレイン間電圧〉によって決まり、 Vdd2から VLまでの間の大きさを持つ電位になる。この場合は、トランジス夕 301のゲート端子には、出来るだけ、オンしやすい電位を加えたい。したがって、 Nチャネル型トランジスタ 303のオン抵抗を小さくするようにする。その結果、トランジスタ 301のゲート端子には、 VUこ近い電位が加えられ、トランジスタ 301は、オンする。

このように、入力端子 202に、低電位側入力電位 VLが入力された場合は、トランジスタ 301はオフする。逆に、高電位側入力電位 VHが入力された場合は、トランジスタ 301はオンし、高電位側電源 Vdd lを出力する。つまり、トランジス夕 301は、オフすべきときには、オフになり、オンすべきときには、オンする。したがって、正常に動作させることが出来る。

また、オフすべきときに、オフになるため、電流が漏れて、流れつづけることを防ぐことが出来る。したがって、消費電力を低減することができる。なお、補正手段 204がインバー夕回路により構成されているため、このトランジスタ 301には、入力信号を反転させた信号が入力されることに注意する必要がある。

なお、 Nチャネル型トランジスタ 303のオン抵抗を、 Pチャネル型トランジス夕 302のオン抵抗よりも小さくするためには、 Nチャネル型トランジス夕 303の電流駆動能力を向上させればよい。一般に、トランジスタの電流駆動能力は、ゲート幅 Wとゲート長 Lの比率である W/ Lに比例する。したがって、 Nチャネル型トランジスタ 303の W/ Lを、 Pチャネル型トランジスタ 302の WZ Lよりも、非常に大きくすればよい。具体的には、 Nチヤネル型トランジス夕 303の WZ Lを、 Pチャネル型トランジス夕 302の場合よりも 5倍以上大きくすればよい。

このように、 Nチャネル型トランジスタ 303の W/ Lを大きくしても、大きな副作用は生じない。例えば、入力端子 202に、低電位側入力電位 VLが入力された場合、 Pチャネル型トランジスタ 302を、オンさせて、トランジス夕 301のゲートに、高電位側電源 Vdd2が加えられるようにしている。このとき、 Nチャネル型トランジスタ 303がオフしていなければ、 Nチャネル型トランジス夕 303のオン抵抗が小さいため、トランジスタ 301のゲートには、高電位側電源 Vdd2よりも低い電位が加わり、結果として、トランジスタ 301 がオフしなくなることが想定できる。しかしながら、入力端子 202に、低電位側入力電位 VLが入力された場合、 Nチャネル型トランジスタ 303は、オフしている。したがって、 Nチャネル型トランジスタ 303の WZ Lを大きくしても、大きな副作用は生じない。

なお、高電位側電源 Vddlと高電位側電源 Vdd2とは、入力端子 202に低電位側入力電位 VLが入力された場合にトランジスタ 301がオフする条件、すなわちトランジスタ 301のしきい値電圧よりもトランジスタ 301のゲート ·ソ一ス間電圧（Vdd2- Vddl)が大きいという条件を満たせば、同じ電位であってもよいし、異なっていてもよい。つまり、デジタル回路 201が、正常な論理を出力するのであれば、または、後段に設けられたデジタル回路が誤動作しなければ、どのような状態であってもよい。通常は、高電位側電源 Vddlと高電位側電源 Vdd2とは、同じ電位にすることが望ましい。同じ電位にすることにより、供給すべき電位の数を少なくすることができるため、電源回路の数を減らすことができる。また、同じ電位であれば、同じ配線に接続することが可能である。その結果、レイアウト面積を小さくすることが出来る。

なお、 Nチャネル型トランジスタ 303のソース端子の電位と、低電位側入力電位 VLとは、同じ電位であってもよいし、異なっていてもよい。デジ夕ル回路 201が、正常な論理を出力するのであれば、または、後段に設けられたデジタル回路が誤動作しなければ、どのような状態であってもよい。通常は、 Nチャネル型トランジスタ 303のソース端子の電位は、低電位側入力電位 VLと同じ電位にすることが望ましい。同じ電位にすることにより、供給すべき電位の数を少なくすることができるため、電源回路の数を減らすことができる。

図 3では、補正対象となる回路素子 205を構成するトランジスタ 301の極性が、 Pチャネル型である場合の補正手段 204について説明したが、次に、図 4に、補正対象となる回路素子 205を構成するトランジスタ 401の極性が、 N チャネル型である場合の補正手段 204について説明する。

この場合も、トランジスタ 401がオフすべきときに、オフするように動作させる。

図 4において、デジタル回路 201は、入力端子 202に入力された信号の電位を補正する補正手段 204と、該補正手段 204によって補正された入力信号によって動作が制御される回路素子 205を有している。そして該回路素子 205の動作に従って、出力端子 203から信号が出力される。補正手段 204は、インバ一タ回路により構成されている。

補正対象となる回路素子 205を構成するトランジスタ 401のソ一ス端子は、低電位側電源 Vs s lと接続され、ドレイン端子は、出力端子 203と接続されている。トランジスタ 401のゲ一ト端子は、補正手段 204の出力端子と接続されている。補正手段 204は、インバ一夕回路により、構成されている。該ィンバー夕を構成している Pチャネル型トランジス夕 403のソース端子は、高電位側入力電位 VHと等しい電位あるいは高電位側入力電位 VHと概ね等しい電位と接続されている。 Pチャネル型トランジスタ 403のゲート端子は、入力端子 202と接続されており、ドレイン端子は、補正手段 204の出力端子としてトランジスタ 401のゲート端子に接続されている。該インバータを構成している Nチャネル型トランジスタ 402のソース端子は、低電位側電源 Vs s 2と接続されている。 Nチャネル型トランジスタ 402のゲート端子は、入力端子 202と接続されており、ドレイン端子は、補正手段 204の出力端子としてトランジスタ 401のゲ一ト端子に接続されている。

次に、図 4におけるデジタル回路 201の動作について説明する。

まず、入力端子 202に、高電位側入力電位 VHが入力された場合は、 Pチヤネル型トランジスタ 403のゲート ·ソース間電圧は、 0 Vあるいは概ね 0 V である。 Pチャネル型トランジスタ 403のしきい値電圧が 0 V以下であるとすると、この場合、 Pチャネル型トランジスタ 403は、オフする。一方、 N チャネル型トランジスタ 402のゲート ·ソース間電圧には、（VH- Vs s 2)が加わる。通常は、 Nチャネル型トランジスタ 402のゲ一ト ·ソ一ス間電圧 (VH-Vs s 2)が Nチャネル型トランジスタ 402のしきい値電圧よりも大きいため、 Nチャネル型トランジスタ 402は、オンする。その果、トランジスタ 401のゲートには、低電位側電源 Vss2が加えられる。この場合、卜ランジス夕 401のゲート ·ソース間電圧（Vss2- Vssl)が、トランジスタ 401のしきい値電圧よりも小さければ、トランジスタ 401は、オフする。すなわち、入力端子 202に、高電位側入力電位 VHが入力された場合は、トランジスタ 401はォフする。

次に、入力端子 202に、低電位側入力電位 VLが入力された場合は、 Pチヤネル型トランジスタ 403のゲート · ソース間電圧は、（VL- VH)である。したがって、通常は、（VL- VH)は、 Pチャネル型トランジスタ 403のしきぃ値電圧よりも小さいため、 Pチャネル型トランジスタ 403は、オンする。一方、 Nチャネル型トランジスタ 402のゲート ·ソース間電圧は、（VL-Vss2)である。（VL-Vss2)が、 Nチャネル型トランジスタ 402のしきい値電圧よりも小さい場合は、 Nチャネル型トランジスタ 402は、オフする。したがって、トランジス夕 401のゲート端子には、 VHが加えられ、トランジスタ 401は、ォンする。すなわち、入力端子 202に、低電位側入力電位 VLが入力された場合は、トランジスタ 401はオンし、低電位側電源 Vss lを出力する。

ただし、 Nチャネル型トランジスタ 402のゲート ·ソース間電圧（VL - Vss2)が、 Nチャネル型トランジスタ 402のしきい値電圧よりも大きい場合は、 Nチャネル型トランジスタ 402は、オンする。この場合、 Pチャネル型トランジスタ 403もオンしているため、トランジスタ 401のゲート端子に加えられる電位は、 Nチャネル型トランジスタ 402と Pチャネル型トランジス夕 403のオン抵扰によって決まり、 Vss2から VHまでの間の大きさを持つ電位になる。この場合は、トランジスタ 401のゲート端子には、出来るだけ、ォンしゃすい電位を加えたい。したがって、 Pチャネル型トランジスタ 403のオン抵抗を小さくするようにする。その結果、トランジスタ 401のゲート端子には、 VHに近い電位が加えられ、トランジスタ 401は、オンする。

このように、入力端子 202に、高電位側入力電位 VHが入力された場合は、トランジスタ 401はオフする。逆に、低電位側入力電位 VLが入力された場合は、トランジスタ 401はオンし、低電位側電源 Vss lを出力する。つまり、トランジス夕 401は、オフすべきときには、オフになり、オンすべきときには、オンする。したがって、正常に動作させることが出来る。

また、オフすべきときに、オフになるため、電流が漏れて、流れつづけることを防ぐことが出来る。したがって、消費電力を低減することができる。なお、補正手段 204がインパ一タ回路により構成されているため、このトランジスタ 401には、入力信号を反転させた信号が入力されることに注意する必要がある。

なお、 Pチャネル型トランジスタ 403のオン抵抗を、 Nチャネル型トランジス夕 402のオン抵抗よりも小さくするためには、 Pチャネル型トランジス夕 403の電流駆動能力を向上させればよい。したがって、 Pチャネル型卜ランジス夕 403の W/ Lを、 Nチャネル型トランジスタ 402の WZ Lよりも、非常に大きくすればよい。具体的には、 Pチャネル型トランジスタ 403の W Z Lを、 Nチャネル型トランジスタ 402の場合よりも 1 0倍以上大きくすればよい。一般に、 Pチャネル型トランジスタは、 Nチャネル型トランジス夕よりも移動度が小さい。つまり、電流駆動能力が小さい。したがって、 Pチャネル型トランジスタ 403の W " Lは、より大きくすることが望ましいこのように、 Pチャネル型トランジスタ 403の W/ Lを大きくしても、大きな副作用は生じない。例えば、入力端子 202に、高電位側入力電位 VHが入力された場合、 Nチャネル型トランジスタ 402を、オンさせて、トランジス夕 401のゲートに、低電位側電源 Vs s2が加えられるようにしている。このとき、 Pチャネル型トランジスタ 403がオフしていなければ、 Pチャネル型ト 'ランジス夕 403のォン抵抗が小さいため、トランジスタ 401のゲ一卜には、低電位側電源 Vs s2よりも高い電位が加わり、結果として、トランジスタ 401 がオフしなくなることが想定できる。しかしながら、入力端子 202に、高電位側入力電位 VHが入力された場合、 Pチャネル型トランジスタ 403は、オフしている。したがって、 Pチャネル型トランジスタ 403の Wノ Lを大きくしても、大きな副作用は生じない。

なお、低電位側電源 Vss lと低電位側電源 Vs s2とは、入力端子 202に高電位側入力電位 VHが入力された場合にトランジスタ 401がオフする条件、すなわちトランジスタ 401のしきい値電圧よりもトランジスタ 401のゲート ·ソース間電圧（Vss2- Vss l)が小さいという条件を満たせば、同じ電位であってもよいし、異なっていてもよい。つまり、デジタル回路 201が、正常な論理を出力するのであれば、または、後段に設けられたデジタル回路が誤動作しなければ、どのような状態であってもよい。通常は、低電位側電源 Vss lと低電位側電源 Vss2とは、同じ電位にすることが望ましい。同じ電位にすることにより、供給すべき電位の数を少なくすることができるため、電源回路の数を減らすことができる。また、同じ電位であれば、同じ配線に接続することが可能である。その結果、レイアウト面積を小さくすることが出来る。

なお、 Pチャネル型トランジスタ 403のソース端子の電位は、高電位側入力電位 VHは、同じ電位であってもよいし、異なっていてもよい。デジタル回路 201が、正常な論理を出力するのであれば、または、後段に設けられたデジタル回路が誤動作しなければ、どのような状態であってもよい。通常は、 Pチャネル型トランジスタ 403のソース端子の電位は、高電位側入力電位 VHと同じ電位にすることが望ましい。同じ電位にすることにより、供給すべき電位の数を少なくすることができるため、電源回路の数を減らすことができる。

なお、図 3、図 4において、補正手段 204は、インバ一夕を用いて構成されていたが、これに限定されない。 N A N D回路や N O R回路などのように、別の回路を用いて、補正手段 204を構成してもよい。

また本発明の構成によって、入力信号の振幅が電源電圧の振幅よりも小さくても正常に動作できるため、別途昇圧回路を設けなくとも良く、コスト削減に貢献する。また I Cからの信号を、ガラス基板上に形成したデジタル回路に入力信号として供給する場合、昇圧回路を用いずに直接デジ夕ル回路に入力信号を供給することができる。

(実施の形態 2 )

本実施の形態では、デジタル回路の 1つであるインバー夕に、本発明を適用した場合について説明する。ただし、正確には、インバ一夕に本発明を適用すると、出力信号の論理が逆になる。デジタル回路の補正手段がィンバ一夕により構成されているからである。つまり、入力信号を反転させた信号を、インバ一夕に入力したときに、インバー夕から出力される信号が、出力信号となる。その結果、入力信号として、 1 (H信号）を入力すると、論理が反転せず、 1 (H信号）が出力される、という点に注意する必要がある。

図 1に本実施の形態の、インバ一タを補正対象としたデジタル回路 201の構成を示す。図 1において、デジタル回路 201は、入力端子 202に入力された信号の電位を補正する補正手段 204と、該補正手段 204によって補正された入力信号によって動作が制御される回路素子 205を有している。そして該回路素子 205の動作に従って、出力端子 203から信号が出力される。

補正対象となる回路素子 205は、 Pチャネル型トランジスタ 301と Nチヤネル型トランジスタ 401とで構成されている。補正手段 204は、 Pチャネル型トランジスタ 301に対応した部分と、 Nチャネル型トランジスタ 401に対応する部分とに分かれる。

補正手段 204において、 Pチャネル型トランジスタ 301に対応した部分は、図 3に示した補正手段 204と同じ構成をしている。つまり、補正手段 204は、インバー夕により構成されている。該インバー夕は、 Nチャネル型トランジス夕 303と Pチャネル型小ランジス夕 302とで構成されている。図 3では、 Pチャネル型トランジスタ 302のソース端子は、高電位側電源 Vdd2と接続されている。しかし、図 1では、高電位側電源を 1つにまとめている。よつて、 Pチャネル型トランジスタ 302のソース端子と、 Pチャネル型トランジスタ 301のソース端子は、高電位側電源 Vddに接続されている。なお、図 3と同様に、高電位側電源を別々にしてもよい。

補正手段 204において、 Nチャネル型トランジスタ 401に対応した部分は、図 4に示した補正手段 204と同じ構成をしている。つまり、補正手段 204は、インバー夕により構成されている。該インバ一夕は、 Pチャネル型トランジス夕 403と Nチャネル型トランジスタ 402とで構成されている。図 4では、 Nチャネル型トランジスタ 402のソース端子は、低電位側電源 Vss2と接続されている。しかし、図 1では、低電位側電源を 1つにまとめている。よつて、 Nチャネル型トランジスタ 402のソース端子と、 Nチャネル型トランジスタ 401のソース端子は、低電位側電源 Vssに接続されている。なお、図 4と同様に、低電位側電源を別々にしてもよい。

このように、 Nチャネル型トランジスタ 401に対応した部分は、図 4に示した補正手段 204と同じ構成を用い、 Pチャネル型トランジスタ 301に対応した部分は、図 3に示した補正手段 204と同じ構成を用いればよい。

次に、図 1に示したデジタル回路 201の動作について説明する。なお、基本的な動作は、図 3、図 4と同様なので、詳しい説明は省略する。

まず、入力端子 202に、 0 ( L信号）が入力されたとする。そのときの電位は、低電位側入力電位 VLである。なお、低電位側入力電位 VLは、低電位側電源 Vssよりも高いとする。先ず、このときの Pチャネル型トランジスタ 301の動作を説明する。入力端子 202に低電位側入力電位 VLが入力されると、 Pチャネル型トランジスタ 302がオンし、 Nチャネル型トランジスタ 303 がオフする。そのため、 Pチャネル型トランジスタ 301のゲート端子には、高電位側電源 Vddが入力される。よって、 Pチャネル型トランジスタ 301はオフする。

次に、 Nチャネル型トランジスタ 401の動作を説明する。入力端子 202に低電位側入力電位 VLが入力されると、 Pチャネル型トランジスタ 403がオンし、 Nチャネル型トランジスタ 402がオフする。ただし、 Nチャネル型トランジス夕 402のゲート ·ソース間電圧（VL- Vss)が、 Nチャネル型トランジス夕 402のしきい値電圧よりも大きい場合は、 Nチャネル型トランジスタ 402 はオンする。この場合、 Pチャネル型トランジスタ 403もオンしているため、 Nチャネル型トランジスタ 401のゲート端子の電位は、 Pチャネル型トランジス夕 403と Nチャネル型トランジスタ 402のオン抵抗によって決まり、高電位側入力電位 VHから低電位側電源 Vs sまでの間の電位になる。このとき、 Pチャネル型トランジスタ 403のオン抵抗を小さくしておくと、 Nチヤネル型トランジスタ 401のゲート端子には、高電位側入力電位 VHに近い電位が加えられる。したがって、 Nチャネル型トランジスタ 401は、オンする。

このように、入力端子 202に、 0 ( L信号）が入力されると、 Pチャネル型トランジスタ 301はオフし、 Nチャネル型トランジスタ 401はオンする。したがって、出力端子 203の電位は、低電位側電源 Vssになる。つまり、 0 ( L信号）が出力される。

次に、入力端子 202に、 1 (H信号）が入力されたとする。そのときの電位は、高電位側入力電位 VHである。なお、高電位側入力電位 VHは、高電位側電源 Vddよりも低いとする。先ず、このときの Nチャネル型トランジスタ 401の動作を説明する。入力端子 202に高電位側入力電位 VHが入力されると、 Nチャネル型トランジスタ 402がオンし、 Pチャネル型トランジスタ 403 がオフする。そのため、 Nチャネル型トランジスタ 401のゲート端子には、低電位側電源 Vs sが入力される。よって、 Nチャネル型トランジスタ 401はオフする。

次に、 Pチャネル型トランジスタ 301の動作を説明する。入力端子 202に高電位側入力電位 VHが入力されると、 Nチャネル型トランジスタ 303がォンし、 Pチャネル型トランジスタ 302がオフする。ただし、 Pチャネル型トランジス夕 302のゲート ·ソース間電圧（VH- Vdd)が、 Pチャネル型トランジス夕 302のしきい値電圧よりも小さい場合は、 Pチャネル型トランジスタ 302 はオンする。この場合、 Nチャネル型トランジスタ 303もオンしているため、 Pチャネル型トランジスタ 301のゲート端子の電位は、 Pチャネル型トランジス夕 302と Nチャネル型トランジスタ 303のオン抵抗によって決まり、高電位側電源 Vddから低電位側入力電位 VLまでの間の電位になる。このとき、 Nチャネル型トランジスタ 303のオン抵抗を小さくしておくと、 Pチヤネル型トランジスタ 301のゲート端子には、低電位側入力電位 VLに近い電位が加えられる。したがって、 Pチャネル型トランジスタ 301は、オンする。

このように、入力端子 202に、 1 (H信号）が入力されると、 Pチャネル型トランジスタ 301はオンし、 Nチャネル型トランジスタ 401はオフする。したがって、出力端子 203の電位は、高電位側電源 Vddになる。つまり、 1 ( H信号）が出力される。

以上のような構成にすることにより、入力信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることができる。そして、デジタル回路 201から出力される信号の振幅は、電源電圧の振幅と、ほぼ等しい。したがって、デジタル回路 201の出力端子 203に、別のデジタル回路を接続した場合、その回路には、電源電圧の振幅とほぼ等しい信号が入力されるため、正常に動作することになる。

なお、図 1のデジタル回路 201では、入力信号と同じ論理値を持つ信号が出力される。したがって、信号の論理が反転していないことになる。よつて、論理を反転させたい場合は、デジタル回路 201の出力端子 203に、通常のィンバ一夕回路を接続すればよい。

なお図 1では、 C M O S型のインバー夕について示したが、 Pチャネル型トランジスタ 301か Nチャネル型トランジスタ 401のどちらかを、抵抗ゃダィォード接続のトランジス夕などで置き換えて、ィンパ一夕を構成させてもよい。図 5には、 Pチャネル型トランジスタ 301の代わりに、ダイオード接続のトランジスタを用いた場合の回路図を示す。図 6には、 Pチャネル型トランジスタ 301の代わりに、抵抗素子を用いた場合の回路図を示す。図 5 および図 6において、図 1と同じ部分には同じ符号を用いている。符号の説明は図 1と同じであるため省略する。図 5および図 6の場合も図 1の塲合と同様に動作する。なお、図 5、 6では、 Pチャネル型トランジスタ 301の代わりに、別の素子を用いたが、 Nチャネル型トランジスタ 401の代わりに、別の素子を用いてもよい。

なお、実施の形態 1で説明したことは、本実施の形態にも適用することが可能である。 (実施の形態 3 )

本実施の形態では、デジタル回路の 1つであるクロックドインバ一夕に、本発明を適用した場合について説明する。

まず、クロックドインバー夕.を構成するトランジスタのうち、信号を伝達するかどうかを制御するトランジスタの部分に、本発明を適用した場合の構成を、図 7に示す。図 7において、デジタル回路 201は、入力端子 202a 、 202bに入力された信号の電位を補正する補正手段 204と、該補正手段 204 によって補正された入力信号によって動作が制御される回路素子 205を有している。そして該回路素子 205の動作に従って、出力端子 203から信号が出力される。

補正対象となる回路素子 205であるクロックドィンバ一夕は、

夕 301、 401、 702、 703を用いて構成される。補正手段 204は、

302、 303、 402、 403を用いて構成される。

トランジスタ 301、 401には、同期信号が入力される。つまり、入力端子 701から入力される信号を、出力端子 203に出力するかどうかを制御している。したがって、トランジスタ 301とトランジスタ 401とは、同時にオンし、同時にオフする。図 7では、同期信号の信号振幅が、電源電圧の振幅よりも小さい場合について、示している。同期信号用の入力端子 202a、 202bに、電位が VHまたは VLの信号が入力される。すると、同期信号の信号振幅が電源電圧の振幅よりも小さくても、補正手段 204によって、適切な信号がトランジス夕 301、 401に入力される。なお、詳しい動作の説明は、実施の形態 1， 2の場合と同様であるため、省略する。

なお、入力端子 202aと入力端子 202bとには、互いに、反対の論理を持つた信号が入力される。たとえば、入力端子 202aに 1 (H信号）として、電位 VHが入力されると、入力端子 202bには、 0 ( L信号）として、電位 VLが入力される。

トランジスタ 702、 703には、入力端子 701より、データ信号が入力される。このデータ信号の振幅は、電源電圧の振幅と同じであるとする。すると、トランジスタ 301、 401のオンオフに同期して、出力端子 203に、信号が出力される。

なお、トランジスタ 401は、トランジスタ 703と低電位側電源 Vssの間に配置されているが、これに限定されない。卜ランジス夕 703が、トランジスタ 401と低電位側電源 Vs sの間に配置されていてもよい。

同様に、トランジスタ 301は、トランジスタ 702と高電位側電源 Vddの間に配置されているが、これに限定されない。トランジスタ 702が、トランジス夕 301と高電位側電源 Vddの間に配置されていてもよい。

なお、同期信号用の入力端子 202a、 202bから入力される信号は、補正手段 204によって、論理が反転する。その結果、トランジスタ 301、 401のオンオフも逆になることに注意する必要がある。

次に、クロックドインパー夕を構成するトランジスタのうち、デ一夕信号を入力する部分のトランジスタに、本発明を適用した場合の構成を、図 8 に示す。図 8において、デジタル回路 201は、入力端子 202に入力された信号の電位を補正する補正手段 204と、該補正手段 204によって補正された入力信号によつて動作が制御される回路素子 205を有している。そして該回路素子 205の動作に従って、出力端子 203から信号が出力される。

補正対象となる回路素子 205であるクロックドィンバ一タは，

夕 301、 401、 802、 804を用いて構成される。補正手段 204は、

302、 303、 402、 403を用いて構成される。

トランジスタ 802、 804には、同期信号用の入力端子 801、 803から、同期信号が入力される。同期信号の信号振幅は、電源電圧の振幅と同じであるとする。なお、トランジスタ 802とトランジスタ 804とは、同時にオンし、同時にオフする。これにより、入力端子 202から入力される信号を、出力端子 203に出力するかどうかを制御している。よって、トランジタ 802とトランジス夕 804とは、導電型が反対なので、同期信号も、論理が逆になる。一方、トランジスタ 301、 401には、入力端子 202より、データ信号が入力される。図 8では、デ一タ信号の信号振幅が、電源電圧の振幅よりも小さい場合について、示している。データ信号用の入力端子 202に、電位が VHまたは VLの信号が入力される。すると、データ信号の信号振幅が電源電圧の振幅よりも小さくても、補正手段 204によって、適切な信号がトランジスタ 301、 401に入力される。なお、詳しい動作の説明は、実施の形態 1 , 2の場合と同様であるため、省略する。

なお、トランジスタ 804は、トランジスタ 401と低電位側電源 Vssの間に配置されているが、これに限定されない。トランジスタ 401が、トランジスタ 804と低電位側電源 Vssの間に配置されていてもよい。

同様に、トランジスタ 802は、トランジスタ 301と高電位側電源 Vddの間に配置されているが、これに限定されない。トランジスタ 301が、トランジス夕 802と高電位側電源 Vddの間に配置されていてもよい。

なお、データ信号用の入力端子 202から入力される信号は、補正手段 204 によって、論理が反転する。その結果、出力端子 203からは、入力端子 202 から入力される信号と同じ論理を持った信号が出力されることに注意する必要がある。

なお、図 7では、同期を制御する部分に補正手段 204を適用し、図 8では、データを制御する部分に補正手段 204を適用したが、これに限定されない。両方の部分に補正手段 204を適用してもよい。

以上のような構成にすることにより、データ信号や同期信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることができる。そして、デジタル回路 201から出力される信号の振幅は、電源電圧の振幅と、ほぼ等しい。したがって、デジタル回路 201の出力端子 203に、別のデジタル回路を接続した場合、その回路には、電源電圧の振幅とほぼ等しい信号が入力されるため、正常に動作することになる。

なお、実施の形態 1、 2で説明したことは、本実施の形態にも適用することが可能である。

(実施の形態 4 ) 本実施の形態では、デジタル回路の 1つである N AND回路に、本発明を適用した場合について説明する。ただし、正確には、 NAND回路に本発明を適用すると、出力信号の論理は、通常の NAND回路の場合とは異なる。より正確には、 OR回路と同じになる。つまり、入力信号を反転させた信号を、 NAND回路に入力したときに、 NAND回路から出力される信号が、出力信号となる。

図 9に、 NAND回路に本発明を適用した場合の回路図を示す。補正手段 204は、トランジスタ 302a、 303a, 302b, 303b, 402a, 403a, 402b, 403bを用いて、構成される。

図 9に示すように、 Nチャネル型トランジスタに対応した部分は、図 4に示した補正手段 204と同じ構成を用い、 Pチャネル型トランジスタに対応した部分は、図 3に示した補正手段 204と同じ構成を用いればよい。

入力端子 202a、 202bから入力される信号は、補正手段 204を用いることにより、適切な電位の信号となって、各トランジスタに入力される。なお、詳しい動作の説明は、実施の形態 1 , 2の場合と同様であるため、省略する。

以上のような構成にすることにより、入力信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることができる。そして、デジタル回路 201から出力される信号の振幅は、電源電圧の振幅と、ほぼ等しい。したがって、デジタル回路 201の出力端子 203に、別のデジタル回路を接続した場合、その回路には、電源電圧の振幅とほぼ等しい信号が入力されるため、正常に動作することになる。なお、実施の形態 1、 2で説明したことは、本実施の形態にも適用することが可能である。

(実施の形態 5)

本実施の形態では、デジタル回路の 1つである NOR回路に、本発明を適用した場合について説明する。ただし、正確には、 NOR回路に本発明を適用すると、出力信号の論理は、通常の NOR回路の場合とは異なる。より正確には、 AND回路と同じになる。つまり、入力信号を反転させた信号を、 NOR回路に入力したときに、 NOR回路から出力される信号が、出力信号となる。

図 10に、 NOR回路に本発明を適用した場合の回路図を示す。補正手段 204は、トランジスタ 302a、 303a, 302b, 303b, 402a、 403a、 402b, 403bを用いて、構成される。

図 10に示すように、 Nチャネル型トランジスタに対応した部分は、図 4に示した補正手段 204と同じ構成を用い、 Pチャネル型トランジスタに対応した部分は、図 3に示した補正手段 204と同じ構成を用いればよい。

入力端子 202a、 202bから入力される信号は、補正手段 204を用いることにより、適切な電位の信号となって、各トランジスタに入力される。なお、詳しい動作の説明は、実施の形態 1， 2の場合と同様であるため、省略する。

(実施例）

[実施例 1 ]

本実施例では、表示装置、および、信号線駆動回路などの構成とその動作について、説明する。信号線駆動回路の一部や、ゲート線駆動回路の一部に、本発明の回路を適用することができる。

表示装置の例を図 11に示す。表示装置は、図 11に示すように、画素部 1101、ゲート線駆動回路 1102、信号線駆動回路 1110を有している。ゲート線駆動回路 1102は、画素部 1101に選択信号を順次出力する。信号線駆動回路 1110は、画素部 1101にビデオ信号を順次出力する。画素部 1101では、ビデォ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路 1110から画素部 1101へ入力するビデオ信号は、電圧であることが多い。つまり、画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路 1110から入力されるビデオ信号（電圧）によって、状態を変化させるものであることが多い。まれに、画素部 1101へ入力するビデォ信号が、電流である場合もある。画素に配置する表示素子の例としては、液晶ディスプレイ（LCD) や有機 EL (エレクト口ルミネッセンス ) ディスプレイや FED (フィールドェミッションディスプレイ）などに用いる表示素子があげられる。

なお、ゲート線駆動回路 1102や信号線駆動回路 1110は、複数配置されていてもよい。

信号線駆動回路 1110は、構成を複数の部分に分けられる。大まかには、一例として、シフトレジスタ 1103、第 1ラッチ回路（LAT1) 1104、第 2ラツチ回路（LAT2) 1105、デジタル ·アナログ変換回路 1106などに分けられる。

そこで、信号線駆動回路 1110の動作を簡単に説明する。シフトレジスタ 1Ϊ03は、フリップフロップ回路（FF) 等を複数列用いて構成され、クロック信号（S- CLK) 1112、スタートパルス（SP) 1113、クロック反転信号（S- CLKb) 1111が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。

シフトレジス夕 1103より出力されたサンプリングパルスは、第 1ラッチ回路 1104に入力される。第 1ラッチ回路 1104には、ビデオ信号線 1108より、ビデオ信号が入力されており、サンプリングパルスが入力される夕イミングに従って、各列でビデオ信号を保持していく。なお、デジタル 'アナログ変換回路 1106を配置している場合は、ビデオ信号はデジタル値である第 1ラッチ回路 1104において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線 1109よりラッチパルス（Latch Pulse ) が入力され、第 1ラッチ回路 1104に保持されていたビデオ信号は、一斉に第 2ラッチ回路 1105に転送される。その後、第 2ラッチ回路 1105に保持されたビデオ信号は、 1行分が同時に、デジタル ·アナログ変換回路 1106 へと入力される。そして、デジタル ·アナログ変換回路 1106から出力される信号は、画素部 1101へ信号が入力される。

第 2ラッチ回路 1105に保持されたビデオ信号が、さまざまな回路を経由して、画素部 1101に入力されている間、シフトレジスタ 1103においては再びサンプリングパルスが出力される。つまり、同時に 2つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。なお、第 1ラッチ回路 1104や第 2ラッチ回路 1105が、アナログ値を保存できる回路である場合は、デジタル 'アナログ変換回路 1106は省略しても良い。また、画素部 1101に出力するデ一夕が 2値、つまり、デジタル値である場合は、デジタル ·アナログ変換回路 1106は省略しても良い。また、信号線駆動回路 1110には、レベルシフト回路やガンマ補正回路や電圧電流変換回路、増幅回路などが内蔵されている場合もある。このように、信号線駆動回路 1110の構成は、図 11に限定されず、様々なものがある。

一方、ゲート線駆動回路 1102は、画素部 1101に選択信号を順次出力するだけである場合が多いので、信号線駆動回路 1110のシフトレジス夕 1103と同様な構成をもつシフトレジスタやレベルシフト回路、増幅回路などにより、構成されることが多い. ただし、ゲート線駆動回路 1102の構成は、これに限定されず、様々なものがある。

本発明は、信号線駆動回路 1110ゃゲ一ト線駆動回路 1102などにおけるシフトレジスタや、信号線駆動回路 1110の第 1ラッチ回路（LATl) 11(Hなどに適用できる。

図 12に、シフトレジス夕の一部を示す。インバ一夕やクロックドインバ —夕 1201、 1202、 1203、 1204、により、構成されている。そして、クロック信号（S- CLK) 1112、クロック反転信号（S- CLKb)llllに同期して、シフトレジスタが動作する。ここで、クロック信号（S- CLK) 1112、クロック反転信号（S- CLKb) 1111の信号の振幅が、電源電圧の振幅よりも小さいとする。このような場合、電源電圧の振幅よりも小さい信号が入力される部分に、本発明を適用することが出来る。つまり、クロックドインバ一夕 1201、 1202、 1203、 1204に、図 7に示したようなクロックドインバー夕を用いることが出来る。図 7における同期信号用の入力端子 202a、 202bに、クロック信号（S- CLK) 1112やクロック反転信号（S- CLKb) 1111を入力すればよい。次に、第 1ラッチ回路（LAT1) 1104の一部を、図 13に示す。インバ一夕やクロックドインパー夕 13001、 13002により、構成されている。そして、配線 13003には、シフトレジスタ 1103から出力されるサンプリングパルスが入力される。また、ビデオ信号線 1108より、ビデオ信号が入力される。よつて、サンプリングパルスに同期して、ビデオ信号が第 1ラッチ回路（ LAT1) 1104に保存される。ここで、ビデオ信号の振幅が、電源電圧の振幅よりも小さいとする。このような場合、電源電圧の振幅よりも小さい信号が入力される部分に、本発明を適用することが出来る。つまり、クロックドィンバータ 13001に、図 8に示したようなクロックドィンバータを用いることが出来る。クロックドインバ一夕 13002には、電源電圧の振幅よりも小さい信号が入力される部分が存在しないため、通常の回路構成でよい。よつて、図 8における同期信号用の入力端子 801、 803に、サンプリングパルスを入力し、図 8におけるデータ信号用の入力端子 202に、ビデオ信号線 1108 からビデオ信号を入力すればよい。

なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。したがって、図 1 1で示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、 SOI基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、図 1 1における回路の一部が、ある基板に形成されており、図 1 1における回路の別の一部が、別の基板に形成されていてもよい。つまり、図 1 1における回路の全てが同じ基板上に形成されていなくてもよい。例えば、図 1 1において、画素部 1 1 0 1とゲート線駆動回路 1 1 0 2とは、ガラス基板上に TFTを用いて形成し、信号線駆動回路 1 1 1 0 (もしくはその一部）は、単結晶基板上に形成し、その ICチップを COG(Cliip On Glass)で接続してガラス基板上に配置してもよい。あるいは、その ICチップを TAB(Tape Auto Bonding)やプリント基板を用いてガラス基板と接続してもよい。 [実施例 2 ]

本実施例では、本発明を適用したインバー夕のレイアウト図について説明する。対応する回路図は、図 1に示す。図 Uには、図 1に示したィンバー夕を補正対象としたデジタル回路のレイアウト図を示す。多結晶シリコンなどによる半導体層 1401の上の層にゲート絶縁膜の層があり、その上の層にゲート配線（第 1配線） 1402がある部分がトランジスタである。ゲート配線（第 1配線） 1402の上の層には、層間絶縁膜があり、その上には第 2配線 1404がある。第 2配線 04と半導体層 1401や、第 2配線 1404とゲ一卜配線（第 1配線） 1402は、コンタクト 1403を開口することにより、接続している。

図 14において、図 1に対応する部分には同じ符号を用いている。符号の説明は図 1と同じであるため省略する。補正対象となる回路素子は、 Pチヤネル型トランジスタ 301と Nチャネル型トランジスタ 401とで構成されている。補正手段は、 Pチャネル型トランジスタ 301に対応した部分と、 Nチヤネル型卜ランジス夕に対応する部分とに分かれる。 Pチャネル型トランジスタ 301に対応した部分は、 Nチャネル型トランジスタ 303と Pチャネル型トランジスタ 302とで構成されている。また、 Nチャネル型トランジスタ 401に対応した部分は、 Pチャネル型トランジスタ 403と Nチャネル型トランジス夕 402とで構成されている。

図 14のようなレイアウト図を使って、公知の技術を用いれば、本発明の半導体装置を実現することが出来る。

なお、図 14では、トランジスタ 403とトランジスタ 303のゲート幅 Wを大きくしている。これにより、トランジスタ 403とトランジスタ 303の電流駆動能力を高め、オン抵抗を小さくしている。

なお、本実例は、実施の形態 1〜5、実施例 1と任意に組み合わせることが可能である。 [実施例 3 ]

本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーダル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ一シヨンシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノ一ト型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピユー夕、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的には Digital Versatile Disc (DVD) 等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図 15に示す。

図 15 (A) は発光装置であり、筐体 1 300 1、支持台 1 3002、表示部 13003、スピーカ一部 1 3004、ビデオ入力端子 1 3005等を含む。本発明は表示部 1 3003を構成する電気回路に用いることができる。また本発明により、図 15 (A) に示す発光装置が完成される。発光装置は自発光型であるためバックライ卜が必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、 T V放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図 15 (B) はデジ夕ルスチルカメラであり、本体 1 3 1 01、表示部 1 3 1 02、受像部 1 31 03、操作キー 1 3 104、外部接続ポート 1 3 1 05、シャツ夕一 13 1 06等を含む。本発明は、表示部 1 31 02を構成する電気回路に用いることができる。また本発明により、図 15 (B) に 9 rン夕リレスチリレカメフ力 τυ成される。

図 15 (C) はノ一ト型パーソナルコンピュータであり、本体 13201 、筐体 13202、表示部 13203、キ一ポ一ド 1 3204、外部接続ポー卜 1 3205、ボインティングマウス 1 3206等を含む。本発明は、表示部 1 3203を構成する電気回路に用いることができる。また本発明により、図 15 (C) に示すノート型パーソナルコンピュータが完成される。

図 15 (D) はモバイルコンピュー夕であり、本体 1 330 1、表示部 1 3302、スィッチ 13303、操作キ一 1 3304、赤外線ポート 13 305等を含む。本発明は、表示部 1 3302を構成する電気回路に用いることができる。また本発明により、図 15 (D) に示すモパイルコンピュ —夕が完成される。

図 15 (Ε) は記録媒体を備えた携帯型の画像再生装置（具体的には DV D再生装置）であり、本体 1 340 1、筐体 1 3402、表示部 A 1 34 03、表示部 B 13404、記録媒体（DVD等）読み込み部 13405 、操作キー 1 3406、スピ一カー部 1 3407等を含む。表示部 A 13 403は主として画像情報を表示し、表示部 B 1 3404は主として文字情報を表示するが、本発明は、表示部 A、 B 1 3403, 13404を構成する電気回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明により、図 15 (E ) に示す DVD再生装置が完成される。

図 15 (F) はゴーグル型ディスプレイ（へッであり、本体 1 3501、表示部 13502、アーム部 1 3503を含む。本発明は、表示部 13502を構成する電気回路に用いることができる。また本発明により、図 15 (F) に示すゴ一ダル型ディスプレイが完成される。

図 15 (G) はビデオカメラであり、本体 1 360 1、表示部 1 3602 、筐体 13603、外部接続ポート 1 3604、リモコン受信部 1 360 5、受像部 1 3606、ノッテリー 1 3607、音声入力部 1 3608、操作キー 1 3609等を含む。本発明は、表示部 1 3602を構成する電気回路に用いることができる。また本発明により、図 15 (G) に示すビデォカメラが完成される。

図 15 (H) は携帯電話であり、本体 1 370 1、筐体 13702、表示部 1 3703、音声入力部 13704、音声出力部 13705、操作キ一 1 3706、外部接続ポ一ト 13707、アンテナ 1 3708等を含む。本発明は、表示部 1 3703を構成する電気回路に用いることができる。なお、表示部 1 3703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、図 15 (H) に示す携帯電話が完成される。

なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェク夕一に用いることも可能となる。

また、上記電子機器はインターネットや CATV (ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器は、実施の形態 1〜5、実施例 1〜2に示したいずれの構成の半導体装置を用いても良い

Claims

請求の範囲

1 . 補正手段とトランジスタとを有する半導体装置であって、

前記補正手段は、入力端子と出力端子とを有しており、

前記補正手段の入力端子には、第 1の入力電位または第 2の入力電位のいずれか 1つが入力され、

前記補正手段は、前記入力端子に入力される電位によって、第 1の電源電位または第 1の入力電位のいずれか 1つを前記出力端子に出力する手段を有し、

前記補正手段の出力端子が、前記トランジスタのゲート端子に接続されていることを特徴とする半導体装置。

2 . 第 1のトランジスタと第 2のトランジスタと第 3のトランジスタとを有する半導体装置であって、

前記第 1のトランジスタのゲ一ト端子と前記第 2のトランジスタのゲ一ト端子とは、電気的に接続され、

前記第 1のトランジスタのドレイン端子は、前記第 2のトランジスタのドレィン端子と電気的に接続され、

前記第 1のトランジスタのドレイン端子は、前記第 3のトランジスタのゲート端子と電気的に接続され、

前記第 1のトランジス夕のゲート端子には、第 1の信号電位または第 2の信号電位のいずれか 1つが供給され、

前記第 1のトランジスタのソース端子には、第 1の電源電位が供給され、前記第 2のトランジスタのソース端子には、前記第 1の信号電位と同じ電位が供給され、

前記第 3のトランジスタのソース端子には、第 2の電源電位が供給されることを特徴とする半導体装置。

3 . 請求項 2において、前記第 1のトランジスタと前記第 2のトランジスタとは、導電型が異なることを特徴とする半導体装置。

4 . 第 1のトランジスタと第 2のトランジスタと第 3のトランジスタとを有する半導体装置であって、

前記第 1のトランジスタのゲート端子と前記第 2のトランジスタのゲート端子とは、電気的に接続され、

前記第 1のトランジスタのドレイン端子は、前記第 3のトランジスタのゲ一ト端子と電気的に接続され、

前記第 1のトランジス夕のゲ一ト端子には、第 1の信号電位または第 2の信号電位のいずれか 1つが供給され、

前記第 3のトランジスタのソース端子には、第 2の電源電位が供給され、前記第 1のトランジスタおよび前記第 3の卜ランジス夕は Pチャネル型のトランジスタであり、前記第 2のトランジス夕は Nチャネル型のトランジス夕であり、

前記第 1の電源電位および前記第 2の電源電位は高電位側電源電位であり、前記第 1の信号電位は低電位側の電位であり、前記第 2の信号電位は高電位側の電位であることを特徴とする半導体装置。

5 . 第 1のトランジスタと第 2のトランジスタと第 3のトランジスタとを有する半導体装置であって、

前記第 1のトランジスタのゲ一ト端子と前記第 2の卜ランジス夕のゲート端子とは、電気的に接続され、

前記第 1のトランジスタのドレイン端子は、前記第 3のトランジス夕のゲート端子と電気的に接続され、

前記第 1のトランジス夕のソース端子には、第 1の電源電位が供給され、前記第 2のトランジスタのソース端子には、前記第 1の信号電位と同じ電位が供給され、

前記第 3のトランジスタのソース端子は、第 2の電源電位が供給され、前記第 1のトランジスタおよび前記第 3のトランジスタは Nチャネル型のトランジスタであり、前記第 2のトランジスタは Pチャネル型のトランジス夕であり、

前記第 1の電源電位および前記第 2の電源電位は低電位側電源電位であり、前記第 1の信号電位は高電位側の電位であり、前記第 2の信号電位は低電位側の電位であることを特徴とする半導体装置。

6 . 請求項 1乃至請求項 5のいずれか 1項に記載の半導体装置を具備することを特徴とする表示装置。

7 . 請求項 6に記載の表示装置を具備することを特徴とする電子機器。