JPH05235741A

JPH05235741A - ゲート回路及びそれを含む半導体装置

Info

Publication number: JPH05235741A
Application number: JP4033526A
Authority: JP
Inventors: Masataka Minami; 正隆南; Masaru Tachibana; 大橘; Hisayuki Higuchi; 久幸樋口; Makoto Suzuki; 鈴木　　誠; Tokuo Watanabe; 篤雄渡辺; Akira Fukami; 彰深見; Nozomi Matsuzaki; 望松崎; Kazue Sato; 和重佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-02-20
Filing date: 1992-02-20
Publication date: 1993-09-10

Abstract

(57)【要約】【目的】耐圧の低いＭＯＳＦＥＴを用い、高速度スイ
ッチング動作が可能であり、高い集積度を有するゲート
回路の提供。【構成】ＭＯＳＦＥＴとバイポーラトランジスタとか
らなり、相補型の第１及び第２バイポーラトランジスタ
１、２により負荷駆動するゲート回路において、第１バ
イポーラトランジスタ１を駆動する第１ＭＯＳＦＥＴ３
と、第２バイポーラトランジスタ２を駆動する第２ＭＯ
ＳＦＥＴ４と、第１の一定電圧降下素子７を介して第１
バイポーラトランジスタ１のベースに接続されたベース
電荷引抜用の第３ＭＯＳＦＥＴ５と、第２の一定電圧降
下素子８を介して第２バイポーラトランジスタ２のベー
スに接続されたベース電荷引抜用の第４ＭＯＳＦＥＴ６
とからなり、第１及び第４ＭＯＳＦＥＴ３、６の導電型
と、第２及び第３ＭＯＳＦＥＴ４、５の導電型とは互い
に相補のもので構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲート回路及びそのゲ
ート回路を含む半導体装置に係わり、特に、低い耐圧の
ＭＯＳＦＥＴを用いて高速スイッチング動作の実行が可
能なＢｉＣＭＯＳゲート回路及びそのゲート回路を含む
半導体装置に関する。

【０００２】

【従来の技術】これまでに知られている論理回路として
は、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ
を組み合わせて構成したＣＭＯＳＦＥＴ回路を用いてな
るＣＭＯＳＦＥＴ論理回路や、バイポーラトランジスタ
のみを組み合わせて構成したバイポーラトランジスタ回
路を用いてなるバイポーラトランジスタ論理回路、及
び、前記ＣＭＯＳＦＥＴ回路と前記バイポーラトランジ
スタ回路とを１つの回路内で融合させるようにして構成
したＢｉＣＭＯＳ論理回路等がある。

【０００３】この中で、ＣＭＯＳＦＥＴ論理回路は、高
集積回路化が可能で、しかも、低消費電力動作特性を有
しており、また、バイポーラトランジスタ論理回路は、
比較的消費電力は大きいものの、高速度スイッチング動
作が可能なものであり、さらに、ＢｉＣＭＯＳ論理回路
は、前記２つの論理回路の利点、即ち、高集積回路化が
可能で、低消費電力動作特性及び高速度のスイッチング
動作特性を併せ具えているものである。なお、このＢｉ
ＣＭＯＳ論理回路に関しては、例えば、特開昭５９−８
４３１号、特開昭５９−１１０３４号、特開昭６０−１
３２１６号に開示されている。

【０００４】ところで、近年は、大規模集積回路（ＬＳ
Ｉ）において、ＭＯＳＦＥＴやバイポーラトランジスタ
等の素子を構成する場合、これら素子に対する微細化技
術が進歩したことにより、これら素子の性能が著しく向
上し、ＬＳＩの高集積化とともに高速動作化が計られる
ようになっている。

【０００５】しかしながら、ＭＯＳＦＥＴ素子において
は、素子を微細化構成にすることにより、前記素子内部
の電界が上昇する現象、いわゆる、ホットキャリア効果
による前記素子の劣化現象が進み、長期的に見たときに
前記素子の信頼性が損なわれるという弊害を生じるよう
になる。

【０００６】この弊害を除くには、低い電源電圧を用い
て、前記素子内に生じる電界の大きさを制限するように
構成すればよいが、ＢｉＣＭＯＳ回路においては、バイ
ポーラトランジスタのベース・エミッタ間順方向接合電
圧Ｖｂｅの存在のために、出力電圧及び入力電圧の振幅
が電源電圧より約２Ｖｂｅだけ小さくなってしまう。そ
して、比較的高い電源電圧を用いているときには、入出
力電圧の振幅が電源電圧より前記約２Ｖｂｅ程度低下し
ても殆ど悪影響を及ぼすことはないが、低電源電圧を用
いたときには、前記約２Ｖｂｅによる影響が大きくなっ
て、論理回路の高速度動作が達成されないというな新た
な弊害を生じることになる。

【０００７】これまでに、前記新たな弊害を解決する手
段としては、例えば、ＭＯＳＦＥＴに電源電圧よりも小
さな電圧だけが印加されるように構成し、電源電圧をＭ
ＯＳＦＥＴの信頼性により決定される耐圧よりも大きく
するようにした手段が既に提案されている。

【０００８】前記手段の１つとしては、１９９０ＩＥ
ＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａ
ｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ ”Ｄ
ＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲ
Ｓ” ＰＰ２３６−２３７に示されているように、バイ
ポーラトランジスタ回路部分に接続される電源電圧供給
回路と、ＣＭＯＳＦＥＴ回路部分に接続される電源電圧
供給回路とが別個になるように構成した手段（以下、こ
れを電源電圧分割法という）であり、この手段は、例え
ば、特開平１−１２６８２４号、または、特開平３−１
８５９２０号に開示されているように、出力バイポーラ
トランジスタのベースに、そのベース・エミッタ順方向
接合電圧Ｖｂｅに相当する電圧を予めバイアスするよう
に構成した手段、具体的には、通常、接地電位を与えて
いるベース電荷引抜用のＭＯＳＦＥＴのソースに、前記
電圧Ｖｂｅまたはその２倍の２Ｖｂｅ分だけ高い電圧を
与えるようにして、全ＭＯＳＦＥＴのドレイン・ソース
間に印加される電圧が電源電圧よりも前記電圧Ｖｂｅま
たはその２倍の２Ｖｂｅ分だけ低くなるように構成する
もの（以下、これをベースバイアス法という）である。
このベースバイアス法を採用すれば、ＢｉＣＭＯＳ回路
の用いられているＭＯＳＦＥＴの耐圧を、このＢｉＣＭ
ＯＳ回路に供給される電源電圧よりＶｂｅまたは２Ｖｂ
ｅだけ高くすることができ、前記回路における高速度動
作が維持できるようになる。

【０００９】

【発明が解決しようとする課題】しかしながら、前述の
電源電圧分割法は、出力段を構成する一方のｎｐｎバイ
ポーラトランジスタのコレクタ・ベース間に、ｐチャネ
ルＭＯＳＦＥＴを並列接続し、出力電圧のハイレベルが
電源電圧Ｖｃｃまで上昇するような構成が採用されてい
るもので、この構成においては、出力電圧を高速度で前
記電圧Ｖｃｃまで上昇させるため、前記ｐチャネルＭＯ
ＳＦＥＴには大電流の通流が可能な比較的大容積のもの
を用いている。このため、集積回路内におけるＢｉＣＭ
ＯＳ回路が占める部分が大きくなり、高集積度の集積回
路を構成することができないという問題がある。

【００１０】また、従来の回路は、ｎｐｎバイポーラト
ランジスタのコレクタ・エミッタ間に、電源電圧Ｖｃｃ
から前記電圧Ｖｂｅを引いた電圧（Ｖｃｃ−Ｖｂｅ）だ
けを印加するようにしていたのに対して、前述の電源電
圧分割法の場合は前記電源電圧Ｖｃｃがそのまま印加さ
れることになり、ｎｐｎバイポーラトランジスタとして
そのコレクタ・エミッタ間耐圧が前記電圧Ｖｂｅ分だけ
大きいものを選択しなければならないことになる。とこ
ろで、バイポーラトランジスタにおいては、スイッチン
グ速度の指標である電流利得幅積ｆＴとコレクタ・エミ
ッタ間耐圧とがトレードオフの関係を有しているので、
前述の電源電圧分割法では、バイポーラトランジスタを
高速スイッチング動作させることができず、ＢｉＣＭＯ
Ｓ回路も高速度動作させることができないという問題も
ある。

【００１１】一方、前述のベースバイアス法は、引抜用
ＭＯＳＦＥＴのソースに、前記電圧Ｖｂｅまたはその２
倍の２Ｖｂｅのバイアス電圧を印加しているため、基板
バイアス効果により前記引抜用ＭＯＳＦＥＴのしきい電
圧Ｖｔｈが高くなり、前記引抜用ＭＯＳＦＥＴとして、
そのしきい電圧Ｖｔｈが前記バイアス電圧分だけ駆動用
ＭＯＳＦＥＴのしきい電圧Ｖｔｈよりも低いものを選ば
ねばならない。しかるに、ディープサブミクロンの素子
においてしきい電圧Ｖｔｈの低いＭＯＳＦＥＴを得るこ
とは難しく、前述のようなしきい電圧Ｖｔｈの低いＭＯ
ＳＦＥＴが得られなければ、ＢｉＣＭＯＳ回路を高速度
動作できないという問題がある。

【００１２】また、通常、駆動用ＭＯＳＦＥＴは、ゲー
ト・ソース（基板）間に、電源電圧Ｖｃｃから前記電圧
Ｖｂｅを差引いた電圧（Ｖｃｃ−Ｖｂｅ）が印加される
ように構成されているが、前述のベースバイアス法は、
ＭＯＳＦＥＴの信頼性から決まる耐圧よりも前記電圧Ｖ
ｂｅの２倍、即ち、２Ｖｂｅ分だけ電源電圧を高くして
いるものであるから、前記駆動用ＭＯＳＦＥＴのゲート
・ソース（基板）間にはＭＯＳＦＥＴの前記耐圧よりも
前記電圧Ｖｂｅ分だけ高い電圧が印加されてしまうとい
う問題もある。

【００１３】このように、前述の電源電圧分割法または
ベースバイアス法は、大規模集積回路（ＬＳＩ）におけ
る集積度や半導体装置の耐圧について十分な考慮がなさ
れていないものであるため、実際の回路形成に際して
は、ＭＯＳＦＥＴの耐圧よりも電源電圧を上げることが
できず、高速度動作の実行可能な大規模集積回路（ＬＳ
Ｉ）を実現するのが困難である等の問題を有している。

【００１４】本発明は、前述の問題点を除去するもので
あって、その主たる目的は、耐圧の低いＭＯＳＦＥＴを
用い、高速度スイッチング動作が可能であり、高い集積
度を有するゲート回路を提供することにある。

【００１５】また、本発明の副次的目的は、前記ゲート
回路を含んだ最適構造の半導体装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】前記主たる目的を達成す
るために、本発明は、ＭＯＳＦＥＴとバイポーラトラン
ジスタとからなり、互いに相補導電型の第１及び第２の
バイポーラトランジスタにより出力端子に接続の負荷を
駆動するゲート回路において、前記第１のバイポーラト
ランジスタを駆動する第１のＭＯＳＦＥＴと、前記第２
のバイポーラトランジスタを駆動する第２のＭＯＳＦＥ
Ｔと、第１の一定電圧降下素子を介して前記第１のバイ
ポーラトランジスタのベースに接続されたベース電荷引
抜用の第３のＭＯＳＦＥＴと、第２の一定電圧降下素子
を介して前記第２のバイポーラトランジスタのベースに
接続されたベース電荷引抜用の第４のＭＯＳＦＥＴとか
らなり、前記第１及び第４のＭＯＳＦＥＴの導電型と、
前記第２及び第３のＭＯＳＦＥＴの導電型とは互いに相
補である第１の手段を備える。

【００１７】前記主たる目的を達成するために、本発明
は、ＭＯＳＦＥＴとバイポーラトランジスタとからな
り、互いに相補導電型の第１及び第２のバイポーラトラ
ンジスタにより出力端子に接続の負荷を駆動するゲート
回路において、前記第１のバイポーラトランジスタを駆
動する第１のＭＯＳＦＥＴと、前記第２のバイポーラト
ランジスタを駆動する第２のＭＯＳＦＥＴと、前記第１
のバイポーラトランジスタのベースと前記出力端子間に
接続されたベース電荷引抜用の第３のＭＯＳＦＥＴと、
前記第２のバイポーラトランジスタのベースと前記出力
端子間に接続されたベース電荷引抜用の第４のＭＯＳＦ
ＥＴとからなり、前記第１及び第４のＭＯＳＦＥＴの導
電型と、前記第２及び第３のＭＯＳＦＥＴの導電型とは
互いに相補である第２の手段を備える。

【００１８】前記主たる目的を達成するために、本発明
は、ＭＯＳＦＥＴとバイポーラトランジスタとからな
り、互いに相補導電型の第１及び第２のバイポーラトラ
ンジスタにより出力端子に接続の負荷を駆動するゲート
回路において、前記第１のバイポーラトランジスタを駆
動する第１のＭＯＳＦＥＴと、前記第２のバイポーラト
ランジスタを駆動する第２のＭＯＳＦＥＴと、一端が前
記第１のバイポーラトランジスタのベースに接続された
ベース電荷引抜用の第３のＭＯＳＦＥＴと、一端が前記
第２のバイポーラトランジスタのベースに接続されたベ
ース電荷引抜用の第４のＭＯＳＦＥＴとからなり、前記
第３及び第４のＭＯＳＦＥＴはいずれか一方のものの一
端が一定電圧降下素子を介して対応する前記ベースに接
続されるとともに、他方のものの他端が出力端子に接続
され、前記第１及び第４のＭＯＳＦＥＴの導電型と、前
記第２及び第３のＭＯＳＦＥＴの導電型とは互いに相補
である第３の手段を備える。

【００１９】前記主たる目的を達成するために、本発明
は、ＭＯＳＦＥＴとバイポーラトランジスタとからな
り、同一導電型の第１及び第２のバイポーラトランジス
タにより出力端子に接続の負荷を駆動するゲート回路に
おいて、前記第１のバイポーラトランジスタを駆動する
第１のＭＯＳＦＥＴと、前記第２のバイポーラトランジ
スタを駆動する第２のＭＯＳＦＥＴと、一定電圧降下素
子を介して前記第１のバイポーラトランジスタのベース
に接続されたベース電荷引抜用の第３のＭＯＳＦＥＴ
と、ドレインが前記第２のバイポーラトランジスタのベ
ースに接続され、かつ、ゲートが前記出力端子に接続さ
れたベース電荷引抜用の第４のＭＯＳＦＥＴとからな
り、前記第１のＭＯＳＦＥＴの導電型と、前記第２乃至
第４のＭＯＳＦＥＴの導電型とは互いに相補である第４
の手段を備える。

【００２０】前記主たる目的を達成するために、本発明
は、ＭＯＳＦＥＴからなり、互いに相補導電型の第１及
び第２のＭＯＳＦＥＴにより出力端子に接続の負荷を駆
動するゲート回路において、前記第１のＭＯＳＦＥＴを
駆動する第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥ
Ｔを駆動する第４のＭＯＳＦＥＴと、第１の一定電圧降
下素子を介して前記第１のＭＯＳＦＥＴのゲートに接続
されたゲート電荷引抜用の第５のＭＯＳＦＥＴと、第２
の一定電圧降下素子を介して前記第２のＭＯＳＦＥＴの
ゲートに接続されたゲート電荷引抜用の第６のＭＯＳＦ
ＥＴとからなり、前記第３及び第６のＭＯＳＦＥＴの導
電型と、前記第４及び第５のＭＯＳＦＥＴの導電型とは
互いに相補である第５の手段を備える。

【００２１】前記主たる目的を達成するために、本発明
は、ＭＯＳＦＥＴからなり、互いに相補導電型の第１及
び第２のＭＯＳＦＥＴにより出力端子に接続の負荷を駆
動するゲート回路において、前記第１のＭＯＳＦＥＴを
駆動する第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥ
Ｔを駆動する第４のＭＯＳＦＥＴと、前記第１のＭＯＳ
ＦＥＴのゲートと前記出力端子間に接続されたゲート電
荷引抜用の第５のＭＯＳＦＥＴと、前記第２のＭＯＳＦ
ＥＴのゲートと前記出力端子間に接続されたゲート電荷
引抜用の第６のＭＯＳＦＥＴとからなり、前記第３及び
第６のＭＯＳＦＥＴの導電型と、前記第４及び第５のＭ
ＯＳＦＥＴの導電型とは互いに相補である第６の手段を
備える。

【００２２】また、前記副次的目的を達成するために、
本発明は、前記第１乃至第６の手段において、例えば、
少なくとも電荷引抜用ＭＯＳＦＥＴと一定電圧降下素子
としてのダイオードを直列接続した回路部分を有するゲ
ート回路を構成する場合に、第１導電型のウェル内に第
２導電型のソース拡散層及びドレイン拡散層を並設形成
するとともに、前記ソース拡散層及びドレイン拡散層の
間にゲート電極を配置して前記ＭＯＳＦＥＴを構成し、
前記ドレイン拡散層の上に第１導電型の多結晶シリコン
領域を形成し、前記ドレイン拡散層と前記第１導電型の
多結晶シリコン領域との間のｐｎ接合により前記ダイオ
ードを構成する等の付加的な手段を備えている。

【００２３】

【作用】前記第１乃至第６の手段によれば、入力信号と
して、正（高レベル）電圧が（Ｖｃｃ−Ｖｂｅ）または
（Ｖｃｃ−Ｖｔｈ）であり、負（低レベル）電圧がＶｂ
ｅまたはＶｔｈである信号が印加されると、その入力信
号に応答して駆動用の第１及び第２のＭＯＳＦＥＴを介
して、出力段を構成する第１及び第２のバイポーラトラ
ンジスタまたは第１及び第２のＭＯＳＦＥＴが交互にオ
ンオフ駆動されて、出力信号として、入力信号の正（高
レベル）期間に負（低レベル）電圧がＶｂｅまたはＶｔ
ｈであり、入力信号の負（低レベル）期間に正（高レベ
ル）電圧が（Ｖｃｃ−Ｖｂｅ）または（Ｖｃｃ−Ｖｔ
ｈ）である信号が得られる。

【００２４】この場合、前記動作期間中において、前記
駆動用の第１及び第２のＭＯＳＦＥＴの出力点の電圧
も、正（高レベル）電圧が（Ｖｃｃ−Ｖｂｅ）または
（Ｖｃｃ−Ｖｔｈ）であり、負（低レベル）電圧がＶｂ
ｅまたはＶｔｈであって、前記出力段を構成する第１及
び第２のバイポーラトランジスタまたは第１及び第２の
ＭＯＳＦＥＴ、及び、前記駆動用の第１及び第２のＭＯ
ＳＦＥＴ、それに、電荷引抜用の第１及び第２のＭＯＳ
ＦＥＴ等の各素子の各電極間に印加される電圧は最大で
も（Ｖｃｃ−Ｖｂｅ）または（Ｖｃｃ−Ｖｔｈ）であっ
て、電源電圧Ｖｃｃを超えることがないので、電源電圧
Ｖｃｃを各ＭＯＳＦＥＴの耐圧よりも前記電圧Ｖｂｅま
たはＶｔｈだけ高くすることができ、基板バイアス効果
によるしきい電圧Ｖｔｈが上昇することもない。さら
に、電源電圧Ｖｃｃを各ＭＯＳＦＥＴの耐圧よりも前記
電圧ＶｂｅまたはＶｔｈだけ高くすることができるた
め、各ＭＯＳＦＥＴのゲート回路部分の面積を大きくす
る必要がなく、その上に、各バイポーラトランジスタに
印加される電圧も電源電圧Ｖｃｃより前記電圧Ｖｂｅだ
け低い電圧で済むので、前記バイポーラトランジスタと
して低耐圧のものを用いることができ、高速度動作させ
ることが可能になる。

【００２５】また、前記第１乃至第６の手段によれば、
負荷容量が比較的小さい場合においても、電源電圧Ｖｃ
ｃが前記電圧Ｖｂｅだけ低いＣＭＯＳＦＥＴ構成のゲー
ト回路よりも高速度の動作が可能になるため、本発明の
ゲート回路のみを用いて高速度動作の実行可能な大規模
集積回路（ＬＳＩ）を構成できる。

【００２６】さらに、前記第１乃至第６の手段によれ
ば、ＭＯＳＦＥＴのみで構成した外部メモリアレイとの
併用時に、前記メモリセルアレイの電源電圧を、本発明
のゲート回路を含む周辺回路の電源電圧Ｖｃｃよりも前
記電圧Ｖｂｅだけ低くすれば、前記メモリセルアレイを
含む全てのＭＯＳＦＥＴの印加電圧が同じになり、耐圧
の低いＭＯＳＦＥＴを用いても、前記メモリセルアレイ
や前記周辺回路を高速度動作させることが可能になる。

【００２７】一方、前記付加的な手段によれば、ＭＯＳ
ＦＥＴのドレイン上に、そのドレインと逆導電型の多結
晶シリコン領域を設け、前記ドレインと前記多結晶シリ
コン領域との間でｐｎ接合ダイオードを構成させている
ので、前記ダイオードを付加しても、ゲート回路部分を
従来のものと同じ面積とすることが可能であり、前記ダ
イオードの製造に際しても、特に、余分な工程を必要と
しないで製造することができる。

【００２８】また、前記付加的な手段によれば、ＭＯＳ
ＦＥＴを２つ並設したものを１つのＭＯＳＦＥＴとして
用いているため、ゲート電極が短くなって、ゲート抵抗
が小さくなり、ＭＯＳＦＥＴの全体幅を拡げることがで
きるため、それに応じてバイポーラトランジスタのエミ
ッタ面積を大きくすることができるようになる。

【００２９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３０】図１は、本発明に係わるゲート回路の第１
の実施例を示す回路構成図であり、本実施例はＢｉＣＭ
ＯＳ回路によって構成されたものである。

【００３１】図１において、１は第１のバイポーラトラ
ンジスタ、２は第２のバイポーラトランジスタ、３は第
１のＭＯＳＦＥＴ、４は第２のＭＯＳＦＥＴ、５は第３
のＭＭＯＳＦＥＴ、６は第４のＭＯＳＦＥＴ、７は第１
の一定電圧降下素子、８は第２の一定電圧降下素子、９
は入力端子、１０は出力端子、１１は電源端子、１２は
接地端子であり、第１のバイポーラトランジスタ１はｎ
ｐｎ型、第２のバイポーラトランジスタ２はｐｎｐ型で
構成され、第１及び第４のＭＯＳＦＥＴ３、６はｐチャ
ネルＭＯＳＦＥＴ（以下、これをｐＭＯＳＦＥＴとい
う）、第２及び第３のＭＯＳＦＥＴ４、５はｎチャネル
ＭＯＳＦＥＴ（以下、これをｎＭＯＳＦＥＴという）で
構成されている。

【００３２】そして、第１及び第２のバイポーラトラン
ジスタ１、２は、ともに、エミッタが出力端子１０に接
続されて、相補導電型の出力段を構成している。第１の
ＭＯＳＦＥＴ３は、第１のバイポーラトランジスタ１の
駆動用で、ソースが電源端子１１、ゲートが入力端子
９、ドレインが第１のバイポーラトランジスタ１のベー
スにそれぞれ接続され、第２のＭＯＳＦＥＴ４は、第２
のバイポーラトランジスタ２の駆動用で、ゲートが入力
端子９、ドレインが第２のバイポーラトランジスタ２の
ベース、ソースが接地端子１２にそれぞれ接続されてい
る。第３のＭＯＳＦＥＴ５はベース電荷引抜用で、ドレ
インが第１の一定電圧降下素子７を介して第１のバイポ
ーラトランジスタ１のベース、ゲートが入力端子９、ソ
ースが接地端子１２にそれぞれ接続され、第４のＭＯＳ
ＦＥＴ６もベース電荷引抜用で、ドレインが第２の一定
電圧降下素子８を介して第２のバイポーラトランジスタ
２のベース、ゲートが入力端子９、ソースが電源端子１
１にそれぞれ接続されている。第１及び第２の一定電圧
降下素子７、８は、導通時に両端に一定の電圧降下、以
下に述べるような接合電圧Ｖｂｅに等しい電圧降下を生
じる素子で、ダイオード等の素子によって構成されるも
のである。

【００３３】なお、以下の図面においては、特に、明示
がない限り、ｐＭＯＳＦＥＴのウェル（基板）は電源電
圧側に接続され、ｎＭＯＳＦＥＴのウェル（基板）は接
地電位側に接続されているものである。

【００３４】また、図２は、第１の実施例における各部
の信号波形を示す波形図である。

【００３５】図２において、（ａ）は入力端子１１、
（ｂ）は第２のバイポーラトランジスタ２のベース、
（ｃ）は第１のバイポーラトランジスタ１のベース、
（ｄ）は出力端子１０における信号波形であり、図２の
中のＶｃｃは電源電圧、Ｖｂｅは第１及び第２のバイポ
ーラトランジスタ１、２におけるベース・エミッタ間順
方向接合電圧、ＧＮＤは接地電圧を示すものである。

【００３６】ここにおいて、第１の実施例の動作を図２
の波形図を併用して説明する。

【００３７】いま、図２の（ａ）に示すように、正（高
レベル）としての電圧（Ｖｃｃ−Ｖｂｅ）と負（低レベ
ル）としての電圧Ｖｂｅとの間で変化する入力信号が入
力端子９に印加されると、その入力信号は第１及び第２
のＭＯＳＦＥＴ３、４を介して第１及び第２のバイポー
ラトランジスタ１、２のベースを駆動し、第１及び第２
のバイポーラトランジスタ１、２のエミッタから出力端
子１０に出力信号が供給されるが、このときの出力信号
は、図２の（ｄ）に示すように、入力信号の正の期間に
負（低レベル）としての電圧Ｖｂｅになり、入力信号の
負の期間に正（高レベル）としての電圧（Ｖｃｃ−Ｖｂ
ｅ）になる信号である。また、前述の動作において、入
力信号の正の期間に、Ａ点の電圧は負ＧＮＤ、Ｂ点の電
圧も負Ｖｂｅになり、一方、入力信号の負の期間に、Ａ
点の電圧は正（Ｖｃｃ−Ｖｂｅ）、Ｂ点の電圧も正Ｖｃ
ｃになる。

【００３８】前述の動作をさらに詳しく述べると、入力
信号の正の期間には、第２のＭＯＳＦＥＴ４がオン状態
になって、そのソース・ドレイン間の電圧降下がほぼ０
になり、Ａ点の電圧は接地電圧ＧＮＤに低下するので、
第２のバイポーラトランジスタ２はオン状態になり、出
力端子１０には接地電圧ＧＮＤより第２のバイポーラト
ランジスタ２の順方向接合電圧Ｖｂｅだけ高い電圧、即
ち、電圧Ｖｂｅが供給されるようになる。また、前記期
間には、第１のＭＯＳＦＥＴ３がオフ状態になり、その
ソース・ドレイン間が開放状態になるので、第１のバイ
ポーラトランジスタ１もオフ状態になる。これと同時
に、前記期間には、第３のＭＯＳＦＥＴ５がオン状態に
なって、第１のバイポーラトランジスタ１のベース電荷
の引抜きを行なうとともに、第１の一定電圧降下素子７
を導通状態に駆動し、その両端に電圧Ｖｂｅが生じるよ
うになるので、Ｂ点の電圧は接地電圧ＧＮＤに対して電
圧Ｖｂｅだけ高い電圧、即ち、出力端子１０の供給電圧
と同じ電圧Ｖｂｅになる。

【００３９】続いて、入力信号の負の期間になると、今
度は、第１のＭＯＳＦＥＴ３がオン状態になって、その
ソース・ドレイン間の電圧降下がほぼ０になるので、Ｂ
点の電圧は電源電圧Ｖｃｃまで上昇し、それによって第
１のバイポーラトランジスタ１はオン状態になり、出力
端子１０には電源電圧Ｖｃｃより第１のバイポーラトラ
ンジスタ１の順方向接合電圧Ｖｂｅだけ低い電圧、即
ち、電圧（Ｖｃｃ−Ｖｂｅ）が供給されるようになる。
また、前記期間には、第２のＭＯＳＦＥＴ４がオフ状態
になり、そのソース・ドレイン間が開放状態になるの
で、第２のバイポーラトランジスタ２もオフ状態にな
る。同時に、前記期間には、第４のＭＯＳＦＥＴ６がオ
ン状態になって、第２のバイポーラトランジスタ２のベ
ース電荷の引抜きを行なうとともに、第２の一定電圧降
下素子８を導通状態に駆動し、その両端に電圧Ｖｂｅが
生じるようになるので、Ａ点の電圧は電源電圧Ｖｃｃに
対して電圧Ｖｂｅだけ低い電圧、即ち、出力端子１０の
供給電圧と同じ電圧（Ｖｃｃ−Ｖｂｅ）になる。

【００４０】このように、本実施例においては、入力信
号及び出力信号は、ともに、正（高レベル）のときに電
圧（Ｖｃｃ−Ｖｂｅ）になり、負（低レベル）のときに
電圧Ｖｂｅになるもので、出力信号は、入力信号とレベ
ルが一致し、かつ、極性が反転したものになる。また、
Ａ点においては、第２の一定電圧降下素子８の働きによ
り、負（低レベル）のときには接地電圧ＧＮＤまで低下
するのに対して、正（高レベル）のときには電圧（Ｖｃ
ｃ−Ｖｂｅ）まで上昇するだけであり、Ｂ点において
は、第１の一定電圧降下素子７の働きにより、正（高レ
ベル）のときには電源電圧Ｖｃｃまで上昇するのに対し
て、負（低レベル）のときには電圧Ｖｂｅまで低下する
だけである。さらに、第１乃至第４のＭＯＳＦＥＴ３乃
至６のドレイン・ソース間には、前記電圧（Ｖｃｃ−Ｖ
ｂｅ）が印加されるだけで、それ以上の電圧が印加され
ることがなく、また、第１及び第４のＭＯＳＦＥＴ３、
６のソースはウェル（基板）と同様に電源電圧Ｖｃｃが
供給されており、第２及び第３のＭＯＳＦＥＴ４、５の
ソースもウェル（基板）と同じく接地電圧ＧＮＤが供給
されているため、基板バイアス効果によるしきい電圧Ｖ
ｔｈの上昇もなく、ゲート・ソース間にも電圧（Ｖｃｃ
−Ｖｂｅ）が印加されるだけである。

【００４１】したがって、本実施例によれば、第１乃至
第４のＭＯＳＦＥＴ３乃至６において、そのドレイン・
ソース間、ゲート・ソース間、及び、ゲート・ドレイン
間に印加される電圧は、最高でも電源電圧Ｖｃｃより低
い電圧（Ｖｃｃ−Ｖｂｅ）に過ぎないことから、電源電
圧Ｖｃｃを、第１乃至第４のＭＯＳＦＥＴ３乃至６の耐
圧で決まる値よりも前記電圧Ｖｂｅ分だけ高く選ぶこと
が可能になる。また、第１のバイポーラトランジスタ１
及び第２のバイポーラトランジスタ２において、そのコ
レクタ・エミッタ間に印加される電圧は、最高でも電源
電圧Ｖｃｃより低い電圧（Ｖｃｃ−Ｖｂｅ）であるの
で、第１及び第２のバイポーラトランジスタ１、２を高
速度動作させることが可能になる。

【００４２】ここにおいて、図３は、ＭＯＳＦＥＴの印
加電圧に対する動作遅延時間との関係を示す特性図であ
って、ａは第１の実施例によるゲート回路、ｂは第１及
び第２の一定電圧降下素子７、８を設けていない従来の
ゲート回路におけるものである。

【００４３】図３の特性からも明らかなように、第１の
実施例のものは、ＭＯＳＦＥＴに印加される電圧は電源
電圧Ｖｃｃよりも前記電圧Ｖｂｅだけ低くなるので、そ
の分電源電圧Ｖｃｃを上昇させることが可能になり、低
い耐圧のＭＯＳＦＥＴを用いたとしても、高速度で動作
させることが可能になる。また、第１の実施例のもの
は、低い耐圧のＭＯＳＦＥＴを用いて駆動力を上昇させ
ることができるので、同じ電源電圧Ｖｃｃを印加してい
る場合に、第１の実施例のものの方がより高速度動作が
可能なゲート回路になる。

【００４４】次いで、図４は、第１及び第２の一定電圧
降下素子７、８の構成例を示す回路構成図であり、
（ａ）はダイオードによるもの、（ｂ）はバイポーラト
ランジスタによるもの、（ｃ）はＭＯＳＦＥＴによるも
のである。

【００４５】図４において、５０はダイオード、５１は
ｎｐｎ型バイポーラトランジスタ、５２はｐｎｐ型バイ
ポーラトランジスタ、５３はｎＭＯＳＦＥＴ、５４はＭ
ＯＳＦＥＴである。

【００４６】そして、バイポーラトランジスタ５１、５
２は、ともに、ベースとコレクタが接続されたダイオー
ド構成のものであり、ＭＯＳＦＥＴ５３、５４は、とも
に、ゲートとドレインが接続された構成のものである。

【００４７】前記構成において、まず、ｐｎ接合を有す
るダイオード５０においては、前記電圧Ｖｂｅと同じよ
うな値の順方向接合電圧Ｖｆが存在するので、この電圧
Ｖｆを一定電圧の降下に利用している。いま、ダイオー
ド５０の両端に順方向の前記電圧Ｖｆ以上の電圧が印加
されると、ダイオード５０は直ちにオン状態になり、そ
の両端の電圧は前記電圧Ｖｂｅにほぼ等しい一定電圧Ｖ
ｆになるので、この電圧Ｖｆを用いて前記電圧Ｖｂｅの
設定を行なうことができる。

【００４８】次に、バイポーラトランジスタ５１、５２
においては、前記電圧Ｖｂｅと同じ順方向接合電圧Ｖｂ
ｅが存在するので、この電圧Ｖｂｅを一定電圧の降下に
利用する。この場合も、バイポーラトランジスタ５１、
５２の両端に、順方向の前記電圧Ｖｂｅ以上の電圧が印
加されると、バイポーラトランジスタ５１、５２がオン
状態になり、その両端の電圧は前記電圧Ｖｂｅに等しい
一定電圧Ｖｂｅになり、前と同様に、前記電圧Ｖｂｅの
設定を行なうことができる。

【００４９】さらに、ＭＯＳＦＥＴ５３、５４において
は、前記電圧Ｖｂｅと同じような値のしきい電圧Ｖｔｈ
が存在するので、このしきい電圧Ｖｔｈを一定電圧の降
下に利用している。そして、この場合の機能や動作は、
前記ダイオード５１やバイポーラトランジスタ５１、５
２のものと同じであるので、これ以上の詳しい説明は省
略する。

【００５０】ところで、前記第１の実施例においては、
第１及び第２の一定電圧降下素子７、８として、例え
ば、図３の（ｂ）に示すように、ｎｐｎバイポーラトラ
ンジスタ５１のベース・コレクタ間を相互接続したもの
を用いるのが好適である。しかしながら、前述の第１及
び第２の一定電圧降下素子７、８を用いた際には、それ
を構成するためのバイポーラトランジスタ５１を２個も
追加しなければならず、集積回路におけるゲート回路が
占める部分の面積が大きくなる。

【００５１】図５は、ゲート回路が占める部分の面積を
大きくせずに、前述の第１及び第２の一定電圧降下素子
７、８を実装した半導体装置の第１の実施例の構成図で
あって、（ａ）はその断面図、（ｂ）はその平面図であ
る。

【００５２】図５において、３１はｐ型基板、３２はソ
ース拡散層、３３はドレイン拡散層、３４はゲート電
極、３５は層間絶縁膜、３６は多結晶シリコン、３７は
ダイオード拡散層、３８はフイールド酸化膜である。

【００５３】そして、ソース拡散層３２、ドレイン拡散
層３３、ゲート電極３４によって第３のＭＯＳＦＥＴ５
が構成され、ｐ型不純物を高濃度でドープすることによ
り形成した多結晶シリコン３６とドレイン拡散層３３と
の間に第１の一定電圧降下素子７となるダイオード５０
が構成される。一方、図５に示す装置において、各部の
ｐ型のものをｎ型に、ｎ型のものをｐ型にそれぞれ変更
すれば、同様にして、第４のＭＯＳＦＥＴ６と第２の一
定電圧降下素子８となるダイオード５０が構成される。

【００５４】この半導体装置の第１の実施例によれば、
ダイオード５０は、第３のＭＯＳＦＥＴ５または第４の
ＭＯＳＦＥＴ６のドレイン拡散層３３上に形成されるの
で、半導体装置のゲート回路が占める部分の面積を大き
くすることなく、ゲート回路を実装することができる。

【００５５】また、図５の半導体装置を製造するに際し
て、多結晶シリコン３６の形成工程は、第１及び第２の
バイポーラトランジスタ１、２における多結晶シリコン
エミッタの形成工程と共通にすることができる。即ち、
第３のｎＭＯＳＦＥＴ５のドレイン拡散層３３上にｐ型
の多結晶シリコン３６を設け、第１の一定電圧降下素子
７となるダイオード５０を形成する場合には、第２のｐ
ｎｐバイポーラトランジスタのｐ型エミッタ多結晶シリ
コンの形成工程と同じ工程中に前記形成を行なう。一
方、第４のｐＭＯＳＦＥＴ６のドレイン拡散層３３上に
ｎ型の多結晶シリコン３６を設け、第２の一定電圧降下
素子８となるダイオード５０を形成する場合には、第１
のｎｐｎバイポーラトランジスタ１のｎ型エミッタ多結
晶シリコンの形成工程と同じ工程中に前記形成を行なう
ようにする。このような製造工程を経るようにすれば、
プロセス工程数を増やすことなく、図５に示すような半
導体装置を製造することができる。

【００５６】次に、図６は、本発明に係わるゲート回路
の第２の実施例を示す回路構成図であり、図６におい
て、図１に示す構成要素と同じ構成要素には同じ符号を
付けている。

【００５７】そして、ベース電荷引抜用の第３のＭＯＳ
ＦＥＴ５は、ドレインが直接第１のバイポーラトランジ
スタ１のベース、ゲートが入力端子９、ソースが出力端
子１０にそれぞれ接続され、ベース電荷引抜用の第４の
ＭＯＳＦＥＴ６は、ドレインが直接第２のバイポーラト
ランジスタ２のベース、ゲートが入力端子９、ソースが
出力端子１０にそれぞれ接続されている。この第２の実
施例が前記第１の実施例と異なっている点は、第３のＭ
ＯＳＦＥＴ５のソースと基板（ウェル）及び第４のＭＯ
ＳＦＥＴ６のソースと基板（ウェル）を、接地端子１２
及び電源端子１１に接続する代わりに、ともに出力端子
１０に接続している点だけである。

【００５８】この第２の実施例は、次のような動作を行
なう。

【００５９】図２の（ａ）に示すような入力信号の正の
期間に、第２のＭＯＳＦＥＴ４がオンになり、Ａ点の電
圧は接地電圧ＧＮＤに低下するので、第２のバイポーラ
トランジスタ２はオンになり、出力端子１０には接地電
圧ＧＮＤより第２のバイポーラトランジスタ２の順方向
接合電圧Ｖｂｅだけ高い電圧、即ち、電圧Ｖｂｅが供給
される。また、前記期間には、第１のＭＯＳＦＥＴ３が
オフになり、第１のバイポーラトランジスタ１もオフに
なる。これと同時に、第３のＭＯＳＦＥＴ３がオンにな
って、第１のバイポーラトランジスタ１のベース電荷の
引抜きを行なうが、このとき第３のＭＯＳＦＥＴ３のオ
ンにより、出力端子１０の電圧ＶｂｅがＢ点に供給され
るので、Ｂ点の電圧はＶｂｅになる。

【００６０】続いて、前記入力信号の負の期間になる
と、第１のＭＯＳＦＥＴ３がオンになり、Ｂ点の電圧が
電源電圧Ｖｃｃまで上昇し、第１のバイポーラトランジ
スタ１がオンになるので、出力端子１０には電源電圧Ｖ
ｃｃより第１のバイポーラトランジスタ１の順方向接合
電圧Ｖｂｅだけ低い電圧、即ち、電圧（Ｖｃｃ−Ｖｂ
ｅ）が供給される。また、前記期間には、第２のＭＯＳ
ＦＥＴ４がオフになり、第２のバイポーラトランジスタ
２もオフになる。これと同時に、第４のＭＯＳＦＥＴ６
がオンになり、第２のバイポーラトランジスタ２のベー
ス電荷の引抜きを行なうが、このとき第４のＭＯＳＦＥ
Ｔ６のオンにより、出力端子１０の電圧（Ｖｃｃ−Ｖｂ
ｅ）がＡ点に供給されて、Ａ点の電圧は（Ｖｃｃ−Ｖｂ
ｅ）になる。

【００６１】本実施例においても、入力信号及び出力信
号は、正（高レベル）のときが電圧（Ｖｃｃ−Ｖｂｅ）
になり、負（低レベル）のときが電圧Ｖｂｅになる。ま
た、Ａ点においては、第４のＭＯＳＦＥＴ６の働きによ
り、負（低レベル）のときに接地電圧ＧＮＤまで低下す
るのに対して、正（高レベル）のときに電圧（Ｖｃｃ−
Ｖｂｅ）まで上昇するだけであり、Ｂ点においては、第
３のＭＯＳＦＥＴ５の働きにより、正（高レベル）のと
きに電源電圧Ｖｃｃまで上昇するのに対して、負（低レ
ベル）のときに電圧Ｖｂｅまで低下するだけである。さ
らに、第１乃至第４のＭＯＳＦＥＴ３乃至６のドレイン
・ソース間には、前記電圧（Ｖｃｃ−Ｖｂｅ）を超える
電圧が印加されることがない。

【００６２】このように、本実施例によれば、第１及び
第２の一定電圧降下素子７、８を用いることなく、第１
乃至第４のＭＯＳＦＥＴ３乃至６のドレイン・ソース
間、ゲート・ソース間、及び、ゲート・ドレイン間に印
加される電圧を、最高（Ｖｃｃ−Ｖｂｅ）に抑えること
ができ、電源電圧Ｖｃｃを、第１乃至第４のＭＯＳＦＥ
Ｔ３乃至６の耐圧で決まる値よりも前記電圧Ｖｂｅ分だ
け高く選ぶことが可能になる。また、第１及び第２のバ
イポーラトランジスタ１、２のコレクタ・エミッタ間に
印加される電圧も、最高（Ｖｃｃ−Ｖｂｅ）に抑えられ
るので、第１及び第２のバイポーラトランジスタ１、２
を高速度動作させることが可能になる。

【００６３】なお、本実施例においては、第３及び第４
のＭＯＳＦＥＴ５、６のソースと基板（ウェル）とを相
互接続させ、基板バイアス効果によりしきい電圧Ｖｔｈ
が高くなるのを防いでいるが、このしきい電圧Ｖｔｈの
低い素子を構成できれば、前記接続を行なう必要はな
い。

【００６４】続いて、図７は、本発明に係わるゲート回
路の第３の実施例を示す回路構成図であり、図７におい
て、図１及び図６に示す構成要素と同じ構成要素には同
じ符号を付けている。

【００６５】そして、本実施例は、プルアップ側、即
ち、第１のバイポーラトランジスタ１を含む回路側に、
図１に示されるような第３のＭＯＳＦＥＴ５と第１の一
定電圧降下素子７とからなるベース電荷引込み回路を用
い、プルダウン側、即ち、第２のバイポーラトランジス
タ２を含む回路側に、図６に示されるような第４のＭＯ
ＳＦＥＴ６からなるベース電荷引込み回路を用いている
ものである。

【００６６】本実施例の動作は、前述の第１または第２
の実施例における対応する部分の動作と同じであるの
で、これ以上の詳しい説明は省略するが、本実施例にお
いても、前述の第１または第２の実施例において得られ
る効果と同等の効果を得ることができる。

【００６７】続く、図８は、本発明に係わるゲート回路
の第４の実施例を示す回路構成図であり、図８において
も、図１及び図６に示す構成要素と同じ構成要素には同
じ符号を付けている。

【００６８】そして、本実施例は、プルアップ側に、図
６に示されるような第３のＭＯＳＦＥＴ５からなるベー
ス電荷引込み回路を用い、プルダウン側に、図１に示さ
れるような第４のＭＯＳＦＥＴ６と第２の一定電圧降下
素子８とからなるベース電荷引込み回路を用いているも
のである。

【００６９】本実施例の動作も、前述の第１または第２
の実施例における対応する部分の動作と同じであるの
で、これ以上の詳しい説明は省略するが、本実施例も、
前述の第１または第２の実施例で得られる効果と同等の
効果を得ることができる。

【００７０】さらに、図９は、本発明に係わるゲート回
路の第５の実施例を示す回路構成図であり、同じ導電型
のバイポーラトランジスタを用いているものである。

【００７１】図９において、１３は第１のバイポーラト
ランジスタ、１４は第２のバイポーラトランジスタ、１
５は第１のＭＯＳＦＥＴ、１６は第２のＭＯＳＦＥＴ、
１７は第３のＭＯＳＦＥＴ、１８は第４のＭＯＳＦＥ
Ｔ、１９は第１の一定電圧降下素子であり、第１及び第
２のバイポーラトランジスタ１３、１４はともにｎｐｎ
バイポーラトランジスタで構成され、第１のＭＯＳＦＥ
Ｔ１５はｐＭＯＳＦＥＴ、第２乃至第４のＭＯＳＦＥＴ
１６乃至１８はともにｎＭＯＳＦＥＴで構成されてい
る。なお、その他に、図１に示す構成要素と同じ構成要
素には同じ符号を付けている。

【００７２】そして、第１及び第２のバイポーラトラン
ジスタ１３、１４は、電源端子１１と接地端子１２間に
直列接続され、それらの接続点に出力端子１０が接続て
出力段が構成される。第１のＭＯＳＦＥＴ１５は、第１
のバイポーラトランジスタ１３の駆動用で、ソースが電
源端子１１、ゲートが入力端子９、ドレインが第１のバ
イポーラトランジスタ１３のベースにそれぞれ接続さ
れ、第２のＭＯＳＦＥＴ１６は、第２のバイポーラトラ
ンジスタ２の駆動用で、ゲートが入力端子９、ドレイン
が出力端子１０、ソースが第２のバイポーラトランジス
タ２のベースにそれぞれ接続されている。第３のＭＯＳ
ＦＥＴ１７はベース電荷引抜用で、ドレインが第１の一
定電圧降下素子１９を介して第１のバイポーラトランジ
スタ１のベース、ゲートが入力端子９、ソースが接地端
子１２にそれぞれ接続され、第４のＭＯＳＦＥＴ１８も
ベース電荷引抜用で、ドレインが第２のバイポーラトラ
ンジスタ１４のベース、ゲートが入力端子９、ソースが
接地端子１２にそれぞれ接続されている。ここでも、第
１の一定電圧降下素子１９は、導通時に両端に一定の電
圧降下、即ち、前記電圧Ｖｂｅに等しい電圧降下を生じ
る素子で、ダイオード等の素子によって構成されるもの
である。

【００７３】本実施例の動作は、以下に述べるとおりで
ある。

【００７４】入力端子９に図２の（ａ）に示すような入
力信号が印加された場合、プルアップ側、即ち、第１の
バイポーラトランジスタ１３を含む回路側は、図１に示
す第１の実施例と同一の構成のものであって、第１の実
施例のところで既に説明したような動作と同じ動作を行
なうので、これ以上の説明は省略する。

【００７５】次に、プルダウン側、即ち、第２のバイポ
ーラトランジスタ１４を含む回路側においては、前記入
力信号が正の期間になると、第２のＭＯＳＦＥＴ１６が
オン、第４のＭＯＳＦＥＴ１８がオフになり、第２のバ
イポーラトランジスタ１４がオンになるので、出力端子
１０の電圧は接地電圧より第２のバイポーラトランジス
タ１４のベース・エミッタ順方向接合電圧Ｖｂｅだけ高
い電圧、即ち、電圧Ｖｂｅになり、Ａ点の電圧は前記入
力信号と同じ電圧（Ｖｃｃ−Ｖｂｅ）になる。次に、前
記入力信号が負の期間に入ると、前と反対に、第２のＭ
ＯＳＦＥＴ１６がオフ、第４のＭＯＳＦＥＴ１８がオン
になって、第２のバイポーラトランジスタ１４のベース
電荷の引抜きを行ない、第２のバイポーラトランジスタ
１４がオフになるので、出力端子１０の電圧は前記プル
ダウン側からの供給電圧、即ち、電源電圧Ｖｃｃから前
記第１のバイポーラトランジスタ１３のベース・エミッ
タ順方向接合電圧Ｖｂｅを差引いた電圧（Ｖｃｃ−Ｖｂ
ｅ）になり、Ａ点の電圧は接地電圧ＧＮＤになる。

【００７６】このように、本実施例においても、第１及
び第２のバイポーラトランジスタ１３、１４、及び、第
１乃至第４のＭＯＳＦＥＴ１５乃至１８の各電極間に印
加される電圧は前記電圧（Ｖｃｃ−Ｖｂｅ）を超えるこ
とがないので、前記プルダウン側に第２の一定電圧降下
素子を接続することなしに、電源電圧Ｖｃｃを第１乃至
第４のＭＯＳＦＥＴ１５乃至１８の耐圧電圧よりも前記
電圧Ｖｂｅだけ上昇させることができ、しかも、第１及
び第２のバイポーラトランジスタ１３、１４を高速度動
作させることができる等の効果が得られるものである。

【００７７】続いて、図１０は、本発明に係わるゲート
回路の第６の実施例を示す回路構成図であり、全てＭＯ
ＳＦＥＴを用いているものである。

【００７８】図１０において、２０は第１のＭＯＳＦＥ
Ｔ、２１は第２のＭＯＳＦＥＴ、２２は第３のＭＯＳＦ
ＥＴ、２３は第４のＭＯＳＦＥＴ、２４は第５のＭＯＳ
ＦＥＴ、２５は第６のＭＯＳＦＥＴ、２６は第７のＭＯ
ＳＦＥＴ、２７は第８のＭＯＳＦＥＴであり、第１、第
４、第５、第７のＭＯＳＦＥＴ２０、２３、２４、２６
はｎＭＯＳＦＥＴで構成され、第２、第３、第６、第８
のＭＯＳＦＥＴ２１、２２、２５、２７はＭＯＳＦＥＴ
で構成されている。その他に、図１に示す構成要素と同
じ構成要素には同じ符号を付けている。

【００７９】そして、第１及び第２のＭＯＳＦＥＴ２
０、２１は、ともに、ソースが出力端子１０に接続され
て、相補型の出力段を構成している。第３のＭＯＳＦＥ
Ｔ２２は、第１のＭＯＳＦＥＴ２０の駆動用で、ソース
が電源端子１１、ゲートが入力端子９、ドレインが第１
のＭＯＳＦＥＴ２０のゲートにそれぞれ接続され、第４
のＭＯＳＦＥＴ２３は、第２のＭＯＳＦＥＴ２１の駆動
用で、ドレインが第２のＭＯＳＦＥＴ２１のゲート、ゲ
ートが入力端子９、ソースが第２のＭＯＳＦＥＴ２１の
ゲートにそれぞれ接続されている。第５のＭＯＳＦＥＴ
２４はゲート電荷引抜用で、ドレインが第７のＭＯＳＦ
ＥＴ２６を介して第１のＭＯＳＦＥＴ２０のゲート、ゲ
ートが入力端子９、ソースが接地端子１２にそれぞれ接
続され、第６のＭＯＳＦＥＴ２５もゲート電荷引抜用
で、ドレインが第８のＭＯＳＦＥＴ２７を介して第２の
ＭＯＳＦＥＴ２１のゲート、ゲートが入力端子９、ソー
スが電源端子１１にそれぞれ接続されている。第７及び
第８のＭＯＳＦＥＴ２６、２７は、第１及び第２の一定
電圧効果素子で、いずれも、ゲート・ドレインが直接接
続され、両端にそのしきい電圧Ｖｔｈにほぼ等しい電圧
降下を生じさせるように構成されているものである。

【００８０】本実施例の動作は、次に述べるとおりであ
る。

【００８１】入力端子９に図２の（ａ）に示すような入
力信号が印加されると、まず、前記入力信号の正の期間
において、第４のＭＯＳＦＥＴ２３がオンになって、Ａ
点の電圧が接地電圧ＧＮＤに低下するので、第２のＭＯ
ＳＦＥＴ２１がオンになり、出力端子１０の電圧は接地
電圧ＧＮＤより第２のＭＯＳＦＥＴ２１のしきい電圧Ｖ
ｔｈだけ高い電圧、即ち、電圧Ｖｔｈになる。なお、前
記期間には、第３のＭＯＳＦＥＴ２２がオフで、第１の
ＭＯＳＦＥＴ２０もオフであるので、出力端子１０の電
圧は前記電圧Ｖｔｈに維持され、また、第５のＭＯＳＦ
ＥＴ２４のオンにより第１のＭＯＳＦＥＴ２６のゲート
電荷の引抜きが行われるとともに、第１の電圧降下素子
（第７のＭＯＳＦＥＴ）２６がオンになるので、第１の
電圧降下素子２６の両端に前記電圧Ｖｔｈが生じ、Ｂ点
の電圧も出力端子１０の電圧と同じ電圧Ｖｔｈになる。

【００８２】次いで、前記入力信号の負の期間に入る
と、第３のＭＯＳＦＥＴ２２がオンになって、Ｂ点の電
圧が電源電圧Ｖｃｃまで上昇するので、第１のＭＯＳＦ
ＥＴ２０がオンになり、出力端子１０の電圧は電源電圧
Ｖｃｃより第１のＭＯＳＦＥＴ２０のしきい電圧Ｖｔｈ
だけ低い電圧、即ち、電圧（Ｖｃｃ−Ｖｔｈ）になる。
なお、この期間には、第４のＭＯＳＦＥＴ２３がオフ
で、第２のＭＯＳＦＥＴ２１もオフになるので、出力端
子１０の電圧は前記電圧（Ｖｃｃ−Ｖｔｈ）に維持さ
れ、また、第６のＭＯＳＦＥＴ２５のオンにより第２の
ＭＯＳＦＥＴ２７のゲート電荷の引抜きが行われるとと
もに、第２の電圧降下素子（第８のＭＯＳＦＥＴ）２７
がオンになるので、第２の電圧降下素子２７の両端に前
記電圧Ｖｔｈが生じ、Ａ点の電圧も出力端子１０の電圧
と同じ電圧（Ｖｃｃ−Ｖｔｈ）になる。

【００８３】前述の動作において、ｎＭＯＳＦＥＴにお
ける前記しきい電圧ＶｔｈとｐＭＯＳＦＥＴにおける前
記しきい電圧Ｖｔｈとはやや異なる場合があるが、本実
施例においてはそれら電圧値Ｖｔｈがほぼ等しくなるよ
うなものを選択して構成したものであり、しかも、前記
電圧値Ｖｔｈには前記電圧Ｖｂｅに近い値を選ぶことが
好ましい。

【００８４】このように、本実施例においても、入力信
号及び出力信号は、ともに、正（高レベル）のときの電
圧が（Ｖｃｃ−Ｖｔｈ）、負（低レベル）のときの電圧
がＶｔｈの間で変化するものになる。そして、前記変化
に対応して、Ａ点の電圧は、負（低レベル）時に接地電
圧ＧＮＤ、正（高レベル）時に前記電圧（Ｖｃｃ−Ｖｔ
ｈ）になり、Ｂ点の電圧は、正（高レベル）時に電源電
圧Ｖｃｃ、負（低レベル）時に前記電圧Ｖｔｈになる。

【００８５】このため、本実施例においても、第１乃至
第８のＭＯＳＦＥＴ２０乃至２７の各電極間に印加され
る電圧は、前記電圧（Ｖｃｃ−Ｖｔｈ）を超えることが
ないので、電源電圧Ｖｃｃを前記各ＭＯＳＦＥＴ２０乃
至２７の耐圧電圧よりも前記しきい電圧Ｖｔｈだけ上昇
させることができ、それにより前記各ＭＯＳＦＥＴ２０
乃至２７を高速動作させることができる等、前述の各実
施例で得られる効果と同様の効果を得ることができる。

【００８６】なお、本実施例において、第１及び第２の
ＭＯＳＦＥＴ２０、２１のウェル（基板）を直接ソース
に接続するようにしているが、この理由は、基板バイア
ス効果により、第１及び第２のＭＯＳＦＥＴ２０、２１
のしきい電圧Ｖｔｈが高くなるのを防ぐためのものであ
る。同様に、第７及び第８のＭＯＳＦＥＴ２６、２７に
おいても、そのウェル（基板）をソースに接続するよう
にしている。

【００８７】次に、図１１は、本発明に係わるゲート回
路の第７の実施例を示す回路構成図であり、図１１にお
いて、図１０に示す構成要素と同じ構成要素には同じ符
号を付けている。

【００８８】そして、ゲート電荷引抜用の第５のＭＯＳ
ＦＥＴ２４のドレインは直接第１のＭＯＳＦＥＴ２０の
ソース、ゲートは入力端子９、ソースは出力端子１０に
それぞれ接続され、同じく、ゲート電荷引抜用の第６の
ＭＯＳＦＥＴ２５のドレインは直接第２のＭＯＳＦＥＴ
２１のソース、ゲートは入力端子９、ソースは出力端子
１０にそれぞれ接続されている。この第６の実施例が前
記第５の実施例と異なるところは、第１及び第２の一定
電圧降下素子２６、２７を除き、かつ、第５のＭＯＳＦ
ＥＴ２４のソースとウェル（基板）及び第６のＭＯＳＦ
ＥＴ２５のソースとウェル（基板）を接地端子１２及び
電源端子１１に接続する代わりに、ともに出力端子１０
に接続している点だけである。

【００８９】本実施例の動作は、前記第２の実施例及び
第５の実施例の動作に準じたものであって、それらの動
作から自ずと理解できる範囲内のものであるから、詳し
い説明は省略するが、本実施例においても、入力信号及
び出力信号は、正（高レベル）のときの電圧が（Ｖｃｃ
−Ｖｔｈ）、負（低レベル）のときの電圧がＶｔｈの間
で変化し、しかも、前記変化に対応して、Ａ点の電圧
は、負（低レベル）時に接地電圧ＧＮＤ、正（高レベ
ル）時に前記電圧（Ｖｃｃ−Ｖｔｈ）になり、Ｂ点の電
圧は、正（高レベル）時に電源電圧Ｖｃｃ、負（低レベ
ル）時に前記電圧Ｖｔｈになるものである。

【００９０】そして、本実施例は、第１及び第２の一定
電圧降下素子２６、２７を用いることなく、第１乃至第
６のＭＯＳＦＥＴ２０乃至２５の各電極間に印加される
電圧を、前記電圧（Ｖｃｃ−Ｖｔｈ）以下に制限できる
ので、電源電圧Ｖｃｃを前記各ＭＯＳＦＥＴ２０乃至２
５の耐圧よりも前記しきい電圧Ｖｔｈだけ上昇させるこ
とができ、それにより前記各ＭＯＳＦＥＴ２０乃至２３
の高速度動作が可能になる等の効果を得ることができ
る。

【００９１】なお、前記第６及び第７の実施例は、将
来、ＭＯＳＦＥＴの微細化が進み、しかも、駆動力の点
においてバイポーラトランジスタとＭＯＳＦＥＴとの差
がなくなり、高速度動作特性が維持されるようになった
場合においては、バイポーラトランジスタのプロセス工
程数より少ないプロセス工程数で製造できるために有利
なものになる。また、従来のＣＭＯＳＦＥＴ回路と比べ
て見ても、前記実施例のものは、入力容量を小さくした
ままで、出力段の第１及び第２のＭＯＳＦＥＴ２０、２
１を大きくできるため、負荷依存性が優れたものにな
る。

【００９２】続く、図１２は、本発明に係わるゲート回
路の第８の実施例を示すブロック構成図であり、出力信
号レベルにおけるオーバーシュート防止回路を付加した
ものである。

【００９３】図１２において、２８は第１の付加ＭＯＳ
ＦＥＴ、２９は第２の付加ＭＯＳＦＥＴ、３０は前記第
１乃至第７の実施例として示したものの中のいずれかの
ゲート回路であり、第１の付加ＭＯＳＦＥＴ２８はｎＭ
ＯＳＦＥＴ、第２の付加ＭＯＳＦＥＴ２９はｐＭＯＳＦ
ＥＴで構成されている。その他に、図１に示す構成要素
と同じ構成要素には同じ符号を付けている。

【００９４】そして、第１の付加ＭＯＳＦＥＴ２８のド
レインは出力端子１０、ゲートは入力端子９、ソースは
前記電圧（Ｖｃｃ−Ｖｂｅ）または（Ｖｃｃ−Ｖｔｈ）
の供給源にそれぞれ接続され、第２の付加ＭＯＳＦＥＴ
２９のドレインは出力端子１０、ゲートは入力端子９、
ソースは前記電圧ＶｂｅまたはＶｔｈの供給源にそれぞ
れ接続されている。

【００９５】ところで、前記第１乃至第７の実施例のゲ
ート回路においては、出力信号の正（高レベル）時の電
圧が（Ｖｃｃ−Ｖｂｅ）または（Ｖｃｃ−Ｖｔｈ）にな
り、負（低レベル）時の電圧がＶｂｅまたはＶｔｈにな
るが、実際にはオーバーシュート等の過渡現象により前
記各電圧（レベル）は必ずしも前述のような値に固定さ
れない。

【００９６】本実施例は、前記各電圧（レベル）を前記
電圧に固定するため手段を付加したもので、いま、入力
信号が正（高レベル）の期間には、ゲート回路３０の出
力電圧は負（低レベル）、即ち、電圧ＶｂｅまたはＶｔ
ｈになるが、前記期間に、前記入力信号に応答して第２
の付加ＭＯＳＦＥＴ２９がオンになるので、出力端子１
０の電圧は前記電圧ＶｂｅまたはＶｔｈに固定され、出
力電圧の負（低レベル）中に含まれるオーバーシュート
等の過渡現象成分を除くことができる。一方、入力信号
が負（低レベル）の期間に入ると、ゲート回路３０の出
力電圧は正（高レベル）、即ち、電圧（Ｖｃｃ−Ｖｂ
ｅ）または（Ｖｃｃ−Ｖｔｈ）になるが、前記期間に、
前記入力信号に応答して今度は第１の付加ＭＯＳＦＥＴ
２８がオンになるので、出力端子１０の電圧は前記電圧
（Ｖｃｃ−Ｖｂｅ）または（Ｖｃｃ−Ｖｔｈ）に固定さ
れ、出力電圧の正（高レベル）中に含まれるオーバーシ
ュート等の過渡現象成分を除くことができる。

【００９７】このように、本実施例によれば、出力信号
の正（高レベル）及び負（低レベル）をそれぞれ決めら
れた値に固定できるので、ゲート回路３０の動作が安定
になり、設計も容易になるという効果がある。

【００９８】以上の各実施例においては、ゲート回路が
インバータ回路を構成する場合について説明したが、本
発明はこのような例に限られるものではなく、例えば、
多入力ＮＡＮＤゲート回路やＮＯＲゲート回路にも同様
に適用できることは勿論である。

【００９９】続いて、図１３は、本発明に係わるゲート
回路を含む半導体装置の第２の実施例を示す断面構成図
である。

【０１００】図１３において、３９はｐ＋型拡散層、４
０、４１は金属配線、４２は絶縁層、４３は隔離領域で
あり、その他、図５に示す構成要素と同じ構成要素には
同じ符号を付けている。

【０１０１】そして、本実施例は、同じ集積回路内に形
成されたｎＭＯＳＦＥＴ間、または、ｎＭＯＳＦＥＴと
ｐＭＯＳＦＥＴ間においてウェル（基板）の電位が異な
る場合に、前記各ＭＯＳＦＥＴのウェル（基板）を電気
的に分離するためのものであって、絶縁層４２上に単結
晶シリコンのウェル領域３１が形成された、いわゆる、
ＳＯＩ基板を用いてウェル（基板）を他の領域と電気的
に分離した構造のｎＭＯＳＦＥＴを示すものである。

【０１０２】本実施例においては、ドレイン領域３３、
ゲート電極３４、ソース領域３２、及び、ウェル領域３
１によってｎＭＯＳＦＥＴが形成されており、ウェル領
域３１は、ウェル領域（基板）３１にシリコン酸化膜を
設けることにより形成した絶縁層４２と、表面から前記
シリコン酸化膜からなる絶縁層４２にまで達する溝内に
酸化物を埋め込んで形成した隔離領域４３によって、他
の領域と電気的に分離されている。また、ウェル領域３
１の電位は、それと接触しているｐ＋型拡散層３９の電
位により定められ、この場合に、ｐ＋型拡散層３９は金
属配線４１を介してソース領域３２と接続され、ソース
と同電位になるように構成されている。

【０１０３】本実施例によれば、ウェル領域３１が絶縁
層４２と隔離領域４３からなる酸化物によって囲まれて
いるため、ウェル領域３１に付属する寄生容量が小さく
なり、ソース電位が変動するようなゲート回路におい
て、ウェル領域３１の電位とソース電位とを同じにして
も、ゲート回路の高速度動作特性を損なうことがなく、
基板バイアス効果によるしきい電圧Ｖｔｈの上昇を抑え
ることができる。

【０１０４】なお、前述の実施例において、シリコン酸
化膜からなる絶縁層４２を設ける代わりに、ｎ型基板を
設け、このｎ型基板に電源電圧Ｖｃｃを印加させるよう
に構成しても、ｐ型のウェル領域３１と前記ｎ型基板と
の間のｐｎ接合によって、前述の実施例と同様のウェル
領域３１の隔離効果を達成させることができる。ただ
し、この構成の場合は、前記にｐｎ接合による寄生容量
が付属するようになるものの、高価なＳＯＩ基板を用い
なくても済むという効果がある。

【０１０５】また、同じく前述の実施例において、シリ
コン酸化膜からなる絶縁層４２を設ける代わりに、ウェ
ル領域３１の下部全体にｎ型埋込層を設け、さらに、こ
のｎ型埋込層の下部に別のｐ型基板を設け、かつ、前記
隔離領域４３を前記ｎ型埋込層の下の前記別のｐ型基板
内まで延在させ、前記ｎ型埋込層に電源電圧Ｖｃｃまた
はドレイン電位と同電位を印加させるように構成して
も、ｐ型のウェル領域３１と前記ｎ型基板との間のｐｎ
接合によって、前述の実施例と同様のウェル領域３１の
隔離効果を達成させることができる。

【０１０６】さらに、同じく前述の実施例において、ソ
ース領域３２とｐ＋型拡散層３９との間に設けられてい
るフィールド酸化膜３８を除去することもできる。この
例の場合には、前記フィールド酸化膜３８が存在しない
分だけ、ｎＭＯＳＦＥＴの容積を小さく構成することが
できる。

【０１０７】次に、図１４は、本発明に係わるゲート回
路を含む半導体装置の第３の実施例を示す断面構成図で
あり、ＳＯＩ基板や隔離領域４３を用いないでウェル領
域３１の隔離を行なう例を示している。

【０１０８】図１４において、４４はｎ型埋込層、４５
はｐ型基板であり、その他、図１３に示す構成要素と同
じ構成要素には同じ符号を付けている。

【０１０９】そして、ウェル領域３１は側面と底面がｎ
型埋込層４４によって包囲されるとともに、前記ｎ型埋
込層４４も側面と底面がｐ型基板４５によって包囲さ
れ、さらに、ｎ型埋込層４４の端部をドレイン領域３３
と接触させることにより、ｎ型埋込層４４に電源電圧Ｖ
ｃｃまたはドレイン電位と同じ電位を印加させる構成に
なっている。

【０１１０】この構成によれば、前記ウェル領域３１と
ｎ型埋込層４４とで構成されるｐｎ接合によって、前述
の実施例と同様に、ウェル領域３１の隔離効果を達成す
ることができる。なお、本実施例は、ウェル領域３１に
付属する寄生容量は大きくなるが、ＳＯＩ基板や溝に酸
化物を埋込む等の分離手段を設けるための工程が不要に
なるので、プロセスコストが安くなるという効果を有
し、また、ｎ型領域４４をドレイン領域３３に接続させ
ているので、ｎ型領域４４の電位供給領域が不要にな
り、その分だけＭＯＳＦＥＴの容積を小さくできるとい
う効果もある。

【０１１１】以上、第２及び第３の実施例は、半導体装
置にｎＭＯＳＦＥＴを構成した例であるが、前記各実施
例における各部の導電特性をそれぞれ逆にすれば、ｐＭ
ＯＳＦＥＴを構成する場合にも同様に適用できることは
勿論である。

【０１１２】続いて、本発明に係わるゲート回路が適用
可能な周辺技術について述べる。

【０１１３】図１５は、ゲート回路における負荷容量を
変化させた場合における信号遅延時間の変化の状態を示
す特性図であり、ａは本発明による回路、ｂは従来のＣ
ＭＯＳＦＥＴ回路の特性である。

【０１１４】従来のＢｉＣＭＯＳ回路（以下、これを前
者という）と従来のＣＭＯＳＦＥＴ回路（以下、これを
後者という）とを比べた場合に、前者は負荷依存性が小
さく、また、後者は負荷依存性が大きいことから、負荷
が小さい領域では後者の方がより高速度の動作特性を示
すものであった。このため、従来のものは、大規模集積
回路（ＬＳＩ）中において、負荷が軽いものは高速度動
作の実行可能なＣＭＯＳＦＥＴゲート回路を用い、負荷
が重くものは同じく高速度動作の実行可能なＢｉＣＭＯ
Ｓゲート回路を用いていた。

【０１１５】しかるに、本発明に係わるゲート回路は、
図１５に示すように、負荷が軽いものであっても、従来
のＣＭＯＳＦＥＴゲート回路よりも高速度動作が実行可
能になるため、本発明に係わるゲート回路を用いれば、
超高速度動作が実行可能なＬＳＩを得ることができるよ
うになる。

【０１１６】例えば、メモリＬＳＩを構成する場合に、
高集積度が要求されるメモリセル部分はＭＯＳＦＥＴの
みの構成にし、その入出力部分はバイポーラトランジス
タを用いたＥＣＬ回路または本発明に係わるゲート回路
を用い、センスアンプ部分はバイポーラトランジスタで
構成し、デコーダ部分は本発明に係わるゲート回路で構
成すれば、超高速度動作が実行可能なメモリＬＳＩを得
ることができる。

【０１１７】図１６は、前述のようなメモリＬＳＩの一
例を示す配置構成図である。

【０１１８】図１６において、６０は入力バッファ部
分、６１はデコーダ部分、６２はメモリセルアレイ部
分、６３はセンスアンプ部分、６４は出力バッファ部分
である。そして、入力バッファ部分６０、デコーダ部分
６１、センスアンプ部分６３、出力バッファ部分６４に
は、それぞれ、電源電圧Ｖｃｃが印加され、メモリセル
アレイ部分６３には、電源電圧（Ｖｃｃ−Ｖｂｅ）が印
加される。

【０１１９】前記構成において、メモリセルアレイ部分
６３は、ＭＯＳＦＥＴのみの構成であるため、ＭＯＳＦ
ＥＴの印加電圧を電源電圧Ｖｃｃより低い電圧（Ｖｃｃ
−Ｖｂｅ）を供給しているもので、この場合、メモリセ
ルアレイ部分６３の高レベルの電位は（Ｖｃｃ−Ｖｂ
ｅ）、低レベルの電位は接地電位ＧＮＤになる。

【０１２０】なお、前記メモリセルアレイ部分６３の電
源電圧を前記電圧（Ｖｃｃ−Ｖｂｅ）に選ぶ代わりに、
高電位側電源電圧をＶｃｃ、低電位側電源電圧をＶｂｃ
にそれぞれ選び、ＭＯＳＦＥＴの印加電圧を前と同様の
電圧（Ｖｃｃ−Ｖｂｅ）にし、メモリセルアレイ部分６
３の高レベルの電位がＶｃｃ、低レベルの電位がＶｂｅ
になるようにしてもよい。

【０１２１】以上の説明は、メモリＬＳＩの配置構成を
行なった場合であるが、プロセッサを構成する場合にお
いても、同様の構成を採用することができる。即ち、高
集積度が要求されるメモリセル部分はＭＯＳＦＥＴのみ
の構成にし、高速度動作特性が要求されるプロセッシン
グユニットのクリティカルパス等は本発明に係わるゲー
ト回路のみの構成にすれば、超高速度動作が実行可能な
プロセッサを得ることができる。なお、この場合に、高
速度動作特性よりも高集積度や低電力消費が要求される
前記メモリセル部分以外の部分にもＣＭＯＳＦＥＴ回路
を用いるようにしてもよい。

【０１２２】ところで、ＬＳＩ内において、本発明に係
わるゲート回路を用いるためには、外側回路の出力信号
を本発明に係わるゲート回路に入力するのに適したレベ
ルの信号に変換しなければならず、その変換のためのレ
ベル変換回路が必要になる。

【０１２３】図１７は、ＣＭＯＳＦＥＴ回路からの信号
をレベル変換し、本発明に係わるゲート回路に入力する
レベル変換回路の一例を示す回路構成図である。

【０１２４】図１７において、６５はＣＭＯＳＦＥＴ回
路、６６はｎＭＯＳＦＥＴ、６７はｐＭＯＳＦＥＴ、６
８はダイオード、６９は入力端子、７０は出力端子、７
１は電源端子、７２は接地端子、７３はＣＭＯＳＦＥＴ
回路６５の出力端である。

【０１２５】そして、ｎＭＯＳＦＥＴ６６、ダイオード
６８、ｐＭＯＳＦＥＴ６７が電源端子７１と接地端子７
２間に直列接続されてレベル変換回路が構成されてお
り、ｎＭＯＳＦＥＴ６６とダイオード６８間に出力端子
７０が接続される。前記ＭＯＳＦＥＴ６６、６７のゲー
トはＣＭＯＳＦＥＴ回路６５の出力端７３に接続され、
ＣＭＯＳＦＥＴ回路６５の入力端は入力端子６９に接続
されている。

【０１２６】前記構成において、いま、入力端子６９に
高レベルがＶｃｃ、低レベルが接地電圧ＧＮＤの入力信
号が印加されると、ＣＭＯＳＦＥＴ回路６５は電源電圧
（Ｖｃｃ−Ｖｂｅ）により駆動されているため、出力端
７３に生じる信号は高レベルが（Ｖｃｃ−Ｖｂｅ）、低
レベルが接地電圧ＧＮＤの信号に変換されて出力され
る。次に、この信号が前記電圧変換回路に供給される
と、高レベルはｎＭＯＳＦＥＴ６６のオンにより定まる
電圧（Ｖｃｃ−Ｖｂｅ）で前記信号と変わりがないが、
低レベルはダイオード６８の順方向接合電圧Ｖｂｅによ
り定まる接地電圧ＧＮＤよりも前記電圧Ｖｂｅだけ高い
電圧、即ち、電圧Ｖｂｅに変換されるので、この変換さ
れた信号は本発明に係わるゲート回路の入力信号に適合
した信号となり、出力端子７０から次続の本発明に係わ
るゲート回路に供給される。

【０１２７】続いて、図１８は、ＣＭＯＳＦＥＴ回路か
らの信号をレベル変換し、本発明に係わるゲート回路に
入力するレベル変換回路の他の例を示す回路構成図であ
る。

【０１２８】図１８において、７４は低電圧側電源端子
であり、その他、図１７に示す構成要素と同じ構成要素
には同じ符号をつけている。

【０１２９】そして、本例が図１７に示す前述の例と異
なる点は、ＣＭＯＳＦＥＴ回路６５とレベル変換回路
が、ともに、高電圧側電源端子７１と低電圧側電源端子
７４からの電圧で駆動され、かつ、ダイオード６８とｐ
ＭＯＳＦＥＴ６７間に出力端子７０が接続されている点
だけで、その他は前述の例と同じである。

【０１３０】動作において、入力端子６９に高レベルが
Ｖｃｃ、低レベルが接地電圧ＧＮＤの入力信号が印加さ
れると、ＣＭＯＳＦＥＴ回路６５は２つの電源電圧Ｖｃ
ｃ、Ｖｂｅにより駆動されているため、出力端７３に生
じる信号は高レベルが前記電圧Ｖｃｃ、低レベルが前記
電圧Ｖｂｅの信号に変換される。次に、この信号が前記
電圧変換回路に供給されると、高レベルは前記電源電圧
Ｖｃｃよりダイオード６８の順方向接合電圧Ｖｂｅを差
引いた電圧（Ｖｃｃ−Ｖｂｅ）に変換される一方、低レ
ベルはｐＭＯＳＦＥＴ６７のオンにより接地電圧ＧＮＤ
で前記信号と変わりがないので、ここで変換された信号
は前述の例と同様に本発明に係わるゲート回路の入力信
号に適合した信号となって、出力端子７０から次続の本
発明に係わるゲート回路に供給される。

【０１３１】続く、図１９は、ＥＣＬ回路と本発明に係
わるゲート回路との間に結合配置されたレベル変換回路
の一例を示す回路構成図である。

【０１３２】図１９において、７５はＥＣＬ（エミッタ
結合論理）回路、７６は本発明に係わるゲート回路、７
７、７８、７９、８０は第１乃至第４のＭＯＳＦＥＴ、
８１、８２、８３は第１乃至第３のダイオード、８４は
出力端子、８５は−Ｖｅｅを供給する電源端子であり、
第１及び第３のＭＯＳＦＥＴ７７、７９はｎＭＯＳＦＥ
Ｔ、第２及び第４のＭＯＳＦＥＴ７８、８０はｎＭＯＳ
ＦＥＴで構成されている。その他に、図１に示す構成要
素と同じ構成要素には同じ符号をつけている。

【０１３３】そして、第１のＭＯＳＦＥＴ７７、第１及
び第２のダイオード８１、８２、第２のＭＯＳＦＥＴ７
８が電源端子８５と接地端子間に直列接続されて第１回
路を構成し、前記第１及び第２のダイオード８１、８２
間に出力端子８４が接続される。また、第３のＭＯＳＦ
ＥＴ７９、第３のダイオード８３、第４のＭＯＳＦＥＴ
８０が電源端子８５と接地端子間に直列接続されて第２
回路を構成し、第２及び第４のＭＯＳＦＥＴ７８、８０
は電流ミラー型接続されて、これら第１及び第２回路に
よりレベル変換回路が構成される。さらに、第１及び第
３のＭＯＳＦＥＴ７７、７９のゲートはＥＣＬ回路７５
からの信号入力端を構成し、前記出力端子８４は次続の
本発明に係わるゲート回路７６の入力端子９に接続され
る。

【０１３４】前記構成において、ＥＣＬ回路７５は、高
レベルが接地電圧ＧＮＤ、低レベルが電圧（−Ｖｅｅ）
の信号を発生し、前記レベル変換回路に供給する。この
信号の高レベル期間に、第２乃至第４のＭＯＳＦＥＴ７
８、７９、８０がともにオンになり、前記出力端子８４
に電源電圧（−Ｖｅｅ）から第２のダイオード８２の順
方向接合電圧Ｖｂｅを差引いた電圧（−Ｖｅｅ＋Ｖｂ
ｅ）の低レベル出力が得られる。一方、前記信号が低レ
ベル期間に入ると、今度は第１のＭＯＳＦＥＴ７７のみ
がオンになり、前記出力端子８４に接地電圧ＧＮＤから
第１のダイオード８１の順方向接合電圧Ｖｂｅを差引い
た電圧（−Ｖｂｅ）の高レベル出力が得られ、その出力
が本発明に係わるゲート回路７６の入力信号として供給
される。

【０１３５】なお、本例の回路において、電源端子８４
の電圧Ｖｅｅとして、−３Ｖ程度に低下したものを用い
る場合には、本発明に係わるゲート回路７６の信号論理
レベルと、ＥＣＬ回路７５の信号論理レベルとがほぼ等
しくなるので、ＥＣＬ回路７５の出力を本発明に係わる
ゲート回路７６の入力端子９に直接接続することが可能
になる。

【０１３６】次に、本発明に係わるゲート回路を半導体
装置（ＬＳＩ）内に形成する場合に好適なレイアウトの
例について説明する。

【０１３７】図２０は、本発明に係わるゲート回路の１
つのレイアウトの例を示す概略構成図である。

【０１３８】図２０において、８６、８９はコレクタ拡
散層、８７、８８はベース拡散層、９０、１０３はコレ
クタ接続孔、９１、１０２はエミッタ接続孔、９２、１
０１はベース接続孔、９３、９４、９７、９８はゲート
電極、９５、９６、９９、１００はＭＯＳＦＥＴ拡散層
である。

【０１３９】そして、コレクタ拡散層８６とベース拡散
層８７の部分はｎｐｎバイポーラトランジスタ構成部
分、コレクタ拡散層８９とベース拡散層８８の部分はｐ
ｎｐバイポーラトランジスタ構成部分であり、また、Ｍ
ＯＳＦＥＴ拡散層９５、９６とゲート電極９３、９４の
部分はｐＭＯＳＦＥＴ構成部分、ＭＯＳＦＥＴ拡散層９
９、１００とゲート電極９７、９８の部分はｎＭＯＳＦ
ＥＴ構成部分である。さらに、前記ｐＭＯＳＦＥＴとｎ
ＭＯＳＦＥＴは２入力のものであって、構造を判り易く
するために配線の図示は省いている。

【０１４０】前記レイアウトによる構造のものにおいて
は、適宜配線を行なうことにより、２入力ＮＡＮＤゲー
ト回路または２入力ＮＯＲゲート回路を形成することが
できる。本例においては、前記ｐＭＯＳＦＥＴのゲート
電極９３と前記ｎＭＯＳＦＥＴのゲート電極９７を接続
して第１の入力とし、前記ｐＭＯＳＦＥＴのゲート電極
９４と前記ｎＭＯＳＦＥＴのゲート電極９８を接続して
第２の入力にして用いるか、または、前記ゲート電極９
３と前記ゲート電極９８を接続して第１の入力とし、前
記ゲート電極９４と前記ゲート電極９７を接続して第２
の入力にして用いる。また、本例では、ゲート電極９
３、９４、９７、９８を同心円状に形成し、ＭＯＳＦＥ
Ｔを２組並列配置した構成を採用している。この構成の
採用により、ＭＯＳＦＥＴ構成部分の横方向の長さは延
びるが、ゲート幅は従来のものの約半分にできるため、
ゲート抵抗を低くすることができる。さらに、ＭＯＳＦ
ＥＴの長さが横に延びたため、バイポーラトランジスタ
も横に延ばしてエミッタサイズを大きくすれば、無駄な
スペースを生じることなしに、大電流を通流できる素子
が構成できる。この他に、本例のものは、前記ゲート電
極９３、９８により囲まれた領域をドレインとして用い
れば、その面積が従来のものの半分になるため、寄生容
量の小さい素子が得られ、高速度動作の実行可能な回路
を構成することができる。

【０１４１】なお、本例においてダイオードを形成する
場合には、図５に示すような構造のものを形成すれば、
本例のレイアウトをそのまま利用できるが、バイポーラ
トランジスタによってダイオードを形成する場合には、
図２０に示すｎｐｎバイポーラトランジスタまたはｐｎ
ｐバイポーラトランジスタの外側部分に、新たにバイポ
ーラトランジスタを追加配置する必要がある。

【０１４２】ところで、本発明に係わるゲート回路に
は、ＬＳＩ構成を行なうために、ＭＯＳＦＥＴの耐圧と
して、３Ｖ以下の耐圧のものが用いられる場合も多く、
この場合には、各ＭＯＳＦＥＴのゲート長は０．４μｍ
以下にまで微細化される。一般に、ＭＯＳＦＥＴはゲー
ト長を短くすれば、電流を大きくすることができるが、
ゲート長が短くなれば、ゲート抵抗が大きくなることは
避けられず、交流動作特性はあまり改良されない。一
方、バイポーラトランジスタにおいては、電流はエミッ
タ面積により決められてしまうため、素子を微細化した
としても、エミッタ領域の大きさはあまり小さくするこ
とができない。このため、素子の微細化が進んだ場合に
は、バイポーラトランジスタの大きさによって回路幅や
長さが決まってしまい、無駄なスペースが大きくなっ
て、回路の集積度を上昇させることができない場合もあ
る。

【０１４３】続く、図２１は、本発明に係わるゲート回
路の他のレイアウトの例を示す概略構成図である。

【０１４４】図２１において、１０４、１０５、１１２
乃至１１５、１２２、１２３はゲート電極、１０６、１
０８乃至１１０、１１７、１１８、１２０、１２１はゲ
ート接続孔、１０７、１１１、１１６、１１８は金属配
線であり、その他、図２０に示す構成要素と同じ構成要
素には同じ符号を付けている。

【０１４５】そして、本例（前者）と図２０に示す例
（後者）と異なっている点は、前者のゲート電極９３、
９４、９７、９８が同心円状に形成されているのに対し
て、後者のゲート電極１０４、１０５、１１２乃至１１
５、１２２、１２３は並行に形成され、それらが１つ置
きに金属配線１０７、１１１、１１６、１１８により相
互接続されている点である。例えば、ゲート電極１０
４、１１５は金属配線１１６、ゲート電極１０５、１１
４は金属配線１０７により相互接続され、それぞれ、２
入力ゲートを構成している。

【０１４６】本例によれば、回路の対称性を良好にする
ことができ、２入力ゲート間の遅延時間の差を小さくす
ることができる。また、本例は、３入力ゲート以上を有
する場合にも応用することができる。即ち、一般に、ｎ
（ｎは２以上の整数）入力ゲートの場合は、ゲート電極
を２ｎ本設け、１番目のゲート電極とｎ＋１番目のゲー
ト電極を接続して第１入力、２番目のゲート電極とｎ＋
２番目のゲート電極を接続して第２入力というように、
ｍ番目のゲート電極とｎ＋ｍ番目のゲート電極を接続し
て第ｍ入力になるように、各ゲート電極を接続すればよ
い。

【０１４７】なお、前記２つのレイアウト例は、２入力
ＮＡＮＤゲートまたは２入力ＮＯＲゲートの例である
が、１入力インバータや多入力のＮＡＮＤゲート、多入
力のＮＯＲゲートにも同様に適用できることは勿論であ
る。

【０１４８】

【発明の効果】以上説明したように、本発明によれば、
ゲート回路を構成している全てのＭＯＳＦＥＴ及び全て
のバイポーラトランジスタの各電極間に印加される電圧
を、それぞれ、電源電圧Ｖｃｃよりも電圧Ｖｂｅ（ただ
し、Ｖｂｅは前記バイポーラトランジスタのベース・エ
ミッタ間順方向接合電圧）または電圧Ｖｔｈ（ただし、
ＶｔｈはＭＯＳＦＥＴのしきい電圧）だけ低くすること
ができるので、低い耐圧の前記ＭＯＳＦＥＴまたはバイ
ポーラトランジスタを用いた場合においても、ゲート回
路に供給する電源電圧として、前記ＭＯＳＦＥＴの耐圧
または前記バイポーラトランジスタの耐圧よりも前記電
圧Ｖｂｅまたは前記電圧Ｖｔｈだけ高い電圧を使用する
ことができる。このため、前記ＭＯＳＦＥＴの基板バイ
アス効果によるしきい電圧Ｖｔｈを上昇させることがな
く、全体的に高速度動作が可能なゲート回路を実現でき
るという効果がある。

【０１４９】また、本発明によれば、メモリアレイ等の
外部装置との併用時に、それらに供給する電源電圧を適
宜選択することにより、高速度動作が可能な各種装置を
実現できるという効果もある。

【０１５０】さらに、本発明によれば、集積回路部分の
面積やプロセス工程数を増加させることなく、前記ゲー
ト回路を含む半導体装置を構成できるという効果もあ
る。

【図面の簡単な説明】

【図１】本発明に係わるゲート回路の第１の実施例を示
す回路構成図である。

【図２】図１の実施例における各部の信号波形を示す波
形図である。

【図３】ＭＯＳＦＥＴの印加電圧に対する動作遅延時間
との関係を示す特性図である。

【図４】図１の実施例における一定電圧降下素子の構成
例を示す回路構成図である。

【図５】一定電圧降下素子としてのダイオードを実装し
た半導体装置の第１の実施例の構成図である。

【図６】本発明に係わるゲート回路の第２の実施例を示
す回路構成図である。

【図７】本発明に係わるゲート回路の第３の実施例を示
す回路構成図である。

【図８】本発明に係わるゲート回路の第４の実施例を示
す回路構成図である。

【図９】本発明に係わるゲート回路の第５の実施例を示
す回路構成図である。

【図１０】本発明に係わるゲート回路の第６の実施例を
示す回路構成図である。

【図１１】本発明に係わるゲート回路の第７の実施例を
示す回路構成図である。

【図１２】本発明に係わるゲート回路の第８の実施例を
示すブロック構成図である。

【図１３】本発明に係わるゲート回路を含む半導体装置
の第２の実施例を示す断面構成図である。

【図１４】本発明に係わるゲート回路を含む半導体装置
の第３の実施例を示す断面構成図である。

【図１５】ゲート回路における負荷容量を変化させた場
合における信号遅延時間の変化の状態を示す特性図であ
る。

【図１６】メモリＬＳＩの一例を示す配置構成図であ
る。

【図１７】ＣＭＯＳＦＥＴ回路からの信号をレベル変換
し、本発明に係わるゲート回路に入力するレベル変換回
路の一例を示す回路構成図である。

【図１８】ＣＭＯＳＦＥＴ回路からの信号をレベル変換
し、本発明に係わるゲート回路に入力するレベル変換回
路の他の例を示す回路構成図である。

【図１９】ＥＣＬ回路と本発明に係わるゲート回路との
間に結合配置されたレベル変換回路の一例を示す回路構
成図である。

【図２０】本発明に係わるゲート回路の１つのレイアウ
トの例を示す概略構成図である。

【図２１】本発明に係わるゲート回路の他のレイアウト
の例を示す概略構成図である。

【符号の説明】

１、１３第１のバイポーラトランジスタ２、１４第２のバイポーラトランジスタ３、１５、２０、７７第１のＭＯＳＦＥＴ４、１６、２１、７８第２のＭＯＳＦＥＴ５、１７、２２、７９第３のＭＯＳＦＥＴ６、１８、２３、８０第４のＭＯＳＦＥＴ７、１９、２６第１の一定電圧降下素子８、２７第２の一定電圧降下素子９、６９入力端子１０、７０出力端子１１、７１電源端子（高電圧側端子）１２、７２接地端子２４第５のＭＯＳＦＥＴ２５第６のＭＯＳＦＥＴ２８ｎＭＯＳＦＥＴ２９ｐＭＯＳＦＥＴ３０、７６ゲート回路３１ウェル（基板）３２ソース拡散層３３ドレイン拡散層３４、９３、９４、９７、９８、１０４、１０５、１１
２、１１３、１１４、１１５、１２２、１２３ゲート
電極３５層間絶縁膜３６多結晶シリコン領域３７ダイオード拡散層３８フィールド酸化膜３９ｐ型拡散層４０、４１金属配線４２絶縁層４３溝型絶縁層４４ｎ型埋込層４５ｐ型基板５０ダイオード５１ダイオード接続ｎｐｎトランジスタ５２ダイオード接続ｐｎｐトランジスタ５３ｎＭＯＳＦＥＴ型一定電圧降下素子５４ｐＭＯＳＦＥＴ型一定電圧降下素子６０入力バッファ部６１デコーダ部６２メモリセルアレイ部６３センスアンプ部６４出力バッファ部６５ＣＭＯＳＦＥＴ回路６６ｎＭＯＳＦＥＴ６７ｐＭＯＳＦＥＴ６８、８１第１のダイオード７３、８４出力端７４、８５低電圧側電源端子７５ＥＣＬ回路８２第２のダイオード８３第３のダイオード８６、８９コレクタ拡散層８７、８８ベース拡散層９０、１０３コレクタ接続孔９１、１０２エミッタ接続孔９２、１０１ベース接続孔１０６、１０８、１０９、１１０、１１７、１１８、１
２０、１２１ゲート接続孔

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/66 Ｃ 9184−5Ｊ 17/687 (72)発明者鈴木誠東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者渡辺篤雄茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者深見彰茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者松崎望茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者佐藤和重茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】ＭＯＳＦＥＴとバイポーラトランジスタ
とからなり、互いに相補導電型の第１及び第２のバイポ
ーラトランジスタにより出力端子に接続の負荷を駆動す
るゲート回路において、前記第１のバイポーラトランジ
スタを駆動する第１のＭＯＳＦＥＴと、前記第２のバイ
ポーラトランジスタを駆動する第２のＭＯＳＦＥＴと、
第１の一定電圧降下素子を介して前記第１のバイポーラ
トランジスタのベースに接続されたベース電荷引抜用の
第３のＭＯＳＦＥＴと、第２の一定電圧降下素子を介し
て前記第２のバイポーラトランジスタのベースに接続さ
れたベース電荷引抜用の第４のＭＯＳＦＥＴとからな
り、前記第１及び第４のＭＯＳＦＥＴの導電型と、前記
第２及び第３のＭＯＳＦＥＴの導電型とは互いに相補で
あることを特徴とするゲート回路。
【請求項２】前記第１及び第２の一定電圧降下素子
が、ダイオードのｐｎ接合またはベースとコレクタを相
互接続したトランジスタのｐｎ接合からなることを特徴
とする請求項１記載のゲート回路。
【請求項３】前記第１及び第２の一定電圧降下素子
が、ドレインとゲートが相互接続された第５及び第６の
ＭＯＳＦＥＴからなり、前記第５のＭＯＳＦＥＴの導電
型は前記第３のＭＯＳＦＥＴの導電型と同じであり、前
記第６のＭＯＳＦＥＴの導電型は前記第４のＭＯＳＦＥ
Ｔの導電型と同じであることを特徴とする請求項１記載
のゲート回路。
【請求項４】ＭＯＳＦＥＴとバイポーラトランジスタ
とからなり、互いに相補導電型の第１及び第２のバイポ
ーラトランジスタにより出力端子に接続の負荷を駆動す
るゲート回路において、前記第１のバイポーラトランジ
スタを駆動する第１のＭＯＳＦＥＴと、前記第２のバイ
ポーラトランジスタを駆動する第２のＭＯＳＦＥＴと、
前記第１のバイポーラトランジスタのベースと前記出力
端子間に接続されたベース電荷引抜用の第３のＭＯＳＦ
ＥＴと、前記第２のバイポーラトランジスタのベースと
前記出力端子間に接続されたベース電荷引抜用の第４の
ＭＯＳＦＥＴとからなり、前記第１及び第４のＭＯＳＦ
ＥＴの導電型と、前記第２及び第３のＭＯＳＦＥＴの導
電型とは互いに相補であることを特徴とするゲート回
路。
【請求項５】ＭＯＳＦＥＴとバイポーラトランジスタ
とからなり、互いに相補導電型の第１及び第２のバイポ
ーラトランジスタにより出力端子に接続の負荷を駆動す
るゲート回路において、前記第１のバイポーラトランジ
スタを駆動する第１のＭＯＳＦＥＴと、前記第２のバイ
ポーラトランジスタを駆動する第２のＭＯＳＦＥＴと、
一端が前記第１のバイポーラトランジスタのベースに接
続されたベース電荷引抜用の第３のＭＯＳＦＥＴと、一
端が前記第２のバイポーラトランジスタのベースに接続
されたベース電荷引抜用の第４のＭＯＳＦＥＴとからな
り、前記第３及び第４のＭＯＳＦＥＴはいずれか一方の
ものの一端が一定電圧降下素子を介して対応する前記ベ
ースに接続されるとともに、他方のものの他端が出力端
子に接続され、前記第１及び第４のＭＯＳＦＥＴの導電
型と、前記第２及び第３のＭＯＳＦＥＴの導電型とは互
いに相補であることを特徴とするゲート回路。
【請求項６】前記一定電圧降下素子が、ダイオードの
ｐｎ接合またはベースとコレクタを相互接続したトラン
ジスタのｐｎ接合からなることを特徴とする請求項５記
載のゲート回路。
【請求項７】前記一定電圧降下素子が、ドレインとゲ
ートが相互接続された第５のＭＯＳＦＥＴからなり、前
記第５のＭＯＳＦＥＴの導電型はそれに接続されている
ベース電荷引抜用のＭＯＳＦＥＴの導電型と同じである
ことを特徴とする請求項５記載のゲート回路。
【請求項８】ＭＯＳＦＥＴとバイポーラトランジスタ
とからなり、同一導電型の第１及び第２のバイポーラト
ランジスタにより出力端子に接続の負荷を駆動するゲー
ト回路において、前記第１のバイポーラトランジスタを
駆動する第１のＭＯＳＦＥＴと、前記第２のバイポーラ
トランジスタを駆動する第２のＭＯＳＦＥＴと、一定電
圧降下素子を介して前記第１のバイポーラトランジスタ
のベースに接続されたベース電荷引抜用の第３のＭＯＳ
ＦＥＴと、ドレインが前記第２のバイポーラトランジス
タのベースに接続され、かつ、ゲートが前記出力端子に
接続されたベース電荷引抜用の第４のＭＯＳＦＥＴとか
らなり、前記第１のＭＯＳＦＥＴの導電型と、前記第２
乃至第４のＭＯＳＦＥＴの導電型とは互いに相補である
ことを特徴とするゲート回路。
【請求項９】ＭＯＳＦＥＴからなり、互いに相補導電
型の第１及び第２のＭＯＳＦＥＴにより出力端子に接続
の負荷を駆動するゲート回路において、前記第１のＭＯ
ＳＦＥＴを駆動する第３のＭＯＳＦＥＴと、前記第２の
ＭＯＳＦＥＴを駆動する第４のＭＯＳＦＥＴと、第１の
一定電圧降下素子を介して前記第１のＭＯＳＦＥＴのゲ
ートに接続されたゲート電荷引抜用の第５のＭＯＳＦＥ
Ｔと、第２の一定電圧降下素子を介して前記第２のＭＯ
ＳＦＥＴのゲートに接続されたゲート電荷引抜用の第６
のＭＯＳＦＥＴとからなり、前記第３及び第６のＭＯＳ
ＦＥＴの導電型と、前記第４及び第５のＭＯＳＦＥＴの
導電型とは互いに相補であることを特徴とするゲート回
路。
【請求項１０】前記第１及び第２の一定電圧降下素子
が、ドレインとゲートが相互接続された第７及び第８の
ＭＯＳＦＥＴからなり、前記第７のＭＯＳＦＥＴの導電
型は前記第５のＭＯＳＦＥＴの導電型と同じであり、前
記第８のＭＯＳＦＥＴの導電型は前記第６のＭＯＳＦＥ
Ｔの導電型と同じであることを特徴とする請求項９記載
のゲート回路。
【請求項１１】ＭＯＳＦＥＴからなり、互いに相補導
電型の第１及び第２のＭＯＳＦＥＴにより出力端子に接
続の負荷を駆動するゲート回路において、前記第１のＭ
ＯＳＦＥＴを駆動する第３のＭＯＳＦＥＴと、前記第２
のＭＯＳＦＥＴを駆動する第４のＭＯＳＦＥＴと、前記
第１のＭＯＳＦＥＴのゲートと前記出力端子間に接続さ
れたゲート電荷引抜用の第５のＭＯＳＦＥＴと、前記第
２のＭＯＳＦＥＴのゲートと前記出力端子間に接続され
たゲート電荷引抜用の第６のＭＯＳＦＥＴとからなり、
前記第３及び第６のＭＯＳＦＥＴの導電型と、前記第４
及び第５のＭＯＳＦＥＴの導電型とは互いに相補である
ことを特徴とするゲート回路。
【請求項１２】第１導電型のＭＯＳＦＥＴと、少なく
とも１つのダイオードと、第２導電型のＭＯＳＦＥＴと
を電源端子間に直列接続してレベル変換回路を構成し、
このレベル変換回路を介してＣＭＯＳＦＥＴ回路または
ＥＣＬ回路からの入力信号を受けることを特徴とする請
求項１乃至１１のいずれかに記載のゲート回路。
【請求項１３】外部接続されたＭＯＳＦＥＴからなる
メモリの電源電圧よりも高い電源電圧で駆動されること
を特徴とする請求項１乃至１１のいずれかに記載のゲー
ト回路。
【請求項１４】少なくとも電荷引抜用ＭＯＳＦＥＴと
一定電圧降下素子としてのダイオードを直列接続した回
路部分を有するゲート回路を構成する場合に、第１導電
型のウェル内に第２導電型のソース拡散層及びドレイン
拡散層を並設形成するとともに、前記ソース拡散層及び
ドレイン拡散層の間にゲート電極を配置して前記ＭＯＳ
ＦＥＴを構成し、前記ドレイン拡散層の上に第１導電型
の多結晶シリコン領域を形成し、前記ドレイン拡散層と
前記第１導電型の多結晶シリコン領域との間のｐｎ接合
により前記ダイオードを構成したことを特徴とする請求
項２、６のいずれかに記載のゲート回路構成用の半導体
装置。
【請求項１５】少なくとも電荷引抜用ＭＯＳＦＥＴと
一定電圧降下素子としてのダイオードを直列接続した回
路部分と、第１導電型の多結晶シリコンで形成されるエ
ミッタを有するバイポーラトランジスタとを有するゲー
ト回路であって、少なくとも前記ＭＯＳＦＥＴを製造す
る場合における第１導電型のウェル内に第２導電型のソ
ース拡散層及びドレイン拡散層を並設形成する工程、そ
れに前記ソース拡散層及びドレイン拡散層の間にゲート
電極を配置する工程と、前記ダイオードを製造する場合
における前記ドレイン拡散層の上に第１導電型の多結晶
シリコン領域を形成する工程と、前記バイポーラトラン
ジスタを製造する場合における前記第１導電型の多結晶
シリコンのエミッタを形成する工程とをそれぞれ具えた
半導体装置の製造方法において、前記第１導電型の多結
晶シリコン領域の形成工程と前記第１導電型の多結晶シ
リコンのエミッタの形成工程とを同時に実行することを
特徴とする請求項２、６のいずれかに記載のゲート回路
構成用の半導体装置の製造方法。
【請求項１６】少なくとも２つ以上のＭＯＳＦＥＴを
具備するゲート回路を構成する場合に、第１導電型のウ
ェル内に第２導電型のソース拡散層及びドレイン拡散
層、それに第１導電型の拡散層を並設形成するととも
に、前記ソース拡散層及びドレイン拡散層の間にゲート
電極を配置して各別のＭＯＳＦＥＴを構成し、さらに、
前記ドレイン拡散層と前記第１導電型の拡散層とを導電
接続する手段と、前記ウェルの周囲に絶縁物を配置して
他のウェルと絶縁する手段を設けたことを特徴とする請
求項１乃至１１のいずれかに記載のゲート回路構成用の
半導体装置。
【請求項１７】前記絶縁する手段は、酸化物等からな
る絶縁物であることを特徴とする請求項１６記載の半導
体装置。
【請求項１８】前記絶縁する手段は、第１導電型のウ
ェルとその外側に配置された第２導電型の層との間に形
成されるｐｎ接合領域であることを特徴とする請求項１
６記載の半導体装置。
【請求項１９】少なくとも２つ以上のＭＯＳＦＥＴに
よってゲート回路を構成する場合に、前記各別のＭＯＳ
ＦＥＴは２つのＭＯＳＦＥＴの並列接続により構成した
ことを特徴とする請求項１乃至１１のいずれかに記載の
ゲート回路構成用の半導体装置。