KR0149780B1 - 바이폴라효과를 갖는 모오스 트랜지스터 논리회로 - Google Patents

바이폴라효과를 갖는 모오스 트랜지스터 논리회로 Download PDF

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KR0149780B1 KR1019950004392A KR19950004392A KR0149780B1 KR 0149780 B1 KR0149780 B1 KR 0149780B1 KR 1019950004392 A KR1019950004392 A KR 1019950004392A KR 19950004392 A KR19950004392 A KR 19950004392A KR 0149780 B1 KR0149780 B1 KR 0149780B1
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박영준
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Abstract

본 발명은 모스소자를 이용한 트랜지스터 논리회로에 관한 것으로, 모스소자 구현시 게이트단자의 아래영역의 실리콘 영역에 상기 게이트단자와 연결되는 전극을 형성시킨 SOI시모스 소자에서 상기 전극과 게이트단자를 분리한후 상기 SOI시모스 소자의 상기 전극을 다른 임의의 모스소자들의 게이트단자를 제외한 임의의 단자에 연결시키고 상기 SOI시모스 소자와 SOI시모스 소자의 기판전극에 연결되어 있는 해당 모스소자의 게이트단자를 공통으로 연결한 것을 특징으로 하는 바이폴라 효과를 갖는 시모오스(CMOS) 트랜지스터 논리회로를 제공하여 반도체 칩 설계시 바이시모스 버퍼의 장점인 구동능력이 크다는 점을 취하면서도 낮은 전압에서는 시모스 버퍼의 특징을 유지할 수 있으면서 반도체 칩 설계시의 논리회로에 사용 가능한 효과가 있다.

Description

바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로
제1도는 종래 반도체 칩의 구성시에 가장 많이 사용하고 있는 버퍼의 구성 예시도.
제2도는 제1도에 도시되어 있는 버퍼에 대하여 각각 부하(Load)가 변화함에 따른 성능 비교도.
제3도는 제1도에 도시되어 있는 버퍼에 대하여 각각 반도체 칩의 동작전압에 따른 성능 비교도.
제4도는 종래의 SOI소자의 일반적인 구성 예시도.
제5도는 일반적인 논리회로 구성시 입력전압과 출력전압의 조건표.
제6도는 본 발명에서 사용하기 위한 SOI소자의 회로도.
제7도는 본 발명에 따른 SOI소자를 사용한 기본적인 풀 업/다운 회로의 구성도.
제8도는 인버트 기능을 수행하는 버퍼를 구현한 회로도.
제9도는 상기 제8도에 도시되어 있는 회로의 변형으로 본 발명에 따른 일 실시예.
제10도는 상기 제8도에 도시되어 있는 회로의 다른 변형으로 본 발명에 따른 일 실시예.
제11도는 상기 제9도에 도시되어 있는 회로에 제10도에 도시되어 있는 회로의 특성을 첨가한 회로도.
본 발명은 기본적으로 시모스(CMOS) 트랜지스터에 관한 것으로 특히, 바이폴라(bipolar) 트랜지스터와 같은 동작도 할 수 있는 트랜지스터를 사용하여 새로운 버퍼를 제공하므로서 반도체 칩의 성능을 개선하기 위한 바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로에 관한 것이다.
일반적으로, 반도체 칩의 동작속도에는 그것을 구성하는 트랜지스터가 얼마나 빨리 점멸하는가도 중요하지만 반도체 칩내에서 특정한 신호를 한 트랜지스터가 다른 트랜지스터에 얼마나 빨리 전달하는가가 더욱 중요한 요소가 된다.
상기와 같이 신호전달을 위한 소자를 본 발명에서는 버퍼(Buffer)라 칭하고, 상기 버퍼가 얼마나 전류를 도통시킬 수 있는가에 버퍼의 성능이 결정되며, 칩의 동작속도에 결정적인 영향을 미친다.
상기 버퍼의 크기가 클수록 많은 전류를 도통시킬 수 있지만 반도체 칩의 집적도 문제로 인하여 제한된 면적 안에서 얼마나 많은 전류를 도통시킬 수 있는가가 중요하다.
종래 반도체 칩의 구성시에 가장 많이 사용하고 있는 버퍼는 첨부한 도면중 제1도에 도시되어 있는 바와같이 시모스(CMOS)형(제1(a)도 참조)과 바이시모스(BiCMOS)형(제1(b)도 참조)이며, 도시되어 있는 버퍼는 기능상 인버터(Inverter)이다. 상기 시모스와 바이시모스 버퍼의 성능비교는 첨부한 도면중 제2도와 제3도에 도시되어 있는데, 제2도는 부하(Load)가 변화함에 따른 성능의 비교를 나타낸 것이며, 제3도는 반도체 칩의 동작전압에 따른 성능비교를 나타낸 것이다.
상기 제2도를 살펴보면, 바이시모스 버퍼가 시모스 버퍼보다 성능이 우수하다는 것을 알 수 있다. 즉, 부하가 적게 걸리거나 많이 걸리거나 동작 지연시간이 짧으면서도 거의 일정하다는 것을 알 수 있다.
그러나, 첨부한 도면중 제3도를 참조하여 살펴보면, 바이시모스 버퍼는 공급전원(Supply Voltage)이 줄어들면 성능이 급격히 떨어지는데, 더욱이 현재의 반도체 칩 발전 동향은 칩의 신뢰성 향상을 목적으로 공급전원을 낮추고 있는 실정이므로 사용범위가 제한된다는 단점을 갖고 있다.
또한, 바이시모스 버퍼는 출력신호의 폭이 0.5V에서 공급전압보다 0.7V 작은 범위밖에 되지 않는다.
즉, 공급전원이 2V인 경우, 바이시모스 버퍼의 출력신호의 범위는 0.5V에서 1.3V밖에는 되지 않기 때문에 공급전원이 낮아지면 완전한 디지탈 논리회로를 구현하는데 문제가 있으며, 한 개의 칩안에 모스트랜지스터와 바이폴라 트랜지스터를 동시에 구성하여야 하므로 제조과정이 복잡하고 제작경비가 상승한다는 단점이 있다.
그에 반하여, 시모스 버퍼는 제작경비가 저렴하며 완전히 공급전원의 폭만큼 출력신호의 범위를 얻을 수 있다는 장점이 있으나, 전류의 도통능력이 상기 바이시모스 버퍼에 비하여 떨어지는 문제점이 있다.
그러므로, 종래의 버퍼 기술로는 날로 고집적화되는 반도체 칩의 사양을 만족시키는데 어려움이 있기에 근래에 들어 모스 트랜지스터에서 바이폴라 동작도 일어날 수 있도록 하는 여러 가지 방법들이 제시되었는데, 그 내용을 첨부한 제4도를 참조하여 간략히 살펴보면 다음과 같다.
상기 제4도에 도시되어 있는 바와같은 구조의 트랜지스터를 에스오아이(Silicon On Insulator; 이하, SOI라 칭한다) 소자라고 하고, 제4도의 (B)영역은 실리콘 기판 영역으로 여기에 전극을 달 수 있으며, 이때 상기 전극(이하, 기판 전극이라 칭한다)을 게이트 단자와 연결하여 사용하므로서 많은 전류의 도통현상을 얻을 수 있는 방식이 제공되었다.
[참고문헌:
1) J. P. Colling, Silicon-On-Insulator Technology, Kluwer Academic Publishers. 1991.
2) S. A. Parke. et al., Bipolar-FET hybrid-mode operation of quater-micrometer SOI MOSFET's. pp.234-236, EDL, 1993.]
즉, 필름 기판전극의 전압을 높이고 제4도의 드레인단자(D)에 전압을 가하면 마치 NPN(P타입 모스인 경우에는 PNP) 바이폴라 트랜지스터인 것 처럼 작동하게 되어 바이폴라 전류가 흐름과 동시에 게이트 전압에 의하여 보통의 모스전류도 흐르므로 트랜지스터가 더 많은 전류를 도통시킬 수 있게 된다.
이때, 이러한 형태로 작동시킬 경우에 얻을 수 있는 또 하나의 특징은 바이폴라의 베이스(여기는 모스 트랜지스터의 기판과 동일하다)의 전압을 0V 이상으로 유지시키면, 모스 트랜지스터의 문턱전압(Threshold Voltage)이 낮아지는 효과를 내며 그로인해 모스전류 성분을 크게 해주는 효과를 가져와 전류 구동능력을 크게 할 수 있다는 장점이 있다.
[참고문헌:
3) F. Assaderaghi, et al., A Dynamic threshold voltage MOSFET(DTMO
S) for ultra-low voltage operation, pp.809-812, IEDM, 1994.]
그러나, 상기 참고문헌[1,2,3]과 같은 종래의 방식을 적용하여 SOI 기판전극과 게이트 전극을 묶어 함께 입력단자로 사용하면 논리회로를 구성하는데 문제점을 내포하고 있는데, NMOS의 경우를 예로들어 그 이유를 살펴보면, 게이트 단자에 입력되는 전압이 0.7V 이상이 되는 경우 기판전극에도 0.7V 이상이 입력되게 되는데 이때, 게이트 영역아래 존재하는 P형 영역(제4도의 (B)영역)과 N형 소스영역(제4도의 (E)영역) 사이에는 상기 게이트전압에 의하여 P형 영역(제4도의 (B)영역)에 생성되는 채널현상 이외에 PN 접합 트랜지스터에서 발생되는 순방향 전압에 의한 전류의 이동현상이 발생된다.
이때, N형 드레인 영역(제4도의 (C)영역)과 P형 영역(제4도의 (B)영역) 및 N형 소스영역(제4도의 (E)영역)은 마치 NPN 바이폴라 트랜지스터의 콜렉터, 베이스 및 에미터와 같이 동작하게되어 매우 큰 전류가 상기 N형 소스영역(제4도의 (E)영역)으로 이동하게 된다.
그로인하여 NPN 바이폴라 트랜지스터의 평균증폭율을 감안할 때 상기와 같은 SOI소자는 첨부한 제5도에 도시되어 있는 논리회로의 '하이'신호와 '로우'신호의 범위를 감안할 때, NPN 바이폴라 트랜지스터의 베이스에 해당하는 기판전극으로 상당한 전류가 공급되어야 하며 이것은 입력단에 과도한 부하(Load)를 줌으로써 논리회로를 구현하는데 문제점이 발생되었다.
본 발명의 목적은 상기와 같은 문제점을 해소하고 바이시모스 버퍼의 장점인 구동능력이 크다는 점을 취하면서도 낮은 전압에서는 시모스 버퍼의 특징을 유지할 수 있도록 하기 위하여 기존의 SOI 시모스 소자에서 기판전극과 게이트 전극을 분리한후 상기 기판전극을 임의의 모스소자들의 게이트 단자를 제외한 임의의 단자에 연결시킨 풀 업/다운 회로를 제공하는데 있다.
상기와 같은 문제점을 해소하기 위한 본 발명의 다른 목적은 기존의 SOI 시모스 소자에서 기판전극과 게이트 전극을 분리한후 상기 기판전극을 임의의 모스소자들의 게이트 단자를 제외한 임의의 단자에 연결시킨 풀 업/다운 회로를 사용하여 구동능력을 강화할 수 있는 버퍼를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 특징은, 모스소자를 이용한 트랜지스터 논리회로에 있어서, 모스소자 구현시 게이트 단자의 아래영역에 형성되는 실리콘 영역에 상기 게이트 단자와 연결되는 전극을 형성시킨 SOI N모스 또는 P모스 소자에서 상기 전극과 게이트 단자를 분리한후 상기 SOI N모스 또는 P모스 소자의 상기 전극을 다른 임의의 모스소자의 게이트 단자를 제외한 임의의 단자에 연결시키고 상기 SOI N모스 또는 P모스 소자와 SOI N모스 또는 P모스 소자의 기판전극에 연결되어 있는 해당 모스소자의 게이트 단자를 공통으로 연결한 것에 있다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은, 모스소자 구현시 게이트 단자의 아래영역의 실리콘 영역에 기판전극을 형성시킨 SOI 시모스소자를 이용한 트랜지스터 논리회로에 있어서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 출력전압을 소스단자로 출력하는 제3N모오스와, 기판전극에 입력되는 상기 제3N모오스 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자를 통하여 출력단에 입력하는 제1P형 SOI모오스와, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제3N모오스 소스단자의 출력전원을 소스단자를 통하여 출력단에 입력하는 제1P모오스와, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 출력단의 전원을 소스단자로 출력하는 제2N모오스와, 기판전극에 입력되는 상기 제2N모오스 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 드레인 단자에 연결되어 있는 출력단의 전원을 소스단자에 연결되어 있는 접지로 도통시키는 제2N형 SOI모오스 및 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제2N모오스 소스단자의 출력전원을 소스단자에 연결되어 있는 접지로 도통시키는 제3P모오스로 구성되어 인버터 기능을 수행하며 대기상태의 소비전력을 감소시킬 수 있는데 있다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은, 모스소자 구현시 게이트 단자의 아래영역의 실리콘 영역에 기판전극을 형성시킨 SOI시모스 소자를 이용한 트랜지스터 논리회로에 있어서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 공급전원을 소스단자로 출력하는 제3N모오스와, 기판전극에 입력되는 상기 제3N모오스 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자를 통하여 출력단에 입력하는 제1P형 SOI모오스와, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제3N모오스 소스단자의 출력전원을 소스단자에 연결되어 있는 접지로 도통시키는 제1P모오스와, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 공급전원을 소스단자로 출력하는 제2N모오스와, 기판전극에 입력되는 상기 제2N모오스 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 드레인 단자에 연결되어 있는 출력단의 전원을 소스단자에 연결되어 있는 접지로 도통시키는 제2N형 SOI모오스 및 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제2N모오스 소스단자의 출력전원을 소스단자에 연결되어 있는 접지로 도통시키는 제3P모오스로 구성되어 인버터 기능을 수행하며 대기상태의 소비전력을 감소시킬 수 있고 공급전원이 아주 낮아지는 경우에 바이폴라 효과로 이득을 얻을 수 있는 전압의 영역을 연장하며 기판 전압을 계속 가장 높은 전압으로 유지시킬 수 있는데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
제6도는 본 발명에서 사용하기 위한 SOI소자의 회로도로서, 기존의 SOI시모스 소자를 논리회로에서 사용할 수 없었던 이유가 기판전극에 입력되는 전압이 데이타 입력단으로 사용해야 하는 게이트 단자에 연결되어 있으므로 인해 상기 게이트 단자에 입력되는 전압의 범위를 제한하기 때문에, 기존의 SOI시모스 소자에서 기판전극과 게이트 전극을 분리한 것으로 상기 기판전극에는 상기 게이트 전극에 입력되는 전압과는 다른 전압을 입력시킬 수 있도록 구성한 것이다.
상기 제6도에 도시되어 있는 바와같은 본 발명에 따른 SOI소자를 사용한 풀 업/다운 회로를 첨부한 제7도를 참조하여 살펴보면 다음과 같다.
우선, 풀 다운(pull-down) 회로에서는 제7(a)도의 (a)도 또는 (b)도에 도시되어 있는데, 그중 제7(a)의 (a)도를 살펴보면, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 출력전압을 소스단자로 출력하는 제1N모오스(M10)와, 기판전극에 입력되는 상기 제1N모오스(M10) 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 출력전압을 소스단자 전압으로 출력하는 제1N형 SOI모오스(M11)로 구성된다.
또한, (b)도에는 PMOS를 사용한 풀업회로로서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자로 출력하는 제1P모오스(M13)와, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 출력전압을 공급전원(VDD)으로 출력하고 기판전극에 걸리는 전원을 상기 제1P모오스(M13)의 소스단자에 입력하는 제1P형 SOI모오스(M12)로 구성된다.
상기와 같이 구성되는 풀 업/다운 회로의 동작특징은 풀 업회로일 경우 상기 공급전원(VDD)이 예를들어 2V인 경우, 0V에서 1.3V까지는 기존의 시모스 트랜지스터 전류에다 바이폴라 효과가 첨가되어 전류를 크게 흐르게 하고, 1.3V에서 2V까지는 바이폴라 효과는 생기지 않으나 시모스 전류를 그대로 흘리게 된다는 것이다.
상기와 같이 구성되는 풀 업/다운 회로의 동작특징은 풀 다운일 경우 상기 공급전원(VDD) 즉, 공급전압이 상기 풀업 회로와 동일한 2V인 경우, 2V에서 0.7V까지는 기존의 시모스 트랜지스터 전류에다 바이폴라 효과가 첨가되어 전류를 크게 흐르게 하고, 0.7V에서 0V까지는 바이폴라 효과는 생기지 않으나 시모스 전류를 그대로 흘리게 된다.
그러므로, 결과적으로 구동능력이 증가하게 된다.
그러나, 실제로 버퍼를 형성하기 위해서는 상기 풀업회로와 풀다운 회로를 조합하여 사용하여야 한다.
상기 풀 업/다운 회로의 변형된 회로로써 특히, 공급전원(VDD)의 전압이 낮을 경우 좀더 효과적인 성능을 낼 수 있는 회로는 제7(b)도에 도시되어 있는데, (a)도에는 NMOS를 사용한 풀 다운회로로서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 공급전원(VDD)을 소스단자로 출력하는 제2N모오스(M14)와, 기판전극에 입력되는 상기 제2N모오스(M14) 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 드레인 단자에 연결되어 있는 출력전원을 소스단자에 연결되어 있는 접지로 도통시키는 제2N형 SOI모오스(15)로 구성된다.
또한, (b)도에는 PMOS를 사용한 풀 업회로로서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 접지전압을 소스단자로 출력하는 제2P모오스(M16)와, 기판전극에 입력되는 상기 제2P모오스(M16) 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 소스단자에 연결되어 있는 공급전원(VDD)을 드레인 단자에 연결되어 있는 출력단으로 도통시키는 제2P형 SOI모오스(M17)로 구성된다.
상기와 같이 구성되는 풀 업/다운 회로의 동작특징은 동작전압이 1.5V 이하로 떨어질 경우에 상기 제7(a)도의 풀 업/다운 회로에 비하여 바이폴라 동작이 일어나는 영역을 확장시킬 수 있게 하기 위함이다.
상기와 같은 이유로 상기 제7도에 도시되어 있는 본 발명에 따른 풀 업회로와 풀 다운회로중 기본적으로 제7(a)도 또는 (b)도의 (a)와 제7(a)도 또는 (b)도의 (b)를 조합하면 인버트 기능을 수행하는 버퍼를 구현할 수 있다.
제8도는 인버트 기능을 수행하는 버퍼를 구현한 회로도로서, 상기 제7(a)도의 (b)에 도시되어 있는 풀 업회로와 제7(b)도의 (a)에 도시되어 있는 풀 다운회로를 조합하여 구성하되 풀 다운회로를 구성하는 제2N모오스(M14)의 드레인 단자에 입력되는 공급전원을 출력단에 걸려있는 전원을 바로 사용하도록 구성되어 있다.
상기 제8도에 도시되어 있는 회로의 특징은 보통의 시모스 버퍼와 비교하여 추가의 칩 면적이 거의 소비되지 않으면서도 바이폴라 효과를 얻을 수 있다는 것인데, 바이폴라 효과를 얻기 위한 통상의 모스 트랜지스터(제8도의 M13,14)도 면적의 소비가 거의 없다는 점이다.
상술한 바와 다른 또 하나의 실시예를 첨부한 도면중 제9도를 참조하여 설명하면, 제9도는 상기 제8도에 도시되어 있는 회로의 변형으로서, 모스의 기판전극(바이폴라 효과의 베이스에 해당)의 전압을 올려주는 모스 트랜지스터(제9도의 M14)를 바로 공급전원(VDD)에 연결한 구성을 갖는다. 또한, 제1P모오스(13)의 소스단자가 접지에 연결되어 있다.
상기 회로의 특징은 공급전원이 아주 낮아지는 경우(1.5V 이하)에 바이폴라 효과로 이득을 얻을 수 있는 전압의 영역을 연장하고, 기판 전압을 계속 가장 높은 전압으로 유지시켜 바이폴라 효과를 극대화하기 위한 것이다. 단, 공급전압이 높은 경우(1.5V 이상)에는 오동작 할 가능성이 있다.
상술한 바와 다른 또 하나의 실시예를 첨부한 도면중 제10도를 참조하여 설명하면, 제10도는 상기 제8도에 도시되어 있는 회로의 다른 변형으로서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 공급전원(VDD)을 소스단자로 출력하는 제3N모오스(M18)와, 기판전극에 입력되는 상기 제3N모오스(M18) 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자를 통하여 출력단에 입력하는 제1P형 SOI모오스(M12)와, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제3N모오스(M18) 소스단자의 출력전원을 소스단자를 통하여 출력단에 입력하는 제1P모오스(M13)와, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 출력단의 전원을 소스단자로 출력하는 제2N모오스(M14)와, 기판전극에 입력되는 상기 제2N모오스(M14) 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 드레인 단자에 연결되어 있는 출력단의 전원을 소스단자에 연결되어 있는 접지로 도통시키는 제2N형 SOI모오스(M11) 및 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제2N모오스(M14) 소스단자의 출력전원을 소스단자에 연결되어 있는 접지로 도통시키는 제3P모오스(M19)로 구성된다.
상기와 같이 구성되는 본 회로의 특징은 대기전력(stand-by power)의 소비율을 최소로 줄일 수 있다는 것으로, 제10도의 M18,19 트랜지스터가 상기 제8도의 회로에 추가로 첨가됨으로써 각각 M13,14 트랜지스터에 대하여 반대로 동작하게 된다. 즉, 상기 M13,14 트랜지스터가 온 동작시 상기 M18,19 트랜지스터는 오프 동작하고, 상기 M13,14 트랜지스터가 오프 동작시 상기 M18,19 트랜지스터는 온 동작하여 M12 트랜지스터와 M15 트랜지스터의 기판 전압을 각각 전원전압(VDD)과 0V로 고정시켜 상기 M12 트랜지스터와 M15 트랜지스터를 통하여 도통하는 대기상태의 전력소비를 줄일 수 있다.
이때, 상기 회로는 대기상태의 소비전력이 문제시되는 경우에 사용가능하다.
상술한 바와 다른 또 하나의 실시예를 첨부한 도면중 제11를 참조하여 설명하면, 제11도는 상기 제9도에 도시되어 있는 회로에 제10도에 도시되어 있는 회로의 특성을 첨가한 것으로 특징은 이미 기술한 바와 같다.
상술한 바와같이 동작하는 본 발명에 따른 바이폴라 효과를 갖는 시모오스(CMOS) 트랜지스터 논리회로를 제공하면 바이시모스 버퍼의 장점인 구동능력이 크다는 점을 취하면서도 낮은 전압에서는 시모스 버퍼의 특징을 유지할 수 있으면서 반도체 칩 설계시의 논리회로에 사용 가능한 효과가 있다.
본 기술에 해당하는 당업계의 전문가라면 상술한 바와같은 실시예 이외에 많은 변형과 응용이 가능하리라 예상되나 아래의 청구범위에 해당됨을 밝혀둔다.

Claims (8)

  1. 모스소자를 이용한 트랜지스터 논리회로에 있어서, 모스소자 구현시 게이트단자의 아래영역의 실리콘 영역에 상기 게이트단자와 연결되는 전극을 형성시킨 SOI시모스 소자에서 상기 전극과 게이트단자를 분리한후 상기 SOI시모스 소자의 상기 전극을 다른 임의의 모스소자들의 게이트단자를 제외한 임의의 단자에 연결시키고 상기 SOI시모스 소자와 SOI시모스 소자의 기판전극에 연결되어 있는 해당 모스소자의 게이트단자를 공통으로 연결한 것을 특징으로 하는 바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로.
  2. 제1항에 있어서, 게이트단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자로 출력하는 제1N형 모오스 트랜지스터와; 게이트단자의 아래 P형 도핑영역에 형성되어 있는 전극에 입력되는 상기 제1N형 모오스 트랜지스터의 소스단자에서 출력되는 전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전압을 소스단자 전압으로 출력하는 제1N형 SOI시모오스 트랜지스터로 구성되는 N모오스형 풀 다운회로를 특징으로 하는 바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로.
  3. 제1항에 있어서, 게이트단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자로 출력하는 제1P형 모오스 트랜지스터와; 상기 게이트단자의 아래 N형 도핑영역에 형성되어 있는 전극에 걸리는 전압을 상기 제1P형 모오스 트랜지스터의 드레인단자에 입력하는 제1P형 SOI시모오스 트랜지스터로 구성되는 P모오스형 풀 업회로를 특징으로 하는 바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로.
  4. 제1항에 있어서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자로 출력하는 제2N형 모오스 트랜지스터와; 게이트 단자의 아래 P형 도핑영역에 형성되어 있는 전극에 입력되는 상기 제2N형 모오스 트랜지스터의 소스단자 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 드레인 단자에 입력되는 전원을 소스단자에 연결되어 있는 접지로 도통시키는 제2N형 SOI모오스 트랜지스터로 구성되는 N모오스형 풀 다운회로를 특징으로 하는 바이폴라 효과를 갖는 시모오스(CMOS) 트랜지스터 논리회로.
  5. 제1항에 있어서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 접지전압을 소스단자로 출력하는 제2P형 모오스 트랜지스터와; 게이트 단자의 아래 N형 도핑영역에 형성되어 있는 전극에 입력되는 상기 제2P형 모오스 트랜지스터의 소스단자 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 드레인 단자에 입력되는 출력전압을 소스단자에 연결되어 있는 공급전원으로 도통시키는 제2P형 SOI시모오스 트랜지스터로 구성되는 P모오스형 풀 업회로를 특징으로 하는 바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로.
  6. 제1항 내지 제5항에 있어서, 상기 풀 다운회로와 풀 업회로를 사용하여 신호 전송기능을 갖는 논리회로를 구성하는 것을 특징으로 하는 바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로.
  7. 모스소자 구현시 게이트단자의 아래영역의 실리콘 영역에 기판전극을 형성시킨 SOI시모스 소자를 이용한 트랜지스터 논리회로에 있어서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 공급전원을 소스단자로 출력하는 제3N모오스와; 기판전극에 입력되는 상기 제3N모오스 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자를 통하여 출력단에 입력하는 제1P형 SOI모오스와; 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제3N모오스 소스 단자의 출력전원을 소스단자를 통하여 출력단에 입력하는 제1P모오스와; 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 출력단의 전원을 소스단자로 출력하는 제2N모오스와; 기판전극에 입력되는 상기 제2N모오스 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 드레인 단자에 연결되어 있는 출력단의 전원을 소스단자에 연결되어 있는 접지로 도통시키는 제2N형 SOI모오스; 및 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제2N모오스 소스단자의 출력전원을 소스단자에 연결되어 있는 접지로 도통시키는 제3P모오스로 구성되어 인버터 기능을 수행하며 바이폴라 효과가 첨가되어 성능을 개선하면서도 동시에 대기상태의 소비전력을 감소시킬 수 있는 것을 특징으로 하는 바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로.
  8. 모스소자 구현시 게이트단자의 아래영역의 실리콘 영역에 기판전극을 형성시킨 SOI시모스 소자를 이용한 트랜지스터 논리회로에 있어서, 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 공급전원을 소스단자로 출력하는 제3N모오스와; 기판전극에 입력되는 상기 제3N모오스 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 전원을 소스단자를 통하여 출력단에 입력하는 제1P형 SOI모오스와; 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제3N모오스 소스 단자의 출력전원을 소스단자에 연결되어 있는 접지로 도통시키는 제1P모오스와; 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 공급전원을 소스단자로 출력하는 제2N모오스와; 기판전극에 입력되는 상기 제2N모오스 소스단자의 출력전원과 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하며 온 동작시 드레인 단자에 연결되어 있는 출력단의 전원을 소스단자에 연결되어 있는 접지로 도통시키는 제2N형 SOI모오스; 및 게이트 단자에 입력되는 전원의 상태에 따라 온/오프 동작하여 온 동작시 드레인 단자에 입력받는 상기 제2N모오스 소스단자의 출력전원을 소스단자에 연결되어 있는 접지로 도통시키는 제3P모오스로 구성되어 인버터 기능을 수행하며 대기상태의 소비전력을 감소시킬 수 있고 공급전원이 아주 낮아지는 경우에 바이폴라 효과로 이득을 얻을 수 있는 전압의 영역을 연장하고 기판 전압을 계속 가장 높은 전압으로 유지시킬 수 있으며 바이폴라 효과와 동시에 대기상태의 소비전력을 감소시킬 수 있는 것을 특징으로 하는 바이폴라 효과를 갖는 모오스(MOS) 트랜지스터 논리회로.
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