JP2939086B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2939086B2 JP2939086B2 JP5071806A JP7180693A JP2939086B2 JP 2939086 B2 JP2939086 B2 JP 2939086B2 JP 5071806 A JP5071806 A JP 5071806A JP 7180693 A JP7180693 A JP 7180693A JP 2939086 B2 JP2939086 B2 JP 2939086B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Description
【０００１】
【産業上の利用分野】この発明は半導体基板上に形成さ
れたＭＯＳ（Metal Oxide Semiconductor ）型電界効果
トランジスタ（以下、「ＭＯＳトランジスタ」と称す）
を含む半導体装置に関し、特に基板バイアス電圧の供給
についての改良に関するものである。
れたＭＯＳ（Metal Oxide Semiconductor ）型電界効果
トランジスタ（以下、「ＭＯＳトランジスタ」と称す）
を含む半導体装置に関し、特に基板バイアス電圧の供給
についての改良に関するものである。
【０００２】
【従来の技術】一般にダイナミックランダムアクセスメ
モリおよびスタティックランダムアクセスメモリなどの
ような半導体装置は、１つの半導体基板上に形成された
たくさんのＭＯＳトランジスタによって構成される。ま
た、通常、このような半導体装置では、半導体基板の電
位が常に予め定められた範囲内に維持される。
モリおよびスタティックランダムアクセスメモリなどの
ような半導体装置は、１つの半導体基板上に形成された
たくさんのＭＯＳトランジスタによって構成される。ま
た、通常、このような半導体装置では、半導体基板の電
位が常に予め定められた範囲内に維持される。
【０００３】図２３はこのような半導体装置の概略ブロ
ック図である。図２３を参照して、この半導体装置１０
０は、単一の半導体基板上に形成された機能回路（また
は内部回路）１１０および基板バイアス発生回路１２０
を含む。機能回路１１０は、この半導体装置１００の必
要な機能を実現するため、たくさんのＭＯＳトランジス
タによって構成される。基板バイアス発生回路１２０
も、ＭＯＳトランジスタによって構成されており、半導
体基板１を予め定められた負の電位に維持するための基
板バイアス電圧ＶBBを発生する。
ック図である。図２３を参照して、この半導体装置１０
０は、単一の半導体基板上に形成された機能回路（また
は内部回路）１１０および基板バイアス発生回路１２０
を含む。機能回路１１０は、この半導体装置１００の必
要な機能を実現するため、たくさんのＭＯＳトランジス
タによって構成される。基板バイアス発生回路１２０
も、ＭＯＳトランジスタによって構成されており、半導
体基板１を予め定められた負の電位に維持するための基
板バイアス電圧ＶBBを発生する。
【０００４】図２４は、一般的な集積回路装置の断面構
造の一部を示す断面構造図である。図２３に示した機能
回路１１０は、図２４に示した断面構造を含んでいる。
図２４では、このＮＭＯＳトランジスタおよびその周辺
に形成された配線が一例として示される。図２４を参照
して、ＮＭＯＳトランジスタは、半導体基板１の主表面
近くに形成されたソースおよびドレインを構成するＮ型
不純物領域２および３と、ゲート電極５とを含む。ゲー
ト電極５と基板１との間にはゲート誘電体薄膜４が形成
される。ゲート電極５の下部のシリコン基板１には、Ｐ
型不純物が低い濃度（たとえば、１０16〜１０17／ｃｍ
3 ）で導入されている。また、ソース領域２およびドレ
イン領域３は、Ｎ型不純物が高い不純物濃度（たとえ
ば、１０19〜１０21／ｃｍ3 で導入されている。ゲート
電極５、ソース領域２、ドレイン領域３には、層間絶縁
膜２４に形成されるコンタクトホールを介して低抵抗の
配線層２２および２５が接続されている。
造の一部を示す断面構造図である。図２３に示した機能
回路１１０は、図２４に示した断面構造を含んでいる。
図２４では、このＮＭＯＳトランジスタおよびその周辺
に形成された配線が一例として示される。図２４を参照
して、ＮＭＯＳトランジスタは、半導体基板１の主表面
近くに形成されたソースおよびドレインを構成するＮ型
不純物領域２および３と、ゲート電極５とを含む。ゲー
ト電極５と基板１との間にはゲート誘電体薄膜４が形成
される。ゲート電極５の下部のシリコン基板１には、Ｐ
型不純物が低い濃度（たとえば、１０16〜１０17／ｃｍ
3 ）で導入されている。また、ソース領域２およびドレ
イン領域３は、Ｎ型不純物が高い不純物濃度（たとえ
ば、１０19〜１０21／ｃｍ3 で導入されている。ゲート
電極５、ソース領域２、ドレイン領域３には、層間絶縁
膜２４に形成されるコンタクトホールを介して低抵抗の
配線層２２および２５が接続されている。
【０００５】以上のように形成されたＭＯＳトランジス
タにおいて、ゲート電極５に正の電圧を印加すると、Ｐ
- 領域からなるシリコン基板１の上層部にＮ型キャリア
（電子）が誘起される。すなわち、シリコン基板１の表
面はＮ型に反転し、ソース領域２とドレイン領域３およ
びシリコン基板１の表面とは同じ導電形式となる。これ
によりドレイン領域とソース領域との間に電流を流すこ
とが可能になる。また、シリコン基板１の表面に誘起さ
れるＮ型キャリア濃度は、ゲート電極５に印加される電
圧によって変化するので、ソース領域１とドレイン領域
２との間を流れる電流量をゲート電圧によって制御する
ことができる。
タにおいて、ゲート電極５に正の電圧を印加すると、Ｐ
- 領域からなるシリコン基板１の上層部にＮ型キャリア
（電子）が誘起される。すなわち、シリコン基板１の表
面はＮ型に反転し、ソース領域２とドレイン領域３およ
びシリコン基板１の表面とは同じ導電形式となる。これ
によりドレイン領域とソース領域との間に電流を流すこ
とが可能になる。また、シリコン基板１の表面に誘起さ
れるＮ型キャリア濃度は、ゲート電極５に印加される電
圧によって変化するので、ソース領域１とドレイン領域
２との間を流れる電流量をゲート電圧によって制御する
ことができる。
【０００６】動作においてＮＭＯＳトランジスタが導通
状態にもたらされたとき、ドレイン領域３の近傍で対を
なすホットエレクトロンおよびホールが発生される。発
生したホットエレクトロンの大半はドレイン領域３に流
れる。一方、発生したホールの大半はシリコン基板１に
流れる。これにより、シリコン基板１の電位が上昇す
る。シリコン基板１の電位の上昇により、次のような問
題が生じる。
状態にもたらされたとき、ドレイン領域３の近傍で対を
なすホットエレクトロンおよびホールが発生される。発
生したホットエレクトロンの大半はドレイン領域３に流
れる。一方、発生したホールの大半はシリコン基板１に
流れる。これにより、シリコン基板１の電位が上昇す
る。シリコン基板１の電位の上昇により、次のような問
題が生じる。
【０００７】ソース領域２およびドレイン領域３とＰ型
シリコン基板１との間にＰＮ接合が形成されるので、こ
れらのＰＮ接合が順バイアス状態にもたらされる。した
がって、ソース領域２、ドレイン領域３およびシリコン
基板１との間に漏れ電流が流れる。その結果、ソース領
域２とドレイン領域３との間にチャネルが形成されなく
なったり、伝送される信号が遅延されたりする。
シリコン基板１との間にＰＮ接合が形成されるので、こ
れらのＰＮ接合が順バイアス状態にもたらされる。した
がって、ソース領域２、ドレイン領域３およびシリコン
基板１との間に漏れ電流が流れる。その結果、ソース領
域２とドレイン領域３との間にチャネルが形成されなく
なったり、伝送される信号が遅延されたりする。
【０００８】上記の問題が生じるのを防ぐために、基板
１の電位ＶBBをたとえば−１Ｖ程度に維持するための基
板バイアス発生回路１２０が設けられる。
１の電位ＶBBをたとえば−１Ｖ程度に維持するための基
板バイアス発生回路１２０が設けられる。
【０００９】次に、図２５を用いて従来の基板バイアス
供給動作を説明する。図２５は、基板バイアスの電位を
−１Ｖにしたときのしきい値電圧、電流駆動能力を示す
図である。図２５において、（ａ）は基板バイアスの電
位、（ｂ）はＮＭＯＳトランジスタのしきい値、（ｃ）
はＮＭＯＳトランジスタの電流駆動能力を示す。
供給動作を説明する。図２５は、基板バイアスの電位を
−１Ｖにしたときのしきい値電圧、電流駆動能力を示す
図である。図２５において、（ａ）は基板バイアスの電
位、（ｂ）はＮＭＯＳトランジスタのしきい値、（ｃ）
はＮＭＯＳトランジスタの電流駆動能力を示す。
【００１０】シリコン基板１には、活性状態、スタンバ
イ状態にかかわらず一定の基板バイアスが印加されてい
る（図２５では、−１Ｖ）。しきい値電圧は、基板バイ
アスが正の方向に変化すると負の方向に変化する。この
しきい値電圧の変化により、電流駆動能力も変化し、Ｎ
ＭＯＳトランジスタでは、しきい値電圧の負の方向への
変化に対し、電流駆動能力が増加し、また、ＰＭＯＳト
ランジスタでは、しきい値電圧の正の方向への変化に対
して電流駆動能力が増加する。しかし、従来の基板バイ
アス供給方法では、一定の基板バイアスが印加されてい
るため、図２５に示すようにしきい値電圧および電流駆
動能力は変化しない。
イ状態にかかわらず一定の基板バイアスが印加されてい
る（図２５では、−１Ｖ）。しきい値電圧は、基板バイ
アスが正の方向に変化すると負の方向に変化する。この
しきい値電圧の変化により、電流駆動能力も変化し、Ｎ
ＭＯＳトランジスタでは、しきい値電圧の負の方向への
変化に対し、電流駆動能力が増加し、また、ＰＭＯＳト
ランジスタでは、しきい値電圧の正の方向への変化に対
して電流駆動能力が増加する。しかし、従来の基板バイ
アス供給方法では、一定の基板バイアスが印加されてい
るため、図２５に示すようにしきい値電圧および電流駆
動能力は変化しない。
【００１１】ところで、活性状態とスタンバイ状態とで
基板電位を切換え、スタンバイ状態のときに活性状態よ
りも深い基板バイアス電圧の基板に印加する半導体メモ
リ装置が日本公開公報Ｐ３−２９１８３号に公開されて
いる。
基板電位を切換え、スタンバイ状態のときに活性状態よ
りも深い基板バイアス電圧の基板に印加する半導体メモ
リ装置が日本公開公報Ｐ３−２９１８３号に公開されて
いる。
【００１２】図２６は、上記公報に記載された基板バイ
アスを切換えるための装置を示すブロック図である。図
２６を参照して、この装置は、活性モードとスタンバイ
モードとを識別する識別回路１０１、活性状態表示に第
２の基板電位を発生するための電流駆動能力の大きい基
板電位発生回路１０２、スタンバイ状態表示に第２の基
板電位よりも深い逆バイアスとなる第１の基板電位を発
生するための電流駆動能力の小さい基板電位発生回路１
０３、基板電位と第２の基板電位に対応する基準電位と
を比較する比較回路１０４基板電位と第１の基板電位に
対応する基準電位とを比較する比較回路１０５、および
識別回路１０１の出力信号に応答して基板電位発生回路
１０２および１０３のうちの一方を選択し、比較回路１
０４および１０５の出力信号に応答して選択した基板電
位発生回路により発生される基板電位を一定に維持する
ための制御部１０６を含む。
アスを切換えるための装置を示すブロック図である。図
２６を参照して、この装置は、活性モードとスタンバイ
モードとを識別する識別回路１０１、活性状態表示に第
２の基板電位を発生するための電流駆動能力の大きい基
板電位発生回路１０２、スタンバイ状態表示に第２の基
板電位よりも深い逆バイアスとなる第１の基板電位を発
生するための電流駆動能力の小さい基板電位発生回路１
０３、基板電位と第２の基板電位に対応する基準電位と
を比較する比較回路１０４基板電位と第１の基板電位に
対応する基準電位とを比較する比較回路１０５、および
識別回路１０１の出力信号に応答して基板電位発生回路
１０２および１０３のうちの一方を選択し、比較回路１
０４および１０５の出力信号に応答して選択した基板電
位発生回路により発生される基板電位を一定に維持する
ための制御部１０６を含む。
【００１３】基板電位発生回路１０２が、基板電位発生
回路１０３よりも電流駆動能力が低いのは、スタンバイ
状態時にはメモリセルにストアされたデータの消失を防
ぐためにのみ第１の基板電位を発生するからである。し
かし、電流駆動能力は小さいので、外部ノイズによりＰ
Ｎ接合が順バイアスになる可能性がある。この順バイア
スになるのを防止するために、第１の基板電位を深い逆
バイアスとなる電位にしている。
回路１０３よりも電流駆動能力が低いのは、スタンバイ
状態時にはメモリセルにストアされたデータの消失を防
ぐためにのみ第１の基板電位を発生するからである。し
かし、電流駆動能力は小さいので、外部ノイズによりＰ
Ｎ接合が順バイアスになる可能性がある。この順バイア
スになるのを防止するために、第１の基板電位を深い逆
バイアスとなる電位にしている。
【００１４】この先行技術において、第２の基板電位
を、第１の基板電位より浅いバイアスになるようにして
いるのは、活性状態時には、電源電圧以上に昇圧される
内部信号（たとえばメモリのワード線）があるため、第
１の基板電圧と同じように逆バイアスをかけるとＰＮ接
合の耐圧を越える危険があるからである。
を、第１の基板電位より浅いバイアスになるようにして
いるのは、活性状態時には、電源電圧以上に昇圧される
内部信号（たとえばメモリのワード線）があるため、第
１の基板電圧と同じように逆バイアスをかけるとＰＮ接
合の耐圧を越える危険があるからである。
【００１５】動作において、外部から活性モードを指定
するための信号が入力されると、識別回路１０１が活性
モードであることを認識し、制御部１０６に活性モード
に対応した制御を行なわせる。制御部１０６は、比較回
路１０４の出力信号に応答して基板電位発生回路１０２
を制御し、基板の電圧を第２の基板電位に維持する。
するための信号が入力されると、識別回路１０１が活性
モードであることを認識し、制御部１０６に活性モード
に対応した制御を行なわせる。制御部１０６は、比較回
路１０４の出力信号に応答して基板電位発生回路１０２
を制御し、基板の電圧を第２の基板電位に維持する。
【００１６】一方、外部からスタンバイモードを指定す
る信号が入力されると、識別回路１０１がスタンバイモ
ードであることを識別し、制御部１０６にスタンバイモ
ードに対応した制御を行なう。制御部１０６は、比較回
路１０５の出力信号に応答して、基板電位発生回路１０
３を制御し基板電位を第１の基板電位に維持する。こう
することにより、スタンバイ状態時の逆バイアスを活性
状態時の逆バイアスよりも深くすることができるので、
スタンバイ状態におけるメモリセルにストアしたデータ
の消失を防止することができる。
る信号が入力されると、識別回路１０１がスタンバイモ
ードであることを識別し、制御部１０６にスタンバイモ
ードに対応した制御を行なう。制御部１０６は、比較回
路１０５の出力信号に応答して、基板電位発生回路１０
３を制御し基板電位を第１の基板電位に維持する。こう
することにより、スタンバイ状態時の逆バイアスを活性
状態時の逆バイアスよりも深くすることができるので、
スタンバイ状態におけるメモリセルにストアしたデータ
の消失を防止することができる。
【００１７】しかしながら、図２６に示した装置では、
半導体メモリ装置を高速で動作させる点において不都合
がある。これは、第２の基板電位の電圧をＰＮ接合の耐
圧という観点から定めているからである。内部の昇圧さ
れた信号（たとえばワード線の電位）が、Ｖｃｃ＋１Ｖ
程度であるので、第１の基板電位と第２の基板電位との
電位差は、１Ｖということになる。したがって、半導体
メモリ装置を高速で動作させる上で欠点がある。
半導体メモリ装置を高速で動作させる点において不都合
がある。これは、第２の基板電位の電圧をＰＮ接合の耐
圧という観点から定めているからである。内部の昇圧さ
れた信号（たとえばワード線の電位）が、Ｖｃｃ＋１Ｖ
程度であるので、第１の基板電位と第２の基板電位との
電位差は、１Ｖということになる。したがって、半導体
メモリ装置を高速で動作させる上で欠点がある。
【００１８】図２７は、図２６に示した装置により発生
される第１および第２の基板電位ｂおよびａと電源電圧
Ｖｃｃとの関係の一例を示すグラフである。図２７から
明らかなように、電源電圧Ｖｃｃが５Ｖのとき、第１の
基板電位ｂは−４Ｖであり、第２の基板電位ａは−３Ｖ
である。第２の基板電位を−３Ｖとしたのでは、高速動
作させる上で支障がある。
される第１および第２の基板電位ｂおよびａと電源電圧
Ｖｃｃとの関係の一例を示すグラフである。図２７から
明らかなように、電源電圧Ｖｃｃが５Ｖのとき、第１の
基板電位ｂは−４Ｖであり、第２の基板電位ａは−３Ｖ
である。第２の基板電位を−３Ｖとしたのでは、高速動
作させる上で支障がある。
【００１９】また、半導体メモリ装置の高速化を図るに
は、必然的に内部に設けられるＭＯＳトランジスタのし
きい値電圧および電流駆動能力を考慮して基板電位の電
圧を定めることが必要となる。さらに、しきい値電圧お
よび電流駆動能力との関係を考慮して第１の基板電位を
定めることも必要となる。図２６および図２７に示す先
行技術ではこれらの関係を明らかにされていない。
は、必然的に内部に設けられるＭＯＳトランジスタのし
きい値電圧および電流駆動能力を考慮して基板電位の電
圧を定めることが必要となる。さらに、しきい値電圧お
よび電流駆動能力との関係を考慮して第１の基板電位を
定めることも必要となる。図２６および図２７に示す先
行技術ではこれらの関係を明らかにされていない。
【００２０】
【発明が解決しようとする課題】従来の半導体装置は、
以上のように構成されていたので、スタンバイ状態にお
ける逆バイアスが十分に深くなるようにしきい値電圧を
設定すると、活性状態における電流駆動能力が小さくな
り、高速動作が得られないという問題があった。
以上のように構成されていたので、スタンバイ状態にお
ける逆バイアスが十分に深くなるようにしきい値電圧を
設定すると、活性状態における電流駆動能力が小さくな
り、高速動作が得られないという問題があった。
【００２１】逆に、ＮＭＯＳトランジスタを高速動作さ
せるために、しきい値電圧を下げて電流駆動能力を増加
させると、スタンバイ状態におけるリーク電流が増大す
るという問題があった。
せるために、しきい値電圧を下げて電流駆動能力を増加
させると、スタンバイ状態におけるリーク電流が増大す
るという問題があった。
【００２２】それゆえに、この発明の主たる目的は、ス
タンバイモードにおける消費電力の低減化とアクティブ
モードにおける動作速度の高速化を図ることが可能な半
導体装置を提供することである。
タンバイモードにおける消費電力の低減化とアクティブ
モードにおける動作速度の高速化を図ることが可能な半
導体装置を提供することである。
【００２３】
【課題を解決するための手段】請求項１に係る発明は、
スタンバイモードとアクティブモードを有する半導体装
置であって、半導体基板、絶縁層、第１チャネルＭＯＳ
ＦＥＴ、第２チャネルＭＯＳＦＥＴ、および基板バイア
ス発生手段を備える。絶縁層は、半導体基板上に形成さ
れる。第１チャネルＭＯＳＦＥＴは、絶縁層上に形成さ
れ、完全空乏化型である。第２チャネルＭＯＳＦＥＴ
は、絶縁層上に形成され、部分空乏化型である。基板バ
イアス発生手段は、スタンバイモードでは半導体基板に
第１の基板バイアス電圧を与え、アクティブモードでは
第１チャネルＭＯＳＦＥＴの電流駆動能力を高めるため
の第１の基板バイアス電圧と異なる第２の基板バイアス
電圧を半導体基板に与える。
スタンバイモードとアクティブモードを有する半導体装
置であって、半導体基板、絶縁層、第１チャネルＭＯＳ
ＦＥＴ、第２チャネルＭＯＳＦＥＴ、および基板バイア
ス発生手段を備える。絶縁層は、半導体基板上に形成さ
れる。第１チャネルＭＯＳＦＥＴは、絶縁層上に形成さ
れ、完全空乏化型である。第２チャネルＭＯＳＦＥＴ
は、絶縁層上に形成され、部分空乏化型である。基板バ
イアス発生手段は、スタンバイモードでは半導体基板に
第１の基板バイアス電圧を与え、アクティブモードでは
第１チャネルＭＯＳＦＥＴの電流駆動能力を高めるため
の第１の基板バイアス電圧と異なる第２の基板バイアス
電圧を半導体基板に与える。
【００２４】請求項２に係る発明では、請求項１に係る
発明の第１チャネルＭＯＳＦＥＴおよび第２チャネルＭ
ＯＳＦＥＴは、それぞれＮチャネルＭＯＳＦＥＴおよび
ＰチャネルＭＯＳＦＥＴであり、第１および第２の基板
バイアス電圧は、それぞれ接地電圧および電源電圧であ
る。請求項３に係る発明では、請求項１に係る発明の第
１チャネルＭＯＳＦＥＴおよび第２チャネルＭＯＳＦＥ
Ｔは、それぞれＰチャネルＭＯＳＦＥＴおよびＮチャネ
ルＭＯＳＦＥＴであり、第１および第２の基板バイアス
電圧は、それぞれ電源電圧および接地電圧である。
発明の第１チャネルＭＯＳＦＥＴおよび第２チャネルＭ
ＯＳＦＥＴは、それぞれＮチャネルＭＯＳＦＥＴおよび
ＰチャネルＭＯＳＦＥＴであり、第１および第２の基板
バイアス電圧は、それぞれ接地電圧および電源電圧であ
る。請求項３に係る発明では、請求項１に係る発明の第
１チャネルＭＯＳＦＥＴおよび第２チャネルＭＯＳＦＥ
Ｔは、それぞれＰチャネルＭＯＳＦＥＴおよびＮチャネ
ルＭＯＳＦＥＴであり、第１および第２の基板バイアス
電圧は、それぞれ電源電圧および接地電圧である。
【００２５】
【００２６】
【００２７】
【作用】請求項１に係る発明では、半導体基板上に絶縁
層を形成し、その絶縁層上に完全空乏化型の第１チャネ
ルＭＯＳＦＥＴと部分空乏化型の第２チャネルＭＯＳＦ
ＥＴとを形成し、スタンバイモード時は半導体基板に第
１の基板バイアス電圧を与え、アクティブモード時は第
１チャネルＭＯＳＦＥＴの電流駆動能力を高めるための
第２の基板バイアス電圧を半導体基板に与える。したが
って、アクティブモード時における第１チャネルＭＯＳ
ＦＥＴの電流駆動能力がスタンバイモード時よりも高く
なる一方、第２チャネルＭＯＳＦＥＴは部分空乏化型で
あるのでその電流駆動能力はモードによって変化しな
い。このため、スタンバイモードにおける消費電力の低
減化とアクティブモードにおける動作速度の高速化を図
ることができる。
層を形成し、その絶縁層上に完全空乏化型の第１チャネ
ルＭＯＳＦＥＴと部分空乏化型の第２チャネルＭＯＳＦ
ＥＴとを形成し、スタンバイモード時は半導体基板に第
１の基板バイアス電圧を与え、アクティブモード時は第
１チャネルＭＯＳＦＥＴの電流駆動能力を高めるための
第２の基板バイアス電圧を半導体基板に与える。したが
って、アクティブモード時における第１チャネルＭＯＳ
ＦＥＴの電流駆動能力がスタンバイモード時よりも高く
なる一方、第２チャネルＭＯＳＦＥＴは部分空乏化型で
あるのでその電流駆動能力はモードによって変化しな
い。このため、スタンバイモードにおける消費電力の低
減化とアクティブモードにおける動作速度の高速化を図
ることができる。
【００２８】請求項２に係る発明では、請求項１に係る
発明の第１チャネルＭＯＳＦＥＴおよび第２チャネルＭ
ＯＳＦＥＴは、それぞれＮチャネルＭＯＳＦＥＴおよび
ＰチャネルＭＯＳＦＥＴであり、第１および第２の基板
バイアス電圧は、それぞれ接地電圧および電源電圧であ
る。この場合は、基板バイアス電圧の印加および切換を
容易に行なうことができる。請求項３に係る発明では、
請求項１に係る発明の第１チャネルＭＯＳＦＥＴおよび
第２チャネルＭＯＳＦＥＴは、それぞれＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳＦＥＴであり、
第１および第２の基板バイアス電圧は、それぞれ電源電
圧および接地電圧である。この場合は、基板バイアス電
圧の印加および切換を容易に行なうことができる。
発明の第１チャネルＭＯＳＦＥＴおよび第２チャネルＭ
ＯＳＦＥＴは、それぞれＮチャネルＭＯＳＦＥＴおよび
ＰチャネルＭＯＳＦＥＴであり、第１および第２の基板
バイアス電圧は、それぞれ接地電圧および電源電圧であ
る。この場合は、基板バイアス電圧の印加および切換を
容易に行なうことができる。請求項３に係る発明では、
請求項１に係る発明の第１チャネルＭＯＳＦＥＴおよび
第２チャネルＭＯＳＦＥＴは、それぞれＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳＦＥＴであり、
第１および第２の基板バイアス電圧は、それぞれ電源電
圧および接地電圧である。この場合は、基板バイアス電
圧の印加および切換を容易に行なうことができる。
【００２９】
【００３０】
【実施例】この発明の実施例を説明する前に、まず、こ
の発明の理解を補助するための半導体装置について説明
する。図１は、そのような半導体装置の構成を示すブロ
ック図である。図１を参照して、この半導体装置２００
は、単一のシリコン基板１上に形成された機能回路１１
０、第１のバイアス発生回路３０、第２のバイアス発生
回路３１、およびバイアス選択回路３２を含む。
の発明の理解を補助するための半導体装置について説明
する。図１は、そのような半導体装置の構成を示すブロ
ック図である。図１を参照して、この半導体装置２００
は、単一のシリコン基板１上に形成された機能回路１１
０、第１のバイアス発生回路３０、第２のバイアス発生
回路３１、およびバイアス選択回路３２を含む。
【００３１】機能回路１１０は、図２０に示したものと
同様である。第１のバイアス発生回路３０は、スタンバ
イ状態における基板バイアスＶＢＢ１を発生する。この
基板バイアスＶＢＢ１はＮＭＯＳトランジスタのしきい
値電圧Ｖｔｈが０．８Ｖになるように決定される。基板
バイアスＶＢＢ１の電位は、ＮＭＯＳトランジスタの電
流駆動能力（相互コンダクタンス）と関係し、ゲート幅
Ｗが１０μｍ、ゲート長さＬが１μｍの場合にはＶＢＢ
１は−３Ｖ程度である。このように深い逆バイアスにす
ることにより、スタンバイ状態における漏れ電流を極力
小さくすることができる。
同様である。第１のバイアス発生回路３０は、スタンバ
イ状態における基板バイアスＶＢＢ１を発生する。この
基板バイアスＶＢＢ１はＮＭＯＳトランジスタのしきい
値電圧Ｖｔｈが０．８Ｖになるように決定される。基板
バイアスＶＢＢ１の電位は、ＮＭＯＳトランジスタの電
流駆動能力（相互コンダクタンス）と関係し、ゲート幅
Ｗが１０μｍ、ゲート長さＬが１μｍの場合にはＶＢＢ
１は−３Ｖ程度である。このように深い逆バイアスにす
ることにより、スタンバイ状態における漏れ電流を極力
小さくすることができる。
【００３２】第２のバイアス発生回路３１は活性化状態
における基板バイアスＶＢＢ２を発生する。基板バイア
スＶＢＢ２はＮＭＯＳトランジスタの活性状態における
電流駆動能力に基づいて定められる。電流駆動能力は、
しきい値電圧Ｖｔｈが小さくなると、大きくなり、ドレ
イン電流が流れやすくなる。すなわち、しきい値電圧Ｖ
ｔｈ、ゲート幅およびゲート長さを定めることにより、
電流駆動能力も定まる。この例では、基板バイアスＶＢ
Ｂ２を０Ｖ、しきい値電圧Ｖｔｈを０．２Ｖとし、活性
化状態における電流駆動能力をスタンバイ状態における
電流駆動能力よりも３０％程度アップしている。
における基板バイアスＶＢＢ２を発生する。基板バイア
スＶＢＢ２はＮＭＯＳトランジスタの活性状態における
電流駆動能力に基づいて定められる。電流駆動能力は、
しきい値電圧Ｖｔｈが小さくなると、大きくなり、ドレ
イン電流が流れやすくなる。すなわち、しきい値電圧Ｖ
ｔｈ、ゲート幅およびゲート長さを定めることにより、
電流駆動能力も定まる。この例では、基板バイアスＶＢ
Ｂ２を０Ｖ、しきい値電圧Ｖｔｈを０．２Ｖとし、活性
化状態における電流駆動能力をスタンバイ状態における
電流駆動能力よりも３０％程度アップしている。
【００３３】バイアス選択回路３２は第１のバイアス発
生回路３０および第２のバイアス発生回路３１に接続さ
れ、制御信号ＣＮＴに応答して、第２のバイアス発生回
路３１により発生された基板バイアスＶＢＢ２を選択
し、これをシリコン基板１に供給している。
生回路３０および第２のバイアス発生回路３１に接続さ
れ、制御信号ＣＮＴに応答して、第２のバイアス発生回
路３１により発生された基板バイアスＶＢＢ２を選択
し、これをシリコン基板１に供給している。
【００３４】図２は図１に示した半導体装置の一部の断
面構造である。図２に示した半導体装置が、図２１の半
導体装置と異なるところは、シリコン基板１の裏面に基
板バイアスＶＢＢ１またはＶＢＢ２が供給されているこ
とである。基板バイアスＶＢＢ１は、−３Ｖであり、シ
リコン基板１のソース領域２およびドレイン領域３とは
深い逆バイアスとなっている。
面構造である。図２に示した半導体装置が、図２１の半
導体装置と異なるところは、シリコン基板１の裏面に基
板バイアスＶＢＢ１またはＶＢＢ２が供給されているこ
とである。基板バイアスＶＢＢ１は、−３Ｖであり、シ
リコン基板１のソース領域２およびドレイン領域３とは
深い逆バイアスとなっている。
【００３５】図３は基板バイアスをＶＢＢ１からＶＢＢ
２に切換えた場合のしきい値電圧、および電流駆動能力
の変化を説明するための図である。図４は基板バイアス
ＶＢＢ１と消費電力との関係を示すグラフである。図５
は基板バイアスの変化によるＩD −ＶG 特性の変化を示
す図である。図６は基板バイアスの変化によるＩD −Ｖ
D 特性の変化を示す図である。図７は、基板バイアスの
変化による動作速度の向上を説明するための図である。
２に切換えた場合のしきい値電圧、および電流駆動能力
の変化を説明するための図である。図４は基板バイアス
ＶＢＢ１と消費電力との関係を示すグラフである。図５
は基板バイアスの変化によるＩD −ＶG 特性の変化を示
す図である。図６は基板バイアスの変化によるＩD −Ｖ
D 特性の変化を示す図である。図７は、基板バイアスの
変化による動作速度の向上を説明するための図である。
【００３６】次に、図４を参照して、ゲート幅Ｗが１０
μｍ、ゲート長Ｌが１μｍのＮＭＯＳトランジスタにお
ける基板電位ＶＢＢ１の最も適切な電圧を説明する。こ
の発明では、第１のバイアス電圧発生回路３０自身の消
費電力と漏れ電流との関係に基づいて基板バイアスＶＢ
Ｂ１を決定する。図４において、破線は、第１のバイア
ス電圧発生回路３０により発生する基板バイアスＶＢＢ
１を変化させたときの電流消費量を示し、一点鎖線は、
基板バイアスＶＢＢ１を変化させたときの漏れ電流量を
示す。スタンバイ状態における電力消費量は、第１のバ
イアス発生回路３０による電力消費量と漏れ電流により
電力消費量との和（図４中の実線）なる。
μｍ、ゲート長Ｌが１μｍのＮＭＯＳトランジスタにお
ける基板電位ＶＢＢ１の最も適切な電圧を説明する。こ
の発明では、第１のバイアス電圧発生回路３０自身の消
費電力と漏れ電流との関係に基づいて基板バイアスＶＢ
Ｂ１を決定する。図４において、破線は、第１のバイア
ス電圧発生回路３０により発生する基板バイアスＶＢＢ
１を変化させたときの電流消費量を示し、一点鎖線は、
基板バイアスＶＢＢ１を変化させたときの漏れ電流量を
示す。スタンバイ状態における電力消費量は、第１のバ
イアス発生回路３０による電力消費量と漏れ電流により
電力消費量との和（図４中の実線）なる。
【００３７】したがって、電力消費量の和を最小とする
−３Ｖが最も適切な基板バイアスとなる。なお、半導体
装置がメモリ装置の場合は、リフレッシュ電流により消
費電力が生ずるので、このリフレッシュ電流による消費
電力も考慮されるが、基板バイアス依存性が少ないの
で、主として第１のバイアス発生回路３０および漏れ電
流による電力消費に基づいて基板バイアスを設定でき
る。また、半導体装置がＣＰＵのような論理回路であれ
ば、リフレッシュ電流を考慮しなくてもよいのはいうま
でもない。
−３Ｖが最も適切な基板バイアスとなる。なお、半導体
装置がメモリ装置の場合は、リフレッシュ電流により消
費電力が生ずるので、このリフレッシュ電流による消費
電力も考慮されるが、基板バイアス依存性が少ないの
で、主として第１のバイアス発生回路３０および漏れ電
流による電力消費に基づいて基板バイアスを設定でき
る。また、半導体装置がＣＰＵのような論理回路であれ
ば、リフレッシュ電流を考慮しなくてもよいのはいうま
でもない。
【００３８】スタンバイ時のゲート電圧ＶG を０Ｖにし
たときの漏れ電流量を１０- 1 4 Ａ以下にしているた
め、基板バイアスＶＢＢ１（＝−３Ｖ）が基板に与えら
れている場合には、しきい値電圧Ｖｔｈは０．８Ｖとな
る。したがって、電源電圧Ｖｃｃに対するしきい値電圧
Ｖｔｈの割合が大きくなり、動作速度が遅くなる。そこ
で、アクティブ状態では基板バイアスＶＢＢ２を０Ｖと
することにより、しきい値電圧Ｖｔｈを０．２Ｖに低下
させて電源電圧Ｖｃｃに対するしきい値電圧Ｖｔｈの割
合を小さくし、動作速度を向上させることができる。こ
の０Ｖがアクティブ状態においてトランジスタの駆動能
力を最も大きくすることのできる値である。
たときの漏れ電流量を１０- 1 4 Ａ以下にしているた
め、基板バイアスＶＢＢ１（＝−３Ｖ）が基板に与えら
れている場合には、しきい値電圧Ｖｔｈは０．８Ｖとな
る。したがって、電源電圧Ｖｃｃに対するしきい値電圧
Ｖｔｈの割合が大きくなり、動作速度が遅くなる。そこ
で、アクティブ状態では基板バイアスＶＢＢ２を０Ｖと
することにより、しきい値電圧Ｖｔｈを０．２Ｖに低下
させて電源電圧Ｖｃｃに対するしきい値電圧Ｖｔｈの割
合を小さくし、動作速度を向上させることができる。こ
の０Ｖがアクティブ状態においてトランジスタの駆動能
力を最も大きくすることのできる値である。
【００３９】図５を参照して、実線は基板バイアスをＶ
ＢＢ１（＝−３Ｖ）にしたときのＩ D −ＶG 特性であ
り、破線は基板バイアスをＶＢＢ２（＝０Ｖ）にしたと
きのＩ D −ＶG 特性である。ここで、しきい値電圧Ｖｔ
ｈは１０- 6 Ａのドレイン電流を流すときのゲート電圧
で定義している。
ＢＢ１（＝−３Ｖ）にしたときのＩ D −ＶG 特性であ
り、破線は基板バイアスをＶＢＢ２（＝０Ｖ）にしたと
きのＩ D −ＶG 特性である。ここで、しきい値電圧Ｖｔ
ｈは１０- 6 Ａのドレイン電流を流すときのゲート電圧
で定義している。
【００４０】基板バイアスＶＢＢ１が供給されている場
合、すなわちスタンバイ時には、ゲート電圧が０．８Ｖ
よりも低下すると、ドレイン電流は指数関数的に減少
し、ゲート電圧が０（オフ状態）では、最低レベルまで
電流が低下し、ＮＭＯＳトランジスタはカットオフ状態
となっている。それにより、スタンバイ状態では消費電
力は十分に低減されることになる。
合、すなわちスタンバイ時には、ゲート電圧が０．８Ｖ
よりも低下すると、ドレイン電流は指数関数的に減少
し、ゲート電圧が０（オフ状態）では、最低レベルまで
電流が低下し、ＮＭＯＳトランジスタはカットオフ状態
となっている。それにより、スタンバイ状態では消費電
力は十分に低減されることになる。
【００４１】なお、ＬＳＩ技術の発展に伴って、ＭＯＳ
トランジスタは超小型化され５Ｖ系では、ゲート長が
０．８μｍ、３Ｖ系ではゲート長が０．５μｍであり、
将来的に製造されるであろう１．５Ｖ系では、ゲート長
が０．１５μｍとなると思われる。ところが、スタンバ
イ状態におけるしきい値電圧は、トランジスタの特性が
一定であり、たとえばＶｔｈを０．５Ｖとするとき１．
５Ｖ系では、動作電圧に対し、しきい値電圧Ｖｔｈか３
３％も占めてしまう。したがって、図５に示す基板バイ
アスを変化させて、しきい値電圧を小さくするという方
法が有効となる。
トランジスタは超小型化され５Ｖ系では、ゲート長が
０．８μｍ、３Ｖ系ではゲート長が０．５μｍであり、
将来的に製造されるであろう１．５Ｖ系では、ゲート長
が０．１５μｍとなると思われる。ところが、スタンバ
イ状態におけるしきい値電圧は、トランジスタの特性が
一定であり、たとえばＶｔｈを０．５Ｖとするとき１．
５Ｖ系では、動作電圧に対し、しきい値電圧Ｖｔｈか３
３％も占めてしまう。したがって、図５に示す基板バイ
アスを変化させて、しきい値電圧を小さくするという方
法が有効となる。
【００４２】次に図６を参照して、実線は基板バイアス
ＶＢＢ１が供給されているときのＩ D −ＶD 特性であ
り、破線は基板バイアスＶＢＢ２が供給されているとき
のＩD−ＶD 特性である。この特性図から基板バイアス
ＶＢＢ２が供給されている場合には、図７に示すような
立ち上がりが特性となり、立ち上がり速度が大幅に改善
される。
ＶＢＢ１が供給されているときのＩ D −ＶD 特性であ
り、破線は基板バイアスＶＢＢ２が供給されているとき
のＩD−ＶD 特性である。この特性図から基板バイアス
ＶＢＢ２が供給されている場合には、図７に示すような
立ち上がりが特性となり、立ち上がり速度が大幅に改善
される。
【００４３】図３を参照して、図１および図２の示した
半導体装置の動作を説明する。まず、スタンバイ状態で
は、基板バイアスＶＢＢ１がシリコン基板１に供給され
ているためしきい値電圧Ｖｔｈは０．８Ｖであり、電流
駆動能力は従来例と同様に１００％である。この状態で
はシリコン基板１とソース領域２およびドレイン領域３
とは、深い逆バイアス状態にあり、漏れ電流量を非常に
少なくすることができる。
半導体装置の動作を説明する。まず、スタンバイ状態で
は、基板バイアスＶＢＢ１がシリコン基板１に供給され
ているためしきい値電圧Ｖｔｈは０．８Ｖであり、電流
駆動能力は従来例と同様に１００％である。この状態で
はシリコン基板１とソース領域２およびドレイン領域３
とは、深い逆バイアス状態にあり、漏れ電流量を非常に
少なくすることができる。
【００４４】次にＮＭＯＳトランジスタをスタンバイ状
態から活性状態にするために前記制御信号ＣＮＴをバイ
アス選択回路３２に与える。制御信号ＣＮＴに応答し
て、バイアス選択回路３２は基板バイアスＶＢＢ１に代
えて基板バイアスＶＢＢ２を選択する。それにより、シ
リコン基板１とソース領域２およびドレイン領域３との
間の逆バイアスが浅くなり、しきい値電圧Ｖｔｈは０．
２Ｖとなり、電流駆動能力は１３０％程度まで増加し、
ドレイン領域とソース領域との間の抵抗が小さくなる。
この状態において、ゲート電極５に正の電圧が供給され
ると、急速にチャネル領域がＮ型に反転するため動作速
度が向上する。
態から活性状態にするために前記制御信号ＣＮＴをバイ
アス選択回路３２に与える。制御信号ＣＮＴに応答し
て、バイアス選択回路３２は基板バイアスＶＢＢ１に代
えて基板バイアスＶＢＢ２を選択する。それにより、シ
リコン基板１とソース領域２およびドレイン領域３との
間の逆バイアスが浅くなり、しきい値電圧Ｖｔｈは０．
２Ｖとなり、電流駆動能力は１３０％程度まで増加し、
ドレイン領域とソース領域との間の抵抗が小さくなる。
この状態において、ゲート電極５に正の電圧が供給され
ると、急速にチャネル領域がＮ型に反転するため動作速
度が向上する。
【００４５】なお、しきい値電圧Ｖｔｈの低下により、
図６および図５に示したように電流量が増大する。すな
わち、活性状態における漏れ電流は、１０-9Ａ（ＶG ＝
０Ｖ）に増大している。しかし、活性化状態における消
費電力は、漏れ電流量で決まっているのではなく、回路
のキャパシタを充放電する電流で決まっているため、消
費電力の増加は無視できる。したがって、基板バイアス
をスタンバイ状態と活性化状態とで変化させることによ
り、スタンバイ状態における消費電力を低減するととも
に、活性化状態における動作速度を向上させることが可
能になる。
図６および図５に示したように電流量が増大する。すな
わち、活性状態における漏れ電流は、１０-9Ａ（ＶG ＝
０Ｖ）に増大している。しかし、活性化状態における消
費電力は、漏れ電流量で決まっているのではなく、回路
のキャパシタを充放電する電流で決まっているため、消
費電力の増加は無視できる。したがって、基板バイアス
をスタンバイ状態と活性化状態とで変化させることによ
り、スタンバイ状態における消費電力を低減するととも
に、活性化状態における動作速度を向上させることが可
能になる。
【００４６】なお、図１から図７の例ではＮＭＯＳトラ
ンジスタを例にしたが、ＰＭＯＳトランジスタの場合に
も、同様の動作をさせることができる。すなわち、基板
バイアスをたとえば、８Ｖから５Ｖに減少させ、しきい
値電圧をたとえば、４．８Ｖから４．２Ｖに増加させる
と、電流駆動能力が向上し、動作速度が速くなる。この
場合は、電源電圧を０〜５Ｖにとった場合であるが、電
源電圧を０〜−５Ｖにとった場合には、基板バイアスの
変化は３Ｖから５Ｖ、しきい値電圧の変化は−０．８Ｖ
から−０．２Ｖとなる。すなわち、ＰＭＯＳトランジス
タの場合も基板バイアスの変化する方向は、ソースのバ
イアスから見てドレインのバイアス方向である。また、
しきい値電圧の変化する方向は、ソースのバイアス方向
である。
ンジスタを例にしたが、ＰＭＯＳトランジスタの場合に
も、同様の動作をさせることができる。すなわち、基板
バイアスをたとえば、８Ｖから５Ｖに減少させ、しきい
値電圧をたとえば、４．８Ｖから４．２Ｖに増加させる
と、電流駆動能力が向上し、動作速度が速くなる。この
場合は、電源電圧を０〜５Ｖにとった場合であるが、電
源電圧を０〜−５Ｖにとった場合には、基板バイアスの
変化は３Ｖから５Ｖ、しきい値電圧の変化は−０．８Ｖ
から−０．２Ｖとなる。すなわち、ＰＭＯＳトランジス
タの場合も基板バイアスの変化する方向は、ソースのバ
イアスから見てドレインのバイアス方向である。また、
しきい値電圧の変化する方向は、ソースのバイアス方向
である。
【００４７】図８は図１に示した第１のバイアス発生回
路の一例を示す回路図である。図８を参照して、この第
１のバイアス発生回路３０は、リングオシレータ３０１
と、チャージポンプ回路３０２とを含む。リングオシレ
ータ３０１は複数のインバータ３０３、３０４、３０５
を備える。このリングオシレータ３０１は、出力を入力
に帰還させることにより発振し、一定周波数の信号を発
生する。チャージポンプ回路３０２はドライバ３０６、
キャパシタ３０７、３１０およびダイオード３０８、３
０９を備える。ドライバ３０６はリングオシレータ３０
１からの一定周期の信号を増幅して、キャパシタ３０７
の一端に与える。ドライバ３０６の出力が電源電位から
接地電位に低下すると、キャパシタ３０７の他端の電圧
も低下し始める。そして、ダイオード３０９がオン状態
になると、キャパシタ３０７放電経路が遮断され、キャ
パシタ３０７から放電された負の電荷によりキャパシタ
３０７の他端の電位がさらに低下し、最終的に電源電位
Ｖｃｃと同じ絶対値を有する負の電位（−Ｖｃｃ）とな
る。この結果、ダイオード３０８がオン状態となるの
で、基板バイアスＶＢＢ１は、−Ｖｃｃ＋Ｖｔｈとな
る。ただし、Ｖｔｈはダイオード３０８のしきい値電圧
である。したがって、ダイオード３０８を複数設けるこ
とにより、基板バイアスＶＢＢ１を所望の電位（−３
Ｖ）にすることができる。
路の一例を示す回路図である。図８を参照して、この第
１のバイアス発生回路３０は、リングオシレータ３０１
と、チャージポンプ回路３０２とを含む。リングオシレ
ータ３０１は複数のインバータ３０３、３０４、３０５
を備える。このリングオシレータ３０１は、出力を入力
に帰還させることにより発振し、一定周波数の信号を発
生する。チャージポンプ回路３０２はドライバ３０６、
キャパシタ３０７、３１０およびダイオード３０８、３
０９を備える。ドライバ３０６はリングオシレータ３０
１からの一定周期の信号を増幅して、キャパシタ３０７
の一端に与える。ドライバ３０６の出力が電源電位から
接地電位に低下すると、キャパシタ３０７の他端の電圧
も低下し始める。そして、ダイオード３０９がオン状態
になると、キャパシタ３０７放電経路が遮断され、キャ
パシタ３０７から放電された負の電荷によりキャパシタ
３０７の他端の電位がさらに低下し、最終的に電源電位
Ｖｃｃと同じ絶対値を有する負の電位（−Ｖｃｃ）とな
る。この結果、ダイオード３０８がオン状態となるの
で、基板バイアスＶＢＢ１は、−Ｖｃｃ＋Ｖｔｈとな
る。ただし、Ｖｔｈはダイオード３０８のしきい値電圧
である。したがって、ダイオード３０８を複数設けるこ
とにより、基板バイアスＶＢＢ１を所望の電位（−３
Ｖ）にすることができる。
【００４８】図９は図１に示した第２のバイアス発生回
路３１の一例を示す回路図である。図９を参照して、図
８と異なるところはチャージポンプ回路３１２にダイオ
ード３１３が追加されていることである。図８で説明し
たように、ダイオードの個数を増やして基板バイアスＶ
ＢＢ２を所望の電位（−１Ｖ〜０Ｖ）にしている。
路３１の一例を示す回路図である。図９を参照して、図
８と異なるところはチャージポンプ回路３１２にダイオ
ード３１３が追加されていることである。図８で説明し
たように、ダイオードの個数を増やして基板バイアスＶ
ＢＢ２を所望の電位（−１Ｖ〜０Ｖ）にしている。
【００４９】図１０は、図１に示した第２のバイアス発
生回路３１のもう１つの例を示す回路図である。図１０
を参照して、この基板バイアス発生回路３１は、接地端
子ＧＮＤと、接地端子ＧＮＤと基板バイアス出力端子Ｖ
ＢＢ２との間で接続される配線３１ａを含む。この基板
バイアス発生回路３１によれば、最も簡単な構成でアク
ティブ状態における基板バイアス（０Ｖ）を発生するこ
とができる。
生回路３１のもう１つの例を示す回路図である。図１０
を参照して、この基板バイアス発生回路３１は、接地端
子ＧＮＤと、接地端子ＧＮＤと基板バイアス出力端子Ｖ
ＢＢ２との間で接続される配線３１ａを含む。この基板
バイアス発生回路３１によれば、最も簡単な構成でアク
ティブ状態における基板バイアス（０Ｖ）を発生するこ
とができる。
【００５０】図１１は図１に示たバイアス発生回路３２
の一例を示す回路図である。図１１を参照して、このバ
イアス選択回路３２は、ＮＭＯＳトランジスタ３２１お
よび３２２を含む。ＮＭＯＳトランジスタ３２１はその
ソースが基板バイアスＶＢＢ１を受けるように接続さ
れ、そのドレインがＮＭＯＳトランジスタ３２２のドレ
インとともにシリコン基板１に接続され、そのゲートが
制御信号／ＣＮＴを受けるように接続されている。ＮＭ
ＯＳトランジスタ３２２はそのソースが基板バイアスＶ
ＢＢ２を受けるように接続され、そのゲートが前記信号
ＣＮＴを受けるように接続されている。
の一例を示す回路図である。図１１を参照して、このバ
イアス選択回路３２は、ＮＭＯＳトランジスタ３２１お
よび３２２を含む。ＮＭＯＳトランジスタ３２１はその
ソースが基板バイアスＶＢＢ１を受けるように接続さ
れ、そのドレインがＮＭＯＳトランジスタ３２２のドレ
インとともにシリコン基板１に接続され、そのゲートが
制御信号／ＣＮＴを受けるように接続されている。ＮＭ
ＯＳトランジスタ３２２はそのソースが基板バイアスＶ
ＢＢ２を受けるように接続され、そのゲートが前記信号
ＣＮＴを受けるように接続されている。
【００５１】動作においてスタンバイ状態では、制御信
号／ＣＮＴが高レベルにされ、ＮＭＯＳトランジスタ３
２１はオン状態となり、基板バイアスＶＢＢ１がシリコ
ン基板１に供給される。一方、活性状態では、制御信号
ＣＮＴが高レベルにされ、ＮＭＯＳトランジスタ３２２
がオン状態となり、基板バイアスＶＢＢ２がシリコン基
板１に供給される。このような簡単な構成により、シリ
コン基板１に与える基板バイアスを変化させることがで
きる。
号／ＣＮＴが高レベルにされ、ＮＭＯＳトランジスタ３
２１はオン状態となり、基板バイアスＶＢＢ１がシリコ
ン基板１に供給される。一方、活性状態では、制御信号
ＣＮＴが高レベルにされ、ＮＭＯＳトランジスタ３２２
がオン状態となり、基板バイアスＶＢＢ２がシリコン基
板１に供給される。このような簡単な構成により、シリ
コン基板１に与える基板バイアスを変化させることがで
きる。
【００５２】なお、図１１に示したバイアス選択回路３
２は、制御信号ＣＮＴに応答して基板バイアスを変化さ
せているが、制御信号に代えて入力信号Ｄｉｎ，／Ｄｉ
ｎをＮＭＯＳトランジスタ３２１および３２２のゲート
に与えるようにしてもよい。
２は、制御信号ＣＮＴに応答して基板バイアスを変化さ
せているが、制御信号に代えて入力信号Ｄｉｎ，／Ｄｉ
ｎをＮＭＯＳトランジスタ３２１および３２２のゲート
に与えるようにしてもよい。
【００５３】図１２は、この発明の理解を補助するため
のもう１つの半導体装置の構成を示すブロック図であ
る。図１２を参照して、この半導体装置が図１の半導体
装置と異なるところは、機能回路１１０にＣＭＯＳ回路
が含まれていること、第３の基板バイアス発生回路３３
および第４の基板バイアス発生回路３４が追加されてい
ること、基板バイアスＶＢＢ２、ＶＢＢ４を選択するバ
イアス選択回路３２′が設けられていることである。そ
の他の回路については、図１と同様であり、同一符号を
付して適宜その説明は省略する。
のもう１つの半導体装置の構成を示すブロック図であ
る。図１２を参照して、この半導体装置が図１の半導体
装置と異なるところは、機能回路１１０にＣＭＯＳ回路
が含まれていること、第３の基板バイアス発生回路３３
および第４の基板バイアス発生回路３４が追加されてい
ること、基板バイアスＶＢＢ２、ＶＢＢ４を選択するバ
イアス選択回路３２′が設けられていることである。そ
の他の回路については、図１と同様であり、同一符号を
付して適宜その説明は省略する。
【００５４】第３のバイアス発生回路３３はＰＭＯＳト
ランジスタのスタンバイ状態における基板バイアスＶＢ
Ｂ３を発生する。この基板バイアスＶＢＢ３はＰＭＯＳ
トランジスタのしきい値電圧Ｖｔｈを４．２Ｖにするよ
うな電位に設定される。具体的には８Ｖ程度である。こ
のように、深い逆バイアスにすることにより、スタンバ
イ状態における漏れ電流を少なくすることができる。
ランジスタのスタンバイ状態における基板バイアスＶＢ
Ｂ３を発生する。この基板バイアスＶＢＢ３はＰＭＯＳ
トランジスタのしきい値電圧Ｖｔｈを４．２Ｖにするよ
うな電位に設定される。具体的には８Ｖ程度である。こ
のように、深い逆バイアスにすることにより、スタンバ
イ状態における漏れ電流を少なくすることができる。
【００５５】第４のバイアス発生回路３４は、ＰＭＯＳ
トランジスタの活性状態における基板バイアスＶＢＢ４
を発生する。この基板バイアスＶＢＢ４はＰＭＯＳトラ
ンジスタの活性状態における電流駆動能力に基づいて定
められる。具体的には、５Ｖである。電流駆動能力はし
きい値電圧Ｖｔｈが小さくなると大きくなる。このしき
い値電圧およびゲート幅およびゲート長さを定めること
により電流駆動能力が決定される。この実施例では、基
板バイアスＶＢＢ４を５Ｖ、しきい値電圧を４．８Ｖと
し、駆動能力を３０％アップしている。
トランジスタの活性状態における基板バイアスＶＢＢ４
を発生する。この基板バイアスＶＢＢ４はＰＭＯＳトラ
ンジスタの活性状態における電流駆動能力に基づいて定
められる。具体的には、５Ｖである。電流駆動能力はし
きい値電圧Ｖｔｈが小さくなると大きくなる。このしき
い値電圧およびゲート幅およびゲート長さを定めること
により電流駆動能力が決定される。この実施例では、基
板バイアスＶＢＢ４を５Ｖ、しきい値電圧を４．８Ｖと
し、駆動能力を３０％アップしている。
【００５６】図１３は図１２に示した半導体装置の一部
の断面構造図である。図１４は図１２に示した半導体装
置の一部を示す平面図である。図１３および図１４に示
した半導体装置は、ＮＭＯＳトランジスタと、ＰＭＯＳ
トランジスタとを組合わせたＣＭＯＳ回路を構成してい
る。図１３および図１４を参照して、この半導体装置
は、シリコン基板１上にＰ型の不純物がたとえば１０16
〜１０17／ｃｍ3 導入されたＰウェル６と、このＰウェ
ル６上に形成されたＮＭＯＳトランジスタ１１とＮ型の
不純物がたとえば１０16〜１０17／ｃｍ3 導入されたＮ
ウェル１０と、Ｎウェル１０上に形成されたＰＭＯＳト
ランジスタ１２と、基板バイアスＶＢＢ１またはＶＢＢ
２が供給されるウェル端子２６と、基板バイアスＶＢＢ
３またはＶＢＢ４が供給されるウェル端子２７とを含
む。ウェル端子２６は、図１４に示したコンタクトホー
ル２６′に接続され、ウェル端子２７は、図１４に示し
たコンタクトホール２７′に接続される。
の断面構造図である。図１４は図１２に示した半導体装
置の一部を示す平面図である。図１３および図１４に示
した半導体装置は、ＮＭＯＳトランジスタと、ＰＭＯＳ
トランジスタとを組合わせたＣＭＯＳ回路を構成してい
る。図１３および図１４を参照して、この半導体装置
は、シリコン基板１上にＰ型の不純物がたとえば１０16
〜１０17／ｃｍ3 導入されたＰウェル６と、このＰウェ
ル６上に形成されたＮＭＯＳトランジスタ１１とＮ型の
不純物がたとえば１０16〜１０17／ｃｍ3 導入されたＮ
ウェル１０と、Ｎウェル１０上に形成されたＰＭＯＳト
ランジスタ１２と、基板バイアスＶＢＢ１またはＶＢＢ
２が供給されるウェル端子２６と、基板バイアスＶＢＢ
３またはＶＢＢ４が供給されるウェル端子２７とを含
む。ウェル端子２６は、図１４に示したコンタクトホー
ル２６′に接続され、ウェル端子２７は、図１４に示し
たコンタクトホール２７′に接続される。
【００５７】図１５は図１２に示した半導体装置をスタ
ンバイ状態から活性状態に変化させたとき基板バイアス
（ウェルバイアス）、しきい値電圧、電流駆動能力の変
化を示す図である。
ンバイ状態から活性状態に変化させたとき基板バイアス
（ウェルバイアス）、しきい値電圧、電流駆動能力の変
化を示す図である。
【００５８】図１５を参照して、図１２ないし図１４に
示した半導体装置の動作を説明する。スタンバイ状態で
はウェルバイアスＶＢＢ１がウェル端子２６に供給さ
れ、ウェルバイアスＶＢＢ３がウェル端子２７に供給さ
れているためしきい値電圧Ｖｔｈは０．８Ｖおよび４．
２Ｖであり、電流駆動能力は従来例と同様に１００％で
ある。したがって、Ｐウェル６と、ソース領域２および
ドレイン領域３とは深い逆バイアス状態であり、Ｎウェ
ル１０とソース領域８およびドレイン領域９とは深い逆
バイアス状態となる。それにより電流量を非常に小さく
することができる。
示した半導体装置の動作を説明する。スタンバイ状態で
はウェルバイアスＶＢＢ１がウェル端子２６に供給さ
れ、ウェルバイアスＶＢＢ３がウェル端子２７に供給さ
れているためしきい値電圧Ｖｔｈは０．８Ｖおよび４．
２Ｖであり、電流駆動能力は従来例と同様に１００％で
ある。したがって、Ｐウェル６と、ソース領域２および
ドレイン領域３とは深い逆バイアス状態であり、Ｎウェ
ル１０とソース領域８およびドレイン領域９とは深い逆
バイアス状態となる。それにより電流量を非常に小さく
することができる。
【００５９】次に、このＣＭＯＳ回路を活性状態にする
ために、前記信号ＣＮＴをバイアス選択回路３２′に与
える。応答して、バイアス選択回路３２′は基板バイア
スＶＢＢ１に代えて基板バイアスＶＢＢ２を選択してウ
ェル端子２６に与えかつ基板バイアスＶＢＢ３に代えて
基板バイアスＶＢＢ４を選択しこれをウェル端子２７に
与える。それにより、Ｐウェル６とソース領域２および
ドレイン領域３との間ならびにＮウェル１０とソース領
域８およびドレイン領域９との間の逆バイアスが浅くな
る。この結果しきい値電圧Ｖｔｈは０．２Ｖおよび４．
８Ｖとなり、電流駆動能力は１３０％程度まで増加し、
ドレイン領域とソース領域との間の抵抗は小さくなる。
この状態において、ゲート電極５に正の電圧が供給され
ると、ＮＭＯＳトランジスタ１１が急速にオン状態とな
りＰＭＯＳトランジスタ１２が急速にオフ状態になる。
この結果動作速度が向上する。
ために、前記信号ＣＮＴをバイアス選択回路３２′に与
える。応答して、バイアス選択回路３２′は基板バイア
スＶＢＢ１に代えて基板バイアスＶＢＢ２を選択してウ
ェル端子２６に与えかつ基板バイアスＶＢＢ３に代えて
基板バイアスＶＢＢ４を選択しこれをウェル端子２７に
与える。それにより、Ｐウェル６とソース領域２および
ドレイン領域３との間ならびにＮウェル１０とソース領
域８およびドレイン領域９との間の逆バイアスが浅くな
る。この結果しきい値電圧Ｖｔｈは０．２Ｖおよび４．
８Ｖとなり、電流駆動能力は１３０％程度まで増加し、
ドレイン領域とソース領域との間の抵抗は小さくなる。
この状態において、ゲート電極５に正の電圧が供給され
ると、ＮＭＯＳトランジスタ１１が急速にオン状態とな
りＰＭＯＳトランジスタ１２が急速にオフ状態になる。
この結果動作速度が向上する。
【００６０】図１６は、図１２に示したバイアス選択回
路３２′の一例を示す回路図である。図１６を参照し
て、このバイアス選択回路３２′が図１１に示したバイ
アス選択回路３２と異なるところは、制御信号／ＣＮＴ
に応答して、基板バイアスＶＢＢ３を選択するＮＭＯＳ
トランジスタ３２３と、制御信号ＣＮＴに応答して基板
バイアスＶＢＢ４を選択するＮＭＯＳトランジスタ３２
４とが追加されていることである。その他の回路につい
ては図１１と同様である。
路３２′の一例を示す回路図である。図１６を参照し
て、このバイアス選択回路３２′が図１１に示したバイ
アス選択回路３２と異なるところは、制御信号／ＣＮＴ
に応答して、基板バイアスＶＢＢ３を選択するＮＭＯＳ
トランジスタ３２３と、制御信号ＣＮＴに応答して基板
バイアスＶＢＢ４を選択するＮＭＯＳトランジスタ３２
４とが追加されていることである。その他の回路につい
ては図１１と同様である。
【００６１】以下、この発明の実施例について説明す
る。図１７は、この発明に係る半導体装置の一実施例を
示す断面図である。図１７に示す半導体装置は、いわゆ
るＳＯＩ構造となっている。図１７を参照して、この半
導体装置は、シリコン基板１５上に形成された埋込絶縁
体層１４と、埋込絶縁体層１４上に形成されたＮＭＯＳ
トランジスタ１１と、埋込絶縁体層１４上に形成された
ＰＭＯＳトランジスタ１２とを含む。このようなＳＯＩ
−ＭＯＳＦＥＴは、次のようなＳＩＭＯＸ（Separation
by IMplanted OXygen）法で形成される。シリコン基板
１５上に酸素イオンをたとえば２×１０18／ｃｍ2 イオ
ン注入した後、Ａｒ雰囲気中で１３００℃で６時間熱処
理すると、シリコン／シリコン酸化膜／シリコンの三層
構造からなるＳＯＩ基板が形成される。シリコン層１３
は島状に加工され、ＮＭＯＳトランジスタ１１とＰＭＯ
Ｓトランジスタ１２とに分離されている。ＮＭＯＳトラ
ンジスタ１１およびＰＭＯＳトランジスタ１２には、通
常のシリコン基板上に形成されたデバイスと同様にゲー
ト誘電体薄膜４を挟んでゲート電極５が設けられてい
る。ＮＭＯＳトランジスタ１１においては、ゲート電極
５下のシリコン層１３には、たとえばＰ型の不純物が１
０16〜１０17／ｃｍ3 導入されたＮチャネル領域１６が
設けられＮチャネル領域１６の両側には従来と同様にソ
ース領域２とドレイン領域３が設けられている。
る。図１７は、この発明に係る半導体装置の一実施例を
示す断面図である。図１７に示す半導体装置は、いわゆ
るＳＯＩ構造となっている。図１７を参照して、この半
導体装置は、シリコン基板１５上に形成された埋込絶縁
体層１４と、埋込絶縁体層１４上に形成されたＮＭＯＳ
トランジスタ１１と、埋込絶縁体層１４上に形成された
ＰＭＯＳトランジスタ１２とを含む。このようなＳＯＩ
−ＭＯＳＦＥＴは、次のようなＳＩＭＯＸ（Separation
by IMplanted OXygen）法で形成される。シリコン基板
１５上に酸素イオンをたとえば２×１０18／ｃｍ2 イオ
ン注入した後、Ａｒ雰囲気中で１３００℃で６時間熱処
理すると、シリコン／シリコン酸化膜／シリコンの三層
構造からなるＳＯＩ基板が形成される。シリコン層１３
は島状に加工され、ＮＭＯＳトランジスタ１１とＰＭＯ
Ｓトランジスタ１２とに分離されている。ＮＭＯＳトラ
ンジスタ１１およびＰＭＯＳトランジスタ１２には、通
常のシリコン基板上に形成されたデバイスと同様にゲー
ト誘電体薄膜４を挟んでゲート電極５が設けられてい
る。ＮＭＯＳトランジスタ１１においては、ゲート電極
５下のシリコン層１３には、たとえばＰ型の不純物が１
０16〜１０17／ｃｍ3 導入されたＮチャネル領域１６が
設けられＮチャネル領域１６の両側には従来と同様にソ
ース領域２とドレイン領域３が設けられている。
【００６２】このＮＭＯＳトランジスタ１１において
は、ゲート電圧を印加し活性状態においたとき、Ｎチャ
ネル形成領域１６のすべてが空乏化するようになってお
り、上述したようにＮチャネル領域１６の不純物濃度は
低く抑えられている。
は、ゲート電圧を印加し活性状態においたとき、Ｎチャ
ネル形成領域１６のすべてが空乏化するようになってお
り、上述したようにＮチャネル領域１６の不純物濃度は
低く抑えられている。
【００６３】また、ＰＭＯＳトランジスタ１２において
は、Ｐチャネル領域１７の不純物濃度が１０17／ｃｍ3
以上になっており、ＮＭＯＳトランジスタ１１に比較し
て高濃度でかつゲート電圧印加によりＰチャネル領域１
７の一部しか空乏化しないようになっている。その他の
構成においてはＮＭＯＳトランジスタと不純物型が逆に
なっている以外はＮＭＯＳトランジスタと同様な構成に
なっている。
は、Ｐチャネル領域１７の不純物濃度が１０17／ｃｍ3
以上になっており、ＮＭＯＳトランジスタ１１に比較し
て高濃度でかつゲート電圧印加によりＰチャネル領域１
７の一部しか空乏化しないようになっている。その他の
構成においてはＮＭＯＳトランジスタと不純物型が逆に
なっている以外はＮＭＯＳトランジスタと同様な構成に
なっている。
【００６４】また、このＳＯＩ−ＭＯＳＦＥＴにおいて
は、基板バイアスＶＢＢ１およびＶＢＢ２はシリコン基
板１の裏面から供給されている。基板バイアスＶＢＢ１
は、０Ｖに固定されており、しきい値電圧Ｖｔｈが０．
８Ｖとなるようにしている。また、基板バイアスＶＢＢ
２の電位は、５Ｖであり、しきい値電圧Ｖｔｈを０．２
Ｖにしている。
は、基板バイアスＶＢＢ１およびＶＢＢ２はシリコン基
板１の裏面から供給されている。基板バイアスＶＢＢ１
は、０Ｖに固定されており、しきい値電圧Ｖｔｈが０．
８Ｖとなるようにしている。また、基板バイアスＶＢＢ
２の電位は、５Ｖであり、しきい値電圧Ｖｔｈを０．２
Ｖにしている。
【００６５】図１８は、基板バイアスを変化させたとき
のしきい値電圧、電流駆動能力の変化を示す図である。
のしきい値電圧、電流駆動能力の変化を示す図である。
【００６６】図１８を用いて図１７に示した半導体装置
の動作を説明する。ＳＯＩ−ＭＯＳＦＥＴにおいては、
シリコン基板１５側から見て、シリコン基板１５／埋込
酸化膜層１４／シリコン層１３のＭＯＳ構造となってい
る。すなわち、シリコン層１３の両面にＭＯＳ構造が形
成されることになる。ここで、基板バイアスＶＢＢ２
（５Ｖ）をシリコン基板１５から印加した場合の動作
は、表面ゲート印加時にチャネル領域がすべて空乏化す
るか部分的に空乏化しているかによって異なる。チャネ
ル領域がすべて空乏化する場合（ここではＮＭＯＳトラ
ンジスタ）では、埋込酸化膜１４からゲート誘電体薄膜
４まで（埋込酸化膜層１４／シリコン層１３／ゲート誘
電体薄膜４）コンデンサが直列に結合した形になってお
り（容量結合している）、基板バイアスにより表面側の
ＭＯＳトランジスタ１１および１２のしきい値電圧が変
わる。基板バイアス変化によるしきい値の変化の方向
は、前述したバルクシリコン上に形成されたＭＯＳトラ
ンジスタと同方向であるが、裏面のＭＯＳを介してのシ
リコン層１３へのバイアス印加であるため変化の度合は
小さくなる。
の動作を説明する。ＳＯＩ−ＭＯＳＦＥＴにおいては、
シリコン基板１５側から見て、シリコン基板１５／埋込
酸化膜層１４／シリコン層１３のＭＯＳ構造となってい
る。すなわち、シリコン層１３の両面にＭＯＳ構造が形
成されることになる。ここで、基板バイアスＶＢＢ２
（５Ｖ）をシリコン基板１５から印加した場合の動作
は、表面ゲート印加時にチャネル領域がすべて空乏化す
るか部分的に空乏化しているかによって異なる。チャネ
ル領域がすべて空乏化する場合（ここではＮＭＯＳトラ
ンジスタ）では、埋込酸化膜１４からゲート誘電体薄膜
４まで（埋込酸化膜層１４／シリコン層１３／ゲート誘
電体薄膜４）コンデンサが直列に結合した形になってお
り（容量結合している）、基板バイアスにより表面側の
ＭＯＳトランジスタ１１および１２のしきい値電圧が変
わる。基板バイアス変化によるしきい値の変化の方向
は、前述したバルクシリコン上に形成されたＭＯＳトラ
ンジスタと同方向であるが、裏面のＭＯＳを介してのシ
リコン層１３へのバイアス印加であるため変化の度合は
小さくなる。
【００６７】次に、チャネル領域が部分的にしか空乏化
しない場合を考える。すなわちＰＭＯＳトランジスタの
場合である。この場合には、空乏化しないチャネル領域
の電位はソース領域８の電位で固定されるため、完全空
乏化の際のような容量結合は生じない。すなわち、通常
のバックゲートバイアスでは、表面ＭＯＳのしきい値に
は影響を与えない。
しない場合を考える。すなわちＰＭＯＳトランジスタの
場合である。この場合には、空乏化しないチャネル領域
の電位はソース領域８の電位で固定されるため、完全空
乏化の際のような容量結合は生じない。すなわち、通常
のバックゲートバイアスでは、表面ＭＯＳのしきい値に
は影響を与えない。
【００６８】スタンバイ状態では、バックゲートバイア
スＶＢＢ１（基板バイアス）は、０Ｖに固定されてお
り、この状態で電流が抑えられるようにしきい値が設定
されている。それにより、消費電力を低減できる。
スＶＢＢ１（基板バイアス）は、０Ｖに固定されてお
り、この状態で電流が抑えられるようにしきい値が設定
されている。それにより、消費電力を低減できる。
【００６９】次にスタンバイ状態から活性状態にするた
めに、バックゲートバイアスＶＢＢ１をＶＢＢ２（５
Ｖ）に増加させると、ＮＭＯＳトランジスタ１１ではし
きい値が０．８Ｖから０．２Ｖに減少し、電流駆動能力
が増加する。この電流増加により回路を高速に動作させ
ることができる。また、ＰＭＯＳトランジスタ１２は、
チャネル形成領域が部分的に空乏化するため、バックゲ
ートバイアス化の効果はなくしきい値および電流駆動能
力の変化はない。
めに、バックゲートバイアスＶＢＢ１をＶＢＢ２（５
Ｖ）に増加させると、ＮＭＯＳトランジスタ１１ではし
きい値が０．８Ｖから０．２Ｖに減少し、電流駆動能力
が増加する。この電流増加により回路を高速に動作させ
ることができる。また、ＰＭＯＳトランジスタ１２は、
チャネル形成領域が部分的に空乏化するため、バックゲ
ートバイアス化の効果はなくしきい値および電流駆動能
力の変化はない。
【００７０】ここで、ＰＭＯＳトランジスタ１２を部分
空乏化して、バックゲートバイアスの効果がないように
したのは、ＳＯＩ−ＭＯＳＦＥＴではＮＭＯＳトランジ
スタおよびＰＭＯＳトランジスタの両者を完全空乏化し
てバックゲートバイアス効果を取入れると、電流増加に
対する効果がＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタとで逆になり、ＮＭＯＳトランジスタの電流を
増加させるようにバックゲートバイアスを印加すると、
ＰＭＯＳトランジスタの電流駆動能力が減少してしまう
からである。
空乏化して、バックゲートバイアスの効果がないように
したのは、ＳＯＩ−ＭＯＳＦＥＴではＮＭＯＳトランジ
スタおよびＰＭＯＳトランジスタの両者を完全空乏化し
てバックゲートバイアス効果を取入れると、電流増加に
対する効果がＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタとで逆になり、ＮＭＯＳトランジスタの電流を
増加させるようにバックゲートバイアスを印加すると、
ＰＭＯＳトランジスタの電流駆動能力が減少してしまう
からである。
【００７１】図１７および図１８に示した実施例では、
ＮＭＯＳトランジスタを完全空乏化型にＰＭＯＳトラン
ジスタを部分空乏化型にしたが、回路構成により逆の組
合わせにしても差し支えない。ただし、逆の場合には、
バックゲートバイアス（基板バイアス）の変化を５Ｖか
ら０Ｖなどのように負の方向に変化させる必要がある。
ＮＭＯＳトランジスタを完全空乏化型にＰＭＯＳトラン
ジスタを部分空乏化型にしたが、回路構成により逆の組
合わせにしても差し支えない。ただし、逆の場合には、
バックゲートバイアス（基板バイアス）の変化を５Ｖか
ら０Ｖなどのように負の方向に変化させる必要がある。
【００７２】図１９は、この発明に係る半導体装置のさ
らにもう１つの実施例を示す断面構造図であり、図２０
は、図１９に示した半導体装置の平面図である。図１９
および図２０に示した半導体装置は、ＮＭＯＳトランジ
スタおよびＰＭＯＳトランジスタの両方を完全空乏化型
にしている。
らにもう１つの実施例を示す断面構造図であり、図２０
は、図１９に示した半導体装置の平面図である。図１９
および図２０に示した半導体装置は、ＮＭＯＳトランジ
スタおよびＰＭＯＳトランジスタの両方を完全空乏化型
にしている。
【００７３】この半導体装置が、図１７に示す半導体装
置と異なるところは、埋込酸化膜層１４内にＮＭＯＳ第
２ゲート１８およびＰＭＯＳ第２ゲート１９が設けられ
ていることである。ＮＭＯＳ第２ゲート１８は、ＮＭＯ
Ｓトランジスタ１１のシリコン層１３の下部に設けら
れ、ＰＭＯＳ第２ゲート１９はＰＭＯＳトランジスタ１
２の下に設けられる。
置と異なるところは、埋込酸化膜層１４内にＮＭＯＳ第
２ゲート１８およびＰＭＯＳ第２ゲート１９が設けられ
ていることである。ＮＭＯＳ第２ゲート１８は、ＮＭＯ
Ｓトランジスタ１１のシリコン層１３の下部に設けら
れ、ＰＭＯＳ第２ゲート１９はＰＭＯＳトランジスタ１
２の下に設けられる。
【００７４】次に、図２０を参照して、シリコン層１３
上には基板バイアスＶＢＢ１，ＶＢＢ２を受けるための
基板端子２８と、基板端子２８と相補な関係にされた基
板バイアスＶＢＢ１、ＶＢＢ２を受ける基板端子２９と
が設けられている。基板バイアスＶＢＢ１，ＶＢＢ２の
電位は、図１７の実施例と同じ値（０Ｖ，５Ｖ）であ
る。図２１は基板バイアスを変化させたときのしきい値
電圧、電流駆動能力の変化を示す図である。
上には基板バイアスＶＢＢ１，ＶＢＢ２を受けるための
基板端子２８と、基板端子２８と相補な関係にされた基
板バイアスＶＢＢ１、ＶＢＢ２を受ける基板端子２９と
が設けられている。基板バイアスＶＢＢ１，ＶＢＢ２の
電位は、図１７の実施例と同じ値（０Ｖ，５Ｖ）であ
る。図２１は基板バイアスを変化させたときのしきい値
電圧、電流駆動能力の変化を示す図である。
【００７５】図２１を参照して、図１９および図２１に
示した半導体装置の動作を説明する。
示した半導体装置の動作を説明する。
【００７６】まず、スタンバイ状態ではＮＭＯＳ第２ゲ
ート１８には基板バイアスＶＢＢ１（０Ｖ）が供給さ
れ、ＰＭＯＳ第２ゲート１９には、基板バイアスＶＢＢ
２（５Ｖ）が供給される。この基板バイアスの供給によ
り、ＮＭＯＳトランジスタ１１のしきい値電圧Ｖｔｈ
は、０．８Ｖ、ＰＭＯＳトランジスタ１２のしきい値電
圧Ｖｔｈは４．２Ｖとなり、深い逆バイアス状態とな
る。ここまでは、図１７の実施例と同様である。
ート１８には基板バイアスＶＢＢ１（０Ｖ）が供給さ
れ、ＰＭＯＳ第２ゲート１９には、基板バイアスＶＢＢ
２（５Ｖ）が供給される。この基板バイアスの供給によ
り、ＮＭＯＳトランジスタ１１のしきい値電圧Ｖｔｈ
は、０．８Ｖ、ＰＭＯＳトランジスタ１２のしきい値電
圧Ｖｔｈは４．２Ｖとなり、深い逆バイアス状態とな
る。ここまでは、図１７の実施例と同様である。
【００７７】次にスタンバイ状態から活性状態に移る際
にはＮＭＯＳ第２ゲート１８には、基板バイアスＶＢＢ
２が供給され、ＰＭＯＳ第２ゲート１９には基板バイア
スＶＢＢ１が供給される。この基板バイアスの供給によ
り、ＮＭＯＳトランジスタ１１のしきい値電圧は０．２
Ｖとなり、ＰＭＯＳトランジスタ１２のしきい値電圧は
４．８Ｖとなる。このためＭＯＳトランジスタ１１およ
び１２の電流駆動能力が１３０％程度になる。この結
果、ＣＭＯＳ回路の動作速度を向上させることができ
る。
にはＮＭＯＳ第２ゲート１８には、基板バイアスＶＢＢ
２が供給され、ＰＭＯＳ第２ゲート１９には基板バイア
スＶＢＢ１が供給される。この基板バイアスの供給によ
り、ＮＭＯＳトランジスタ１１のしきい値電圧は０．２
Ｖとなり、ＰＭＯＳトランジスタ１２のしきい値電圧は
４．８Ｖとなる。このためＭＯＳトランジスタ１１およ
び１２の電流駆動能力が１３０％程度になる。この結
果、ＣＭＯＳ回路の動作速度を向上させることができ
る。
【００７８】図２２は、図１に示したＳＯＩ構造を形成
する工程を示す図である。まず、図２２の（ａ）におい
て、シリコン基板１５上にシリコン酸化膜を形成しその
後スパッタリングなどによりポリシリコン層を第２ゲー
ト１８および１９として形成する。
する工程を示す図である。まず、図２２の（ａ）におい
て、シリコン基板１５上にシリコン酸化膜を形成しその
後スパッタリングなどによりポリシリコン層を第２ゲー
ト１８および１９として形成する。
【００７９】次に図２２の（ｂ）において、酸化膜を成
長させて、その後シリコン酸化膜を所定の厚さだけ（図
中の破線まで）研摩する。
長させて、その後シリコン酸化膜を所定の厚さだけ（図
中の破線まで）研摩する。
【００８０】さらに図２２の（ｃ）において、シリコン
層４０を成長させる。なお、図１ないし図２２に示した
実施例では、半導体としてシリコンについて述べたがゲ
ルマニウムＧｅ、ガリヒソＧａＡｓなどの他の半導体材
料を用いることも可能である。
層４０を成長させる。なお、図１ないし図２２に示した
実施例では、半導体としてシリコンについて述べたがゲ
ルマニウムＧｅ、ガリヒソＧａＡｓなどの他の半導体材
料を用いることも可能である。
【００８１】
【発明の効果】以上のように、請求項１に係る発明で
は、半導体基板上に絶縁層を形成し、その絶縁層上に完
全空乏化型の第１チャネルＭＯＳＦＥＴと部分空乏化型
の第２チャネルＭＯＳＦＥＴとを形成し、スタンバイモ
ード時は半導体基板に第１の基板バイアス電圧を与え、
アクティブモード時は第１チャネルＭＯＳＦＥＴの電流
駆動能力を高めるための第２の基板バイアス電圧を半導
体基板に与える。したがって、アクティブモード時にお
ける第１チャネルＭＯＳＦＥＴの電流駆動能力がスタン
バイモード時よりも高くなる一方、第２チャネルＭＯＳ
ＦＥＴは部分空乏化型であるのでその電流駆動能力はモ
ードによって変化しない。このため、スタンバイモード
における消費電力の低減化とアクティブモードにおける
動作速度の高速化を図ることができる。請求項２に係る
発明では、請求項１に係る発明の第１チャネルＭＯＳＦ
ＥＴおよび第２チャネルＭＯＳＦＥＴは、それぞれＮチ
ャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴであ
り、第１および第２の基板バイアス電圧は、それぞれ接
地電圧および電源電圧である。この場合は、基板バイア
ス電圧の印加および切換を容易に行なうことができる。
請求項３に係る発明では、請求項１に係る発明の第１チ
ャネルＭＯＳＦＥＴおよび第２チャネルＭＯＳＦＥＴ
は、それぞれＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴであり、第１および第２の基板バイアス電
圧は、それぞれ電源電圧および接地電圧である。この場
合も、基板バイアス電圧の印加および切換を容易に行な
うことができる。
は、半導体基板上に絶縁層を形成し、その絶縁層上に完
全空乏化型の第１チャネルＭＯＳＦＥＴと部分空乏化型
の第２チャネルＭＯＳＦＥＴとを形成し、スタンバイモ
ード時は半導体基板に第１の基板バイアス電圧を与え、
アクティブモード時は第１チャネルＭＯＳＦＥＴの電流
駆動能力を高めるための第２の基板バイアス電圧を半導
体基板に与える。したがって、アクティブモード時にお
ける第１チャネルＭＯＳＦＥＴの電流駆動能力がスタン
バイモード時よりも高くなる一方、第２チャネルＭＯＳ
ＦＥＴは部分空乏化型であるのでその電流駆動能力はモ
ードによって変化しない。このため、スタンバイモード
における消費電力の低減化とアクティブモードにおける
動作速度の高速化を図ることができる。請求項２に係る
発明では、請求項１に係る発明の第１チャネルＭＯＳＦ
ＥＴおよび第２チャネルＭＯＳＦＥＴは、それぞれＮチ
ャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴであ
り、第１および第２の基板バイアス電圧は、それぞれ接
地電圧および電源電圧である。この場合は、基板バイア
ス電圧の印加および切換を容易に行なうことができる。
請求項３に係る発明では、請求項１に係る発明の第１チ
ャネルＭＯＳＦＥＴおよび第２チャネルＭＯＳＦＥＴ
は、それぞれＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴであり、第１および第２の基板バイアス電
圧は、それぞれ電源電圧および接地電圧である。この場
合も、基板バイアス電圧の印加および切換を容易に行な
うことができる。
【図１】この発明の理解を補助するための半導体装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示した半導体装置の一部の断面構造であ
る。
る。
【図３】基板バイアスを切換えた場合のしきい値電圧お
よび電流駆動能力の変化を説明するための図である。
よび電流駆動能力の変化を説明するための図である。
【図４】基板バイアスＶＢＢ１ と消費電力との関係を
示すグラフである。
示すグラフである。
【図５】基板バイアスの変化によるＩD −ＶG 特性の変
化を示す図である。
化を示す図である。
【図６】基板バイアスの変化によるＩD −ＶD 特性の変
化を示す図である。
化を示す図である。
【図７】基板バイアスの変化による動作速度の向上を説
明するための図である。
明するための図である。
【図８】図１に示した第１のバイアス発生回路の一例を
示す回路図である。
示す回路図である。
【図９】図１に示した第２のバイアス発生回路の一例を
示す回路図である。
示す回路図である。
【図１０】図１に示した第２のバイアス発生回路３１の
もう１つの例を示す回路図である。
もう１つの例を示す回路図である。
【図１１】図１に示したバイアス選択回路の一例を示す
回路図である。
回路図である。
【図１２】この発明の理解を補助するためのもう１つの
半導体装置の構成を示すブロック図である。
半導体装置の構成を示すブロック図である。
【図１３】図１２に示した半導体装置の一部の断面構造
図である。
図である。
【図１４】図１２に示した半導体装置の一部を示す平面
図である。
図である。
【図１５】図１２に示した半導体装置をスタンバイ状態
から活性状態に変化させたときの基板バイアス、しきい
値電圧、電流駆動能力の変化を示す図である。
から活性状態に変化させたときの基板バイアス、しきい
値電圧、電流駆動能力の変化を示す図である。
【図１６】図１２に示したバイアス選択回路の一例を示
す回路図である。
す回路図である。
【図１７】この発明に係る半導体装置の一実施例を示す
断面構造図である。
断面構造図である。
【図１８】図１７に示した半導体装置をスタンバイ状態
から活性状態に変化させたときの基板バイアス、しきい
値電圧、電流駆動能力の変化を示す図である。
から活性状態に変化させたときの基板バイアス、しきい
値電圧、電流駆動能力の変化を示す図である。
【図１９】この発明に係る半導体装置のもう１つの実施
例を示す断面構造図である。
例を示す断面構造図である。
【図２０】図１９に示した半導体装置の平面図である。
【図２１】スタンバイ状態から活性状態に変化させたと
きの基板バイアス、しきい値電圧、および電流駆動能力
の変化を示した図である。
きの基板バイアス、しきい値電圧、および電流駆動能力
の変化を示した図である。
【図２２】図１９に示したＳＯＩ構造を形成する工程を
示す図である。
示す図である。
【図２３】従来の半導体装置の一例を示すブロック図で
ある。
ある。
【図２４】図２３に示した半導体装置の一部の断面構造
図である。
図である。
【図２５】図２３に示した半導体装置における基板バイ
アス供給方法を示す図である。
アス供給方法を示す図である。
【図２６】従来の基板バイアス切換装置を示すブロック
図である。
図である。
【図２７】図２６に示した装置の基板電位−電源電圧特
性を示す図である。
性を示す図である。
１ シリコン基板 ２ ソース領域 ３ ドレイン領域 ４ ゲート誘電体薄膜 ５ ゲート電極 ６ Ｐウェル ８ ソース領域 ９ ドレイン領域 １０ Ｎウェル １１ ＮＭＯＳトランジスタ １２ ＰＭＯＳトランジスタ １３ シリコン層 １４ 埋込酸化膜層 １８ ＮＭＯＳ第２ゲート １９ ＰＭＯＳ第２ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/10 ６８１Ｆ 27/108 Ｈ０３Ｋ 19/094 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407 H01L 27/08
Claims (3)
- 【請求項１】 スタンバイモードとアクティブモードを
有する半導体装置であって、半 導体基板、 前記半導体基板上に形成された絶縁層、 前記絶縁層上に形成された完全空乏化型の第１チャネル
ＭＯＳＦＥＴ、 前記絶縁層上に形成された部分空乏化型の第２チャネル
ＭＯＳＦＥＴ、および前記スタンバイモードでは前記半
導体基板に第１の基板バイアス電圧を与え、前記アクテ
ィブモードでは前記第１チャネルＭＯＳＦＥＴの電流駆
動能力を高めるための前記第１の基板バイアス電圧と異
なる第２の基板バイアス電圧を前記半導体基板に与える
基板バイアス発生手段を備える、半導体装置。 - 【請求項２】 前記第１チャネルＭＯＳＦＥＴおよび前
記第２チャネルＭＯＳＦＥＴは、それぞれＮチャネルＭ
ＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴであり、 前記第１および第２の基板バイアス電圧は、それぞれ接
地電圧および電源電圧である、請求項１に記載の半導体
装置。 - 【請求項３】 前記第１チャネルＭＯＳＦＥＴおよび前
記第２チャネルＭＯＳＦＥＴは、それぞれＰチャネルＭ
ＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴであり、 前記第１および第２の基板バイアス電圧は、それぞれ電
源電圧および接地電圧である、請求項１に記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071806A JP2939086B2 (ja) | 1992-03-30 | 1993-03-30 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-74184 | 1992-03-30 | ||
| JP7418492 | 1992-03-30 | ||
| JP5071806A JP2939086B2 (ja) | 1992-03-30 | 1993-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689574A JPH0689574A (ja) | 1994-03-29 |
| JP2939086B2 true JP2939086B2 (ja) | 1999-08-25 |
Family
ID=26412905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071806A Expired - Lifetime JP2939086B2 (ja) | 1992-03-30 | 1993-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2939086B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3557275B2 (ja) | 1995-03-29 | 2004-08-25 | 株式会社ルネサステクノロジ | 半導体集積回路装置及びマイクロコンピュータ |
| WO1997032399A1 (fr) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Dispositif de circuit integre a semi-conducteur |
| JP3533306B2 (ja) * | 1996-04-02 | 2004-05-31 | 株式会社東芝 | 半導体集積回路装置 |
| TW382670B (en) | 1996-11-21 | 2000-02-21 | Hitachi Ltd | Low power processor |
| KR100422821B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 출력 버퍼 장치 |
| EP0926506A3 (en) * | 1997-12-24 | 2002-04-17 | Texas Instruments Incorporated | Integrated circuit with latch up prevention during burn in testing |
| TW453032B (en) * | 1998-09-09 | 2001-09-01 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| WO2000045437A1 (fr) | 1999-01-26 | 2000-08-03 | Hitachi, Ltd. | Procede de reglage de polarisation inverse de circuit mos, et circuit integre mos |
| JP2001156619A (ja) * | 1999-11-25 | 2001-06-08 | Texas Instr Japan Ltd | 半導体回路 |
| JP2001274265A (ja) * | 2000-03-28 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002033451A (ja) | 2000-07-14 | 2002-01-31 | Fujitsu Ltd | 半導体集積回路 |
| JP4647143B2 (ja) * | 2001-07-03 | 2011-03-09 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP4401621B2 (ja) | 2002-05-07 | 2010-01-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7487373B2 (en) * | 2004-01-30 | 2009-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Wireless semiconductor device having low power consumption |
| JP5159024B2 (ja) * | 2004-01-30 | 2013-03-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| EP1788578B1 (en) | 2004-08-31 | 2011-05-11 | Spansion LLc | Non-volatile storage device and control method thereof |
| KR100650371B1 (ko) * | 2005-09-29 | 2006-11-27 | 주식회사 하이닉스반도체 | 전압 발생 장치 |
| JP5008367B2 (ja) * | 2005-09-29 | 2012-08-22 | エスケーハイニックス株式会社 | 電圧発生装置 |
| JP4822791B2 (ja) | 2005-10-04 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| WO2008012899A1 (fr) * | 2006-07-27 | 2008-01-31 | Fujitsu Limited | Dispositif de circuit à semi-conducteurs, système de dispositif de circuit à semi-conducteurs et procédé de fabrication pour le dispositif de circuit à semi-conducteurs |
| JP5057430B2 (ja) * | 2006-12-18 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路とその製造方法 |
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| JP2010055696A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010287272A (ja) | 2009-06-10 | 2010-12-24 | Elpida Memory Inc | 半導体装置 |
| DE102013207324A1 (de) * | 2012-05-11 | 2013-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung und elektronisches Gerät |
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| JP2015135721A (ja) * | 2015-03-16 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6383041B2 (ja) * | 2017-04-06 | 2018-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1993
- 1993-03-30 JP JP5071806A patent/JP2939086B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH0689574A (ja) | 1994-03-29 |
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