JPH1168108A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1168108A JPH1168108A JP9224841A JP22484197A JPH1168108A JP H1168108 A JPH1168108 A JP H1168108A JP 9224841 A JP9224841 A JP 9224841A JP 22484197 A JP22484197 A JP 22484197A JP H1168108 A JPH1168108 A JP H1168108A
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Abstract
(57)【要約】
【課題】 基板バイアス発生回路を新たに設置すること
なく、ＳＯＩ構造の素子基板に形成された絶縁ゲート型
電界効果トランジスタのしきい値電圧を適切な値に設定
することのできる半導体装置を提供すること。 【解決手段】 ＮチャネルＭＯＳＦＥＴ２０領域及びＰ
チャネルＭＯＳＦＥＴ３０領域に対向したシリコン基板
１０領域に、両ＭＯＳＦＥＴ共通の高濃度不純物拡散領
域３１を配置し、シリコン基板１０には正の極性をもつ
電源電圧を印加する。
なく、ＳＯＩ構造の素子基板に形成された絶縁ゲート型
電界効果トランジスタのしきい値電圧を適切な値に設定
することのできる半導体装置を提供すること。 【解決手段】 ＮチャネルＭＯＳＦＥＴ２０領域及びＰ
チャネルＭＯＳＦＥＴ３０領域に対向したシリコン基板
１０領域に、両ＭＯＳＦＥＴ共通の高濃度不純物拡散領
域３１を配置し、シリコン基板１０には正の極性をもつ
電源電圧を印加する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造の素子基板に形成された絶縁ゲート型電界効果
トランジスタに関する。
特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造の素子基板に形成された絶縁ゲート型電界効果
トランジスタに関する。
【０００２】
【従来の技術】絶縁体上に形成された薄膜単結晶シリコ
ン層（ＳＯＩ層）を有するＳＯＩ基板を用いてＭＯＳＦ
ＥＴを形成する研究が行われている。そのメリットとし
て従来のバルク基板に比ベ、ソース／ドレインの寄生容
量が大幅に低減されることが知られている。
ン層（ＳＯＩ層）を有するＳＯＩ基板を用いてＭＯＳＦ
ＥＴを形成する研究が行われている。そのメリットとし
て従来のバルク基板に比ベ、ソース／ドレインの寄生容
量が大幅に低減されることが知られている。
【０００３】薄膜ＳＯＩ基板を用いたＭＯＳＦＥＴは、
ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最大空
乏層幅よりも厚い場合には部分空乏化型ＭＯＳＦＥＴと
呼ばれ、ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域
の最大空乏層幅よりも薄い場合には完全空乏化型ＭＯＳ
ＦＥＴと呼ばれている。
ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最大空
乏層幅よりも厚い場合には部分空乏化型ＭＯＳＦＥＴと
呼ばれ、ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域
の最大空乏層幅よりも薄い場合には完全空乏化型ＭＯＳ
ＦＥＴと呼ばれている。
【０００４】完全空乏化型ＭＯＳＦＥＴは部分空乏化型
ＭＯＳＦＥＴに比べ、寄生バイポーラ効果が起こりにく
いという利点がある。また、完全空乏化型ＭＯＳＦＥＴ
はトランジスタ動作時に反転層下に形成される空乏層が
埋め込み酸化膜に達しているため、見かけ上空乏層幅が
厚い状態となって空乏層容量Ｃｄが非常に小さくなる。
このため、Ｉds（ドレイン−ソース電流）−Ｖg （ゲー
ト電圧）特性におけるサブスレッシュホールド係数Ｓが
小さくなり、トランジスタの立ち上がり特性が改善され
るという利点がある。
ＭＯＳＦＥＴに比べ、寄生バイポーラ効果が起こりにく
いという利点がある。また、完全空乏化型ＭＯＳＦＥＴ
はトランジスタ動作時に反転層下に形成される空乏層が
埋め込み酸化膜に達しているため、見かけ上空乏層幅が
厚い状態となって空乏層容量Ｃｄが非常に小さくなる。
このため、Ｉds（ドレイン−ソース電流）−Ｖg （ゲー
ト電圧）特性におけるサブスレッシュホールド係数Ｓが
小さくなり、トランジスタの立ち上がり特性が改善され
るという利点がある。
【０００５】しかしながら、完全空乏化型ＭＯＳＦＥＴ
において、Ｎ+ ポリシリコンゲート電極を用いたＮチャ
ネル型ＭＯＳＦＥＴは、０〜０．１Ｖのしきい値電圧を
有するが、このしきい値電圧を完全空乏化状態を保ちつ
つ高くすることが困難である。これは、しきい値電圧を
高めるためにチャネル濃度を高めると、チャネル領域の
最大空乏層幅が縮小しＳＯＩ層の厚さに達しなくなっ
て、部分空乏化型になってしまうためである。同様に、
Ｐ+ ポリシリコンゲート電極を用いたＰチャネル型ＭＯ
ＳＦＥＴでもしきい値電圧を高めることは難しい。
において、Ｎ+ ポリシリコンゲート電極を用いたＮチャ
ネル型ＭＯＳＦＥＴは、０〜０．１Ｖのしきい値電圧を
有するが、このしきい値電圧を完全空乏化状態を保ちつ
つ高くすることが困難である。これは、しきい値電圧を
高めるためにチャネル濃度を高めると、チャネル領域の
最大空乏層幅が縮小しＳＯＩ層の厚さに達しなくなっ
て、部分空乏化型になってしまうためである。同様に、
Ｐ+ ポリシリコンゲート電極を用いたＰチャネル型ＭＯ
ＳＦＥＴでもしきい値電圧を高めることは難しい。
【０００６】一方、完全空乏化型ＭＯＳＦＥＴにおい
て、Ｎチャネル型ＭＯＳＦＥＴにＰ+ポリシリコンゲー
ト電極を用いた場合は、しきい値電圧は０．７〜１．０
Ｖとなる。これは、Ｐ+ ポリシリコンゲート電極とＮ+
ポリシリコンゲート電極の、Ｐ型のチャネル領域に対す
る仕事関数差の違いによるものである。なお、チャネル
領域に対する仕事関数差の違いは、チャネル領域の不純
物濃度依存性があるが、一般に０．７〜０．９Ｖの差が
ある。しかしながら、電源電圧３Ｖ以下で使用する場合
には０．７〜１．０Ｖというしきい値電圧は高すぎるた
め、オン電流が十分とれなくなる。同様に、Ｐチャネル
型ＭＯＳＦＥＴにＮ+ ポリシリコンゲート電極を用いた
場合も、しきい値電圧の絶対値は０．７〜１．０Ｖとな
ってしまい、高すぎる値となる。
て、Ｎチャネル型ＭＯＳＦＥＴにＰ+ポリシリコンゲー
ト電極を用いた場合は、しきい値電圧は０．７〜１．０
Ｖとなる。これは、Ｐ+ ポリシリコンゲート電極とＮ+
ポリシリコンゲート電極の、Ｐ型のチャネル領域に対す
る仕事関数差の違いによるものである。なお、チャネル
領域に対する仕事関数差の違いは、チャネル領域の不純
物濃度依存性があるが、一般に０．７〜０．９Ｖの差が
ある。しかしながら、電源電圧３Ｖ以下で使用する場合
には０．７〜１．０Ｖというしきい値電圧は高すぎるた
め、オン電流が十分とれなくなる。同様に、Ｐチャネル
型ＭＯＳＦＥＴにＮ+ ポリシリコンゲート電極を用いた
場合も、しきい値電圧の絶対値は０．７〜１．０Ｖとな
ってしまい、高すぎる値となる。
【０００７】このような問題を解決するための従来例と
して、特開平８−１８０１５が提案されている。この従
来例を図６を参照して説明する。図６において、シリコ
ン基板１０上に埋め込み絶縁体層１１が形成され、埋め
込み絶縁体層１１上にはＳＯＩ層１２、１３が分離して
形成されている。
して、特開平８−１８０１５が提案されている。この従
来例を図６を参照して説明する。図６において、シリコ
ン基板１０上に埋め込み絶縁体層１１が形成され、埋め
込み絶縁体層１１上にはＳＯＩ層１２、１３が分離して
形成されている。
【０００８】Ｎチャネル型ＭＯＳＦＥＴ２０´を形成す
るために、ＳＯＩ層１２にはＰ型チャネル領域１４が形
成されており、Ｐ型チャネル領域１４上にはゲート酸化
膜１５を介してＮ+ ポリシリコンゲート電極１６が形成
されている。ＳＯＩ層１２のＰ型チャネル領域１４の両
側には、Ｎ+ ソース／ドレイン領域１７が形成されてい
る。Ｎ+ ソース／ドレイン領域１７は、バイアホール１
８を介して金属配線１９に接続されている。
るために、ＳＯＩ層１２にはＰ型チャネル領域１４が形
成されており、Ｐ型チャネル領域１４上にはゲート酸化
膜１５を介してＮ+ ポリシリコンゲート電極１６が形成
されている。ＳＯＩ層１２のＰ型チャネル領域１４の両
側には、Ｎ+ ソース／ドレイン領域１７が形成されてい
る。Ｎ+ ソース／ドレイン領域１７は、バイアホール１
８を介して金属配線１９に接続されている。
【０００９】一方、Ｐチャネル型ＭＯＳＦＥＴ３０´を
形成するために、ＳＯＩ層１３にはＮ型チャネル領域２
１が形成されており、Ｎ型チャネル領域２１上にはゲー
ト酸化膜２２を介してＮ+ ポリシリコンゲート電極２３
が形成されている。Ｎ型チャネル領域２１の両側には、
Ｐ+ ソース／ドレイン領域２７が形成され、Ｐ+ ソース
／ドレイン領域２７はバイアホール２４を介して金属配
線２５に接続されている。
形成するために、ＳＯＩ層１３にはＮ型チャネル領域２
１が形成されており、Ｎ型チャネル領域２１上にはゲー
ト酸化膜２２を介してＮ+ ポリシリコンゲート電極２３
が形成されている。Ｎ型チャネル領域２１の両側には、
Ｐ+ ソース／ドレイン領域２７が形成され、Ｐ+ ソース
／ドレイン領域２７はバイアホール２４を介して金属配
線２５に接続されている。
【００１０】また、シリコン基板１０の表面にシリコン
基板１０と同一導電型の高濃度不純物拡散領域３１が両
ＭＯＳＦＥＴ共通の電極として形成されており、オーミ
ックコンタクトが取られている。高濃度不純物拡散領域
３１には、バイアホール３２を介して金属配線３３が接
続されていることにより、別途用意されたバイアス発生
回路から供給されるマイナスの基板バイアスが高濃度不
純物拡散領域３１を介してシリコン基板１０に印加され
ている。
基板１０と同一導電型の高濃度不純物拡散領域３１が両
ＭＯＳＦＥＴ共通の電極として形成されており、オーミ
ックコンタクトが取られている。高濃度不純物拡散領域
３１には、バイアホール３２を介して金属配線３３が接
続されていることにより、別途用意されたバイアス発生
回路から供給されるマイナスの基板バイアスが高濃度不
純物拡散領域３１を介してシリコン基板１０に印加され
ている。
【００１１】図７は図６の回路図である。
【００１２】図８にはＮチャネル型ＭＯＳＦＥＴ２０´
のしきい値電圧をＶTNとし、Ｐチャネル型ＭＯＳＦＥＴ
３０´のしきい値電圧をＶTPとした場合における、シリ
コン基板１０に印加された基板バイアス依存性を示す。
のしきい値電圧をＶTNとし、Ｐチャネル型ＭＯＳＦＥＴ
３０´のしきい値電圧をＶTPとした場合における、シリ
コン基板１０に印加された基板バイアス依存性を示す。
【００１３】Ｎチャネル型ＭＯＳＦＥＴ２０´は、Ｐ型
チャネル領域１４上にゲート酸化膜１５を介してＮ+ ポ
リシリコンゲート電極１６を用いているため、基板バイ
アスが０Ｖの時、しきい値電圧ＶTNは０．１Ｖの値を有
する。一方、Ｐチャネル型ＭＯＳＦＥＴ３０´は、Ｎ型
チャネル領域２１上にゲート酸化膜２２を介してＮ+ポ
リシリコンゲート電極２３を用いているため、基板バイ
アスが０Ｖの時、しきい値電圧ＶTPは−０．８Ｖの値を
有する。これは、Ｐ型チャネル領域１４の濃度が１×１
０17ｃｍ-3、Ｎ型チャネル領域２１の濃度が１×１０17
ｃｍ-3、ＳＯＩ層１２、１３の膜厚が６０ｎｍ、埋め込
み絶縁体層１１の膜厚が１１０ｎｍの場合である。基板
バイアスがマイナスで印加されると、Ｎチャネル型ＭＯ
ＳＦＥＴ２０´のしきい値電圧ＶTNは上昇し、Ｐチャネ
ル型ＭＯＳＦＥＴ３０´のしきい値電圧ＶTPの絶対値は
低下する。この結果、シリコン基板１０に適当なマイナ
ス電圧、例えば−３Ｖを印加すればＶTNは０．４Ｖ、Ｖ
TPは−０．５Ｖとなり、電源電圧３Ｖもしくはそれ以下
での動作に適したしきい値電圧が得られる。
チャネル領域１４上にゲート酸化膜１５を介してＮ+ ポ
リシリコンゲート電極１６を用いているため、基板バイ
アスが０Ｖの時、しきい値電圧ＶTNは０．１Ｖの値を有
する。一方、Ｐチャネル型ＭＯＳＦＥＴ３０´は、Ｎ型
チャネル領域２１上にゲート酸化膜２２を介してＮ+ポ
リシリコンゲート電極２３を用いているため、基板バイ
アスが０Ｖの時、しきい値電圧ＶTPは−０．８Ｖの値を
有する。これは、Ｐ型チャネル領域１４の濃度が１×１
０17ｃｍ-3、Ｎ型チャネル領域２１の濃度が１×１０17
ｃｍ-3、ＳＯＩ層１２、１３の膜厚が６０ｎｍ、埋め込
み絶縁体層１１の膜厚が１１０ｎｍの場合である。基板
バイアスがマイナスで印加されると、Ｎチャネル型ＭＯ
ＳＦＥＴ２０´のしきい値電圧ＶTNは上昇し、Ｐチャネ
ル型ＭＯＳＦＥＴ３０´のしきい値電圧ＶTPの絶対値は
低下する。この結果、シリコン基板１０に適当なマイナ
ス電圧、例えば−３Ｖを印加すればＶTNは０．４Ｖ、Ｖ
TPは−０．５Ｖとなり、電源電圧３Ｖもしくはそれ以下
での動作に適したしきい値電圧が得られる。
【００１４】
【発明が解決しようとする課題】上記の従来例の場合、
半導体基板にマイナスのバイアスを印加するための基板
バイアス発生回路が新たに必要となる。そして、基板バ
イアス発生回路を同一半導体基板上に形成するため、コ
ストの上昇が問題となる。
半導体基板にマイナスのバイアスを印加するための基板
バイアス発生回路が新たに必要となる。そして、基板バ
イアス発生回路を同一半導体基板上に形成するため、コ
ストの上昇が問題となる。
【００１５】そこで、本発明の課題は、半導体基板にマ
イナスのバイアスを印加するための基板バイアス発生回
路を新たに設置することなく、ＳＯＩ構造の素子基板に
形成された絶縁ゲート型電界効果トランジスタのしきい
値電圧を適切な値に設定することのできる半導体装置を
提供することにある。
イナスのバイアスを印加するための基板バイアス発生回
路を新たに設置することなく、ＳＯＩ構造の素子基板に
形成された絶縁ゲート型電界効果トランジスタのしきい
値電圧を適切な値に設定することのできる半導体装置を
提供することにある。
【００１６】
【課題を解決するための手段】本発明によれば、半導体
基板上に絶縁体層を介して形成された複数の単結晶半導
体層に、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳ
ＦＥＴを形成してなる半導体装置において、前記Ｎチャ
ネルＭＯＳＦＥＴ領域及びＰチャネルＭＯＳＦＥＴ領域
に対向した前記半導体基板に、両ＭＯＳＦＥＴ共通の電
極を配置し、該電極には正の極性をもつバイアス電圧を
印加したことを特徴とする半導体装置が提供される。
基板上に絶縁体層を介して形成された複数の単結晶半導
体層に、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳ
ＦＥＴを形成してなる半導体装置において、前記Ｎチャ
ネルＭＯＳＦＥＴ領域及びＰチャネルＭＯＳＦＥＴ領域
に対向した前記半導体基板に、両ＭＯＳＦＥＴ共通の電
極を配置し、該電極には正の極性をもつバイアス電圧を
印加したことを特徴とする半導体装置が提供される。
【００１７】なお、前記ＮチャネルＭＯＳＦＥＴのゲー
ト電極及び前記ＰチャネルＭＯＳＦＥＴのゲート電極を
それぞれ、Ｐ+ ポリシリコンから成るようにすることが
好ましい。
ト電極及び前記ＰチャネルＭＯＳＦＥＴのゲート電極を
それぞれ、Ｐ+ ポリシリコンから成るようにすることが
好ましい。
【００１８】また、前記正の極性をもつバイアス電圧は
電源電圧であることが好ましい。
電源電圧であることが好ましい。
【００１９】更に、前記両ＭＯＳＦＥＴ共通の電極は、
前記ＮチャネルＭＯＳＦＥＴ領域と前記ＰチャネルＭＯ
ＳＦＥＴ領域との間の領域に対向した前記半導体基板に
配置される。
前記ＮチャネルＭＯＳＦＥＴ領域と前記ＰチャネルＭＯ
ＳＦＥＴ領域との間の領域に対向した前記半導体基板に
配置される。
【００２０】本発明によればまた、前記両ＭＯＳＦＥＴ
共通の電極を、Ｐ+ 型高濃度不純物拡散領域により、前
記ＮチャネルＭＯＳＦＥＴ領域及び前記ＰチャネルＭＯ
ＳＦＥＴ領域から外れた領域に対向した前記半導体基板
に配置し、前記ＮチャネルＭＯＳＦＥＴ領域及びＰチャ
ネルＭＯＳＦＥＴの領域に対向するＰ型の半導体基板の
領域にＮ型の基板ウェル領域を形成してダイオードと
し、該ダイオードを介して前記電源電圧を印加するよう
にした半導体装置が提供される。
共通の電極を、Ｐ+ 型高濃度不純物拡散領域により、前
記ＮチャネルＭＯＳＦＥＴ領域及び前記ＰチャネルＭＯ
ＳＦＥＴ領域から外れた領域に対向した前記半導体基板
に配置し、前記ＮチャネルＭＯＳＦＥＴ領域及びＰチャ
ネルＭＯＳＦＥＴの領域に対向するＰ型の半導体基板の
領域にＮ型の基板ウェル領域を形成してダイオードと
し、該ダイオードを介して前記電源電圧を印加するよう
にした半導体装置が提供される。
【００２１】
【発明の実施の形態】以下に、本発明の好ましい実施の
形態について図面を参照して説明する。図１は本発明の
第１の実施の形態による半導体装置の縦断面図である。
図１において、図６と同じ部分には同一番号を付してい
る。シリコン基板１０上に埋め込み絶縁体層１１が形成
され、埋め込み絶縁体層１１上にはＳＯＩ層１２、１３
が形成されている。
形態について図面を参照して説明する。図１は本発明の
第１の実施の形態による半導体装置の縦断面図である。
図１において、図６と同じ部分には同一番号を付してい
る。シリコン基板１０上に埋め込み絶縁体層１１が形成
され、埋め込み絶縁体層１１上にはＳＯＩ層１２、１３
が形成されている。
【００２２】Ｎチャネル型ＭＯＳＦＥＴ２０を形成する
ために、ＳＯＩ層１２にはＰ型チャネル領域１４が形成
されているが、本形態ではＰ型チャネル領域１４上には
ゲート酸化膜１５を介してＰ+ ポリシリコンゲート電極
６が形成されている。ＳＯＩ層１２のＰ型チャネル領域
１４の両側には、Ｎ+ ソース／ドレイン領域１７が形成
され、Ｎ+ ソース／ドレイン領域１７はバイアホール１
８を介して金属配線１９に接続されている。
ために、ＳＯＩ層１２にはＰ型チャネル領域１４が形成
されているが、本形態ではＰ型チャネル領域１４上には
ゲート酸化膜１５を介してＰ+ ポリシリコンゲート電極
６が形成されている。ＳＯＩ層１２のＰ型チャネル領域
１４の両側には、Ｎ+ ソース／ドレイン領域１７が形成
され、Ｎ+ ソース／ドレイン領域１７はバイアホール１
８を介して金属配線１９に接続されている。
【００２３】一方、Ｐチャネル型ＭＯＳＦＥＴ３０を形
成するために、ＳＯＩ層１３にはＮ型チャネル領域２１
が形成されているが、Ｎ型チャネル領域２１上にはゲー
ト酸化膜２２を介してＰ+ ポリシリコンゲート電極３が
形成されている。Ｎ型チャネル領域２１の両側にはＰ+
ソース／ドレイン領域２７が形成され、Ｐ+ ソース／ド
レイン領域２７はバイアホール２４を介して金属配線２
５に接続される。
成するために、ＳＯＩ層１３にはＮ型チャネル領域２１
が形成されているが、Ｎ型チャネル領域２１上にはゲー
ト酸化膜２２を介してＰ+ ポリシリコンゲート電極３が
形成されている。Ｎ型チャネル領域２１の両側にはＰ+
ソース／ドレイン領域２７が形成され、Ｐ+ ソース／ド
レイン領域２７はバイアホール２４を介して金属配線２
５に接続される。
【００２４】また、シリコン基板１０の表面にシリコン
基板１０と同一導電型の高濃度不純物拡散領域３１が両
ＭＯＳＦＥＴ共通の電極として形成されており、オーミ
ックコンタクトが取られている。高濃度不純物拡散領域
３１には、バイアホール３２を介して金属配線３３が接
続されている。本形態では、シリコン基板１０には電源
Ｖdd（電圧をも表す）から供給される正の基板バイアス
が高濃度不純物拡散領域１３を介して印加されている。
基板１０と同一導電型の高濃度不純物拡散領域３１が両
ＭＯＳＦＥＴ共通の電極として形成されており、オーミ
ックコンタクトが取られている。高濃度不純物拡散領域
３１には、バイアホール３２を介して金属配線３３が接
続されている。本形態では、シリコン基板１０には電源
Ｖdd（電圧をも表す）から供給される正の基板バイアス
が高濃度不純物拡散領域１３を介して印加されている。
【００２５】図２は本発明の回路図である。
【００２６】図３には、Ｎチャネル型ＭＯＳＦＥＴ２０
のしきい値電圧がＶTNで、Ｐチャネル型ＭＯＳＦＥＴ３
０のしきい値電圧がＶTPの場合における、シリコン基板
１０に印加された基板バイアス依存性を示す。
のしきい値電圧がＶTNで、Ｐチャネル型ＭＯＳＦＥＴ３
０のしきい値電圧がＶTPの場合における、シリコン基板
１０に印加された基板バイアス依存性を示す。
【００２７】Ｎチャネル型ＭＯＳＦＥＴ２０は、Ｐ型チ
ャネル領域１４上にゲート酸化膜１５を介してＰ+ ポリ
シリコンゲート電極６を用いているため、基板バイアス
が０Ｖの時、しきい値電圧ＶTNは０．８Ｖの値を有す
る。一方、Ｐチャネル型ＭＯＳＦＥＴ３０は、Ｎ型チャ
ネル領域２１上にゲー卜酸化膜２２を介してＰ+ ポリシ
リコンゲート電極３を用いているため、基板バイアスが
０Ｖの時、しきい値電圧ＶTPは−０．１Ｖの値を有す
る。これは、Ｐ型チャネル領域１４の濃度が１×１０17
ｃｍ-3、Ｎ型チャネル領域２１の濃度が１×１０17ｃｍ
-3、ＳＯＩ層１２及び１３の膜厚が６０ｎｍ、埋め込み
絶縁体層１１の膜厚が１１０ｎｍの場合である。
ャネル領域１４上にゲート酸化膜１５を介してＰ+ ポリ
シリコンゲート電極６を用いているため、基板バイアス
が０Ｖの時、しきい値電圧ＶTNは０．８Ｖの値を有す
る。一方、Ｐチャネル型ＭＯＳＦＥＴ３０は、Ｎ型チャ
ネル領域２１上にゲー卜酸化膜２２を介してＰ+ ポリシ
リコンゲート電極３を用いているため、基板バイアスが
０Ｖの時、しきい値電圧ＶTPは−０．１Ｖの値を有す
る。これは、Ｐ型チャネル領域１４の濃度が１×１０17
ｃｍ-3、Ｎ型チャネル領域２１の濃度が１×１０17ｃｍ
-3、ＳＯＩ層１２及び１３の膜厚が６０ｎｍ、埋め込み
絶縁体層１１の膜厚が１１０ｎｍの場合である。
【００２８】基板バイアスがプラスで印加されると、Ｎ
チャネル型ＭＯＳＦＥＴ２０のしきい値電圧ＶTNは低下
し、Ｐチャネル型ＭＯＳＦＥＴ３０のしきい値電圧ＶTP
の絶対値は上昇する。この結果、シリコン基板１０に電
源電圧、例えば３Ｖを印加すれば、しきい値電圧ＶTNは
０．５Ｖ、しきい値電圧ＶTPは−０．４Ｖとなり、電源
電圧Ｖdd（＝３Ｖ）、もしくはそれ以下での動作に適し
たしきい値電圧が得られる。
チャネル型ＭＯＳＦＥＴ２０のしきい値電圧ＶTNは低下
し、Ｐチャネル型ＭＯＳＦＥＴ３０のしきい値電圧ＶTP
の絶対値は上昇する。この結果、シリコン基板１０に電
源電圧、例えば３Ｖを印加すれば、しきい値電圧ＶTNは
０．５Ｖ、しきい値電圧ＶTPは−０．４Ｖとなり、電源
電圧Ｖdd（＝３Ｖ）、もしくはそれ以下での動作に適し
たしきい値電圧が得られる。
【００２９】次に、図４を参照して本発明の第２の実施
の形態を説明する。第２の実施の形態が図１に示された
第１の実施の形態と異なる点は、Ｐ型のシリコン基板１
０の一部、すなわちＮチャネル型ＭＯＳＦＥＴ２０及び
Ｐチャネル型ＭＯＳＦＥＴ３０が形成された領域に対向
するシリコン基板１０領域にＮ型基板ウェル領域４０を
有すると共に、Ｎ型基板ウェル領域４０に隣接してＰ+
型高濃度不純物拡散領域４１が形成されており、Ｐ+ ／
Ｎダイオードを有している。このＰ+ ／Ｎダイオードを
介して正の極性をもつ電源電圧が印加される。
の形態を説明する。第２の実施の形態が図１に示された
第１の実施の形態と異なる点は、Ｐ型のシリコン基板１
０の一部、すなわちＮチャネル型ＭＯＳＦＥＴ２０及び
Ｐチャネル型ＭＯＳＦＥＴ３０が形成された領域に対向
するシリコン基板１０領域にＮ型基板ウェル領域４０を
有すると共に、Ｎ型基板ウェル領域４０に隣接してＰ+
型高濃度不純物拡散領域４１が形成されており、Ｐ+ ／
Ｎダイオードを有している。このＰ+ ／Ｎダイオードを
介して正の極性をもつ電源電圧が印加される。
【００３０】図５は、図４においてＮ型基板ウェル領域
４０上に形成したＭＯＳＦＥＴで構成した回路図であ
る。Ｎ型基板ウェル領域４０にはＰ+ ／ＮダイオードＤ
のＶF（約０．８Ｖ）分の電位効果により（電源電圧Ｖ
dd−ＶF ）の電位が印加される。この結果、Ｎ型基板ウ
ェル領域４０上のＭＯＳＦＥＴには、電源電圧Ｖdd３Ｖ
の場合、２．２Ｖの基板バイアスが印加される。図３
（ａ）より、このときのＮチャネル型ＭＯＳＦＥＴ２０
のしきい値電圧ＶTNは０．５８Ｖ、Ｐチャネル型ＭＯＳ
ＦＥＴ３０のしきい値電圧ＶTPは−０．３２Ｖとなる。
４０上に形成したＭＯＳＦＥＴで構成した回路図であ
る。Ｎ型基板ウェル領域４０にはＰ+ ／ＮダイオードＤ
のＶF（約０．８Ｖ）分の電位効果により（電源電圧Ｖ
dd−ＶF ）の電位が印加される。この結果、Ｎ型基板ウ
ェル領域４０上のＭＯＳＦＥＴには、電源電圧Ｖdd３Ｖ
の場合、２．２Ｖの基板バイアスが印加される。図３
（ａ）より、このときのＮチャネル型ＭＯＳＦＥＴ２０
のしきい値電圧ＶTNは０．５８Ｖ、Ｐチャネル型ＭＯＳ
ＦＥＴ３０のしきい値電圧ＶTPは−０．３２Ｖとなる。
【００３１】このように、Ｎ型基板ウェル領域４０上に
形成されたＭＯＳＦＥＴのみ選択的にしきい値電圧を制
御できる。このような半導体装置は、例えばＳＲＡＭの
６トランジスタセルでは、Ｎチャネル型ＭＯＳＦＥＴの
しきい値電圧の高い方がデータ保持特性が良くなるた
め、ＳＲＡＭセル領域下に基板ウェル領域を設けるとい
うような利用法で提供される。
形成されたＭＯＳＦＥＴのみ選択的にしきい値電圧を制
御できる。このような半導体装置は、例えばＳＲＡＭの
６トランジスタセルでは、Ｎチャネル型ＭＯＳＦＥＴの
しきい値電圧の高い方がデータ保持特性が良くなるた
め、ＳＲＡＭセル領域下に基板ウェル領域を設けるとい
うような利用法で提供される。
【００３２】
【発明の効果】以上説明してきたように、Ｎチャネル型
ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴ共にＰ+ ポ
リシリコンゲート電極を用い、更にシリコン基板に正の
電源電圧を印加することにより、Ｎチャネル型ＭＯＳＦ
ＥＴ及びＰチャネル型ＭＯＳＦＥＴのしきい値電圧を適
当な値に設定することが可能となる。また、従来例のよ
うに基板にマイナスの基板バイアスを印加するための基
板バイアス発生回路は必要無い。
ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴ共にＰ+ ポ
リシリコンゲート電極を用い、更にシリコン基板に正の
電源電圧を印加することにより、Ｎチャネル型ＭＯＳＦ
ＥＴ及びＰチャネル型ＭＯＳＦＥＴのしきい値電圧を適
当な値に設定することが可能となる。また、従来例のよ
うに基板にマイナスの基板バイアスを印加するための基
板バイアス発生回路は必要無い。
【００３３】また、特定のＭＯＳＦＥＴの下のシリコン
基板に基板ウェル領域を形成し、ダイオードを介して電
源電圧を印加することにより、使用する回路構成に適し
たしきい値電圧を設定可能となる。
基板に基板ウェル領域を形成し、ダイオードを介して電
源電圧を印加することにより、使用する回路構成に適し
たしきい値電圧を設定可能となる。
【図１】本発明の第１の実施の形態を示す縦断面図であ
る。
る。
【図２】本発明の第１の実施の形態の回路図である。
【図３】本発明の動作原理を説明するためのＭＯＳＦＥ
Ｔの基板バイアス依存性を示す特性図である。
Ｔの基板バイアス依存性を示す特性図である。
【図４】本発明の第２の実施の形態を示す縦断面図であ
る。
る。
【図５】本発明の第２の実施の形態の回路図である。
【図６】従来例の縦断面図である。
【図７】図６の従来例の回路図である。
【図８】従来例の動作原理を説明するためのＭＯＳＦＥ
Ｔの基板バイアス依存性を示す特性図である。
Ｔの基板バイアス依存性を示す特性図である。
３、６ Ｐ+ ポリシリコンゲート電極 １１ 埋め込み絶縁体層 １２、１３ ＳＯＩ層 １５、２２ ゲート酸化膜 １７ Ｎ+ ソース／ドレイン領域 ２０ Ｎチャネル型ＭＯＳＦＥＴ ２１ Ｎ型チャネル領域 ２７ Ｐ+ ソース／ドレイン領域 ３０ Ｐチャネル型ＭＯＳＦＥＴ ３１ 高濃度不純物拡散領域 ４０ Ｎ型基板ウェル領域 ４１ Ｐ+ 型高濃度不純物拡散領域
Claims (5)
- 【請求項１】 半導体基板上に絶縁体層を介して形成さ
れた複数の単結晶半導体層に、ＮチャネルＭＯＳＦＥＴ
及びＰチャネルＭＯＳＦＥＴを形成してなる半導体装置
において、 前記ＮチャネルＭＯＳＦＥＴ領域及びＰチャネルＭＯＳ
ＦＥＴ領域に対向した前記半導体基板に、両ＭＯＳＦＥ
Ｔ共通の電極を配置し、該電極には正の極性をもつバイ
アス電圧を印加したことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記ＮチャネルＭＯＳＦＥＴのゲート電極及び前記Ｐチャ
ネルＭＯＳＦＥＴのゲート電極をそれぞれ、Ｐ+ ポリシ
リコンから成るようにしたことを特徴とする半導体装
置。 - 【請求項３】 請求項２記載の半導体装置において、前
記正の極性をもつバイアス電圧は電源電圧であることを
特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、前
記両ＭＯＳＦＥＴ共通の電極は、前記ＮチャネルＭＯＳ
ＦＥＴ領域と前記ＰチャネルＭＯＳＦＥＴ領域との間の
領域に対向した前記半導体基板に配置されていることを
特徴とする半導体装置。 - 【請求項５】 請求項３記載の半導体装置において、前
記両ＭＯＳＦＥＴ共通の電極を、Ｐ+ 型高濃度不純物拡
散領域により、前記ＮチャネルＭＯＳＦＥＴ領域及び前
記ＰチャネルＭＯＳＦＥＴ領域から外れた領域に対向し
た前記半導体基板に配置し、前記ＮチャネルＭＯＳＦＥ
Ｔ領域及びＰチャネルＭＯＳＦＥＴの領域に対向するＰ
型の半導体基板の領域にＮ型の基板ウェル領域を形成し
てダイオードとし、該ダイオードを介して前記電源電圧
を印加するようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22484197A JP3216705B2 (ja) | 1997-08-21 | 1997-08-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22484197A JP3216705B2 (ja) | 1997-08-21 | 1997-08-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168108A true JPH1168108A (ja) | 1999-03-09 |
| JP3216705B2 JP3216705B2 (ja) | 2001-10-09 |
Family
ID=16820022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22484197A Expired - Fee Related JP3216705B2 (ja) | 1997-08-21 | 1997-08-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216705B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008252029A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2016115891A (ja) * | 2014-12-17 | 2016-06-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびウェラブル装置 |
| JP2016122773A (ja) * | 2014-12-25 | 2016-07-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1997
- 1997-08-21 JP JP22484197A patent/JP3216705B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008252029A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2016115891A (ja) * | 2014-12-17 | 2016-06-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびウェラブル装置 |
| JP2016122773A (ja) * | 2014-12-25 | 2016-07-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3216705B2 (ja) | 2001-10-09 |
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