JPH05114732A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH05114732A JPH05114732A JP30121691A JP30121691A JPH05114732A JP H05114732 A JPH05114732 A JP H05114732A JP 30121691 A JP30121691 A JP 30121691A JP 30121691 A JP30121691 A JP 30121691A JP H05114732 A JPH05114732 A JP H05114732A
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Abstract
(57)【要約】
【目的】 バックゲート電極を備えた薄膜トランジスタ
において、消費電力を小さくする。 【構成】 一導電型の半導体薄膜１４は同一導電型の不
純物が高濃度に拡散されたソース領域１６とドレイン領
域１７を有し、そのチャネル領域１５の上面にはゲート
絶縁膜１８を介してゲート電極１９が設けられ、その下
面には強誘電体膜１３を介してバックゲート電極１２が
設けられている。そして、ｐチャネルの場合、ゲート電
極１９とバックゲート電極１２との間に所定の方向の電
圧を印加すると、強誘電体膜１３が分極を起こしてその
半導体薄膜１４と対向する面側が＋となり、しかもこの
分極が前記電圧の印加を停止しても維持されることにな
るので、強誘電体膜１３に一度分極を起こさせてその半
導体薄膜１４と対向する面側を＋とすると、バックゲー
ト電極１２に＋の電圧が常時印加されているのと同様の
効果が得られ、したがって消費電力を小さくすることが
できる。
において、消費電力を小さくする。 【構成】 一導電型の半導体薄膜１４は同一導電型の不
純物が高濃度に拡散されたソース領域１６とドレイン領
域１７を有し、そのチャネル領域１５の上面にはゲート
絶縁膜１８を介してゲート電極１９が設けられ、その下
面には強誘電体膜１３を介してバックゲート電極１２が
設けられている。そして、ｐチャネルの場合、ゲート電
極１９とバックゲート電極１２との間に所定の方向の電
圧を印加すると、強誘電体膜１３が分極を起こしてその
半導体薄膜１４と対向する面側が＋となり、しかもこの
分極が前記電圧の印加を停止しても維持されることにな
るので、強誘電体膜１３に一度分極を起こさせてその半
導体薄膜１４と対向する面側を＋とすると、バックゲー
ト電極１２に＋の電圧が常時印加されているのと同様の
効果が得られ、したがって消費電力を小さくすることが
できる。
Description
【０００１】
【産業上の利用分野】この発明はバックゲート電極を備
えた薄膜トランジスタに関する。
えた薄膜トランジスタに関する。
【０００２】
【従来の技術】薄膜トランジスタでは、オン・オフ比の
高い方が望ましい関係から、オン電流はそのままでオフ
電流のみを低減させることができるようにするために、
バックゲート電極を備えたものがある。図３は従来のこ
のような薄膜トランジスタの一例を示したものである。
この薄膜トランジスタでは、一導電型の不純物を含有す
るポリシリコンからなる半導体薄膜１のチャネル領域２
の両側に同一導電型の不純物を高濃度に含有したソース
領域３およびドレイン領域４が形成され、半導体薄膜１
のチャネル領域２の一面にゲート絶縁膜５を介してゲー
ト電極６が設けられ、半導体薄膜１のチャネル領域２、
ソース領域３およびドレイン領域４の他面にバックゲー
ト絶縁膜７を介してバックゲート電極８が設けられた構
造となっている。
高い方が望ましい関係から、オン電流はそのままでオフ
電流のみを低減させることができるようにするために、
バックゲート電極を備えたものがある。図３は従来のこ
のような薄膜トランジスタの一例を示したものである。
この薄膜トランジスタでは、一導電型の不純物を含有す
るポリシリコンからなる半導体薄膜１のチャネル領域２
の両側に同一導電型の不純物を高濃度に含有したソース
領域３およびドレイン領域４が形成され、半導体薄膜１
のチャネル領域２の一面にゲート絶縁膜５を介してゲー
ト電極６が設けられ、半導体薄膜１のチャネル領域２、
ソース領域３およびドレイン領域４の他面にバックゲー
ト絶縁膜７を介してバックゲート電極８が設けられた構
造となっている。
【０００３】次に、この薄膜トランジスタの動作につい
てｐチャネルの場合を例にとって図４を併せ説明する。
ゲート電極６に十分大きな絶対値をもつ負のゲート電圧
ＶGSが印加されると、チャネル領域２のホール数が増大
し、このためドレイン領域４とソース領域３との間にド
レイン電圧ＶDSが印加されると、ソース領域３とドレイ
ン領域４との間に大きなドレイン電流ＩSDつまりオン電
流が流れてオンとなる。この状態からゲート電圧ＶGSを
＋側に増加させると、チャネル領域２のホール数が減少
し、このため同レベルのドレイン電圧ＶDS下ではドレイ
ン電流ＩSDが減少し、ゲート電圧ＶGS＝０の近傍で最小
（オフ電流）となってオフとなる。このとき、バックゲ
ート電極８にバックゲート電圧ＶBSが印加されると、同
レベルのドレイン電圧ＶDS下では、オン電流はほとんど
変化せず、オフ電流のみが低減する。この場合、バック
ゲート電圧ＶBSが大きいほど、オフ電流は減少する。し
たがって、オン電流はそのままでオフ電流のみを低減さ
せることができる。
てｐチャネルの場合を例にとって図４を併せ説明する。
ゲート電極６に十分大きな絶対値をもつ負のゲート電圧
ＶGSが印加されると、チャネル領域２のホール数が増大
し、このためドレイン領域４とソース領域３との間にド
レイン電圧ＶDSが印加されると、ソース領域３とドレイ
ン領域４との間に大きなドレイン電流ＩSDつまりオン電
流が流れてオンとなる。この状態からゲート電圧ＶGSを
＋側に増加させると、チャネル領域２のホール数が減少
し、このため同レベルのドレイン電圧ＶDS下ではドレイ
ン電流ＩSDが減少し、ゲート電圧ＶGS＝０の近傍で最小
（オフ電流）となってオフとなる。このとき、バックゲ
ート電極８にバックゲート電圧ＶBSが印加されると、同
レベルのドレイン電圧ＶDS下では、オン電流はほとんど
変化せず、オフ電流のみが低減する。この場合、バック
ゲート電圧ＶBSが大きいほど、オフ電流は減少する。し
たがって、オン電流はそのままでオフ電流のみを低減さ
せることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、オフの場合、バック
ゲート電極にバックゲート電圧ＶBSを印加し続けること
になるので、消費電力が大きくなってしまうという問題
があった。この発明の目的は、消費電力を小さくするこ
とのできる薄膜トランジスタを提供することにある。
このような薄膜トランジスタでは、オフの場合、バック
ゲート電極にバックゲート電圧ＶBSを印加し続けること
になるので、消費電力が大きくなってしまうという問題
があった。この発明の目的は、消費電力を小さくするこ
とのできる薄膜トランジスタを提供することにある。
【０００５】
【課題を解決するための手段】この発明は、一導電型の
不純物が拡散されたチャネル領域の両側に同一導電型の
不純物が高濃度に拡散されたソース領域およびドレイン
領域を有してなる半導体薄膜と、前記半導体薄膜のチャ
ネル領域の一面にゲート絶縁膜を介して設けられたゲー
ト電極と、前記半導体薄膜のチャネル領域、ソース領域
およびドレイン領域の他面に強誘電体膜を介して設けら
れたバックゲート電極とを具備するようにしたものであ
る。
不純物が拡散されたチャネル領域の両側に同一導電型の
不純物が高濃度に拡散されたソース領域およびドレイン
領域を有してなる半導体薄膜と、前記半導体薄膜のチャ
ネル領域の一面にゲート絶縁膜を介して設けられたゲー
ト電極と、前記半導体薄膜のチャネル領域、ソース領域
およびドレイン領域の他面に強誘電体膜を介して設けら
れたバックゲート電極とを具備するようにしたものであ
る。
【０００６】
【作用】この発明によれば、ｐチャネルの場合、ゲート
電極とバックゲート電極との間に所定の方向の電圧を印
加すると、強誘電体膜が分極を起こしてその半導体薄膜
と対向する面側が＋となり、しかもこの分極がゲート電
極とバックゲート電極との間への電圧の印加を停止して
も維持されることになるので、強誘電体膜に一度分極を
起こさせてその半導体薄膜と対向する面側を＋とする
と、バックゲート電極に＋の電圧が常時印加されている
のと同様の効果が得られ、したがって消費電力を小さく
することができる。
電極とバックゲート電極との間に所定の方向の電圧を印
加すると、強誘電体膜が分極を起こしてその半導体薄膜
と対向する面側が＋となり、しかもこの分極がゲート電
極とバックゲート電極との間への電圧の印加を停止して
も維持されることになるので、強誘電体膜に一度分極を
起こさせてその半導体薄膜と対向する面側を＋とする
と、バックゲート電極に＋の電圧が常時印加されている
のと同様の効果が得られ、したがって消費電力を小さく
することができる。
【０００７】
【実施例】図１はこの発明の一実施例における電界効果
型の薄膜トランジスタの要部を示したものである。この
薄膜トランジスタでは、ガラスやセラミック等からなる
絶縁基板１１の上面の所定の個所にアルミニウム等から
なるバックゲート電極１２が設けられている。バックゲ
ート電極１２を含む絶縁基板１１の上面にはチタン酸バ
リウム等のセラミック材料やポリフッ化ビニリデン、三
フッ化エチレン等の有機材料からなる強誘電体膜１３が
設けられている。バックゲート電極１２に対応する部分
の強誘電体膜１３の上面にはポリシリコンからなる半導
体薄膜１４が設けられている。半導体薄膜１４はｎ型ま
たはｐ型ポリシリコンからなるもので、チャネル領域１
５の両側にはチャネル領域１５と同じ導電型の不純物が
高濃度に拡散されたソース領域１６およびドレイン領域
１７が形成され、これによりｎプラス−ｎ−ｎプラスの
ｎチャネルまたはｐプラス−ｐ−ｐプラスのｐチャネル
の活性層が形成されている。半導体薄膜１４のチャネル
領域１５の上面には窒化シリコンや酸化シリコン等から
なるゲート絶縁膜１８が設けられ、ゲート絶縁膜１８の
上面にはアルミニウム等からなるゲート電極１９が設け
られている。
型の薄膜トランジスタの要部を示したものである。この
薄膜トランジスタでは、ガラスやセラミック等からなる
絶縁基板１１の上面の所定の個所にアルミニウム等から
なるバックゲート電極１２が設けられている。バックゲ
ート電極１２を含む絶縁基板１１の上面にはチタン酸バ
リウム等のセラミック材料やポリフッ化ビニリデン、三
フッ化エチレン等の有機材料からなる強誘電体膜１３が
設けられている。バックゲート電極１２に対応する部分
の強誘電体膜１３の上面にはポリシリコンからなる半導
体薄膜１４が設けられている。半導体薄膜１４はｎ型ま
たはｐ型ポリシリコンからなるもので、チャネル領域１
５の両側にはチャネル領域１５と同じ導電型の不純物が
高濃度に拡散されたソース領域１６およびドレイン領域
１７が形成され、これによりｎプラス−ｎ−ｎプラスの
ｎチャネルまたはｐプラス−ｐ−ｐプラスのｐチャネル
の活性層が形成されている。半導体薄膜１４のチャネル
領域１５の上面には窒化シリコンや酸化シリコン等から
なるゲート絶縁膜１８が設けられ、ゲート絶縁膜１８の
上面にはアルミニウム等からなるゲート電極１９が設け
られている。
【０００８】次に、この薄膜トランジスタの動作につい
てｐチャネル電界効果型薄膜トランジスタの場合を例に
とって説明する。まず、ゲート電極１９とバックゲート
電極１２との間に、ゲート電極１９側が−でバックゲー
ト電極１２側が＋となる方向の電圧であって強誘電体膜
１３に分極を起こさせるのに十分な電圧（以下、ゲート
・バックゲート電圧という）を印加すると、強誘電体膜
１３はその半導体薄膜１３と対向する面側が＋となるよ
うに分極を起こす。この分極は、ゲート・バックゲート
電圧の印加が停止された後も維持される。なお、温度を
上げると、強誘電体膜１３に分極を起こさせるのに必要
なゲート・バックゲート電圧を下げることができる。
てｐチャネル電界効果型薄膜トランジスタの場合を例に
とって説明する。まず、ゲート電極１９とバックゲート
電極１２との間に、ゲート電極１９側が−でバックゲー
ト電極１２側が＋となる方向の電圧であって強誘電体膜
１３に分極を起こさせるのに十分な電圧（以下、ゲート
・バックゲート電圧という）を印加すると、強誘電体膜
１３はその半導体薄膜１３と対向する面側が＋となるよ
うに分極を起こす。この分極は、ゲート・バックゲート
電圧の印加が停止された後も維持される。なお、温度を
上げると、強誘電体膜１３に分極を起こさせるのに必要
なゲート・バックゲート電圧を下げることができる。
【０００９】そして、ゲート・バックゲート電圧の印加
が停止され、この後ゲート電極１９とソース領域１６と
の間に十分大きな絶対値をもつ負のゲート電圧ＶGSが印
加されると、チャネル領域１５のゲート絶縁膜１８界面
付近のホール数が増大し、このためドレイン領域１７と
ソース領域１６との間にドレイン電圧ＶDSが印加される
と、ソース領域１６とドレイン領域１７との間に大きな
ドレイン電流ＩSDつまりオン電流が流れてオンとなる。
この状態からゲート電圧ＶGSを＋側に増加させると、チ
ャネル領域１５のホール数が減少し、このため同レベル
のドレイン電圧ＶDS下ではドレイン電流ＩSDが減少し、
ゲート電圧ＶGS＝０の近傍で最小（オフ電流）となって
オフとなる。このとき、強誘電体膜１３はその半導体薄
膜１３と対向する面側が＋となるように分極を起こした
状態に維持されているので、バックゲート電極１２に＋
の電圧が常時印加されているのと同様の効果が得られ、
このため同レベルのドレイン電圧ＶDS下では、オン電流
はほとんど変化せず、オフ電流のみが低減する。
が停止され、この後ゲート電極１９とソース領域１６と
の間に十分大きな絶対値をもつ負のゲート電圧ＶGSが印
加されると、チャネル領域１５のゲート絶縁膜１８界面
付近のホール数が増大し、このためドレイン領域１７と
ソース領域１６との間にドレイン電圧ＶDSが印加される
と、ソース領域１６とドレイン領域１７との間に大きな
ドレイン電流ＩSDつまりオン電流が流れてオンとなる。
この状態からゲート電圧ＶGSを＋側に増加させると、チ
ャネル領域１５のホール数が減少し、このため同レベル
のドレイン電圧ＶDS下ではドレイン電流ＩSDが減少し、
ゲート電圧ＶGS＝０の近傍で最小（オフ電流）となって
オフとなる。このとき、強誘電体膜１３はその半導体薄
膜１３と対向する面側が＋となるように分極を起こした
状態に維持されているので、バックゲート電極１２に＋
の電圧が常時印加されているのと同様の効果が得られ、
このため同レベルのドレイン電圧ＶDS下では、オン電流
はほとんど変化せず、オフ電流のみが低減する。
【００１０】このように、この薄膜トランジスタでは、
強誘電体膜１３に一度分極を起こさせてその半導体薄膜
１３と対向する面側を＋とすると、バックゲート電極１
２に＋の電圧が常時印加されているのと同様の効果が得
られ、したがって消費電力を小さくすることができる。
強誘電体膜１３に一度分極を起こさせてその半導体薄膜
１３と対向する面側を＋とすると、バックゲート電極１
２に＋の電圧が常時印加されているのと同様の効果が得
られ、したがって消費電力を小さくすることができる。
【００１１】なお、上記実施例では、バックゲート電極
１２と半導体薄膜１４との間に強誘電体膜１３のみを設
けている場合について説明したが、これに限定されるも
のではない。例えば、図２に示すように、強誘電体膜１
３と半導体薄膜１４との間にバックゲート絶縁膜２１を
設けるようにしてもよい。この場合、上記実施例と同様
の効果を得ることができる上、バックゲート絶縁膜２１
の膜厚を変えることにより、半導体薄膜１４に作用する
強誘電体膜１３の分極による電界を制御することができ
る。また、上記実施例では、動作原理としてはｐチャネ
ル電界効果型薄膜トランジスタの場合について説明した
が、ｎチャネル電界効果型薄膜トランジスタでは強誘電
体膜にその半導体薄膜と対向する面側が−となるような
分極を起こさせるようにすればよい。
１２と半導体薄膜１４との間に強誘電体膜１３のみを設
けている場合について説明したが、これに限定されるも
のではない。例えば、図２に示すように、強誘電体膜１
３と半導体薄膜１４との間にバックゲート絶縁膜２１を
設けるようにしてもよい。この場合、上記実施例と同様
の効果を得ることができる上、バックゲート絶縁膜２１
の膜厚を変えることにより、半導体薄膜１４に作用する
強誘電体膜１３の分極による電界を制御することができ
る。また、上記実施例では、動作原理としてはｐチャネ
ル電界効果型薄膜トランジスタの場合について説明した
が、ｎチャネル電界効果型薄膜トランジスタでは強誘電
体膜にその半導体薄膜と対向する面側が−となるような
分極を起こさせるようにすればよい。
【００１２】
【発明の効果】以上説明したように、この発明によれ
ば、強誘電体膜に一度分極を起こさせてその半導体薄膜
と対向する面側を＋または−とすると、バックゲート電
極に＋または−の電圧が常時印加されているのと同様の
効果を得ることができ、したがって消費電力を小さくす
ることができる。
ば、強誘電体膜に一度分極を起こさせてその半導体薄膜
と対向する面側を＋または−とすると、バックゲート電
極に＋または−の電圧が常時印加されているのと同様の
効果を得ることができ、したがって消費電力を小さくす
ることができる。
【図１】この発明の一実施例における薄膜トランジスタ
の要部の断面図。
の要部の断面図。
【図２】この発明の他の実施例における薄膜トランジス
タの要部の断面図。
タの要部の断面図。
【図３】従来の薄膜トランジスタの一例の概略構成図。
【図４】従来の薄膜トランジスタの動作特性図。
１１ 絶縁基板 １２ バックゲート電極 １３ 強誘電体膜 １４ 半導体薄膜 １５ チャネル領域 １６ ソース領域 １７ ドレイン領域 １８ ゲート絶縁膜 １９ ゲート電極 ２１ バックゲート絶縁膜
Claims (2)
- 【請求項１】 一導電型の不純物が拡散されたチャネル
領域の両側に同一導電型の不純物が高濃度に拡散された
ソース領域およびドレイン領域を有してなる半導体薄膜
と、 前記半導体薄膜のチャネル領域の一面にゲート絶縁膜を
介して設けられたゲート電極と、 前記半導体薄膜のチャネル領域、ソース領域およびドレ
イン領域の他面に強誘電体膜を介して設けられたバック
ゲート電極と、 を具備してなることを特徴とする薄膜トランジスタ。 - 【請求項２】 前記半導体薄膜のチャネル領域、ソース
領域およびドレイン領域の他面と前記強誘電体膜との間
にバックゲート絶縁膜を設けたことを特徴とする請求項
１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30121691A JP3211291B2 (ja) | 1991-10-22 | 1991-10-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30121691A JP3211291B2 (ja) | 1991-10-22 | 1991-10-22 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114732A true JPH05114732A (ja) | 1993-05-07 |
| JP3211291B2 JP3211291B2 (ja) | 2001-09-25 |
Family
ID=17894186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30121691A Expired - Fee Related JP3211291B2 (ja) | 1991-10-22 | 1991-10-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211291B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723885A (en) * | 1995-06-08 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a ferroelectric film and control method thereof |
| KR100387122B1 (ko) * | 2000-09-15 | 2003-06-12 | 피티플러스(주) | 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법 |
| JP2008541444A (ja) * | 2005-05-11 | 2008-11-20 | ユニバーシティ オブ ソウル ファウンデーション オブ インダストリー−アカデミック コーオペレーション | 強誘電体メモリ装置及びその製造方法 |
| JP2014078725A (ja) * | 2006-03-15 | 2014-05-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR20170098886A (ko) | 2015-01-21 | 2017-08-30 | 가부시키가이샤 재팬 디스프레이 | 표시 장치 |
| US9768205B2 (en) | 2015-08-19 | 2017-09-19 | Japan Display Inc. | Display device |
-
1991
- 1991-10-22 JP JP30121691A patent/JP3211291B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723885A (en) * | 1995-06-08 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a ferroelectric film and control method thereof |
| KR100387122B1 (ko) * | 2000-09-15 | 2003-06-12 | 피티플러스(주) | 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법 |
| JP2008541444A (ja) * | 2005-05-11 | 2008-11-20 | ユニバーシティ オブ ソウル ファウンデーション オブ インダストリー−アカデミック コーオペレーション | 強誘電体メモリ装置及びその製造方法 |
| JP2014078725A (ja) * | 2006-03-15 | 2014-05-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR20170098886A (ko) | 2015-01-21 | 2017-08-30 | 가부시키가이샤 재팬 디스프레이 | 표시 장치 |
| US10283643B2 (en) | 2015-01-21 | 2019-05-07 | Japan Display Inc. | Display device |
| US9768205B2 (en) | 2015-08-19 | 2017-09-19 | Japan Display Inc. | Display device |
| US10249650B2 (en) | 2015-08-19 | 2019-04-02 | Japan Display Inc. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3211291B2 (ja) | 2001-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |