JP3008485B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP3008485B2 JP3008485B2 JP31046290A JP31046290A JP3008485B2 JP 3008485 B2 JP3008485 B2 JP 3008485B2 JP 31046290 A JP31046290 A JP 31046290A JP 31046290 A JP31046290 A JP 31046290A JP 3008485 B2 JP3008485 B2 JP 3008485B2
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- Japan
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- thin film
- insulating film
- film transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリックス方式の液晶ディスプ
レイや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。
レイや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。
従来の薄膜トランジスタは、例えばJAPAN DISPLAY'8
6の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり、（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいは、アクセプタとなる不純物を添加した多
結晶シリコン薄膜から成るソース領域202及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース領
域202及びドレイン領域203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成るチャネル領域206が形成
されている。これらを被覆するようにゲート絶縁膜207
が設けられている。
6の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり、（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいは、アクセプタとなる不純物を添加した多
結晶シリコン薄膜から成るソース領域202及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース領
域202及びドレイン領域203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成るチャネル領域206が形成
されている。これらを被覆するようにゲート絶縁膜207
が設けられている。
しかし、前述の従来技術には以下に述べるような課題
がある。
がある。
第３図は第２図で説明した様な構造を持つチャネル長
10μm,チャネル幅10μｍの薄膜トランジスタの特性の一
例を示すグラフであり、横軸がゲート電圧Vgs、縦軸は
ドレイン電流Idの対数値である。ここでトランジスタが
オフ状態の時（ゲート電圧が負）にソース、ドレイン間
に流れる電流をオフ電流Ioff、トランジスタがオン状態
の時（ゲート電圧10V以上）にソース、ドレイン間に流
れる電流をオン電流Ionと呼ぶ。オン電流が大きくオフ
電流の小さな特性、言い替えるとオン／オフ比Ion/Ioff
の大きな特性が望ましい。ところが一般にオン電流を上
げるとオフ電流も増加する傾向にあり、この事は特にド
ライバー内蔵型の液晶ディスプレイを実現する上で問題
となる。即ち液晶ディスプレイの画素部に用いるトラン
ジスタには特にオフ電流の少ない特性が要求されるのに
対し、周辺回路に用いるトランジスタには高速動作をさ
せる為に、オン電流の大きい特性が要求される。
10μm,チャネル幅10μｍの薄膜トランジスタの特性の一
例を示すグラフであり、横軸がゲート電圧Vgs、縦軸は
ドレイン電流Idの対数値である。ここでトランジスタが
オフ状態の時（ゲート電圧が負）にソース、ドレイン間
に流れる電流をオフ電流Ioff、トランジスタがオン状態
の時（ゲート電圧10V以上）にソース、ドレイン間に流
れる電流をオン電流Ionと呼ぶ。オン電流が大きくオフ
電流の小さな特性、言い替えるとオン／オフ比Ion/Ioff
の大きな特性が望ましい。ところが一般にオン電流を上
げるとオフ電流も増加する傾向にあり、この事は特にド
ライバー内蔵型の液晶ディスプレイを実現する上で問題
となる。即ち液晶ディスプレイの画素部に用いるトラン
ジスタには特にオフ電流の少ない特性が要求されるのに
対し、周辺回路に用いるトランジスタには高速動作をさ
せる為に、オン電流の大きい特性が要求される。
本発明はこの様な問題点を解決するものであり、その
目的とするところはオン／オフ比Ion/Ioffの大きな特性
を持つ薄膜トランジスタを提供する事にある。
目的とするところはオン／オフ比Ion/Ioffの大きな特性
を持つ薄膜トランジスタを提供する事にある。
本発明の薄膜トランジスタは、基板上に第１のゲート
電極と、第１のゲート絶縁膜と、半導体層と、第２のゲ
ート絶縁膜と、第２のゲート電極とが順次積層されてな
る薄膜トランジスタであって、前記第２のゲート電極を
マスクとして、前記半導体層にイオン打ち込みすること
により、自己整合的に前記半導体層にソース・ドレイン
領域が形成されてなり、前記ソース・ドレイン領域方向
における前記第２のゲート電極の幅が、前記第１のゲー
ト電極より広く形成され、且つ前記ソース・ドレイン領
域に対して前記第１のゲート電極はオフセット構造であ
ることを特徴とする。
電極と、第１のゲート絶縁膜と、半導体層と、第２のゲ
ート絶縁膜と、第２のゲート電極とが順次積層されてな
る薄膜トランジスタであって、前記第２のゲート電極を
マスクとして、前記半導体層にイオン打ち込みすること
により、自己整合的に前記半導体層にソース・ドレイン
領域が形成されてなり、前記ソース・ドレイン領域方向
における前記第２のゲート電極の幅が、前記第１のゲー
ト電極より広く形成され、且つ前記ソース・ドレイン領
域に対して前記第１のゲート電極はオフセット構造であ
ることを特徴とする。
また、本発明の薄膜トランジスタは、基板上に第１の
ゲート電極と、第１のゲート絶縁膜と、半導体層と、第
２のゲート絶縁膜と、第２のゲート電極とが順次積層さ
れてなる薄膜トランジスタであって、ソース・ドレイン
領域方向における前記第２のゲート電極の幅が、前記第
１のゲート電極より広く形成され、かつ前記第２のゲー
ト絶縁膜の膜厚が前記第１のゲート絶縁膜の膜厚よりも
厚いことを特徴とする。
ゲート電極と、第１のゲート絶縁膜と、半導体層と、第
２のゲート絶縁膜と、第２のゲート電極とが順次積層さ
れてなる薄膜トランジスタであって、ソース・ドレイン
領域方向における前記第２のゲート電極の幅が、前記第
１のゲート電極より広く形成され、かつ前記第２のゲー
ト絶縁膜の膜厚が前記第１のゲート絶縁膜の膜厚よりも
厚いことを特徴とする。
さらに、本発明の薄膜トランジスタは、前記第１ゲー
ト電極と前記第２ゲート電極にそれぞれ所定の電気信号
が印加されてなることを特徴とする。
ト電極と前記第２ゲート電極にそれぞれ所定の電気信号
が印加されてなることを特徴とする。
以下実施例に基づいて、本発明を詳しく説明する。第
１図に本発明による薄膜トランジスタの１例を示す。
１図に本発明による薄膜トランジスタの１例を示す。
ガラス、セラミックス、シリコン基板等の基板101上
にCr,Ti等の金属、ITO等の透明電極から成る第１のゲー
ト電極102を形成する。その膜厚は500〜5000Åが望まし
い。材質は上記の材質に限定されるものではなく、導電
性の料質であればよい。次にSiO2,SiN,Ta2O5等の絶縁膜
から成る第１のゲート絶縁膜103を形成する。その膜厚
は500〜3000Åが望ましい。一方第１のゲート電極102を
不純物を添加したシリコン薄膜とし、熱酸化法により第
１のゲート電極102の表面を酸化して、第１のゲート絶
縁膜103を形成してもよい。次に多結晶シリコン、非晶
質シリコン等のシリコン薄膜から成る半導体層104を形
成する。その膜厚は500〜2000Åが望ましい。次にSiO2,
SiN,Ta2O5等の絶縁膜から成る第２のゲート絶縁膜107を
形成する。その膜厚は500〜3000Åが望ましい。第２の
ゲート絶縁膜107は、第１のゲート絶縁膜103と同様に、
半導体層104を熱酸化法により表面を酸化して形成して
もよい。次にCr,Ti等の金属,ITO等の透明電極，不純物
を添加したシリコン薄膜より成る第２のゲート電極108
を形成する。最後に、P,B等の不純物をイオン打込み
法、イオンドーピング法等により、所定のエネルギーで
不純物イオンを半導体層104へ打込み、ソース領域106,
ドレイン領域105を形成し、熱処理、レーザービーム照
射により不純物を活性化する。第２のゲート電極108
は、導電性があり、かつソース領域106,ドレイン領域10
5を形成する際のイオン打込みに対してのマスクとなる
材質、膜厚等の条件が要求される。この様に形成された
薄膜トランジスタの等価回路を第４図に示す。401は第
２のゲート電極108、402はソース電極、403はドレイン
電極、404は第１のゲート電極102である。ここで、401,
402,403より成る薄膜トランジスタをTFT1、404,402,403
より成る薄膜トランジスタをTFT2とする。第５図に示す
等価回路の様にTFT1とTFT2のゲート電極を接続する。第
１図に示す第１のゲート絶縁膜103と第２のゲート絶縁
膜107が同材質で膜厚が第１のゲート絶縁膜103に比べ第
２のゲート絶縁膜が厚い増合、第６図の実線で示す特性
が得られる。横軸がゲート電圧Vgs（Ｖ）、縦軸はドレ
イン電流Idの対数値、ソース，ドレイン電圧４（Ｖ），
チャネル幅10μmTFT1のチャネル長10μｍ、TFT2のチャ
ネル長８μｍである。従来の特性第３図と比べると、ゲ
ート電圧Vgsが負領域でのドレイン電流の増大がなく、
従来の薄膜トランジスタにおけるゲート電圧０（Ｖ）の
ドレイン電流値をそのまま保っている。すなわち薄膜ト
ランジスタのオフ特性を大幅に改善できている。これ
は、薄膜トランジスタがオフ時に、第２のゲート電極と
ドレイン領域の間の電圧が実効的に小さくなるからであ
る。一方ゲート電圧Vgが正領域では従来とほとんど差が
ない。これは薄膜トランジスタにおいては、チャネル部
の半導体層が500〜2000Åと薄い為空乏層の延びる範囲
が限られ、反転層ができやすいので、オフセット量109
を最適化（ΔＬ＜３μｍ）すれば、オン電流の減少を抑
える事ができる。第７図にオフセット量ΔＬとオン電流
Ionの対数値の関係を示す。横軸はオフセット量ΔＬ、
縦軸はオン電流Ionである。この図から明らかな様にオ
フセット量ΔＬが３μｍを超えると急激にオン電流が減
少する。ここでは、TFT1とTFT2のゲート絶縁膜の材質が
同じで膜厚が違う場合について説明したが、TFT1のゲー
ト絶縁膜に印加される電界強度E1とTFT2のゲート絶縁膜
に印加される電界強度E2が E1＜E2 ……（１） を満たせば全く同様の効果が得られる。すなわち、第１
のゲート絶縁膜103と第２のゲート絶縁膜107が異質の材
質でも（１）式を満たす様に膜厚を設定すればよい。
にCr,Ti等の金属、ITO等の透明電極から成る第１のゲー
ト電極102を形成する。その膜厚は500〜5000Åが望まし
い。材質は上記の材質に限定されるものではなく、導電
性の料質であればよい。次にSiO2,SiN,Ta2O5等の絶縁膜
から成る第１のゲート絶縁膜103を形成する。その膜厚
は500〜3000Åが望ましい。一方第１のゲート電極102を
不純物を添加したシリコン薄膜とし、熱酸化法により第
１のゲート電極102の表面を酸化して、第１のゲート絶
縁膜103を形成してもよい。次に多結晶シリコン、非晶
質シリコン等のシリコン薄膜から成る半導体層104を形
成する。その膜厚は500〜2000Åが望ましい。次にSiO2,
SiN,Ta2O5等の絶縁膜から成る第２のゲート絶縁膜107を
形成する。その膜厚は500〜3000Åが望ましい。第２の
ゲート絶縁膜107は、第１のゲート絶縁膜103と同様に、
半導体層104を熱酸化法により表面を酸化して形成して
もよい。次にCr,Ti等の金属,ITO等の透明電極，不純物
を添加したシリコン薄膜より成る第２のゲート電極108
を形成する。最後に、P,B等の不純物をイオン打込み
法、イオンドーピング法等により、所定のエネルギーで
不純物イオンを半導体層104へ打込み、ソース領域106,
ドレイン領域105を形成し、熱処理、レーザービーム照
射により不純物を活性化する。第２のゲート電極108
は、導電性があり、かつソース領域106,ドレイン領域10
5を形成する際のイオン打込みに対してのマスクとなる
材質、膜厚等の条件が要求される。この様に形成された
薄膜トランジスタの等価回路を第４図に示す。401は第
２のゲート電極108、402はソース電極、403はドレイン
電極、404は第１のゲート電極102である。ここで、401,
402,403より成る薄膜トランジスタをTFT1、404,402,403
より成る薄膜トランジスタをTFT2とする。第５図に示す
等価回路の様にTFT1とTFT2のゲート電極を接続する。第
１図に示す第１のゲート絶縁膜103と第２のゲート絶縁
膜107が同材質で膜厚が第１のゲート絶縁膜103に比べ第
２のゲート絶縁膜が厚い増合、第６図の実線で示す特性
が得られる。横軸がゲート電圧Vgs（Ｖ）、縦軸はドレ
イン電流Idの対数値、ソース，ドレイン電圧４（Ｖ），
チャネル幅10μmTFT1のチャネル長10μｍ、TFT2のチャ
ネル長８μｍである。従来の特性第３図と比べると、ゲ
ート電圧Vgsが負領域でのドレイン電流の増大がなく、
従来の薄膜トランジスタにおけるゲート電圧０（Ｖ）の
ドレイン電流値をそのまま保っている。すなわち薄膜ト
ランジスタのオフ特性を大幅に改善できている。これ
は、薄膜トランジスタがオフ時に、第２のゲート電極と
ドレイン領域の間の電圧が実効的に小さくなるからであ
る。一方ゲート電圧Vgが正領域では従来とほとんど差が
ない。これは薄膜トランジスタにおいては、チャネル部
の半導体層が500〜2000Åと薄い為空乏層の延びる範囲
が限られ、反転層ができやすいので、オフセット量109
を最適化（ΔＬ＜３μｍ）すれば、オン電流の減少を抑
える事ができる。第７図にオフセット量ΔＬとオン電流
Ionの対数値の関係を示す。横軸はオフセット量ΔＬ、
縦軸はオン電流Ionである。この図から明らかな様にオ
フセット量ΔＬが３μｍを超えると急激にオン電流が減
少する。ここでは、TFT1とTFT2のゲート絶縁膜の材質が
同じで膜厚が違う場合について説明したが、TFT1のゲー
ト絶縁膜に印加される電界強度E1とTFT2のゲート絶縁膜
に印加される電界強度E2が E1＜E2 ……（１） を満たせば全く同様の効果が得られる。すなわち、第１
のゲート絶縁膜103と第２のゲート絶縁膜107が異質の材
質でも（１）式を満たす様に膜厚を設定すればよい。
第４図に示す等価回路において、TFT1のゲート電極40
1に印加する電圧V1,TFT2のゲート電極402に印加する電
圧V2を変えて、（１）式を満たす様にV1,V2を設定して
も上記と全く同様の効果が得られる。一方V1,V2の設定
を、 E1＞E2 ……（２） を満たす様に設定すると第６図の点線で示す特性が得ら
れる。オフ電流は従来の薄膜トランジスタと同程度であ
るがオン電流が従来に比べ大きくなる。すなわち、V1,V
2の設定により薄膜トランジスタの特性をコントロール
することができる。
1に印加する電圧V1,TFT2のゲート電極402に印加する電
圧V2を変えて、（１）式を満たす様にV1,V2を設定して
も上記と全く同様の効果が得られる。一方V1,V2の設定
を、 E1＞E2 ……（２） を満たす様に設定すると第６図の点線で示す特性が得ら
れる。オフ電流は従来の薄膜トランジスタと同程度であ
るがオン電流が従来に比べ大きくなる。すなわち、V1,V
2の設定により薄膜トランジスタの特性をコントロール
することができる。
第８図の等価回路に示す様にTFT1 801のゲート電極
とTFT2 802のゲート電極を接続する。TFT1とTFT2の電
界強度は、（１）式を満たしており、第６図の実線の特
性が得られる。この薄膜トランジスタを用いて液晶層80
3を駆動すると、TFT2の第１のゲート電極102は、TFT2の
第２のゲート電極107によってシールドされており、液
晶層にゲート信号が印加されるのを防ぐことができ、信
頼性を向上できる。又、オフ電流も低減することが可能
となり液晶層に蓄積された電荷の保持特性も向上し、液
晶表示装置の表示品質も大幅に向上できる。
とTFT2 802のゲート電極を接続する。TFT1とTFT2の電
界強度は、（１）式を満たしており、第６図の実線の特
性が得られる。この薄膜トランジスタを用いて液晶層80
3を駆動すると、TFT2の第１のゲート電極102は、TFT2の
第２のゲート電極107によってシールドされており、液
晶層にゲート信号が印加されるのを防ぐことができ、信
頼性を向上できる。又、オフ電流も低減することが可能
となり液晶層に蓄積された電荷の保持特性も向上し、液
晶表示装置の表示品質も大幅に向上できる。
以上Ｎ型の薄膜トランジスタについて説明したがＰ型
薄膜トランジスタでも全く同様に構成できる。
薄膜トランジスタでも全く同様に構成できる。
本発明は次のようなすぐれた効果を有する。
第１にオン電流を減少させる事なく、オフ電流を劇的
に低減させる事ができ、液晶表示装置に応用すれば、保
持特性が向上し、コントラスト比を大幅に改善できる。
に低減させる事ができ、液晶表示装置に応用すれば、保
持特性が向上し、コントラスト比を大幅に改善できる。
第２に、ゲート電極をシールドすることが可能とな
り、ゲート信号が液晶層へ印加されるのを防止でき、液
晶表示装置の信頼性が向上する。
り、ゲート信号が液晶層へ印加されるのを防止でき、液
晶表示装置の信頼性が向上する。
第３に、TFT1,TFT2のそれぞれのゲート電極へ印加す
る信号を調整することにより、オン電流が増大し、薄膜
トランジスタによる高速のロジック回路が実現できる。
る信号を調整することにより、オン電流が増大し、薄膜
トランジスタによる高速のロジック回路が実現できる。
以上の様に、本発明の薄膜トランジスタは数多くの優
れた効果を有するものであり、その応用範囲は、液晶表
示装置のアクティブマトリックス基板やその周辺回路、
イメージセンサ、３次元集積回路など多岐にわたる。
れた効果を有するものであり、その応用範囲は、液晶表
示装置のアクティブマトリックス基板やその周辺回路、
イメージセンサ、３次元集積回路など多岐にわたる。
第１図は本発明の薄膜トランジスタの断面図を示す。 第２図（ａ），（ｂ）は従来の薄膜トランジスタの構造
を示し、（ａ）は上視図、（ｂ）は断面図である。 第３図は従来の薄膜トランジスタの特性図、第６図は本
発明の薄膜トランジスタの特性を示す図。 第４図，第５図，第８図は本発明の薄膜トランジスタの
等価回路を示す図。 第７図はオフセット量ΔＬとオン電極Ionの関係を示す
図。 101,201……基板 102……第１のゲート電極 103……第１のゲート絶縁膜 104,206……半導体層 105,203……ドレイン領域 106,202……ソース領域 107……第２のゲート絶縁膜 108……第２のゲート絶縁膜 109……オフセット量ΔＬ 207……ゲート絶縁膜 208,401,404……ゲート電極 204,402……ソース電極 205,403……ドレイン電極 405,501,801……TFT1 406,502,802……TFT2
を示し、（ａ）は上視図、（ｂ）は断面図である。 第３図は従来の薄膜トランジスタの特性図、第６図は本
発明の薄膜トランジスタの特性を示す図。 第４図，第５図，第８図は本発明の薄膜トランジスタの
等価回路を示す図。 第７図はオフセット量ΔＬとオン電極Ionの関係を示す
図。 101,201……基板 102……第１のゲート電極 103……第１のゲート絶縁膜 104,206……半導体層 105,203……ドレイン領域 106,202……ソース領域 107……第２のゲート絶縁膜 108……第２のゲート絶縁膜 109……オフセット量ΔＬ 207……ゲート絶縁膜 208,401,404……ゲート電極 204,402……ソース電極 205,403……ドレイン電極 405,501,801……TFT1 406,502,802……TFT2
Claims (3)
- 【請求項１】基板上に第１のゲート電極と、第１のゲー
ト絶縁膜と、半導体層と、第２のゲート絶縁膜と、第２
のゲート電極とが順次積層されてなる薄膜トランジスタ
であって、 前記第２のゲート電極をマスクとして、前記半導体層に
イオン打ち込みすることにより、自己整合的に前記半導
体層にソース・ドレイン領域が形成されてなり、 前記ソース・ドレイン領域方向における前記第２のゲー
ト電極の幅が、前記第１のゲート電極より広く形成さ
れ、 且つ前記ソース・ドレイン領域に対して前記第１のゲー
ト電極はオフセット構造であることを特徴とする薄膜ト
ランジスタ。 - 【請求項２】基板上に第１のゲート電極と、第１のゲー
ト絶縁膜と、半導体層と、第２のゲート絶縁膜と、第２
のゲート電極とが順次積層されてなる薄膜トランジスタ
であって、 ソース・ドレイン領域方向における前記第２のゲート電
極の幅が、前記第１のゲート電極より広く形成され、か
つ前記第２のゲート絶縁膜の膜厚が前記第１のゲート絶
縁膜の膜厚よりも厚いことを特徴とする薄膜トランジス
タ。 - 【請求項３】前記第１ゲート電極と前記第２ゲート電極
にそれぞれ所定の電気信号が印加されてなることを特徴
とする請求項１又は２記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31046290A JP3008485B2 (ja) | 1990-11-16 | 1990-11-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31046290A JP3008485B2 (ja) | 1990-11-16 | 1990-11-16 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181779A JPH04181779A (ja) | 1992-06-29 |
| JP3008485B2 true JP3008485B2 (ja) | 2000-02-14 |
Family
ID=18005543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31046290A Expired - Fee Related JP3008485B2 (ja) | 1990-11-16 | 1990-11-16 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008485B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645603A (ja) * | 1992-07-23 | 1994-02-18 | Nec Corp | Ｍｏｓ型薄膜トランジスタ |
| GB9919913D0 (en) * | 1999-08-24 | 1999-10-27 | Koninkl Philips Electronics Nv | Thin-film transistors and method for producing the same |
| JP3394483B2 (ja) * | 1999-11-16 | 2003-04-07 | 鹿児島日本電気株式会社 | 薄膜トランジスタ基板およびその製造方法 |
| JP2002033488A (ja) * | 2001-05-14 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6952023B2 (en) | 2001-07-17 | 2005-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| JP2003045874A (ja) | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
| JP4610455B2 (ja) * | 2005-09-29 | 2011-01-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR101465196B1 (ko) | 2010-02-05 | 2014-11-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 반도체 장치의 제조 방법 |
| JP6553114B2 (ja) * | 2017-04-10 | 2019-07-31 | 株式会社半導体エネルギー研究所 | 半導体装置、表示モジュール及び電子機器 |
-
1990
- 1990-11-16 JP JP31046290A patent/JP3008485B2/ja not_active Expired - Fee Related
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| JPH04181779A (ja) | 1992-06-29 |
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