JPH0864795A - 薄膜トランジスタ及びイメージセンサ - Google Patents
薄膜トランジスタ及びイメージセンサInfo
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- JPH0864795A JPH0864795A JP6216736A JP21673694A JPH0864795A JP H0864795 A JPH0864795 A JP H0864795A JP 6216736 A JP6216736 A JP 6216736A JP 21673694 A JP21673694 A JP 21673694A JP H0864795 A JPH0864795 A JP H0864795A
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Abstract
(57)【要約】
【目的】 イメ−ジセンサのスイッチング素子として十
分低いオフ電流を可能とするとともに、特性の均一化を
図ることができる薄膜トランジスタの構造を得る。 【構成】 ガラス基板１上に島状に形成した多結晶シリ
コン半導体層３と、前記多結晶シリコン半導体層３を被
覆するゲ−ト絶縁膜４と、前記多結晶シリコン半導体層
３の両端に形成されるソ−ス及びドレイン拡散領域３ｂ
と、前記ソ−スおよびドレイン拡散領域の間に位置し前
記ゲ−ト絶縁膜上に形成されるゲ−ト電極５と、を有す
る薄膜トランジスタにおいて、前記ゲ−ト電極５とドレ
イン拡散領域３ｂ′の間のゲ−ト絶縁膜４上に補助電極
６を形成し、前記ゲ−ト電極５と前記補助電極６の間に
位置する多結晶シリコン半導体層３を、ソ−ス及びドレ
イン拡散領域よりも低濃度の不純物拡散領域３ｃとす
る。
分低いオフ電流を可能とするとともに、特性の均一化を
図ることができる薄膜トランジスタの構造を得る。 【構成】 ガラス基板１上に島状に形成した多結晶シリ
コン半導体層３と、前記多結晶シリコン半導体層３を被
覆するゲ−ト絶縁膜４と、前記多結晶シリコン半導体層
３の両端に形成されるソ−ス及びドレイン拡散領域３ｂ
と、前記ソ−スおよびドレイン拡散領域の間に位置し前
記ゲ−ト絶縁膜上に形成されるゲ−ト電極５と、を有す
る薄膜トランジスタにおいて、前記ゲ−ト電極５とドレ
イン拡散領域３ｂ′の間のゲ−ト絶縁膜４上に補助電極
６を形成し、前記ゲ−ト電極５と前記補助電極６の間に
位置する多結晶シリコン半導体層３を、ソ−ス及びドレ
イン拡散領域よりも低濃度の不純物拡散領域３ｃとす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ，イメ−
ジスキャナ−，光学式文字読取装置等の画像入力装置の
駆動回路にスイッチング素子として用いられる薄膜トラ
ンジスタに係り、特に、一定方向に電流が流れる薄膜ト
ランジスタにおいて、オフ電流を十分低くするとともに
特性の均一化を図ることができる構造及びこの薄膜トラ
ンジスタを用いたイメージセンサに関する。
ジスキャナ−，光学式文字読取装置等の画像入力装置の
駆動回路にスイッチング素子として用いられる薄膜トラ
ンジスタに係り、特に、一定方向に電流が流れる薄膜ト
ランジスタにおいて、オフ電流を十分低くするとともに
特性の均一化を図ることができる構造及びこの薄膜トラ
ンジスタを用いたイメージセンサに関する。
【０００２】
【従来の技術】駆動回路内蔵の密着型イメ−ジセンサを
安価なガラス基板上に形成する技術として、多結晶シリ
コンを半導体活性層とした薄膜トランジスタを用いるこ
とが提案されている。この多結晶シリコン薄膜トランジ
スタにおいては、オフ電流を低くする目的で、順スタガ
−型の薄膜トランジスタを用いている（例えば、特開平
３−２９７１７２号公報参照）。しかし、この構造の薄
膜トランジスタによれば、電荷転送のスイッチング素子
として用いた場合、イメージサンサの各光電変換素子で
発生した光電荷を保持するのに十分な小さな値のオフ電
流（リーク電流）とすることができず、例えば光量に応
じた光電荷を容量部に蓄積して電圧を読み取る構造のイ
メージセンサでは、明暗での電圧差を大きくすることが
できず多階調化が図れないという問題点があった。
安価なガラス基板上に形成する技術として、多結晶シリ
コンを半導体活性層とした薄膜トランジスタを用いるこ
とが提案されている。この多結晶シリコン薄膜トランジ
スタにおいては、オフ電流を低くする目的で、順スタガ
−型の薄膜トランジスタを用いている（例えば、特開平
３−２９７１７２号公報参照）。しかし、この構造の薄
膜トランジスタによれば、電荷転送のスイッチング素子
として用いた場合、イメージサンサの各光電変換素子で
発生した光電荷を保持するのに十分な小さな値のオフ電
流（リーク電流）とすることができず、例えば光量に応
じた光電荷を容量部に蓄積して電圧を読み取る構造のイ
メージセンサでは、明暗での電圧差を大きくすることが
できず多階調化が図れないという問題点があった。
【０００３】また、特開平３−２９７１７２号公報で示
されている順スタガ−型薄膜トランジスタは、ゲ−ト電
極とソ−ス領域若しくはドレイン領域との重なりによる
寄生容量が大きく、この薄膜トランジスタを用いて駆動
回路を構成した場合、容量成分が高いために信号の立ち
上がりが悪くなるのでイメ−ジセンサの高速駆動化が図
れないという問題もある。
されている順スタガ−型薄膜トランジスタは、ゲ−ト電
極とソ−ス領域若しくはドレイン領域との重なりによる
寄生容量が大きく、この薄膜トランジスタを用いて駆動
回路を構成した場合、容量成分が高いために信号の立ち
上がりが悪くなるのでイメ−ジセンサの高速駆動化が図
れないという問題もある。
【０００４】そこで、多結晶シリコン薄膜トランジスタ
のオフ電流を低くするため、例えば図５（ａ）に示すよ
うに、ガラス基板（絶縁基板）１上の不純物拡散防止層
２上に形成された島状半導体層３のソ−ス／ドレイン拡
散領域３ｂの近傍両側のゲートオフセット領域に、低濃
度不純物拡散領域３ｃを形成したＬＤＤ（Lightly Dope
d Drain）構造の薄膜トランジスタが提案されている
（特公平３−３８７５５号公報、特公平５−４４１９５
号公報参照）。図中、４はゲート絶縁膜、５はゲート電
極である。
のオフ電流を低くするため、例えば図５（ａ）に示すよ
うに、ガラス基板（絶縁基板）１上の不純物拡散防止層
２上に形成された島状半導体層３のソ−ス／ドレイン拡
散領域３ｂの近傍両側のゲートオフセット領域に、低濃
度不純物拡散領域３ｃを形成したＬＤＤ（Lightly Dope
d Drain）構造の薄膜トランジスタが提案されている
（特公平３−３８７５５号公報、特公平５−４４１９５
号公報参照）。図中、４はゲート絶縁膜、５はゲート電
極である。
【０００５】
【発明が解決しようとする課題】上記したＬＤＤ構造の
薄膜トランジスタにおける低濃度不純物拡散領域３ｃの
幅（ＬＯ）は、図５（ｂ）に示すように、ソ−ス／ドレ
イン拡散領域３ｂへの高濃度不純物注入の際にゲート絶
縁膜４上に形成されるレジストパターン２０のマスク合
わせ精度で幅（ＬＯ）の端部位置が決まる。マスクアラ
イメントは、０．４〜０．８μｍ程度のばらつきを有し
ているので、これに起因して低濃度不純物拡散領域３ｃ
の幅（ＬＯ）がばらつくことになり、その結果、薄膜ト
ランジスタの特性が不均一になるという問題点があっ
た。
薄膜トランジスタにおける低濃度不純物拡散領域３ｃの
幅（ＬＯ）は、図５（ｂ）に示すように、ソ−ス／ドレ
イン拡散領域３ｂへの高濃度不純物注入の際にゲート絶
縁膜４上に形成されるレジストパターン２０のマスク合
わせ精度で幅（ＬＯ）の端部位置が決まる。マスクアラ
イメントは、０．４〜０．８μｍ程度のばらつきを有し
ているので、これに起因して低濃度不純物拡散領域３ｃ
の幅（ＬＯ）がばらつくことになり、その結果、薄膜ト
ランジスタの特性が不均一になるという問題点があっ
た。
【０００６】一方、特公平５−４４１９５号公報には、
ゲート電極を複数個設けた薄膜トランジスタが開示され
ているが、この構造ではオフ電流は１桁程度しか低減せ
ず、イメ−ジセンサのスイッチング素子としてはオフ電
流の値を十分低くすることができないことから、前記薄
膜トランジスタをイメ−ジセンサのスイッチング素子に
適用することはできないという問題点があった。
ゲート電極を複数個設けた薄膜トランジスタが開示され
ているが、この構造ではオフ電流は１桁程度しか低減せ
ず、イメ−ジセンサのスイッチング素子としてはオフ電
流の値を十分低くすることができないことから、前記薄
膜トランジスタをイメ−ジセンサのスイッチング素子に
適用することはできないという問題点があった。
【０００７】本発明は上記実情に鑑みてなされたもの
で、イメ−ジセンサのスイッチング素子として十分低い
オフ電流を可能とするとともに、特性の均一化を図るこ
とができる薄膜トランジスタの構造を提供することを目
的としている。
で、イメ−ジセンサのスイッチング素子として十分低い
オフ電流を可能とするとともに、特性の均一化を図るこ
とができる薄膜トランジスタの構造を提供することを目
的としている。
【０００８】
【課題を解決するための手段】上記従来例の問題点を解
決するため本発明は、絶縁性基板上に島状に形成した多
結晶シリコン半導体層と、前記多結晶シリコン半導体層
を被覆するゲ−ト絶縁膜と、前記多結晶シリコン半導体
層の両端に形成されるソ−ス及びドレイン拡散領域と、
前記ソ−スおよびドレイン拡散領域の間に位置し前記ゲ
−ト絶縁膜上に形成されるゲ−ト電極と、を有する薄膜
トランジスタにおいて、次の構成を特徴としている。前
記ゲ−ト電極とドレイン拡散領域の間のゲ−ト絶縁膜上
に補助電極を形成する。前記ゲ−ト電極と前記補助電極
の間に位置する多結晶シリコン半導体層を、ソ−ス及び
ドレイン拡散領域よりも低濃度の不純物拡散領域とす
る。
決するため本発明は、絶縁性基板上に島状に形成した多
結晶シリコン半導体層と、前記多結晶シリコン半導体層
を被覆するゲ−ト絶縁膜と、前記多結晶シリコン半導体
層の両端に形成されるソ−ス及びドレイン拡散領域と、
前記ソ−スおよびドレイン拡散領域の間に位置し前記ゲ
−ト絶縁膜上に形成されるゲ−ト電極と、を有する薄膜
トランジスタにおいて、次の構成を特徴としている。前
記ゲ−ト電極とドレイン拡散領域の間のゲ−ト絶縁膜上
に補助電極を形成する。前記ゲ−ト電極と前記補助電極
の間に位置する多結晶シリコン半導体層を、ソ−ス及び
ドレイン拡散領域よりも低濃度の不純物拡散領域とす
る。
【０００９】請求項２の発明は、請求項１の薄膜トラン
ジスタを駆動素子として、非晶質シリコン半導体層を個
別電極と共通電極間で挟んだサンドイッチ構造の複数の
光電変換素子にそれぞれ接続し、前記光電変換素子にバ
イアス電圧を印加する前記共通電極と、前記薄膜トラン
ジスタの補助電極とを接続してイメージセンサを構成す
ることを特徴としている。
ジスタを駆動素子として、非晶質シリコン半導体層を個
別電極と共通電極間で挟んだサンドイッチ構造の複数の
光電変換素子にそれぞれ接続し、前記光電変換素子にバ
イアス電圧を印加する前記共通電極と、前記薄膜トラン
ジスタの補助電極とを接続してイメージセンサを構成す
ることを特徴としている。
【００１０】
【作用】請求項１記載の発明によれば、ゲ−ト電極とド
レイン拡散領域の間のゲ−ト絶縁層上に補助電極を形成
し、前記ゲ−ト電極と前記補助電極の間に位置する多結
晶シリコン半導体層をソ−ス及びドレイン拡散領域より
も低濃度の不純物拡散領域としたので、オフ電流の値を
十分低くすることができる。また、ゲ−ト電極と補助電
極とが多結晶シリコン半導体層に不純物を注入して低濃
度の不純物拡散領域を形成する際のマスクとなるため、
前記不純物拡散領域を自己整合的に形成して特性の均一
化を図ることができる。
レイン拡散領域の間のゲ−ト絶縁層上に補助電極を形成
し、前記ゲ−ト電極と前記補助電極の間に位置する多結
晶シリコン半導体層をソ−ス及びドレイン拡散領域より
も低濃度の不純物拡散領域としたので、オフ電流の値を
十分低くすることができる。また、ゲ−ト電極と補助電
極とが多結晶シリコン半導体層に不純物を注入して低濃
度の不純物拡散領域を形成する際のマスクとなるため、
前記不純物拡散領域を自己整合的に形成して特性の均一
化を図ることができる。
【００１１】請求項２記載の発明によれば、オフ電流の
値を十分低くできる多結晶シリコン薄膜トランジスタ
を、イメ−ジセンサの各光電変換素子にそれぞれ接続さ
れるスイッチング素子として用いることにより、イメ−
ジセンサの多階調化を図ることができる。また、薄膜ト
ランジスタの補助電極と、光電変換素子にバイアス電圧
を印加する共通電極とを接続することで、補助電極に電
圧を印加する配線を別個に引き回す必要がなく、イメ−
ジセンサの高密度化を図ることができる。
値を十分低くできる多結晶シリコン薄膜トランジスタ
を、イメ−ジセンサの各光電変換素子にそれぞれ接続さ
れるスイッチング素子として用いることにより、イメ−
ジセンサの多階調化を図ることができる。また、薄膜ト
ランジスタの補助電極と、光電変換素子にバイアス電圧
を印加する共通電極とを接続することで、補助電極に電
圧を印加する配線を別個に引き回す必要がなく、イメ−
ジセンサの高密度化を図ることができる。
【００１２】
【実施例】本発明の薄膜トランジスタを配したイメ−ジ
センサの一実施例について、図１及び図２を参照しなが
ら説明する。図１は、光電変換素子ＰＤと薄膜トランジ
スタＴとから構成されるイメ−ジセンサの一画素部分の
断面図であり、図２は数画素分の等価回路図である。
センサの一実施例について、図１及び図２を参照しなが
ら説明する。図１は、光電変換素子ＰＤと薄膜トランジ
スタＴとから構成されるイメ−ジセンサの一画素部分の
断面図であり、図２は数画素分の等価回路図である。
【００１３】薄膜トランジスタＴは、ガラス基板（絶縁
基板）１を被覆する不純物拡散防止層２上に形成された
多結晶シリコンから成る島状半導体層３と、この島状半
導体層３上に形成されたゲート絶縁膜４と、ゲート絶縁
膜４上に形成されたゲート電極５及び補助電極６と、を
具備して構成されている。前記島状半導体層３は、ゲー
ト電極５及び補助電極６の直下に配置されるチャネル領
域３ａと、ゲート電極５及び補助電極６より外側下方に
配置されるソース拡散領域３ｂ及びドレイン拡散領域３
ｂ′と、ゲート電極５と補助電極６との間の下方に配置
され前記ソース領域３ｂ及びドレイン領域３ｂ′より低
濃度の低濃度不純物拡散領域３ｃとを有している。
基板）１を被覆する不純物拡散防止層２上に形成された
多結晶シリコンから成る島状半導体層３と、この島状半
導体層３上に形成されたゲート絶縁膜４と、ゲート絶縁
膜４上に形成されたゲート電極５及び補助電極６と、を
具備して構成されている。前記島状半導体層３は、ゲー
ト電極５及び補助電極６の直下に配置されるチャネル領
域３ａと、ゲート電極５及び補助電極６より外側下方に
配置されるソース拡散領域３ｂ及びドレイン拡散領域３
ｂ′と、ゲート電極５と補助電極６との間の下方に配置
され前記ソース領域３ｂ及びドレイン領域３ｂ′より低
濃度の低濃度不純物拡散領域３ｃとを有している。
【００１４】前記補助電極６は、ゲ−ト電極５と同一の
物質にて形成され、ゲ−ト電極５とドレイン拡散領域３
ｂ′の間のゲ−ト絶縁膜４上に位置している。すなわ
ち、補助電極６は、スイッチング素子としてのトランジ
スタにおいて、電流が流れ込む側に形成されている（図
２）。ゲート電極５及び補助電極６，ゲート絶縁膜４上
には第１の層間絶縁膜７が形成され、この第１の層間絶
縁膜７及びゲート絶縁膜４の前記ソース拡散領域３ｂ及
びドレイン拡散領域３ｂ′に対応する箇所にコンタクト
孔８を穿孔し、ソース電極９及びドレイン電極１０がそ
れぞれ接続されている。
物質にて形成され、ゲ−ト電極５とドレイン拡散領域３
ｂ′の間のゲ−ト絶縁膜４上に位置している。すなわ
ち、補助電極６は、スイッチング素子としてのトランジ
スタにおいて、電流が流れ込む側に形成されている（図
２）。ゲート電極５及び補助電極６，ゲート絶縁膜４上
には第１の層間絶縁膜７が形成され、この第１の層間絶
縁膜７及びゲート絶縁膜４の前記ソース拡散領域３ｂ及
びドレイン拡散領域３ｂ′に対応する箇所にコンタクト
孔８を穿孔し、ソース電極９及びドレイン電極１０がそ
れぞれ接続されている。
【００１５】光電変換素子ＰＤは、第１の層間絶縁膜７
上に画素毎に個別に離散的に形成された下部電極（個別
電極）１１、下部電極１１を覆う帯状の非晶質シリコン
層１２、各画素に共通に接続される帯状の上部透明電極
（共通電極）１３を順次積層して構成されている。光電
変換素子は第２の層間絶縁膜１４で被覆され、前記下部
電極１１は第２の層間絶縁膜１４に穿孔したコンタクト
孔１５を介してドレイン電極１０に接続されている。ま
た、前記透明電極１３は、第２の層間絶縁膜１４に穿孔
したコンタクト孔１６を介して配線電極１７に接続さ
れ、この配線電極１７には、一定のバイアス電圧が印加
するように構成されている。
上に画素毎に個別に離散的に形成された下部電極（個別
電極）１１、下部電極１１を覆う帯状の非晶質シリコン
層１２、各画素に共通に接続される帯状の上部透明電極
（共通電極）１３を順次積層して構成されている。光電
変換素子は第２の層間絶縁膜１４で被覆され、前記下部
電極１１は第２の層間絶縁膜１４に穿孔したコンタクト
孔１５を介してドレイン電極１０に接続されている。ま
た、前記透明電極１３は、第２の層間絶縁膜１４に穿孔
したコンタクト孔１６を介して配線電極１７に接続さ
れ、この配線電極１７には、一定のバイアス電圧が印加
するように構成されている。
【００１６】また、前記補助電極６は、第１の層間絶縁
膜７に形成されたコンタクト孔（図示せず）を介して、
前記配線電極１７に接続され、補助電極６にも一定の電
圧（バイアス電圧）が常時印加するように構成されてい
る。なお、バイアス電圧の値は、ゲート電極５に印加さ
れる電圧値とほぼ同一の値、すなわち、しきい値電圧以
上に設定されている。薄膜トランジスタＴ及び光電変換
素子ＰＤは、保護膜１８で被覆されている。
膜７に形成されたコンタクト孔（図示せず）を介して、
前記配線電極１７に接続され、補助電極６にも一定の電
圧（バイアス電圧）が常時印加するように構成されてい
る。なお、バイアス電圧の値は、ゲート電極５に印加さ
れる電圧値とほぼ同一の値、すなわち、しきい値電圧以
上に設定されている。薄膜トランジスタＴ及び光電変換
素子ＰＤは、保護膜１８で被覆されている。
【００１７】上記構造によれば、補助電極６を形成する
ことにより、補助電極６直下の島状半導体層３は低抵抗
のチャネル領域３ａとなるため、オフ状態において電界
が集中するドレイン拡散領域３ｂ′の端部は、前記低抵
抗の領域により電界の集中が緩和され、不純物注入に起
因する結晶欠陥が少なくなり、オフ電流の原因となる電
荷の発生が減少することにより、オフ状態でのゲ−ト電
極５／ドレイン拡散領域３ｂ′間の電界を抑制してオフ
電流を低減させることができる。また、低濃度不純物拡
散領域３ｃは、ゲ−ト電極５と補助電極６の位置により
自己整合的に設定できるので、低濃度不純物拡散領域３
ｃの幅（ＬＯ）のばらつきがなく薄膜トランジスタの特
性の均一化を図ることができる。
ことにより、補助電極６直下の島状半導体層３は低抵抗
のチャネル領域３ａとなるため、オフ状態において電界
が集中するドレイン拡散領域３ｂ′の端部は、前記低抵
抗の領域により電界の集中が緩和され、不純物注入に起
因する結晶欠陥が少なくなり、オフ電流の原因となる電
荷の発生が減少することにより、オフ状態でのゲ−ト電
極５／ドレイン拡散領域３ｂ′間の電界を抑制してオフ
電流を低減させることができる。また、低濃度不純物拡
散領域３ｃは、ゲ−ト電極５と補助電極６の位置により
自己整合的に設定できるので、低濃度不純物拡散領域３
ｃの幅（ＬＯ）のばらつきがなく薄膜トランジスタの特
性の均一化を図ることができる。
【００１８】上記実施例によれば、オフ電流の値を十分
低くできる多結晶シリコン薄膜トランジスタを、イメ−
ジセンサの各光電変換素子にそれぞれ接続されるスイッ
チング素子として用いているので、イメ−ジセンサの多
階調化を図ることができる。また、薄膜トランジスタＴ
の補助電極６と、光電変換素子ＰＤにバイアス電圧を印
加する共通電極としての配線電極１７とを接続すること
で、図２に示すように、補助電極６に電圧を印加する配
線を別個に引き回す必要がなく、配線部分の面積を減少
させて各光電変換素子周辺の高密度化が可能とし、イメ
−ジセンサの高密度化を図ることができる。
低くできる多結晶シリコン薄膜トランジスタを、イメ−
ジセンサの各光電変換素子にそれぞれ接続されるスイッ
チング素子として用いているので、イメ−ジセンサの多
階調化を図ることができる。また、薄膜トランジスタＴ
の補助電極６と、光電変換素子ＰＤにバイアス電圧を印
加する共通電極としての配線電極１７とを接続すること
で、図２に示すように、補助電極６に電圧を印加する配
線を別個に引き回す必要がなく、配線部分の面積を減少
させて各光電変換素子周辺の高密度化が可能とし、イメ
−ジセンサの高密度化を図ることができる。
【００１９】上記実施例においては、補助電極６と配線
電極１７とを接続し、補助電極６に配線電極１７のバイ
アス電圧が常時印加されるように構成したが、補助電極
６に別個に配線を設けることにより、補助電極６と配線
電極１７に供給される電圧を別にし、補助電極６には、
ゲート電極５にゲート電圧が印加される時（薄膜トラン
ジスタＴがオン状態となる時）のみ、一定の電圧（しき
い値以上の電圧）が印加されるように構成してもよい。
電極１７とを接続し、補助電極６に配線電極１７のバイ
アス電圧が常時印加されるように構成したが、補助電極
６に別個に配線を設けることにより、補助電極６と配線
電極１７に供給される電圧を別にし、補助電極６には、
ゲート電極５にゲート電圧が印加される時（薄膜トラン
ジスタＴがオン状態となる時）のみ、一定の電圧（しき
い値以上の電圧）が印加されるように構成してもよい。
【００２０】次に、上記したイメ−ジセンサの製造方法
について、図３及び図４を参照しながら説明する。ガラ
ス基板１上にシリコン窒化膜もしくはシリコン酸化膜を
５００ｎｍの膜厚で堆積して不純物拡散防止層２を形成
した後、減圧ＣＶＤ法によりａ−Ｓｉ膜を１００ｎｍの
膜厚で堆積する。その後、ＫｒＦエキシマレ−ザを４５
０ｍＪ／cm2 のエネルギー強度で全面に照射することに
より、poly−Ｓｉ膜を得る。その後、poly−Ｓｉ膜をフ
ォトリソグラフィ−法を用いて島状にパタ−ニングして
多結晶シリコンから成る島状半導体層３を形成し、更
に、ＥＣＲ（電子サイクロトロン共鳴）−ＣＶＤ法によ
りシリコン酸化膜を１００ｎｍの膜厚で堆積してゲ−ト
絶縁膜４を形成する（図３（ａ））。
について、図３及び図４を参照しながら説明する。ガラ
ス基板１上にシリコン窒化膜もしくはシリコン酸化膜を
５００ｎｍの膜厚で堆積して不純物拡散防止層２を形成
した後、減圧ＣＶＤ法によりａ−Ｓｉ膜を１００ｎｍの
膜厚で堆積する。その後、ＫｒＦエキシマレ−ザを４５
０ｍＪ／cm2 のエネルギー強度で全面に照射することに
より、poly−Ｓｉ膜を得る。その後、poly−Ｓｉ膜をフ
ォトリソグラフィ−法を用いて島状にパタ−ニングして
多結晶シリコンから成る島状半導体層３を形成し、更
に、ＥＣＲ（電子サイクロトロン共鳴）−ＣＶＤ法によ
りシリコン酸化膜を１００ｎｍの膜厚で堆積してゲ−ト
絶縁膜４を形成する（図３（ａ））。
【００２１】次に、スパッタ法によりタンタル膜を３０
０〜５００ｎｍの膜厚で成膜後、ＣＤＥ（Chemical Dry
Chemical Dry Etching）法を用いてパターニング加工
することにより島状半導体層３の上方にゲ−ト電極５及
び補助電極６を形成する（図３（ｂ））。続いて、シャ
ワ−ド−ピング法によりゲ−ト電極５及び補助電極６を
マスクとして自己整合的に、８０ＫｅＶのエネルギ−、
５×１０15 ions／cm2 のドーズ量でボロンを注入し、
ゲ−ト電極５と補助電極６間の島状半導体層３に低濃度
不純物拡散領域３ｃを形成する（図２（ｃ））。続い
て、前記低濃度不純物拡散領域３ｃを覆うマスク２１を
形成した後、８０ＫｅＶのエネルギ−、５×１０15 ion
s／cm2 のドーズ量でボロンを注入し、ゲ−ト電極５及
び補助電極６の外側の島状半導体層３にｐ型ソ−ス／ド
レイン拡散領域３ｂ，３ｂ′を形成する（図４
（ａ））。
０〜５００ｎｍの膜厚で成膜後、ＣＤＥ（Chemical Dry
Chemical Dry Etching）法を用いてパターニング加工
することにより島状半導体層３の上方にゲ−ト電極５及
び補助電極６を形成する（図３（ｂ））。続いて、シャ
ワ−ド−ピング法によりゲ−ト電極５及び補助電極６を
マスクとして自己整合的に、８０ＫｅＶのエネルギ−、
５×１０15 ions／cm2 のドーズ量でボロンを注入し、
ゲ−ト電極５と補助電極６間の島状半導体層３に低濃度
不純物拡散領域３ｃを形成する（図２（ｃ））。続い
て、前記低濃度不純物拡散領域３ｃを覆うマスク２１を
形成した後、８０ＫｅＶのエネルギ−、５×１０15 ion
s／cm2 のドーズ量でボロンを注入し、ゲ−ト電極５及
び補助電極６の外側の島状半導体層３にｐ型ソ−ス／ド
レイン拡散領域３ｂ，３ｂ′を形成する（図４
（ａ））。
【００２２】また、ゲート電極５に接続される駆動回路
部についても前記光電変換素子ＰＤ及び薄膜トランジス
タＴと同一のガラス基板上に形成することができる。駆
動回路部においては消費電力が小さいＣＭＯＳ回路が使
用されるが、この回路はｎチャネルとＰチャネルの両方
の薄膜トランジスタを組み合わせて構成されている。し
たがって、この薄膜トランジスタについても同一ガラス
基板上に形成する場合には、前記したｐ型のソ−ス／ド
レイン拡散領域を形成する工程の他に、ｎ型のソ−ス／
ドレイン拡散領域を形成する工程として、１００ｅＶの
エネルギ−、５×１０15 ions／cm2 のドーズ量でリン
不純物を注入する工程が必要になる。
部についても前記光電変換素子ＰＤ及び薄膜トランジス
タＴと同一のガラス基板上に形成することができる。駆
動回路部においては消費電力が小さいＣＭＯＳ回路が使
用されるが、この回路はｎチャネルとＰチャネルの両方
の薄膜トランジスタを組み合わせて構成されている。し
たがって、この薄膜トランジスタについても同一ガラス
基板上に形成する場合には、前記したｐ型のソ−ス／ド
レイン拡散領域を形成する工程の他に、ｎ型のソ−ス／
ドレイン拡散領域を形成する工程として、１００ｅＶの
エネルギ−、５×１０15 ions／cm2 のドーズ量でリン
不純物を注入する工程が必要になる。
【００２３】次に、ＰＥＣＶＤ法によりシリコン酸化膜
を堆積して第１の層間絶縁膜７を形成した後、光電変換
素子ＰＤの下部電極１１、非晶質シリコン層１２、上部
透明電極１３を形成する（図４（ｂ））。次に、ポリイ
ミドを着膜して第２の層間絶縁膜１４を形成した後、下
部電極１１及び上部透明電極１３位置にコンタクトホー
ル１５，１６を穿孔し、また、第１の層間絶縁膜７及び
ゲート絶縁膜４のソ−ス／ドレイン拡散領域３ｂ，３
ｂ′位置にコンタクトホ−ル８を穿孔し、ソース電極
９、ドレイン電極１０及び配線電極１７をアルミニウム
膜の着膜及びパターニングで形成する。尚、配線電極１
７は、図示されないコンタクホールを介して補助電極６
に接続されている。そして、全体を保護膜１８で被覆す
る（図４（ｃ））。
を堆積して第１の層間絶縁膜７を形成した後、光電変換
素子ＰＤの下部電極１１、非晶質シリコン層１２、上部
透明電極１３を形成する（図４（ｂ））。次に、ポリイ
ミドを着膜して第２の層間絶縁膜１４を形成した後、下
部電極１１及び上部透明電極１３位置にコンタクトホー
ル１５，１６を穿孔し、また、第１の層間絶縁膜７及び
ゲート絶縁膜４のソ−ス／ドレイン拡散領域３ｂ，３
ｂ′位置にコンタクトホ−ル８を穿孔し、ソース電極
９、ドレイン電極１０及び配線電極１７をアルミニウム
膜の着膜及びパターニングで形成する。尚、配線電極１
７は、図示されないコンタクホールを介して補助電極６
に接続されている。そして、全体を保護膜１８で被覆す
る（図４（ｃ））。
【００２４】上記実施例においては、薄膜トランジスタ
をイメ−ジセンサのスイッチング素子として適用した例
について説明したが、十分低いオフ電流と均一な特性を
必要とする画像出力装置や画像表示装置に対しても、上
記した多結晶シリコン薄膜トランジスタを使用すること
により多階調化を図ることができる。
をイメ−ジセンサのスイッチング素子として適用した例
について説明したが、十分低いオフ電流と均一な特性を
必要とする画像出力装置や画像表示装置に対しても、上
記した多結晶シリコン薄膜トランジスタを使用すること
により多階調化を図ることができる。
【００２５】
【発明の効果】請求項１の発明によれば、ゲ−ト絶縁層
上のゲ−ト電極とドレイン拡散領域の間に補助電極を形
成し、ゲ−ト電極と補助電極の間に位置する前記多結晶
シリコン半導体層がソ−ス及びドレイン拡散領域よりも
低濃度の不純物拡散領域を有する構造にすることによ
り、特性が均一でオフ電流値が十分低い多結晶シリコン
薄膜トランジスタが得られる。
上のゲ−ト電極とドレイン拡散領域の間に補助電極を形
成し、ゲ−ト電極と補助電極の間に位置する前記多結晶
シリコン半導体層がソ−ス及びドレイン拡散領域よりも
低濃度の不純物拡散領域を有する構造にすることによ
り、特性が均一でオフ電流値が十分低い多結晶シリコン
薄膜トランジスタが得られる。
【００２６】請求項２の発明によれば、請求項１の薄膜
トランジスタをイメ−ジセンサの各光電変換素子にそれ
ぞれ接続してスイッチング素子として用いることによ
り、イメ−ジセンサの多階調化及び高密度化を図ること
ができる。
トランジスタをイメ−ジセンサの各光電変換素子にそれ
ぞれ接続してスイッチング素子として用いることによ
り、イメ−ジセンサの多階調化及び高密度化を図ること
ができる。
【図１】 本発明の一実施例を示すイメージセンサの一
画素部分の断面説明図である。
画素部分の断面説明図である。
【図２】 イメージセンサの複数画素の等価回路図であ
る。
る。
【図３】 （ａ）ないし（ｃ）は実施例のイメージセン
サの製造プロセスの一部を示す断面説明図である。
サの製造プロセスの一部を示す断面説明図である。
【図４】 （ａ）ないし（ｃ）は実施例のイメージセン
サの製造プロセスの一部を示す断面説明図である。
サの製造プロセスの一部を示す断面説明図である。
【図５】 （ａ）及び（ｂ）は、従来の薄膜トランジス
タの構造を示すもので、（ａ）はその断面説明図、
（ｂ）は低濃度の不純物拡散領域を作製する際の断面説
明図である。
タの構造を示すもので、（ａ）はその断面説明図、
（ｂ）は低濃度の不純物拡散領域を作製する際の断面説
明図である。
１…ガラス基板（絶縁基板）、 ２…不純物拡散防止
層、 ３…島状態半導体層（多結晶シリコン半導体
層）、 ３ａ…チャネル領域、 ３ｂ…ソース拡散領
域、 ３ｂ′…ドレイン拡散領域、 ３ｃ…低濃度不純
物拡散領域、 ４…ゲート絶縁膜、 ５…ゲート電極、
６…補助電極、 ９…ソース電極、 １０…ドレイン
電極、 １１…下部電極、 １２…非晶質シリコン層、
１３…上部透明電極、 １７…配線電極
層、 ３…島状態半導体層（多結晶シリコン半導体
層）、 ３ａ…チャネル領域、 ３ｂ…ソース拡散領
域、 ３ｂ′…ドレイン拡散領域、 ３ｃ…低濃度不純
物拡散領域、 ４…ゲート絶縁膜、 ５…ゲート電極、
６…補助電極、 ９…ソース電極、 １０…ドレイン
電極、 １１…下部電極、 １２…非晶質シリコン層、
１３…上部透明電極、 １７…配線電極
Claims (2)
- 【請求項１】 絶縁性基板上に島状に形成した多結晶シ
リコン半導体層と、前記多結晶シリコン半導体層を被覆
するゲ−ト絶縁膜と、前記多結晶シリコン半導体層の両
端に形成されるソ−ス及びドレイン拡散領域と、前記ソ
−スおよびドレイン拡散領域の間に位置し前記ゲ−ト絶
縁膜上に形成されるゲ−ト電極と、を有する薄膜トラン
ジスタにおいて、 前記ゲ−ト電極とドレイン拡散領域の間のゲ−ト絶縁膜
上に補助電極を形成し、前記ゲ−ト電極と前記補助電極
の間に位置する多結晶シリコン半導体層をソ−ス及びド
レイン拡散領域よりも低濃度の不純物拡散領域としたこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１の薄膜トランジスタを駆動素子
として、非晶質シリコン半導体層を個別電極と共通電極
間で挟んだサンドイッチ構造の複数の光電変換素子にそ
れぞれ接続し、前記光電変換素子にバイアス電圧を印加
する前記共通電極と、前記薄膜トランジスタの補助電極
とを接続して成るイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216736A JPH0864795A (ja) | 1994-08-19 | 1994-08-19 | 薄膜トランジスタ及びイメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216736A JPH0864795A (ja) | 1994-08-19 | 1994-08-19 | 薄膜トランジスタ及びイメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864795A true JPH0864795A (ja) | 1996-03-08 |
Family
ID=16693130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6216736A Pending JPH0864795A (ja) | 1994-08-19 | 1994-08-19 | 薄膜トランジスタ及びイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864795A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437370B1 (en) | 1999-02-12 | 2002-08-20 | Nec Corporation | Image sensor structure and manufacturing process therefor |
| US6600172B1 (en) | 1999-11-26 | 2003-07-29 | Nec Corporation | Image sensor and method of fabricating the same |
| US7180092B2 (en) | 1998-05-15 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7253391B2 (en) | 2003-09-19 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor device and electronic apparatus |
| US7495272B2 (en) | 2003-10-06 | 2009-02-24 | Semiconductor Energy Labortaory Co., Ltd. | Semiconductor device having photo sensor element and amplifier circuit |
| US7824950B2 (en) | 2007-04-27 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2014112720A (ja) * | 2009-11-06 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2018067723A (ja) * | 2005-07-22 | 2018-04-26 | 株式会社半導体エネルギー研究所 | 発光装置 |
-
1994
- 1994-08-19 JP JP6216736A patent/JPH0864795A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180092B2 (en) | 1998-05-15 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR100367323B1 (ko) * | 1999-02-12 | 2003-01-09 | 닛뽕덴끼 가부시끼가이샤 | 이미지 센서의 구조 및 그 제조방법 |
| US6437370B1 (en) | 1999-02-12 | 2002-08-20 | Nec Corporation | Image sensor structure and manufacturing process therefor |
| US6600172B1 (en) | 1999-11-26 | 2003-07-29 | Nec Corporation | Image sensor and method of fabricating the same |
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| US10103270B2 (en) | 2005-07-22 | 2018-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7824950B2 (en) | 2007-04-27 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US8138589B2 (en) | 2007-04-27 | 2012-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9117713B2 (en) | 2009-11-06 | 2015-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a gate of an amplifier transistor under an insulating layer and a transfer transistor channel over the insulating layer the amplifier transistor and transfer transistor overlapping |
| US9905596B2 (en) | 2009-11-06 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a channel region of a transistor with a crystalline oxide semiconductor and a specific off-state current for the transistor |
| JP2014112720A (ja) * | 2009-11-06 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2022032053A (ja) * | 2009-11-06 | 2022-02-24 | 株式会社半導体エネルギー研究所 | イメージセンサ |
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