KR100367323B1 - 이미지 센서의 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 투명기판상의 박막 트랜지스터, 이 박막 트랜지스터를 피복하는 제1 층간막, 이 제1 층간막상의 광검출기인 광다이오드, 및 이 광다이오드와 제1층간막상의 제2 층간막을 구비하는 이미지 센서에 관한 것으로서, 상기 제1 층간막과 제2 층간막은 서로 다른 재료로 이루어지고, 적어도 상기 박막 트랜지스터의 폴리실리콘으로 이루어지는 구성부재에 대한 콘택홀은, 이 콘택홀이 형성될 영역 주변의 제2 층간막을 제거한 후에 형성된다.

Description

이미지 센서의 구조 및 그 제조방법 {IMAGE SENSOR STRUCTURE AND MANUFACTURING PROCESS THEREFOR}
본 발명은 스위칭 소자 등의 박막트랜지스터 (이하, "TFT" 라고 함) 와 광검출기인 광다이오드 (이하, "PD" 라고 함) 를 단일 기판상에 형성한 이미지 센서에 관한 것이다.
이미지 스캐너 또는 팩시밀리에서는, 광을 원고에 조사하고 원고면으로부터의 반사광을 검지하는 이미지 센서가 포함되어 있다. 일반적으로, 이미지 센서는 광검출기인 비정질 실리콘 (a-Si) 으로 이루어진 PD 와 아날로그 스위치, 즉, 폴리실리콘 TFT 로 구성된 화소를 라인 형태로 배열한 구성을 갖는다. 도 3 은 이러한 이미지 센서의 화소의 개략평면도이다. 이 도면에 도시된 바와 같이, 1개의 PD 에 대하여 1개의 TFT 가 형성되어 있다. PD 는 TFT 를 통하여 바이어스선 (41) 에 접속되는 반면, 게이트는 주사회로 (도시되지 않음) 에 접속된다. 각 PD 에서 발생된 전하는 그 접합용량에 일시적으로 축적되며, TFT 에 의한 스위칭소자의 구동에 의하여, 신호독출선 (42) 을 통해 수백 KHz 내지 수천 MHz 의 속도로 시계열적으로 전기신호로서 독출된다. 이러한 TFT 구동형의 이미지 센서에서는, TFT 의 동작에 의한 단일 구동용 IC 로 독출이 가능하므로, 이미지 센서를 구동하기 위한 구동용 IC 의 개수를 감소시킬 수 있다.
이러한 TFT 와 PD 를 순차적으로 형성한 이미지 센서에서는, 충분한 감도를 위하여 적어도 1㎛ 의 두께를 갖는 PD 를 형성할 필요가 있다. 이를 위해, PD 부를 피복하는 절연막은 그 커버리지성을 고려하여 적어도 200 nm 의 두께를 가져야만 한다.
종래, 이러한 이미지 센서는 예를 들면 도 5a 내지 도 5k 에 도시된 공정에 의해 제조되어 왔다. 하기 설명에서의 단면도는 도 3 의 선 A-A' 의 단면도이다.
상세하게 설명하면, 투명절연기판상에 CVD 등의 적절한 기술을 이용하여 50 내지 100 nm 의 두께를 갖는 폴리실리콘막 (1) 을 형성하고, 상기 막을 포토리소그래피법으로 TFT 채널에 따라 패터닝하며, 상기 막 상에 50 내지 100 nm 의 두께를 갖는 게이트산화막을 형성한다 (도 5a). 다른 방법으로, 폴리실리콘막의 형성은 CVD 법으로 형성된 a-Si 를 레이저 어닐링법으로 결정화시키는 방법으로도 가능하다.
다음으로, 게이트전극 (3) 으로서, 폴리실리콘 또는 금속막과 실리사이드로 구성된 적층구조를 약 100 내지 300 nm 의 두께로 형성한 다음, 동일한 형태로 패터닝한다 (도 5b).
그 다음, 소스-드레인 영역 (4) 형성을 위한 이온도핑을 하는데, 이 때 n 형에는 인 (P) 이온을, p형에는 붕소 (B) 이온을 각각 소정량만큼 주입한다 (도5c).
그 다음, 이들 전체면을 피복하는 제1 층간막 (5) 으로서, SiO2막을 CVD 법을 이용하여 200 내지 500 nm 의 막두께로 형성한다 (도 5d).
상기 제1 층간막 (5) 상에는, 예를 들면 Cr 등의 금속으로 이루어진 PD 부의 하부전극 (6) 을 100 nm 두께로 형성한 다음, 소망 형태로 패터닝한다(도 5e).
그 다음, 이들 위에, 아래로부터 n층, i층 및 p층의 순으로 이루어진 p-i-n 형의 a-Si층 (7) 을 CVD 법에 의해 1 ㎛ 의 두께로 형성한다. 이 층 위에는 투명전극으로서의 ITO층 (8) 을 100 nm, 텅스텐실리사이드 등의 배리어 금속층 (9) 을 50 내지 100 nm 의 막두께로 순차적으로 형성한 후 (도 5f), 배리어 금속층 (9), ITO 층 (8) 및 a-Si 층 (7) 을 포토리소그래피법에 의해 PD (l0) 형태로 패터닝한다 (도 5g).
그 다음, 이들 위에, 제2 층간막 (11) 으로서 Si3N4막을 CVD 법에 의해 약 200 내지 500 nm 의 두께로 형성한다 (도 5h). 상술한 바와 같이, PD 부 (10) 의 a-Si층 (7) 은 1 ㎛ 정도의 두께를 가지므로, PD 부를 피복하는 절연막은 그 커버리지성을 고려하여 200 nm 의 두께로 형성될 필요가 있다.
그 다음, TFT 의 소스-드레인 영역 (4), 게이트전극 (3), PD부의 하부전극 (6) 및 PD부의 상부의 배리어막 (9) 으로의 콘택홀 (12) 을 형성한다 (도 5i). 그 후, Al 등의 금속 (13) 을 500 내지 1000 nm 의 두께로 증착시킨 후, 소망의 상호접속 형태로 에칭을 행한다 (도 5j). 마지막으로, 패시베이션막 (14) 으로서 Si3N4막이나 폴리이미드등의 유기막을 1 ㎛ 두께로 증착시킴으로써, 도 5k 에 도시된 바와 같은 이미지 센서가 형성된다.
도 5i 에 도시된 공정에서 콘택홀 (12) 을 형성할 때에는, 제2 층간막 (11) 및 제1 층간막 (5) 을 연속적으로 에칭한다. 이러한 깊은 콘택홀을 형성하기 위해서는 에칭조건을 엄격히 제어할 필요가 있다. 또한, 에칭의 종점을 제어하기가 극히 곤란하기 때문에, 베이스의 손상을 피하기가 어렵다. 특히, 소스-드레인 영역 (4) 등의 폴리실리콘층에 콘택홀을 형성하는 동안, 폴리실리콘으로의 에칭 손상이 소자특성에 악영향을 주게 된다. 또한, TFT 상의 제1 층간막 (5) 을 제거하는 동안 PD부가 오버에칭될 수도 있는데, 이는 PD부의 하부전극 (6) 및 배리어막 (9) 등의 금속막에 어느 정도의 영향을 미치게 된다.
따라서, 이러한 깊은 콘택홀의 형성을 피하기 위하여, TFT부와 PD부에서의 상호접속을 별도로 행할 수도 있다. 도 6a 내지 도 6g 는 그 공정을 나타내는 공정단면도이다.
먼저, 상술한 바와 같이, TFT부를 형성한 다음, 제1 층간막 (5) 을 형성한다 (도 6a). 그 다음, TFT부의 상호접속층 (13a) 을 형성하고 (도 6b), 이 상호접속층 (13a) 상에 실리콘산화막과 같은 제3 층간막 (15) 을 약 200 내지 500 nm 의 두께로 형성한다.
그 다음, 상술한 바와 같이, PD부의 하부전극 (6; 도 6d) 및 PD부 (10; 도 6e) 를 형성한다. 그 후, 상술한 바와 같이, 전체면을 피복하는 제2 층간막 (11) 을 형성한 다음 (도 6f), 마지막으로 PD부에 대한 상호접속층 (13b) 을 형성한다 (도 6g).
이와 같이, 콘택홀을 형성하는 동안의 베이스층에 대한 손상을 피하기 위하여, TFT부와 PD부에 대한 상호접속층을 별도로 형성할 수도 있다. 그러나, 2회의 상호접속 형성공정이 필요하기 때문에, 공정이 복잡해지게 되는 문제가 있다.
본 발명의 목적은 제조공정을 복잡하게 하지 않고, 콘택홀의 형성시에 베이스로의 손상을 최소한으로 하는 이미지 센서의 제조방법 및 그 구조를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명은, 투명기판상의 박막트랜지스터, 상기 박막트랜지스터를 피복하는 제1 층간막, 상기 제1 층간막상의 광검출기인 광다이오드, 및 상기 광다이오드 및 제1 층간막상의 제2 층간막을 구비하되, 상기 제1 층간막과 상기 제2 층간막은 서로 다른 재료로 구성되며, 적어도 상기 박막트랜지스터의 폴리실리콘으로 이루어지는 구성부재에 대한 콘택홀은 이 콘택홀이 형성될 영역 주변의 상기 제2 층간막을 제거한 후에 형성되는 이미지 센서를 제공한다.
특히, 상기 제2 층간막을 제거하여 형성되는 콘택홀은 소스-드레인 영역 또는 소스-드레인 영역과 게이트전극에 대한 것이고, 상기 제2 층간막의 제거범위는 박막트랜지스터의 전체면, 또는 박막트랜지스터의 전체면과 광다이오드의 하부전극이 일부노출되는 영역인 것이 바람직하다. 또한, 상기 제1 층간막은 실리콘산화막이고, 제2 층간막은 실리콘질화막인 것이 바람직하다.
또한, 본 발명은, (1) 투명기판상에 박막트랜지스터를 형성하는 공정, (2) 상기 박막트랜지스터를 피복하는 제1 층간막을 형성하는 공정, (3) 상기 제1 층간막상에 광검출기인인 광다이오드를 형성하는 공정, (4) 상기 광다이오드 및 상기 제1 층간막상에, 상기 제1 층간막과는 다른 재료로 이루어지는 제2 층간막을 형성하는 공정, (5) 적어도 상기 박막트랜지스터의 폴리실리콘으로 이루어지는 구성부재에 대한 콘택홀이 형성될 영역 주변의 제2 층간막을 제거하는 공정, (6) 상기 제2 층간막을 제거한 후에, 콘택홀이 형성될 영역에 노출된 제1 층간막에 콘택홀을 형성하는 공정, 및 (7) 박막트랜지스터 및 광다이오드에 대한 상호접속층을 형성하는 공정을 포함하는 이미지 센서의 제조방법을 제공한다.
특히, 본 발명의 바람직한 양태는, 상기 제2 층간막에의 상호접속층 접속을 위한 콘택홀을, 이 콘택홀을 형성하기 위해 상기 제2 층간막을 제거한 영역에 노출되어 있는 제1 층간막에 대한 콘택홀과 동시에 형성하고, 상기 제1 및 제2 층간막에 대한 콘택홀의 형성시에 사용되는 에천트에 의한 상기 제1 및 제2 층간막의 에칭율에 따라 상기 제1 및 제2 층간막의 두께를 조절하는 상술한 공정을 제공하는 것이다.
또한, 본 발명의 또다른 바람직한 양태는, 상기 제2 층간막에의 상호접속층 접속을 위한 콘택홀의 형성을, 상기 박막트랜지스터의 폴리실리콘으로 이루어지는 구성부재에 대한 콘택홀이 형성될 영역 주변의 제2 층간막을 제거하는 공정과 동시에 행하는 상술한 제조방법을 제공하는 것이다.
본 발명은 제조공정을 복잡하게 하지 않고 베이스 폴리실리콘의 손상을 감소시킨 이미지 센서 구조를 제공할 수 있다.
도 1a 내지 도 1k 는 본 발명의 일 실시예에 따른 이미지 센서의 제조공정을 설명하는 공정단면도.
도 2a 내지 도 2d 는 본 발명의 다른 실시예에 따른 이미지 센서의 제조공정을 설명하는 공정단면도.
도 3 은 이미지 센서의 화소에 대한 개략평면도.
도 4a 내지 도 4d 는 본 발명의 또다른 실시예에 따른 이미지 센서의 제조공정을 설명하는 공정단면도.
도 5a 내지 도 5k 는 종래 기술에 따른 이미지 센서의 제조공정을 설명하는 공정단면도.
도 6a 내지 도 6g 는 종래 기술에 따른 이미지 센서의 다른 제조공정을 설명하는 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 폴리실리콘막 2 : 게이트산화막
3 : 게이트전극 4 : 소스-드레인 영역
5 : 제1 층간막 6 : PD 부의 하부전극
7 : a-Si 층 8 : ITO 층
9 : 배리어금속층 10 : PD부
11 : 제2 층간막 12 : 콘택홀
13 : 상호접속층 14 : 패시베이션막
이하, 도 1a 내지 도 1k 의 공정단면도를 참조하여 본 발명의 바람직한 실시예들을 설명한다.
먼저, 투명기판상에 CVD 등의 적절한 기술을 이용하여 50 내지 100 nm 의 두께를 갖는 폴리실리콘막 (1) 을 형성하고, 상기 막을 포토리소그래피법으로 TFT 채널에 따라 패터닝하며, 상기 막 상에 50 내지 100 nm 의 두께를 갖는 게이트산화막을 형성한다 (도 1a).
다음으로, 상기 막 상에, 게이트전극 (3) 으로서 폴리실리콘 또는 금속막과 실리사이드막으로 구성된 적층구조를 약 100 내지 300 nm 의 두께로 형성한 다음, 상술한 바와 같이 패터닝한다 (도 1b).
그 다음, 소스-드레인 영역 (4) 형성을 위한 이온도핑을 하는데, 이 때 n 형에는 인 (P) 이온을, p형에는 붕소 (B) 이온을 각각 소정량만큼 주입한다 (도 1c).
그 다음, 이들 전체면을 피복하는 제1 층간막 (5) 으로서, SiO2막을 CVD 법을 이용하여 200 내지 500 nm 의 막두께로 형성한다 (도 1d).
상기 제1 층간막 (5) 상에는, 예를 들면 Cr 등의 금속으로 이루어진 PD 부의 하부전극 (6) 을 100 nm 두께로 형성한 다음, 소망 형태로 패터닝한다(도 1e).
그 다음, 이들 위에, 아래로부터 n층, i층 및 p층의 순으로 이루어진 p-i-n 형의 a-Si층 (7) 을 CVD 법에 의해 1 ㎛ 의 두께로 형성한다. 이 층 위에는투명전극으로서의 ITO층 (8) 을 100 nm, 텅스텐실리사이드 등의 배리어 금속층 (9) 을 50 내지 100 nm 의 막두께로 순차적으로 형성한 후 (도 1f), 배리어 금속층 (9), ITO 층 (8) 및 a-Si 층 (7) 을 포토리소그래피법에 의해 PD (l0) 형태로 패터닝한다 (도 1g).
그 다음, 이들 위에, 제2 층간막 (11) 으로서 Si3N4막을 CVD 법에 의해 약 200 내지 500 nm 의 두께로 형성한다 (도 1h). PD 부의 a-Si층 (7) 은 약 1 ㎛ 정도의 두께를 가지므로, 적절한 피복을 위해서는 제2 층간막 (11) 을 200 nm 이상의 두께로 형성할 필요가 있다.
그 다음, TFT 상의 제2 층간막을 에칭제거한다 (도 1i). 이 에칭동안에는, 산화막인 제1 층간막 (5) 은 손상시키지 않고 질화막인 제2 층간막 (11) 만을 제거하기 위하여, 건식 에칭용 에천트인 CF4와 O2를 사용한다. 에천트의 혼합비를 최적화하여 산화막과 질화막간의 선택비를 증대시킴으로써, 산화막인 제1 층간막 (5) 에 손상을 주지 않고 질화막인 제2 층간막 (11) 만을 선택적으로 제거할 수 있게 된다.
그 다음, TFT 의 소스-드레인 영역, 게이트전극, PD 부의 하부전극 및 PD 부의 상부전극에 대한 콘택홀 (12) 을 형성하기 위하여, CF4와 H2를 적당히 혼합한 에천트로 사용한 건식 에칭으로, 제1 층간막에 대한 콘택홀과 제2 층간막에 대한 콘택홀을 동시에 형성한다 (도 1j). 이 때, 산화막과 질화막의 에칭비를 구하여, 제1 층간막과 게이트절연막의 총두께와 제2 층간막간의 두께비가 상기 에칭비와 같게 되도록 막형성 전에 조절하는 것이 바람직하다. 예를 들어, 산화막과 질화막의 에칭비가 4:5 일 경우, 질화막인 제2 층간막 (11) 의 막두께가 500 nm 이라고 하면, 산화막인 제1 층간막 (5) 과 게이트산화막 (2) 의 전체 두께는 400 nm 가 되도록 형성할 수도 있다. 다음으로, Al 등의 금속을 500 내지 1000 nm 의 두께로 형성한 다음, 소망의 상호접속형태로 에칭한다 (도 1k). 마지막으로, 패시베이션막 (14) 으로서 Si3N4막이나 폴리이미드 등의 유기막을 1 ㎛ 의 두께로 형성함으로서, 이미지 센서가 형성된다.
비록 상기 실시예에서는 TFT 의 전체면에 걸쳐 제2 층간막을 제거하였지만, TFT 에 대한 콘택홀의 반경보다 제거될 절연막의 두께 정도 (0.3 내지 0.5 ㎛) 만큼 더 큰 반경을 갖는 영역을 제거하는 것이 적절할 수도 있다. 또는, PD부의 하부전극 (6) 의 일부가 노출되도록 제2 층간막 (11) 을 제거할 수도 있다. 하부전극 (6) 을 노출시켜 상호접속층 (13) 을 통해 드레인 영역과 PD부의 하부전극을 접속시킴으로써, 하부전극 (6) 에 대한 콘택홀의 형성공정이 불필요하게 된다.
본 발명의 다른 실시예에서는, 제2 층간막의 제거와, 제2 층간막에 대한 콘택홀의 형성을 동시에 행하고, 제2 층간막의 제거부분에 노출되어 있는 제1 층간막에 대한 콘택홀의 형성을 선택적으로 행함으로써, 제1 및 제2 층간막에 형성된 콘택홀에 동시에 상호접속을 형성 할 수 있게 된다. 좀 더 상세하게 설명하면, 상술한 바와 같이 제2 층간막 (11) 의 형성공정까지가 완료된 기판 (도 3a) 에 대하여, 도 2b 에 도시된 바와 같이, TFT 상부의 제2 층간막 (11) 의 제거와 동시에 제2 층간막 (11) 에 PD부에 대한 콘택홀 (12a) 을 상술한 바와 같은 CF4와 O2의 에천트를 사용하여 건식에칭을 행한다.
그 다음, 도 2c 에 도시된 바와 같이, 제1 층간막에 대한 콘택홀 (12b) 을 형성하기 위하여, 콘택홀 (12b) 이 형성될 영역을 제외한 영역을 마스크로 덮은 상태에서 건식 에칭을 행한다. 이 때, 에천트로서는 CF4와 H2를 사용하는데, 산화막과 폴리실리콘과의 선택비가 증대되도록 하는 혼합비로 함으로써 베이스 폴리실리콘에 대한 손상을 최소화하는 것이 바람직하다. 이와 같이, 제1 층간막 (5) 에 대한 콘택홀 형성공정과 제2 층간막 (11) 에 대한 콘택홀 형성공정을 별도의 공정으로 행함으로써, 상기 제1 실시예에서 상술한 바와 같이 양자의 막두께를 조절할 필요가 없게 되어, 설계의 자유도가 커지게 된다.
마지막으로는, 도 2d 에 도시된 바와 같이, Al 등의 금속을 500 내지 1000 nm 의 두께로 형성하고 소망의 상호접속 (13) 형태로 에칭하며 패시베이션막을 형성 하는 것으로 이미지 센서가 완성된다.
게이트전극을 금속으로 형성한 경우, 소스-드레인에 대한 콘택홀이 형성될 영역에서의 제2 층간막 제거와 PD부의 금속전극에 대한 콘택홀의 형성을 동시에 행하고, 게이트전극에 대한 콘택홀을 형성한 다음, 제2 층간막의 제거부분에 노출하고 있는 제1 층간막에 소스-드레인에 대한 콘택홀을 형성할 수도 있다. 좀 더 상세하게 설명하면, 상술한 바와 같이 제2 층간막 (11) 의 형성공정까지가 완료된 기판에 대하여, 도 4a 에 도시된 바와 같이, TFT의 소스-드레인에 대한 콘택홀이형성될 영역상부의 제2 층간막 (11) 의 제거와 동시에, 제2 층간막 (11) 에 PD부에 대한 콘택홀 (12a) 을 상술한 바와 같은 CF4와 O2의 에천트를 사용하여 건식에칭을 행한다.
그 다음, 게이트전극에 대한 콘택홀 (12b) 을 형성하기 위하여, 나머지 부분을 포토레지스트등의 마스크로 덮은 상태에서 CF4와 O2를 에천트로 사용하여 건식에칭을 행함으로써, 제2 층간막 (11) 과 제1 층간막 (5) 을 연속적으로 에칭한다 (도 4b). 그 다음, 콘택홀 (12c) 이 형성될 영역을 제외한 영역을 마스크로 덮은 상태에서 건식에칭을 행하여 소스-드레인에 대한 콘택홀 (12c) 을 형성한다. 이 때, 에천트로서는 CF4와 H2를 사용하는데, 산화막과 폴리실리콘과의 선택비가 증대되도록 하는 혼합비로 함으로써 베이스 폴리실리콘에 대한 손상을 최소화하는 것이 바람직하다. 지금까지, 소스-드레인에 대한 콘택홀을 형성하기 전에 게이트전극에 대한 콘택홀을 형성하는 경우에 대하여 설명하였다. 그러나, 이와는 반대로, 게이트전극에 대한 콘택홀을 형성하기 전에 소스-드레인에 대한 콘택홀을 형성할 수 있다.
마지막으로는, 도 4d 에 도시된 바와 같이, Al 등의 금속을 500 내지 1000 nm 의 두께로 형성하고 소망의 상호접속 (13) 형태로 에칭한 다음 패시베이션막을 형성하는 것으로 이미지 센서가 완성된다.
이상 설명에 있어서의 PD부는 p-i-n 접합 비정질실리콘에 관한 것이었다. 그러나, 본 발명은 특정한 종류에 한정되는 것이 아니라, i-a-Si 에 대한 쇼트키접합으로 된 구성이어도 좋다. 또한, 비록 각 화소에 대한 스위칭소자로서 TFT 에 대해서만 설명하였지만, 본 발명이 특정 TFT 에만 한정되는 것은 아니다. 이와 같이, 본 발명은, TFT 가 그 제조공정에서 제1 및 제2 층간막의 적층구조로 덮어질 수만 있다면, 리세트용 TFT 및 구동회로 TFT 등의 어떠한 TFT 에도 적용가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 제조공정을 복잡하게 하지 않고도 베이스의 폴리실리콘에 대한 손상을 억제한 이미지 센서구조를 제공할 수 있게 된다.

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  8. (1) 투명기판상에 박막트랜지스터를 형성하는 공정,
    (2) 상기 박막트랜지스터를 피복하는 제1 층간막을 형성하는 공정,
    (3) 상기 제1 층간막상에 광검출기인인 광다이오드를 형성하는 공정,
    (4) 상기 광다이오드 및 상기 제1 층간막상에, 상기 제1 층간막과는 다른 재료로 이루어지는 제2 층간막을 형성하는 공정,
    (5) 적어도 상기 박막트랜지스터의 폴리실리콘으로 이루어지는 구성부재에 대한 콘택홀이 형성될 영역 주변의 제2 층간막을 제거하는 공정,
    (6) 상기 제2 층간막을 제거한 후에, 상기 콘택홀이 형성될 영역에 노출된 상기 제1 층간막에 콘택홀을 형성하는 공정, 및
    (7) 박막트랜지스터 및 광다이오드에 대한 상호접속층을 형성하는 공정을 포함하고,
    상기 제2 층간막에의 상호접속층 접속을 위한 콘택홀은, 상기 콘택홀을 형성하기 위해 상기 제2 층간막을 제거한 영역에 노출되어 있는 상기 제1 층간막에 대한 콘택홀과 동시에 형성되는 것을 특징으로 하는 이미지 센서의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 1 층간막과 상기 제 2 층간막의 두께는, 상기 제 1 층간막과 상기 제 2 층간막에 대한 콘택홀의 형성시에 사용되는 에천트에 의한 상기 제 1 층간막과 상기 제 2 층간막의 에칭율에 따라 조절되는 것을 특징으로 하는 이미지 센서의 제조방법.
  10. (1) 투명기판상에 박막트랜지스터를 형성하는 공정,
    (2) 상기 박막트랜지스터를 피복하는 제1 층간막을 형성하는 공정,
    (3) 상기 제1 층간막상에 광검출기인인 광다이오드를 형성하는 공정,
    (4) 상기 광다이오드 및 상기 제1 층간막상에, 상기 제1 층간막과는 다른 재료로 이루어지는 제2 층간막을 형성하는 공정,
    (5) 적어도 상기 박막트랜지스터의 폴리실리콘으로 이루어지는 구성부재에 대한 콘택홀이 형성될 영역 주변의 제2 층간막을 제거하는 공정,
    (6) 상기 제2 층간막을 제거한 후에, 상기 콘택홀이 형성될 영역에 노출된 상기 제1 층간막에 콘택홀을 형성하는 공정, 및
    (7) 박막트랜지스터 및 광다이오드에 대한 상호접속층을 형성하는 공정을 포함하고,
    상기 제2 층간막에의 상호접속층 접속을 위한 콘택홀의 형성은, 상기 박막트랜지스터의 폴리실리콘으로 이루어지는 구성부재에 대한 콘택홀이 형성될 영역 주변의 상기 제2 층간막을 제거하는 공정과 동시에 행하는 것을 특징으로 하는 이미지 센서의 제조방법.
  11. 제 8 항 또는 제 10 항에 있어서,
    상기 제2 층간막을 제거하여 형성된 콘택홀은 소스-드레인 영역에 대한 것인 것을 특징으로 하는 이미지 센서의 제조방법.
  12. 제 11 항에 있어서,
    상기 제2 층간막을 제거하여 형성된 콘택홀은 게이트전극에 대한 것인 것을 특징으로 하는 이미지 센서의 제조방법.
  13. 제 8 항 또는 제 10 항에 있어서,
    상기 제2 층간막은 박막 트랜지스터의 전체면에 걸쳐 제거되는 것을 특징으로 하는 이미지 센서의 제조방법.
  14. 제 8 항 또는 제 10 항에 있어서,
    상기 제2 층간막은 상기 박막트랜지스터의 전체면과 상기 광다이오드의 하부전극의 일부가 노출되는데 충분한 영역에 걸쳐 제거되는 것을 특징으로 하는 이미지 센서의 제조방법.
  15. 제 8 항 또는 제 10 항에 있어서,
    상기 제1 층간막은 실리콘산화막이고, 상기 제2 층간막은 실리콘질화막인 것을 특징으로 하는 이미지 센서의 제조방법.
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