KR100269521B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
박막트랜지스터 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100269521B1 KR100269521B1 KR1019970057546A KR19970057546A KR100269521B1 KR 100269521 B1 KR100269521 B1 KR 100269521B1 KR 1019970057546 A KR1019970057546 A KR 1019970057546A KR 19970057546 A KR19970057546 A KR 19970057546A KR 100269521 B1 KR100269521 B1 KR 100269521B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- layer
- thin film
- film transistor
- source
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000010409 thin film Substances 0.000 title claims description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 209
- 239000002184 metal Substances 0.000 claims abstract description 209
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 20
- 230000001681 protective effect Effects 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 298
- 239000010949 copper Substances 0.000 claims description 72
- 239000010931 gold Substances 0.000 claims description 70
- 239000010408 film Substances 0.000 claims description 48
- 229910052782 aluminium Inorganic materials 0.000 claims description 39
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 39
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 38
- 229910052802 copper Inorganic materials 0.000 claims description 38
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 36
- 229910052737 gold Inorganic materials 0.000 claims description 36
- 229910001182 Mo alloy Inorganic materials 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 238000002161 passivation Methods 0.000 claims description 19
- 239000011229 interlayer Substances 0.000 claims description 18
- 241001239379 Calophysus macropterus Species 0.000 claims description 16
- 229910016024 MoTa Inorganic materials 0.000 claims description 16
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 15
- 229910052750 molybdenum Inorganic materials 0.000 claims description 15
- 239000011733 molybdenum Substances 0.000 claims description 15
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 12
- 239000006104 solid solution Substances 0.000 claims description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 4
- 229910017604 nitric acid Inorganic materials 0.000 claims description 4
- 239000000243 solution Substances 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000012535 impurity Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로서 기판과, 상기 기판 상에 형성된 게이트와, 상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 활성층과, 상기 활성층 상에 상기 게이트와 대응하는 부분을 제외한 부분에 형성된 오믹접촉층과, 상기 오믹접촉층과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함한다. 따라서, 소오스 및 드레인전극을 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), MoW, MoTa, MoNb 등과 같은 압축 응력을 가지는 제 2 금속층의 이층 구조로 형성하므로 저항을 감소시키지 않고 표면에 힐록이 발생되는 것을 방지할 수 있다. 그리고, 화소전극이 제 2 금속층과 접촉되므로 제 1 금속층이 산화되는 것을 방지하여 드레인전극과 화소전극 사이의 접촉 저항을 감소시키며, 또한, 소오스 및 드레인전극을 2중의 단차를 갖도록 형성하므로 보호막의 스텝 커버리지가 저하되는 것을 방지할 수 있다.
Description
본 발명은 액정표시장치(Liquid Crystal Display)의 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 특히, 소오스 및 드레인의 저항을 감소시킬 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
액정표시장치는 구동소자인 스위칭 소자와 빛을 투과하거나 반사하는 화소(pixel) 전극을 기본단위로 하는 화소가 매트릭스 구조로 배열된 구조를 가진다. 상기에서, 스위칭 소자는 게이트와 소오스 및 드레인영역을 포함하는 박막트랜지스터로 이루어진다.
박막트랜지스터는 다결정실리콘 또는 비정질실리콘으로 이루어진 활성영역과 게이트의 상대적 위치에 따라 게이트가 활성영역 상에 형성되는 탑 게이트(top gate)형과 하부에 형성되는 바텀 게이트(bottom gate)형으로 분류된다.
도 1는 종래 기술에 따른 바텀게이트 구조를 갖는 박막트랜지스터의 단면도이다.
종래의 바텀게이트 구조의 박막트랜지스터는 절연물질로 이루어진 기판(11) 상에 알루미늄 등으로 이루어진 게이트(13)가 형성된다. 또한, 기판(11) 상에 게이트(13)를 덮는 산화실리콘 또는 질화실리콘으로 이루어진 게이트절연막(15)이 형성되며, 게이트절연막(15) 상에 게이트(13)가 중앙에 위치하도록 비정질실리콘으로 이루어진 활성층(17)이 형성된다. 그리고, 활성층(17) 상의 게이트(13)와 대응하는 부분을 제외한 부분에 불순물이 고농도로 도핑된 비정질실리콘으로 이루어진 오믹접촉층(19)이 형성된다.
오믹접촉층(19) 상에 소오스 및 드레인전극(21)(22)이 형성된다. 소오스 및 드레인전극(21)(22)은 크롬 또는 탄탈늄 등과 같은 고융점금속으로 형성된다. 그리고, 상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘으로 이루어진 보호막(23)이 형성되며, 이 보호막(23)에 드레인전극(22)을 노출시키는 접촉구(25)가 형성된다. 보호막(23) 상에 접촉구(25)에 의해 노출된 드레인전극(22)과 접촉되어 전기적으로 연결되는 화소전극(27)이 형성된다. 상기에서 화소전극(27)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질로 형성된다.
도 2는 종래 기술에 따른 탑게이트 구조를 갖는 박막트랜지스터의 단면도이다.
종래의 탑게이트 구조의 박막트랜지스터는 절연물질로 이루어진 기판(31) 상에 비정질실리콘으로 이루어진 활성층(33)이 형성되고, 이 활성층(33) 상에 게이트절연막(35)과 게이트(37)가 적층된다. 게이트(33) 양측의 활성층(33)에 N형 또는 P형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(41)(42)이 형성된다.
상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘으로 이루어진 층간절연막(39)이 형성되며, 이 층간절연막(39)에 소오스 및 드레인영역(41)(42)을 노출시키는 제 1 접촉구(43)가 형성된다. 그리고, 제 1 접촉구(43) 내에 크롬 또는 탄탈늄 등과 같은 고융점금속으로 이루어져 소오스 및 드레인영역(41)(42)과 접촉되어 전기적으로 연결된 소오스 및 드레인전극(44)(45)이 형성된다.
층간절연막(39) 상에 소오스 및 드레인전극(44)(45)을 덮도록 산화실리콘으로 이루어진 보호막(47)이 형성되며, 이 보호막(47)에 드레인전극(45)을 노출시키는 제 2 접촉구(49)가 형성된다. 그리고, 보호막(47) 상에 제 2 접촉구(49)에 의해 노출된 드레인전극(45)과 접촉되어 전기적으로 연결되는 화소전극(51)이 형성된다. 상기에서 화소전극(51)은 ITO 등과 같은 투명한 도전 물질로 형성된다.
상술한 바와 같이 종래 기술에 따른 바텀게이트 구조 및 탑게이트 구조의 박막트랜지스터는 소오스 및 드레인전극이 크롬 또는 탄탈늄 등과 같은 고융점금속으로 형성된다.
상기에서 소오스 및 드레인전극이 크롬 또는 탄탈늄 등과 같은 고융점금속으로 형성되면 비정질실리콘층과 접촉면에서 접촉 스파이킹과 표면에서 힐록의 발생을 방지할 수 있다.
그러나, 종래 기술에 따른 박막트랜지스터는 소오스 및 드레인전극이 크롬 또는 탄탈늄 등과 같은 고융점금속으로 형성되므로 저항이 증가되어 동작 속도가 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 소오스 및 드레인전극의 표면에 힐록이 발생되는 것을 방지할 수 있는 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 소오스 및 드레인전극의 저항을 감소시켜 동작 속도가 저하되는 것을 방지할 수 있는 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 소오스 및 드레인전극을 2중 단차를 갖도록 형성하여 보호막의 스텝 커버리지가 저하되는 것을 방지할 수 있는 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
이를 위해, 본 발명에 따른 바텀게이트 구조의 박막트랜지스터는 기판과, 상기 기판 상에 형성된 게이트와, 상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 활성층과, 상기 활성층 상에 상기 게이트와 대응하는 부분을 제외한 부분에 형성된 오믹접촉층과, 상기 오믹접촉층과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함한다.
또한, 본 발명에 따른 탑게이트 구조의 박막트랜지스터는 기판과, 상기 기판 상에 형성된 활성층과, 상기 활성층 상에 게이트절연막을 개재시켜 형성된 게이트와, 상기 활성층의 상기 게이트 양측에 형성된 소오스 및 드레인영역과, 상기 기판 상에 상기 활성층 및 상기 게이트를 덮도록 형성되며 상기 소오스 및 드레인영역을 노출시키는 접촉구가 형성된 층간절연막과, 상기 접촉구를 통해 상기 소오스 및 드레인영역과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함한다.
그리고, 본 발명에 따른 바텀게이트 구조의 박막트랜지스터의 제조방법은 기판 상에 게이트를 형성하는 공정과, 상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상에 활성층과 오믹접촉층을 형성하는 공정과, 상기 오믹접촉층과 접촉되어 전기적으로 연결되도록 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조를 갖는 소오스 및 드레인전극을 형성하면서 상기 활성층의 상기 게이트와 대응하는 부분을 제거하는 공정을 구비한다.
또한, 본 발명에 따른 탑게이트 구조의 박막트랜지스터의 제조방법은 기판 상에 활성층을 형성하는 공정과, 상기 활성층 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 기판 상에 상기 활성층 및 게이트를 덮도록 층간절연막을 형성하는 공정과, 상기 층간절연막을 패터닝하여 상기 활성층의 상기 게이트 양측을 노출시키는 접촉구를 형성하고 상기 활성층의 노출된 부분에 소오스 및 드레인영역을 형성하는 공정과, 상기 접촉구를 통해 상기 소오스 및 드레인전극과 접촉되어 전기적으로 연결되도록 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조를 갖는 소오스 및 드레인전극을 형성하는 공정을 구비한다.
도 1는 종래 기술에 따른 바텀게이트 구조를 갖는 박막트랜지스터의 단면도
도 2는 종래 기술에 따른 탑게이트 구조를 갖는 박막트랜지스터의 단면도
도 3은 본 발명의 일 실시예에 따른 바텀게이트 구조를 갖는 박막트랜지스터의 단면도
도 4는 본 발명의 다른 실시예에 따른 탑게이트 구조를 갖는 박막트랜지스터의 단면도
도 5A 내지 도 5D는 도 3에 도시된 바텀게이트 구조를 갖는 박막트랜지스터의 제조 공정도
도 6A 내지 도 6D는 도 4에 도시된 탑게이트 구조를 갖는 박막트랜지스터의 제조 공정도
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 바텀게이트 구조를 갖는 박막트랜지스터의 단면도이다.
본 발명에 따른 바텀게이트 구조의 박막트랜지스터는 절연물질로 이루어진 기판(111) 상에 형성된 게이트(113), 게이트절연막(115), 활성층(117), 오믹접촉층(119), 제 1 금속층(121)과 제 2 금속층(123)의 이층 구조를 갖는 소오스 및 드레인전극(125)(127), 보호막(129) 및 화소전극(133)을 구비한다.
상기에서 게이트(113)는 알루미늄 또는 구리 등과 같은 전기적 저항이 작고 인장 응력(tensil stress)을 가지는 도전성 금속으로 이루어질 수 있다. 기판(111) 상에 게이트(113)를 덮는 산화실리콘 또는 질화실리콘으로 이루어진 게이트절연막(115)이 형성된다.
활성층(117)은 게이트절연막(115) 상에 게이트(113)가 중앙에 위치하도록 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 그리고, 오믹접촉층(119)은 활성층(117) 상의 게이트(113)와 대응하는 부분을 제외한 부분에 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 형성된다.
소오스 및 드레인전극(125)(127)은 제 1 및 제 2 금속층(121)(123)를 포함하는 이층 구조를 가지고 있다. 상기에서 제 1 금속층(121)은 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 도전성 금속, 또는, 이 도전성 금속에 실리콘(Si)이 고용되어 형성된다. 그리고, 제 2 금속층(123)은 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 금속으로 형성된다. 그러므로, 소오스 및 드레인전극(125)(127)은 저항이 감소되어 동작 속도가 저하되는 것을 방지할 수 있으며, 또한, 압축 응력을 가지는 제 2 금속층(123)에 의해 인장 응력을 갖는 제 1 금속층(121)의 인장 응력의 영향을 최소화하여 힐록의 생성을 방지한다.
상기에서 제 1 금속층(121)과 제 2 금속층(123)을 동일한 폭으로 형성할 수 있으나, 제 1 금속층(121)의 폭을 제 2 금속층(123)의 폭 보다 크게하여 소오스 및 드레인전극(125)(127)이 2중의 단차를 갖도록 하여 보호막(129)의 스텝 커버리지(step coverage)가 저하되는 것을 방지할 수도 있다. 즉, 인장 응력이 있는 금속으로 형성되는 제 1 금속층(121)을 압축 응력이 있는 금속으로 형성되는 제 2 금속층(123)보다 폭을 1㎛ ∼4㎛ 정도 크게 형성하여 소오스 및 드레인전극(125)(127)을 덮도록 형성된 보호막(129)의 스텝 커버리지의 저하를 효과적으로 방지할 수 있다.
상기 결과를 이용하여, 제 2 금속층(123)을 제 1 금속층(121)의 중앙부의 소정의 위치에 선택적으로 위치시켜 제 1 금속층(121)에서 제 2 금속층(123)이 형성되지 않은 양측의 폭이 동일하도록 한다. 그러므로, 제 1 금속층(121)의 제 2 금속층(123)이 형성되지 않은 양측 폭의 각각이 0.5㎛ ∼ 2㎛ 정도로 하는 것이 유리하다.
또한, 소오스 및 드레인전극(125)(127)의 제 1 금속층(121)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 경우에 이 제 1 금속층(121)의 하부에 50∼100Å 정도 두께의 알루미늄(Al), 구리(Cu) 또는 금(Au) 등의 도전성 금속층이 더 형성될 수도 있다. 제 1 금속층(121)의 하부에 더 형성된 도전성 금속층은 소오스 및 드레인전극(125)(127)을 패터닝할 때 제 1 금속층(121)에 고용된 실리콘이 잔유물로 남는 것을 방지한다. 상기에서 제 1 금속층(121)의 하부에 더 형성된 도전성 금속층은 50∼100Å 정도 두께로 매우 얇게 형성되므로 오믹접촉층(119) 및 활성층(117)을 이루는 실리콘의 확산 량이 작아 접합 스파이크가 발생되지 않는다.
화소전극(133)은 보호막(129) 상에 접촉구(131)을 통해 드레인전극(127)과 접촉되게 형성된다. 화소전극(133)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질로 형성된다.
상기에서 화소전극(133)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 제 1 금속층(121)이 아닌 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)으로 이루어진 제 2 금속층(123)과 접촉되므로 제 1 금속층(121)을 산화시키지 않아 드레인전극(127)과 화소전극(133) 사이의 접촉 저항을 감소시킬 수 있다.
또한, 본 발명의 일 실시예에서 게이트(113)가 소오스 및 드레인전극(125)(127)과 같이 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 제 2 금속층의 이층 구조로 형성될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 탑게이트 구조를 갖는 박막트랜지스터의 단면도이다.
본 발명에 따른 탑게이트 구조의 박막트랜지스터는 절연물질로 이루어진 기판(111) 상에 형성된 활성층(213), 게이트절연막(215), 게이트(217), 활성층(213)의 게이트(215) 양측 부분에 형성된 소오스 및 드레인영역(221)(222), 층간절연막(219), 제 1 금속층(224)과 제 2 금속층(226)의 이층 구조를 갖는 소오스 및 드레인전극(228)(229), 보호막(231) 및 화소전극(235)을 구비한다.
상기에서 활성층(213)은 불순물이 도핑되지 않은 비정질실리콘으로 형성되며, 양측에 N형 또는 P형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(221)(222)이 형성된다. 활성층(213)의 소오스 및 드레인영역(221)(222) 사이의 불순물이 도핑되지 않은 부분은 채널영역이 된다.
게이트(217)는 활성층(213)의 채널영역 상에 산화실리콘 또는 질화실리콘으로 이루어진 게이트절연막(215)을 개재시켜 형성된다. 게이트(217)는 알루미늄 또는 구리 등과 같은 도전성 금속으로 이루어질 수 있다.
층간절연막(219)은 게이트(217)를 덮도록 형성되며 소오스 및 드레인영역(221)(222)을 노출시키는 제 1 접촉구(220)이 형성된다.
소오스 및 드레인전극(228)(229)은 도 3에 도시된 바텀게이트 구조를 갖는 소오스 및 드레인전극과 동일하게 제 1 및 제 2 금속층(224)(226)를 포함하는 이층 구조를 가지며 제 1 접촉구(220) 내에 소오스 및 드레인영역(221)(222)과 접촉되게 형성된다. 상기에서 제 1 금속층(224)은 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 저항이 작고 인장 응력(tensil stress)을 가지는 도전성 금속, 또는, 이 도전성 금속에 실리콘(Si)이 고용되어 형성된다. 그리고, 제 2 금속층(226)은 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 금속으로 형성된다. 그러므로, 소오스 및 드레인전극(228)(229)은 저항이 감소되어 동작 속도가 저하되는 것을 방지할 수 있으며 제 2 금속층(226)에 의해 제 1 금속층(224)의 인장 응력의 영향을 최소화하여 힐록의 생성을 방지한다.
상기에서 제 1 금속층(224)과 제 2 금속층(226)을 동일한 폭으로 형성할 수 있으나, 제 1 금속층(224)의 폭을 제 2 금속층(226)의 폭 보다 크게하여 소오스 및 드레인전극(228)(229)이 2중의 단차를 갖도록 형성할 수도 있다. 즉, 인장 응력이 있는 금속으로 형성되는 제 1 금속층(224)을 압축 응력이 있는 금속으로 형성되는 제 2 금속층(226)보다 폭을 1㎛ ∼4㎛ 정도 크게 형성하여 제 1 금속층(224)의 제 2 금속층(226)이 형성되지 않은 양측의 폭이 동일하게 각각 0.5㎛ ∼ 2㎛ 정도로 하는 것이 유리하다.
또한, 소오스 및 드레인전극(228)(229)의 제 1 금속층(224)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 경우에 이 제 1 금속층(224)의 하부에 50∼100Å 정도 두께의 알루미늄(Al), 구리(Cu) 또는 금(Au) 등의 도전성 금속층이 더 형성될 수도 있다. 제 1 금속층(224)의 하부에 더 형성된 도전성 금속층은 소오스 및 드레인전극(228)(229)을 패터닝할 때 제 1 금속층(224)에 고용된 실리콘이 잔유물로 남는 것을 방지한다. 상기에서 제 1 금속층(224)의 하부에 더 형성된 도전성 금속층은 50∼100Å 정도 두께로 매우 얇게 형성되므로 소오스 및 드레인영역(221)(222) 내의 실리콘의 확산 량이 작아 접합 스파이크가 발생되지 않는다.
보호막(231)은 층간절연막(219) 상에 소오스 및 드레인전극(228)(229)를 덮도록 형성된다. 보호막(231)에 드레인전극(229)를 노출시키는 제 2 접촉구(233)가 형성된다.
화소전극(235)은 보호막(231) 상에 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질로 제 2 접촉구(233)을 통해 드레인전극(229)과 접촉되게 형성된다. 상기에서 화소전극(235)이 제 2 금속층(226)과 접촉되므로 제 1 금속층(224)을 산화시키지 않아 드레인전극(228)과 화소전극(235) 사이의 접촉 저항을 감소시킬 수 있다.
또한, 본 발명의 다른 실시예에서 게이트(217)은 소오스 및 드레인전극(228)(229)과 같이 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 제 2 금속층의 이층 구조로 형성될 수도 있다.
도 5A 내지 도 5D는 도 3에 도시된 바텀게이트 구조를 갖는 박막트랜지스터의 제조 공정도이다.
도 5A를 참조하면, 기판(111) 상에 알루미늄, 구리 또는 금 등과 같은 전기적 저항이 작고 인장 응력을 가지는 도전성 금속을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법이나, 또는, 스퍼터링(sputtering) 등의 물리기상증착(Physical Vapor Deposition : 이하, PVD라 칭함) 방법으로 증착한 후 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(113)를 형성한다. 그리고, 기판(111) 상에 게이트(113)을 덮도록 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 게이트절연막(115)을 형성한다.
도 5B를 참조하면, 게이트절연막(115) 상에 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘의 실리콘층과, N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 증착한다. 그리고, 이 실리콘층들을 포토리쏘그래피 방법으로 게이트(113)가 중앙에 위치하도록 게이트절연막(113)이 노출되게 패터닝하여 활성층(117)과 오믹접촉층(119)을 한정한다.
도 5C를 참조하면, 게이트절연막(113) 상에 오믹접촉층(119)을 덮도록 제 1 및 제 2 금속층(121)(123)를 형성한다. 상기에서 제 1 금속층(121)을 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 저항이 작고 인장 응력(tensil stress)을 가지는 도전성 금속, 또는, 실리콘(Si)이 고용된 도전성 금속을 증착하여 형성한다. 그리고, 제 2 금속층(123)을 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), MoW, MoTa, MoNb 등과 같이 압축 응력(compressive stress)을 가지는 금속으로 형성된다. 상기에서 제 1 및 제 2 금속층(121)(123)을 CVD 방법이나, 또는, 스퍼터링(sputtering) 등의 PVD 방법으로 증착하여 형성할 수 있다.
제 2 금속층(123) 상에 포토레지스트를 도포한 후 노광 및 현상하여 마스크패턴(128)을 형성한다. 그리고, 마스크패턴(128)을 마스크로 사용하여 제 2 금속층(123) 및 제 1 금속층(121)을 순차적으로 패터닝하여 소오스 및 드레인전극(125)(127)을 한정한다. 이 때, 오믹접촉층(119)의 게이트(113)와 대응하는 부분도 활성층(117)이 노출되도록 제거한다.
상기에서 제 2 금속층(123)을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 습식식각하여 패터닝한다. 이 때, 제 2 금속층(123)은 등방성 식각되므로 노출된 부분 뿐만 아니라 마스크패턴(128)에 의해 덮혀진 부분도 식각된다. 상기에서 제 2 금속층(123)은 마스크패턴(128)에 의해 덮혀진 부분은 양측이 동일하게 0.5㎛ 보다 크고 2㎛ 보다 작게 패터닝된다. 또한, 제 1 금속층(121)을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성식각특성을 갖는 건식 방법으로 식각하여 패터닝한다. 이 때, 제 1 금속층(121)은 마스크패턴(128)이 덮혀진 부분을 제외한 나머지 부분이 식각되어 제거되므로 제 2 금속층(123) 보다 양측이 0.5㎛ 보다 크고 2㎛ 보다 작은 폭이 더 노출된다. 그러므로, 제 1 금속층(121)이 제 2 금속층(123) 보다 소정 폭, 즉, 1㎛ 보다 크고 4㎛ 보다 작은 폭이 더 넓어 소오스 및 드레인전극(125)(127)은 2중의 단차를 갖는다.
상기에서 소오스 및 드레인전극(125)(127)은 전기적 저항이 작은 제 1 금속층(121)에 의해 동작 속도가 저하되는 것이 방지되며 압축 응력을 가지는 제 2 금속층(123)에 의해 인장 응력을 갖는 제 1 금속층(121)의 인장 응력의 영향이 최소화되어 힐록의 생성이 방지된다.
또한, 소오스 및 드레인전극(125)(127)의 제 1 금속층(121)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 경우에 이 제 1 금속층(121)의 하부에 50∼100Å 정도 두께의 알루미늄(Al), 구리(Cu) 또는 금(Au) 등의 도전성 금속층을 더 형성할 수도 있다. 이 때, 제 1 금속층(121)의 하부에 더 형성된 도전성 금속층이 매우 얇게 형성되므로 소오스 및 드레인영역(125)(127) 내의 실리콘의 확산 량이 작아 접합 스파이크가 발생되지 않는다.
도 5D를 참조하면, 제 2 금속층(123) 상에 잔류하는 마스크패턴(128)을 제거한다. 그리고, 게이트절연막(115) 상에 소오스 및 드레인전극(125)(127)과 활성층(117)의 노출된 부분을 덮도록 산화실리콘 또는 질화실리콘을 증착하여 보호막(129)을 형성한다. 이 때, 소오스 및 드레인전극(125)(127)이 2중의 단차를 가지므로 보호막(129)의 스텝 커버리지(step coverage)가 저하되는 것이 방지된다.
보호막(129)을 패터닝하여 드레인전극(127)을 노출시키는 접촉구(131)을 형성한다. 이 때, 접촉구(131)를 드레인전극(127)의 제 2 금속층(125)이 노출되도록 형성한다. 그리고, 보호막(129) 상에 접촉구(131)을 통해 드레인전극(127)과 접촉되도록 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질을 증착한 후 패터닝하여 화소전극(133)을 형성한다. 상기에서 화소전극(133)이 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)으로 이루어진 제 2 금속층(123)과 접촉되므로 제 1 금속층(121)이 산화되는 것을 방지하여 드레인전극(127)과 화소전극(133) 사이의 접촉 저항을 감소시킬 수 있다.
또한, 본 발명에 있어서 게이트(113)를 소오스 및 드레인전극(125)(127)과 같이 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 제 2 금속층의 이층 구조로 형성될 수도 있다.
도 6A 내지 도 6D는 도 4에 도시된 탑게이트 구조를 갖는 박막트랜지스터의 제조 공정도이다.
도 6A를 참조하면, 기판(111) 상에 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘을 CVD 방법으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 활성층(213)을 한정한다.
기판(111) 상에 활성층(213)을 덮도록 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 게이트절연막(215)을 형성하고 게이트절연막(215) 상에 알루미늄, 구리 또는 금 등과 같은 도전성 금속을 CVD 방법이나, 스퍼터링 등의 PVD 방법으로 3000∼4000Å 정도의 두께로 증착한다. 그리고, 도전성 금속을 포토리쏘그래피 방법으로 활성층(213)의 가운데 부분과 대응하는 부분만 남도록 패터닝하여 게이트(217)를 형성한다. 이 때, 게이트절연막(215)도 패터닝하여 게이트(217) 하부에만 잔류하도록 한다.
도 6B를 참조하면, 기판(211) 상에 활성층(213) 및 게이트(217)을 덮도록 산화실리콘 등을 증착하여 층간절연막(219)을 형성한다. 그리고, 층간절연막(219)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 게이트(217) 양측의 활성층(213)을 노출시키는 제 1 접촉구(220)를 형성한다. 그리고, 제 1 접촉구(220)를 통해 활성층(213)의 노출된 부분에 N형 또는 P형의 불순물을 이온 주입하여 고농도의 소오스 및 드레인영역(221)(222)을 형성한다. 상기에서 활성층(213)의 소오스 및 드레영역(221)(222) 사이의 불순물이 도핑되지 않은 부분은 채널영역이 된다.
도 6C를 참조하면, 층간절연막(219) 상에 제 1 접촉구(220)를 통해 소오스 및 드레인영역(221)(222)과 접촉되어 전기적으로 연결되는 제 1 및 제 2 금속층(224)(226)을 형성한다. 상기에서 제 1 금속층(224)을 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 저항이 작고 인장 응력(tensil stress)을 가지는 도전성 금속, 또는, 실리콘(Si)이 고용된 도전성 금속을 증착하여 형성한다. 그리고, 제 2 금속층(226)을 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같이 압축 응력(compressive stress)을 가지는 금속으로 형성된다. 상기에서 제 1 및 제 2 금속층(224)(226)을 CVD 방법이나, 또는, 스퍼터링(sputtering) 등의 PVD 방법으로 증착하여 형성할 수 있다.
제 2 금속층(226) 상에 포토레지스트를 도포한 후 노광 및 현상하여 마스크패턴(230)을 형성한다. 그리고, 마스크패턴(230)을 마스크로 사용하여 제 2 금속층(226) 및 제 1 금속층(224)을 순차적으로 패터닝하여 소오스 및 드레인전극(228)(229)을 한정한다.
상기에서 제 2 금속층(226)을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 습식식각하여 마스크패턴(230)에 의해 덮혀진 부분이 양측으로 동일하게 0.5㎛ 보다 크고 2㎛ 보다 작은 폭이 더 식각되어 패터닝되도록 한다. 또한, 제 1 금속층(224)을 마스크패턴(230)을 마스크로 사용하여 RIE 등의 이방성식각특성을 갖는 건식 방법으로 식각하여 패터닝한다. 그러므로, 제 1 금속층(224)은 제 2 금속층(226) 보다 양측이 0.5㎛ 보다 크고 2㎛ 보다 작은 폭이 더 노출되며, 이에 의해, 제 1 금속층(224)은 제 2 금속층(226) 보다 소정 폭, 즉, 1㎛ 보다 크고 4㎛ 보다 작은 폭이 더 넓어 소오스 및 드레인전극(228)(229)은 2중의 단차를 갖는다.
상기에서 소오스 및 드레인전극(228)(229)은 전기적 저항이 작은 제 1 금속층(121)에 의해 동작 속도가 저하되는 것이 방지되며 압축 응력을 가지는 제 2 금속층(226)에 의해 인장 응력을 갖는 제 1 금속층(224)의 인장 응력의 영향이 최소화되어 힐록의 생성이 방지된다.
또한, 소오스 및 드레인전극(228)(229)의 제 1 금속층(224)이 실리콘(Si)이 고용된 알루미늄(Al), 구리(Cu) 또는 금(Au) 등으로 형성된 경우에 이 제 1 금속층(224)의 하부에 50∼100Å 정도 두께의 알루미늄(Al), 구리(Cu) 또는 금(Au) 등의 도전성 금속층을 더 형성할 수도 있다.
도 6D를 참조하면, 제 2 금속층(226) 상에 잔류하는 마스크패턴(230)을 제거한다. 그리고, 층간절연막(219) 상에 소오스 및 드레인전극(228)(229)를 덮도록 산화실리콘 또는 질화실리콘을 증착하여 보호막(231)을 형성한다. 이 때, 소오스 및 드레인전극(228)(229)이 2중의 단차를 가지므로 보호막(231)의 스텝 커버리지(step coverage)가 저하되는 것이 방지된다.
보호막(231)을 패터닝하여 드레인전극(228)을 노출시키는 제 2 접촉구(233)을 형성한다. 이 때, 제 2 접촉구(233)를 드레인전극(228)의 제 2 금속층(226)이 노출되도록 형성한다. 그리고, 보호막(231) 상에 제 2 접촉구(233)을 통해 드레인전극(229)과 접촉되도록 ITO(Indium Tin Oxide) 등과 같은 투명한 도전 물질을 증착한 후 패터닝하여 화소전극(235)을 형성한다. 상기에서 화소전극(235)이 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)으로 이루어진 제 2 금속층(226)과 접촉되므로 드레인전극(229)과 화소전극(235) 사이의 접촉 저항을 감소시킬 수 있다.
또한, 본 발명에 있어서 게이트(217)를 소오스 및 드레인전극(228)(229)과 같이 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같이 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), MoW, MoTa, MoNb 등과 같이 압축 응력(compressive stress)을 가지는 제 2 금속층의 이층 구조로 형성될 수도 있다.
상술한 바와 같이 본 발명은 박막트랜지스터는 소오스 및 드레인전극을 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 압축 응력을 가지는 제 2 금속층의 이층 구조로 형성하되 2중의 단차를 갖도록 제 2 금속층을 제 1 금속층 보다 소정 폭, 즉, 1㎛ 보다 크고 4㎛ 보다 작은 폭 만큼 작게 형성한다.
따라서, 본 발명은 소오스 및 드레인전극을 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 전기적 저항이 작고 인장 응력을 가지는 제 1 금속층과 몰리브덴(Mo)이나, MoW, MoTa, MoNb 등의 몰리브덴 합금(Mo alloy)과 같은 압축 응력을 가지는 제 2 금속층의 이층 구조로 형성하므로 저항을 감소시키지 않고 표면에 힐록이 발생되는 것을 방지할 수 있다.
그리고, 화소전극이 드레인전극의 제 2 금속층과 접촉되므로 제 1 금속층이 산화되는 것을 방지하여 드레인전극과 화소전극 사이의 접촉 저항을 감소시킬 수 있다.
또한, 제 1 금속층 보다 제 2 금속층을 소정 폭 만큼 작게 형성하여 소오스 및 드레인전극을 2중의 단차를 갖도록 형성하므로 보호막의 스텝 커버리지가 저하되는 것을 방지할 수 있다.
Claims (35)
- 기판과,상기 기판 상에 형성된 게이트와,상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과,상기 게이트절연막 상에 형성된 활성층과,상기 활성층 상에 상기 게이트와 대응하는 부분을 제외한 부분에 형성된 오믹접촉층과,상기 오믹접촉층과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함하는 박막트랜지스터.
- 청구항 1에 있어서 상기 소오스 및 드레인전극은 상기 제 2 금속층이 상기 제 1 금속층 상에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하게 형성된 박막트랜지스터.
- 청구항 2에 있어서 상기 제 1 금속층은 상기 제 2 금속층에 비해 1㎛ 보다 크고 4㎛ 보다 작은 폭만큼 크게 형성된 박막트랜지스터.
- 청구항 3에 있어서 상기 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)으로 형성된 박막트랜지스터.
- 청구항 3에 있어서 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 박막트랜지스터.
- 청구항 5에 있어서 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 제 1 금속층의 하부에 알루미늄(Al), 구리(Cu) 또는 금(Au)의 도전성 금속층이 더 형성된 박막트랜지스터.
- 청구항 3에 있어서 상기 제 2 금속층이 몰리브덴(Mo)이나, MoW, MoTa, MoNb의 몰리브덴 합금(Mo alloy)으로 형성된 박막트랜지스터.
- 청구항 1에 있어서,상기 게이트절연막 상에 상기 소오스 및 드레인전극을 덮도록 형성된 보호막과,상기 보호막 상에 상기 드레인전극을 노출시키는 접촉구를 통해 상기 드레인전극과 접촉되게 형성된 화소전극을 더 포함하는 박막트랜지스터.
- 청구항 8에 있어서 상기 화소전극이 상기 드레인전극의 상기 제 2 금속층과 접촉되게 형성된 박막트랜지스터.
- 기판과,상기 기판 상에 형성된 활성층과,상기 활성층 상에 게이트절연막을 개재시켜 형성된 게이트와,상기 활성층의 상기 게이트 양측에 형성된 소오스 및 드레인영역과,상기 기판 상에 상기 활성층 및 상기 게이트를 덮도록 형성되며 상기 소오스 및 드레인영역을 노출시키는 제 1 접촉구가 형성된 층간절연막과,상기 제 1 접촉구를 통해 상기 소오스 및 드레인영역과 접촉되며 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조로 형성된 소오스 및 드레인전극을 포함하는 박막트랜지스터.
- 청구항 10에 있어서 상기 소오스 및 드레인전극은 상기 제 2 금속층이 상기 제 1 금속층 상의 가운데에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하게 형성된 박막트랜지스터.
- 청구항 11에 있어서 상기 제 1 금속층은 상기 제 2 금속층에 비해 1㎛ 보다 크고 4㎛ 보다 작은 폭만큼 크게 형성된 박막트랜지스터.
- 청구항 12에 있어서 상기 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)으로 형성된 박막트랜지스터.
- 청구항 12에 있어서 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 박막트랜지스터.
- 청구항 14에 있어서 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 제 1 금속층의 하부에 알루미늄(Al), 구리(Cu) 또는 금(Au)의 도전성 금속층이 더 형성된 박막트랜지스터.
- 청구항 12에 있어서 상기 제 2 금속층이 몰리브덴(Mo)이나, MoW, MoTa, MoNb의 몰리브덴 합금(Mo alloy)으로 형성된 박막트랜지스터.
- 청구항 10에 있어서,상기 층간절연막 상에 상기 드레인전극을 노출시키는 제 2 접촉구가 형성된 보호막과,상기 보호막 상에 상기 제 2 접촉구를 통해 상기 드레인전극과 접촉되게 형성된 화소전극을 더 포함하는 박막트랜지스터.
- 기판 상에 게이트를 형성하는 공정과,상기 기판 상에 상기 게이트를 덮도록 형성된 게이트절연막과,상기 게이트절연막 상에 활성층과 오믹접촉층을 형성하는 공정과,상기 오믹접촉층과 접촉되어 전기적으로 연결되도록 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조를 갖는 소오스 및 드레인전극을 형성하면서 상기 활성층의 상기 게이트와 대응하는 부분을 제거하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 18에 있어서 상기 소오스 및 드레인전극을 상기 제 2 금속층이 상기 제 1 금속층 상의 가운데에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하도록 패터닝하여 2중 단차를 갖도록 형성하는 박막트랜지스터의 제조방법.
- 청구항 19에 있어서 상기 제 1 및 제 2 금속층을 마스크패턴을 사용하여 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 식각하여 패터닝하는 박막트랜지스터의 제조방법.
- 청구항 20에 있어서 상기 제 1 금속층을 상기 제 2 금속층에 비해 1㎛ 보다 크고 4㎛ 보다 작은 폭만큼 크게 형성하는 박막트랜지스터의 제조방법.
- 청구항 21에 있어서 상기 제 1 금속층을 알루미늄(Al), 구리(Cu) 또는 금(Au)으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 21에 있어서 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 박막트랜지스터.
- 청구항 23에 있어서 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 제 1 금속층의 하부에 알루미늄(Al), 구리(Cu) 또는 금(Au)의 도전성 금속층이 더 형성된 박막트랜지스터.
- 청구항 21에 있어서 상기 제 2 금속층을 몰리브덴(Mo), MoW, MoTa, MoNb의 몰리브덴 합금(Mo alloy)으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 18에 있어서,상기 소오스 및 드레인전극과 상기 활성층을 덮는 보호막을 형성하고 상기 보호막을 패터닝하여 상기 드레인전극을 노출시키는 접촉구을 형성하는 공정과,상기 보호막 상에 상기 접촉구을 통해 상기 드레인전극과 접촉되는 화소전극을 형성하는 공정을 더 구비하는 박막트랜지스터의 제조방법.
- 기판 상에 활성층을 형성하는 공정과,상기 활성층 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과,상기 기판 상에 상기 활성층 및 게이트를 덮도록 층간절연막을 형성하는 공정과,상기 층간절연막을 패터닝하여 상기 활성층의 상기 게이트 양측을 노출시키는 제 1 접촉구를 형성하고 상기 활성층의 노출된 부분에 소오스 및 드레인영역을 형성하는 공정과,상기 제 1 접촉구를 통해 상기 소오스 및 드레인전극과 접촉되어 전기적으로 연결되도록 전기적 저항이 작고 인장 응력을 갖는 제 1 금속층과 압축 응력을 갖는 제 2 금속층의 2층 구조를 갖는 소오스 및 드레인전극을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 27에 있어서 상기 소오스 및 드레인전극을 상기 제 2 금속층이 상기 제 1 금속층 상의 가운데에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하도록 패터닝하여 2중 단차를 갖도록 형성하는 박막트랜지스터의 제조방법.
- 청구항 28에 있어서 상기 제 1 및 제 2 금속층을 마스크패턴을 사용하여 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 식각하여 패터닝하는 박막트랜지스터의 제조방법.
- 청구항 29에 있어서 상기 제 1 금속층을 상기 제 2 금속층에 비해 1㎛ 보다 크고 4㎛ 보다 작은 폭만큼 크게 형성하는 박막트랜지스터의 제조방법.
- 청구항 30에 있어서 상기 제 1 금속층을 알루미늄(Al), 구리(Cu) 또는 금(Au)으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 30에 있어서 제 1 금속층이 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 박막트랜지스터.
- 청구항 32에 있어서 알루미늄(Al), 구리(Cu) 또는 금(Au)에 실리콘이 고용되어 형성된 제 1 금속층의 하부에 알루미늄(Al), 구리(Cu) 또는 금(Au)의 도전성 금속층이 더 형성된 박막트랜지스터.
- 청구항 32에 있어서 상기 제 2 금속층을 몰리브덴(Mo)이나, MoW, MoTa, MoNb의 몰리브덴 합금(Mo alloy)으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 27에 있어서,상기 층간절연막 상에 상기 소오스 및 드레인전극을 덮도록 보호막을 형성하고 상기 보호막에 상기 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과,상기 보호막 상에 상기 제 2 접촉구를 통해 상기 드레인전극과 접촉되는 화소전극을 형성하는 공정을 더 구비하는 박막트랜지스터의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057546A KR100269521B1 (ko) | 1997-11-01 | 1997-11-01 | 박막트랜지스터 및 그의 제조방법 |
| US09/184,824 US6323521B1 (en) | 1997-11-01 | 1998-11-02 | Thin film transistor with electrodes having compressive and tensile stress |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057546A KR100269521B1 (ko) | 1997-11-01 | 1997-11-01 | 박막트랜지스터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990037983A KR19990037983A (ko) | 1999-06-05 |
| KR100269521B1 true KR100269521B1 (ko) | 2000-10-16 |
Family
ID=19523974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970057546A KR100269521B1 (ko) | 1997-11-01 | 1997-11-01 | 박막트랜지스터 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6323521B1 (ko) |
| KR (1) | KR100269521B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619254B2 (en) | 2004-11-17 | 2009-11-17 | Samsung Electronics Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| CN111211117A (zh) * | 2020-01-08 | 2020-05-29 | 武汉华星光电技术有限公司 | 显示面板及其制备方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821065B2 (en) | 1999-03-02 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same |
| JP2001175198A (ja) * | 1999-12-14 | 2001-06-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR100325079B1 (ko) * | 1999-12-22 | 2002-03-02 | 주식회사 현대 디스플레이 테크놀로지 | 고개구율 및 고투과율 액정표시장치의 제조방법 |
| TW451447B (en) * | 1999-12-31 | 2001-08-21 | Samsung Electronics Co Ltd | Contact structures of wirings and methods for manufacturing the same, and thin film transistor array panels including the same and methods for manufacturing the same |
| US7525165B2 (en) * | 2000-04-17 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
| KR100683142B1 (ko) * | 2000-11-20 | 2007-02-15 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터-액정표시장치의 제조방법 |
| KR100658069B1 (ko) * | 2000-11-21 | 2006-12-15 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 제조방법 |
| KR100766493B1 (ko) * | 2001-02-12 | 2007-10-15 | 삼성전자주식회사 | 박막트랜지스터 액정표시장치 |
| US6888586B2 (en) * | 2001-06-05 | 2005-05-03 | Lg. Philips Lcd Co., Ltd. | Array substrate for liquid crystal display and method for fabricating the same |
| KR100447893B1 (ko) * | 2001-12-26 | 2004-09-08 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 제조방법 |
| KR20040055337A (ko) * | 2002-12-20 | 2004-06-26 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 구동장치 |
| KR100539623B1 (ko) * | 2003-06-25 | 2005-12-28 | 엘지.필립스 엘시디 주식회사 | 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조방법 |
| TWI301330B (en) * | 2003-07-11 | 2008-09-21 | Chunghwa Picture Tubes Ltd | Thin film transistor and fabricating method thereof |
| KR100615222B1 (ko) * | 2004-06-17 | 2006-08-25 | 삼성에스디아이 주식회사 | 전계 발광 디스플레이 장치 및 이의 제조 방법 |
| KR101293570B1 (ko) * | 2007-03-21 | 2013-08-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 |
| US8334537B2 (en) * | 2007-07-06 | 2012-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| TWI456663B (zh) | 2007-07-20 | 2014-10-11 | Semiconductor Energy Lab | 顯示裝置之製造方法 |
| KR20090108431A (ko) * | 2008-04-11 | 2009-10-15 | 삼성전자주식회사 | 표시 기판 및 그 제조 방법 |
| CN101630098B (zh) * | 2008-07-18 | 2010-12-08 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| KR101820973B1 (ko) * | 2009-10-09 | 2018-01-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치 제조 방법 |
| TWI473273B (zh) * | 2011-08-15 | 2015-02-11 | Au Optronics Corp | 薄膜電晶體、畫素結構及其製造方法 |
| CN111755471A (zh) * | 2019-03-27 | 2020-10-09 | 陕西坤同半导体科技有限公司 | 可弯折柔性显示装置及其制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808315A (en) * | 1992-07-21 | 1998-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having transparent conductive film |
| KR0175410B1 (ko) * | 1995-11-21 | 1999-02-01 | 김광호 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| JP3302240B2 (ja) | 1995-11-28 | 2002-07-15 | シャープ株式会社 | 薄膜トランジスタ及びその製造方法 |
| US5661085A (en) * | 1996-06-17 | 1997-08-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for forming a low contact leakage and low contact resistance integrated circuit device electrode |
-
1997
- 1997-11-01 KR KR1019970057546A patent/KR100269521B1/ko not_active IP Right Cessation
-
1998
- 1998-11-02 US US09/184,824 patent/US6323521B1/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619254B2 (en) | 2004-11-17 | 2009-11-17 | Samsung Electronics Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| US8372701B2 (en) | 2004-11-17 | 2013-02-12 | Samsung Display Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| US8637869B2 (en) | 2004-11-17 | 2014-01-28 | Samsung Display Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| US9111802B2 (en) | 2004-11-17 | 2015-08-18 | Samsung Display Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| US9431426B2 (en) | 2004-11-17 | 2016-08-30 | Samsung Display Co., Ltd. | Thin film transistor array panel including layered line structure and method for manufacturing the same |
| CN111211117A (zh) * | 2020-01-08 | 2020-05-29 | 武汉华星光电技术有限公司 | 显示面板及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6323521B1 (en) | 2001-11-27 |
| KR19990037983A (ko) | 1999-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100269521B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
| US6333518B1 (en) | Thin-film transistor and method of making same | |
| KR100248123B1 (ko) | 박막트랜지스터및그의제조방법 | |
| US5793460A (en) | Liquid crystal display device and method for manufacturing the same | |
| US6350995B1 (en) | Thin film transistor and manufacturing method therefore | |
| KR100359795B1 (ko) | 액정표시장치및그제조방법 | |
| KR100268007B1 (ko) | 액정표시소자 제조방법 | |
| JP4166300B2 (ja) | 液晶表示装置の製造方法 | |
| US8704305B2 (en) | Thin film transistor | |
| KR100606449B1 (ko) | 액정표시소자 제조방법 | |
| KR20110058356A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101518851B1 (ko) | 어레이 기판의 제조방법 | |
| KR100552296B1 (ko) | 다결정규소박막트랜지스터기판의제조방법 | |
| KR100897720B1 (ko) | 액정표시장치의 제조방법 | |
| JP3662325B2 (ja) | アクティブマトリクス表示装置の作製方法 | |
| KR100275957B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100404510B1 (ko) | 박막트랜지스터및그제조방법 | |
| KR100219121B1 (ko) | 액정표시장치의 박막트랜지스터 및 그의 제조방법 | |
| KR100848102B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100200368B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR20070119447A (ko) | 액정표시소자의 제조방법 | |
| KR20070072187A (ko) | 하프-톤 마스크를 이용한 박막 트랜지스터 액정표시장치의제조방법 | |
| KR20050061803A (ko) | 박막 트랜지스터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130619 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20150629 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 17 |
|
| EXPY | Expiration of term |