KR20050061803A - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 반도체층과 대응하는 게이트 절연막 위에 형성되며 게이트 전극과 일정거리 떨어져 위치하는 질화막 패턴을 형성하는 단계, 질화막 패턴에 의해 한정되는 영역을 덮으며 반도체층의 소정 영역을 노출하는 감광막 패턴을 형성하는 단계, 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계, 감광막 패턴을 제거한 후 질화막 패턴에 의해 한정된 영역의 반도체 층에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계, 질화막 패턴을 제거하는 단계, 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터의 제조 방법{Manufacturing method of thin film transistor}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로 특히 반도체층으로 비정질 규소를 이용한 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다.
다결정 규소를 반도체층으로 이용하는 다결정 규소 박막 트랜지스터는 구동 속도가 비정질 규소 박막 트랜지스터 보다 훨씬 빠르기 때문에 화소 영역의 박막 트랜지스터와 함께 화소를 구동하기 위한 구동 회로를 박막 트랜지스터와 함께 기판에 형성할 수 있는 장점이 있다.
그러나 다결정 규소 박막 트랜지스터는 펀치 쓰루 등을 방지하기 위해서 저농도 도핑 영역을 필요로 한다.
이러한 저농도 도핑 영역의 길이에 따른 Ion, Ioff 등의 박막 트랜지스터의 전기적 특성이 달라지는 것을 첨부한 그래프 1 내지 3을 통해 확인할 수 있다.
도 1은 종래 기술에 따른 저농도 도핑 영역의 길이에 따라 전압값과 전류값을 도시한 그래프이고, 도 2는 종래 기술에 따라 저농도 도핑 영역의 길이 변화에 따른 Ion 값을 도시한 그래프이고, 도 3은 종래 기술에 따라 저농도 도핑 영역의 길이 변화에 따른 Ioff 값을 도시한 그래프이다.
즉, 도 1에 도시한 바와 같이, 전압값(Vgs)에 따른 전류값(Ids)이 저농도 도핑 영역의 길이에 따라 큰 차이를 보이는 것을 확인할 수 있다. 또한, 도 2 및 도 3에 도시한 바와 같이 저농도 도핑 영역의 길이에 따라 Ion, Ioff 값이 고르지 않고 넓게 산포되어 있는 것을 확인할 수 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서 저농도 도핑 영역의 길이를 일정하게 제어하여 신뢰성이 향상된 박막 트랜지스터 표시판의 제조 방법을 제공한다.
상기한 목적을 달성하기 위해서 본 발명은 질화막을 형성하여 저농도 도핑 영역의 크기를 일정하게 제어한다.
구체적으로는, 절연 기판 위에 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 반도체층과 대응하는 게이트 절연막 위에 형성되며 게이트 전극과 일정거리 떨어져 위치하는 질화막 패턴을 형성하는 단계, 질화막 패턴에 의해 한정되는 영역을 덮으며 반도체층의 소정 영역을 노출하는 감광막 패턴을 형성하는 단계, 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계, 감광막 패턴을 제거한 후 질화막 패턴에 의해 한정된 영역의 반도체 층에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계, 질화막 패턴을 제거하는 단계, 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
또는 절연 기판 위에 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계,
반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 게이트 전극을 가지는 게이트선 및 데이터 금속편을 형성하는 단계, 반도체층과 대응하는 게이트 절연막 위에 형성되며 게이트 전극과 일정거리 떨어져 위치하는 질화막 패턴을 형성하는 단계, 질화막 패턴에 의해 한정되는 영역을 덮으며 반도체층의 소정 영역을 노출하는 감광막 패턴을 형성하는 단계, 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계, 감광막 패턴을 제거한 후 질화막 패턴에 의해 한정된 영역의 반도체 층에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계, 질화막 패턴을 제거하는 단계, 게이트선 및 데이터 금속편을 덮도록 층간 절연막을 형성하는 단계, 층간 절연막 위에 소스 영역 및 데이터 금속편과 연결되는 데이터 연결부, 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함한다.
여기서 도전형 불순물은 P형 또는 N형 반도체 이온인 것이 바람직하다.
그리고 절연 기판 위에 차단막을 형성하는 단계를 더 포함할 수 있다.
또한, 절연막은 반도체층보다 두껍게 형성하는 것이 바람직하다.
또한, 소스 영역 및 드레인 영역을 형성하는 단계 또는 저농도 도핑 영역을 형성하는 단계 후에 열처리를 진행하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 구체적으로 설명한다.
[제1 실시예]
도 4는 본 발명의 한 실시예를 설명하기 위한 박막 트랜지스터 표시판의 배치도이고, 도 5는 도 4의 V-V'선을 따라 절단한 단면도이다.
도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 등으로 이루어진 차단막(111)이 형성되어 있다. 차단막(111) 위에는 불순물이 도핑되어 있는 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며, 진성 반도체(intrinsic semiconductor)로 이루어지는 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 반도체층(150)의 소스 영역(153)과 채널 영역 (154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역 (lightly doped drain)(152)이 형성되어 있다.
저농도 도핑 영역(152)은 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지한다. 소스 영역(153)과 드레인 영역(155)은 도전형 불순물이 고농도로 도핑되어 있고, 저농도 도핑 영역(152)에는 도전형 불순물이 소스 영역(153) 및 드레인 영역(155)보다 저농도로 도핑되어 있다.
여기서 도전형 불순물은 P형 또는 N형 도전형 불순물로, P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등이 사용될 수 있다.
반도체층(150) 위에는 질화 규소 또는 산화 규소 등으로 이루어진 게이트 절연막(140)이 형성되어 있다. 그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 반도체층(150)의 채널 영역(154)과 중첩되어 있다. 저농도 도핑 영역(152)은 게이트선(121)과 중첩(도시하지 않음)하여 형성할 수도 있다. 채널 영역(154)과 중첩된 부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선 (121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150)은 유지 전극 영역(157)이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.
제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(163)를 가진다.
제2 층간 절연막(602) 위에는 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다. 그리고 화소 전극(190) 위에는 배향막(11)이 형성되어 있으며, 배향막(11)은 러빙되어 있다.
이상 기술한 본 발명의 제1 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 6a 내지 도 11b와 함께 기 설명한 도 4 및 도 5를 참조하여 상세히 설명한다.
도 6a, 도 7a, 도 10a, 도 11a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 6b는 도 6a의 VIb-VIb'선을 따라 자른 단면도이고, 도 7b는 도 7a의 VIIb-VIIb'선을 따라 자른 단면도이고, 도 8은 도 7b의 다음 단계에서의 단면도이고, 도 9은 도 8의 다음 단계에서의 단면도이고, 도 10b는 도 10a의 Xb-Xb'선을 따라 자른 단면도이고, 도 11b는 도 11a의 XIb-XIb'선을 따라 자른 단면도이다.
먼저 도 6a 및 도 6b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단막은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.
다음 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 500Å이상의 두께로 형성한다. 바람직하게는 500~1,200Å의 두께로 형성한다.
그런 다음 비정질 규소막을 ELA(eximer laser anneal)방법, 로 열처리 (chamber annal) 방법, SLS(sequential lateral solidification) 방법 등의 열처리로 결정화하여 다결정 규소막을 형성한다.
이후 다결정 규소막을 광마스크를 이용한 사진 식각 공정으로 패터닝하여 다결정 규소로 이루어진 반도체층(150)을 형성한다.
반도체층(150) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.
그런 다음 도 7a 및 도 7b에서와 같이, 게이트 절연막(140) 위에 은(Ag), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.
그리고 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 식각 공정으로 금속막을 습식 또는 건식 식각하여 게이트선(121) 및 유지 전극선(131)을 형성한다. 이때, 금속막을 과식각하여 게이트선 (121) 및 유지 전극선(131)의 폭이 감광막 패턴(PR)의 폭보다 적게 형성한다.
게이트선(121) 및 유지 전극선(131)의 측면은 테이퍼지도록 형성하여 상부층과의 밀착성을 증가시킨다. 그리고 유지 용량이 충분할 경우 유지 전극선(131)을 형성하지 않는다.
이후 기판 위에 질화 규소를 증착하여 질화막을 형성한 후 질화막을 패터닝하여 질화막 패턴(40)을 형성한다. 질화막 패턴(40)은 이후에 형성되는 저농도 도핑 영역의 크기를 한정하기 위한 것으로, 게이트 전극(124)으로부터 일정거리 떨어져 형성된다. 그리고 질화막 패턴(40)의 폭은 소스 영역, 드레인 영역 및 저농도 도핑 영역에 주입되는 이온의 확산 거리보다 크지 않도록 한다. 이에 대해서는 이후에 소스 영역 및 드레인 영역의 형성 후에 상세히 설명한다.
여기서 질화막은 게이트선 및 유지 전극선의 두께보다 두껍게 형성한다. 이는 이후에 이들을 덮는 감광막 패턴을 형성할 때 감광막 패턴이 질화막 패턴(40)에 의해 한정 되는 영역에만 남겨지도록 하며 질화막 패턴(40)을 벗어나 소스 영역 및 드레인 영역을 덮지 않도록 한다.
이후 도 8에 도시한 바와 같이, 기판 위에 감광막을 형성한 후 사진 공정으로 패터닝하여 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 반도체층(150)의 소정 영역을 노출하며 소정 영역은 후에 소스 영역 및 드레인 영역이 된다.
다음 감광막 패턴(PR)을 마스크로 반도체층(150)에 도전형 불순물을 고농도로 도핑한 후 열처리 하여 소스 및 드레인 영역(153, 155)을 형성한다.
이때, 반도체층(150)과 유지 전극선(131, 133)의 길이 및 폭의 차이 때문에 유지 전극선(131, 133) 바깥에 노출되는 반도체층(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
다음 도 9에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121) 및 유지 전극선(131)을 마스크로 반도체층(150)에 도전형 불순물을 저농도로 도핑한 후 열처리하여여 저농도 도핑 영역(152)을 가지는 반도체층(150)을 완성한다. 질화막 패턴(40)과 대응하는 부분의 반도체층에는 불순물이 도핑되지 않는다. 그러나 소스 영역(153) 및 드레인 영역(155)을 형성한 후 또는 저농도 도핑 영역(152)을 형성한 후 불순물 이온의 확산을 위한 열처리 시에 질화막 패턴(40) 아래에 까지 불순물이 확산 되기 때문에 저농도 도핑 영역(152)과 소스 영역 및 드레인 영역(153, 155)은 분리되지 않는다. 따라서 질화막 패턴(40)을 형성할 때 질화막 패턴(40)의 폭을 불순물 이온이 확산 가능한 폭만큼 형성하는 것이 바람직하다.
그리고 게이트선(121)을 티타늄과 같은 고내열, 고화학성 물질로 형성하지 않은 경우에는 배선의 손상을 줄이기 위해서 감광막 패턴(PR)을 형성한 후 불순물을 도핑할 수 있다.
이후 도 10a 및 도 10b에서와 같이, 질화막 패턴(40)을 제거한 후 기판(110) 전면에 제1 층간 절연막(601)을 형성하고 사진 식각 공정으로 식각하여 소스 영역 및 드레인 영역(153, 155)을 노출하는 제1 및 제2 접촉구(161, 162)를 형성한다.
층간 절연막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
다음 제1 층간 절연막(601) 위에 텅스텐, 티타늄, 알루미늄 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다. 이후 금속막을 사진 식각 공정으로 패터닝하여 접촉구(161, 162)를 통해 각각 소스 영역(153) 및 드레인 영역(155)과 연결되는 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성한다.
데이터선(171) 및 드레인 전극(175)의 측벽은 테이퍼지도록 형성하여 상부층과의 밀착성을 향상시킬 수 있다.
도 11a 및 도 11b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 덮는 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)을 사진 식각 공정으로 패터닝하여 드레인 전극(175)을 노출하는 제3 접촉구(163)를 형성한다. 제2 층간 절연막(602)도 제1 층간 절연막(601)과 동일한 물질로 형성할 수 있다.
이후 도 1 및 도 2에 도시한 바와 같이, 제2 층간 절연막 위에 IZO(indium zinc oxide), ITO(indium tin oxide) 등과 같은 투명한 도전막을 형성한 후 패터닝하여 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.
제2 층간 절연막(602)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선 및 게이트선과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다. 이후 화소 전극(190) 위에 배향막(11)을 형성한 후 러빙한다.
[제2 실시예]
도 12는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 13은 도 12의 XIII-XIII'-XIII"선을 따라 자른 단면도이다.
실시예2 에서는 동일 물질로 데이터 연결부(171b)와 화소 전극(190)을 동일층에 형성하고 화소 전극(190)과 데이터 연결부(171b)를 반도체층(150)의 소스 및 드레인 영역(153, 155)에 각각 연결하기 위한 접촉구들(161, 162)을 동시에 형성하기 때문에 제1 실시예에 비해 마스크 수를 줄일 수 있다.
좀더 구체적으로 설명하면 도 12 및 도 13에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)이 형성되어 있다. 차단막(111) 위에는 도전형 불순물이 고농도로 도핑되어 있는 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며 진성 반도체(intrinsic semiconductor)로 이루어지는 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 반도체층(150)의 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 도전형 불순물이 소스 및 드레인 영역보다 저농도로 도핑되어 있다.
반도체층(150)을 포함하여 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 세로 방향으로 연장되어 반도체층(150)과 일부 중첩되며, 반도체층(150)과 중첩된 게이트선(121)의 일부분은 게이트 전극(124)으로 사용된다.
게이트선(121)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성할 수 있다.
또, 유지 전극선(131)이 게이트선(121)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121)과 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 반도체층 (150)은 유지 전극 영역(157)이 된다.
그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121)과 동일한 층에 데이터 금속편(171a)이 형성되어 있다. 데이터 금속편(171a)은 인접한 두 게이트선(121) 사이에 게이트선 (121)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171a)은 외부회로(도시하지 않음)으로부터 화상 신호를 인가받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171a)의 한쪽 끝부분을 확대 형성할 수 있다.
게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에는 층간 절연막(160)이 형성되어 있다.
층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190), 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(171b)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.
데이터 금속편(171a)은 층간 절연막(160)에 형성되어 있는 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 데이터 연결부(171b)는 제1 접촉구 (161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(171b)에 의하여 분리되어 있는 데이터 금속편(171a)들이 게이트선(121) 및 유지 전극선(131)을 건너 연결된다. 그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 제4 접촉구(164)를 통해 각각 게이트선(121) 및 데이터 금속편(171a)의 한쪽 끝부분과 연결되어 있다.
접촉 보조 부재(82)는 데이터선(171a)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. 특히, 구동 회로를 표시 영역의 박막 트랜지스터와 함께 형성할 경우에는 형성하지 않는다. 그리고 화소 전극(190) 위에는 배향막(11)이 형성되어 있으며, 배향막(11)은 러빙되어 있다.
이상 기술한 본 발명의 제2 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 14a 내지 도 18b와 함께 기 설명한 도 12 및 도 13을 참조하여 상세히 설명한다.
도 14a, 도 15a, 도 18a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 14b 는 도 14a의 XIVb-XIVb'-XIVb"선을 따라 자른 단면도이고, 도 15b는 도 15a의 XVb-XVb'-XVb"선을 따라 자른 단면도이고, 도 16은 도 15b의 다음 단계에서의 단면도이고, 도 17는 도 16의 다음 단계에서의 단면도이고, 도 18b는 도 18a의 XVIIIb-XVIIIb'-XVIIIb"선을 따라 자른 단면도이다.
먼저 도 14a 및 14b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단막은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.
다음 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 500Å이상의 두께로 형성한다. 바람직하게는 500~1,200Å의 두께로 형성한다. 그런 다음 비정질 규소막을 ELA방법, 로 열처리 방법, SLS 방법 등의 열처리로 결정화하여 다결정 규소막을 형성한다.
이후 광마스크를 이용한 사진 식각 공정으로 패터닝하여 다결정 규소로 이루어진 반도체층(150)을 형성한다.
반도체층(150) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연물질을 증착하여 게이트 절연막(140)을 형성한다.
그런 다음 도 15a 및 도 15b에서와 같이 이후 게이트 절연막(140) 위에 구리(Cu), 은(Ag), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.
그리고 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 식각 공정으로 금속막을 습식 또는 건식 식각하여 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 형성한다. 이때, 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭이 감광막 패턴(PR)의 폭보다 적게 형성한다.
게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a) 의 측면은 테이퍼지도록 형성하여 상부층과의 밀착성을 증가시킨다. 그리고 유지 용량이 충분할 경우 유지 전극선(131)을 형성하지 않는다.
이후 기판 위에 질화 규소를 증착하여 질화막을 형성한 후 질화막을 패터닝하여 질화막 패턴(40)을 형성한다. 질화막 패턴(40)은 이후에 형성되는 저농도 도핑 영역의 크기를 한정하기 위한 것으로, 게이트 전극(124)으로부터 일정거리 떨어져 형성된다. 그리고 질화막 패턴(40)의 폭은 소스 영역, 드레인 영역 및 저농도 도핑 영역에 주입되는 이온의 확산 거리보다 크지 않도록 한다. 또한, 질화막 패턴(40)은 게이트선 및 유지 전극선(131)보다 두껍게 형성한다.
이후 도 16에 도시한 바와 같이, 기판 위에 감광막을 형성한 후 사진 공정으로 패터닝하여 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 반도체층(150)의 소정 영역을 노출하며 소정 영역은 후에 소스 영역 및 드레인 영역이 된다.
다음 감광막 패턴(PR)을 마스크로 반도체층(150)에 도전형 불순물을 고농도로 도핑한 후 열처리 하여 소스 및 드레인 영역(153, 155)을 형성한다.
이때, 반도체층(150)과 유지 전극선(131, 133)의 길이 및 폭의 차이 때문에 유지 전극선(131, 133) 바깥에 노출되는 반도체층(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
다음 도 17에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121) 및 유지 전극선(131)을 마스크로 반도체층(150)에 도전형 불순물을 저농도로 도핑한 후 열처리하여여 저농도 도핑 영역(152)을 가지는 반도체층(150)을 완성한다. 질화막 패턴(40)과 대응하는 부분에는 불순물이 도핑되지 않는다. 그러나 소스 영역(153) 및 드레인 영역(155)을 형성한 후 또는 저농도 도핑 영역(152)을 형성한 후 불순물 이온의 확산을 위한 열처리 시에 질화막 패턴(40) 아래에 까지 불순물이 확산 되기 때문에 저농도 도핑 영역(152)과 소스 영역 및 드레인 영역(153, 155)은 분리되지 않는다. 따라서 질화막 패턴(40)을 형성할 때 질화막 패턴(40)의 폭을 불순물 이온이 확산 가능한 폭만큼 형성하는 것이 바람직하다.
그리고 게이트선(121), 데이터 금속편(171a), 유지 전극선(131)을 티타늄과 같은 고내열, 고화학성 물질로 형성하지 않은 경우에는 배선의 손상을 줄이기 위해서 감광막 패턴(PR)을 형성한 후 불순물을 도핑할 수 있다.
다음 도 18a 및 도 18b에 도시한 바와 같이, 질화막 패턴(40)을 제거한 후 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 기판 전면에 절연 물질로 층간 절연막(160)을 형성한다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
이후 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구(162), 데이터 금속편(171a)을 노출하는 제3 접촉구(163), 데이터 금속편(171a)의 한쪽 끝부분을 노출하는 제4 접촉구(164)를 형성한다.
감광성을 가지는 유기 물질로 층간 절연막을 형성하는 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
도 12 및 도 13에 도시한 바와 같이, 제1 내지 제4 접촉구(161~164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터 연결부(171b) 및 화소 전극(190), 접촉 보조 부재(82)를 형성한다.
여기서 데이터 금속편(171a)은 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결하며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재는(82)는 제4 접촉구(164)를 통해 데이터 금속편(171a)과 연결한다.
이때 층간 절연막(160)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 게이트선(121) 및 데이터 금속편(171b)과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다. 이후 화소 전극(190) 위에 배향막(11)을 형성한 후 러빙한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
이상 기술한 본 발명에서와 같이 저농도 도핑 영역의 크기를 질화막 패턴을 이용하여 한정함으로써 정확한 크기의 저농도 도핑 영역을 형성할 수 있다. 따라서 박막 트랜지스터의 신뢰성 및 생산성이 향상된다.
도 1은 종래 기술에 따른 저농도 도핑 영역의 길이에 따라 전압값과 전류값을 도시한 그래프이고,
도 2는 종래 기술에 따라 저농도 도핑 영역의 길이 변화에 따른 Ion 값을 도시한 그래프이고,
도 3은 종래 기술에 따라 저농도 도핑 영역의 길이 변화에 따른 Ioff 값을 도시한 그래프이고,
도 4는 본 발명의 제1 실시예를 설명하기 위한 박막 트랜지스터 표시판의 배치도이고,
도 5는 도 4의 V-V'선을 따라 절단한 단면도이고,
도 6a, 도 7a, 도 10a, 도 11a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고,
도 6b는 도 6a의 VIb-VIb'선을 따라 자른 단면도이고,
도 7b는 도 7a의 VIIb-VIIb'선을 따라 자른 단면도이고,
도 8은 도 7b의 다음 단계에서의 단면도이고,
도 9은 도 8의 다음 단계에서의 단면도이고,
도 10b는 도 10a의 Xb-Xb'선을 따라 자른 단면도이고,
도 11b는 도 11a의 XIb-XIb'선을 따라 자른 단면도이고,
도 12는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 13은 도 12의 XIII-XIII'-XIII"선을 따라 자른 단면도이고,
도 14a, 도 15a, 도 18a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고,
도 14b 는 도 14a의 XIVb-XIVb'-XIVb"선을 따라 자른 단면도이고,
도 15b는 도 15a의 XVb-XVb'-XVb"선을 따라 자른 단면도이고,
도 16은 도 15b의 다음 단계에서의 단면도이고,
도 17는 도 16의 다음 단계에서의 단면도이고,
도 18b는 도 18a의 XVIIIb-XVIIIb'-XVIIIb"선을 따라 자른 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110 : 절연 기판 121 : 게이트선
124 : 게이트 전극 131 : 유지 전극선
133 : 유지 전극 140 : 게이트 절연막
150 : 반도체층 153 : 소스 영역
154 : 채널 영역 155 : 드레인 영역
171 : 데이터선 173 : 소스 전극
175 : 드레인 전극 190 : 화소 전극

Claims (6)

  1. 기판 위에 다결정 규소막을 형성하는 단계,
    상기 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계,
    상기 반도체층을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 반도체층과 일부분이 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계,
    상기 반도체층과 대응하는 상기 게이트 절연막 위에 형성되며 상기 게이트 전극과 일정거리 떨어져 위치하는 질화막 패턴을 형성하는 단계,
    상기 질화막 패턴에 의해 한정되는 영역을 덮으며 상기 반도체층의 소정 영역을 노출하는 감광막 패턴을 형성하는 단계,
    상기 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계,
    상기 감광막 패턴을 제거한 후 상기 질화막 패턴에 의해 한정된 영역의 상기 반도체 층에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계,
    상기 질화막 패턴을 제거하는 단계,
    상기 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  2. 기판 위에 다결정 규소막을 형성하는 단계,
    상기 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계,
    상기 반도체층을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 반도체층과 일부분이 중첩하는 게이트 전극을 가지는 게이트선 및 데이터 금속편을 형성하는 단계,
    상기 반도체층과 대응하는 상기 게이트 절연막 위에 형성되며 상기 게이트 전극과 일정거리 떨어져 위치하는 질화막 패턴을 형성하는 단계,
    상기 질화막 패턴에 의해 한정되는 영역을 덮으며 상기 반도체층의 소정 영역을 노출하는 감광막 패턴을 형성하는 단계,
    상기 반도체층의 소정 영역에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역을 형성하는 단계,
    상기 감광막 패턴을 제거한 후 상기 질화막 패턴에 의해 한정된 영역의 상기 반도체 층에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계,
    상기 질화막 패턴을 제거하는 단계,
    상기 게이트선 및 데이터 금속편을 덮도록 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 상기 소스 영역 및 상기 데이터 금속편과 연결되는 데이터 연결부, 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  3. 제1항 또는 제2항에서,
    상기 도전형 불순물은 P형 또는 N형 반도체 이온인 박막 트랜지스터의 제조 방법.
  4. 제1항 또는 제2항에서,
    상기 절연 기판 위에 차단막을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  5. 제1항 또는 제2항에서,
    상기 절연막은 상기 반도체층보다 두껍게 형성하는 박막 트랜지스터의 제조 방법.
  6. 제1항 또는 제2항에서,
    상기 소스 영역 및 드레인 영역을 형성하는 단계 또는 상기 저농도 도핑 영역을 형성하는 단계 후에 열처리를 진행하는 박막 트랜지스터의 제조 방법.
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