KR20050054264A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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Abstract

절연 기판 위에 다결정 규소층을 형성하는 단계, 다결정 규소층 위에 질화막을 형성하는 단계, 질화막을 패터닝하여 질화막 패턴을 형성하는 단계, 질화막 패턴 및 다결정 규소층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 형성하는 단계, 다결정 규소층에 n형 또는 p형 불순물이 도핑된 소스 영역, 드레인 영역, 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 게이트 전극 위에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 및 게이트 절연막을 식각하여 질화막 패턴을 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계, 노출된 질화막 패턴을 식각하여 제1 접촉구 및 제2 접촉구가 각각 소스 영역 및 드레인 영역을 노출하는 단계, 제1 층간 절연막 위에 제1 접촉구를 통하여 소스 영역과 연결되는 소스 전극과 제2 접촉구를 통하여 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계를 포함하고, 질화막 패턴은 소스 영역 및 드레인 영역 위에 형성되는 박막 트랜지스터 표시판의 제조 방법.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층(이하 각각 게이트 도전체, 데이터 도전체 및 화소 도전체라 함)으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다.
박막 트랜지스터 표시판은 비정질 규소층(Amorphous Silicon, a-Si) 또는 다결정 규소층(Polycrystalline Silicon, poly-Si)을 반도체층으로 가지며, 게이트 전극과 반도체층의 상대적인 위치에 따라 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.
이러한 다결정 규소 박막 트랜지스터 표시판의 박막 트랜지스터(TFT)의 경우 채널을 형성하는 반도체층과 게이트 절연막사이의 계면의 결함(defect)을 최소화하기 위하여 일반적으로 산화 규소(SiO2)를 게이트 절연막으로 사용한다.
그러나, 소스 및 드레인 전극과 반도체층의 접촉을 위한 접촉 구멍을 형성하기 위해 층간 절연막(ILD) 및 게이트 절연막(SiO2)을 식각하는 경우에, 고 에너지(High power)로 층간 절연막(ILD) 및 게이트 절연막을 식각하여야 한다.
즉, 층간 절연막의 하층은 산화 규소(SiO2)층, 상층은 질화 규소(SiNx)층으로 이루어지므로, 접촉 구멍을 형성하기 위해 식각해야하는 산화규소층이 보다 두꺼워져서 고 에너지의 플라즈마로 빠른 시간 내에 층간 절연막의 하층과 게이트 절연막을 식각해야 한다.
따라서, 게이트 절연막 바로 아래에 형성되어 있는 반도체층(Si)에 플라즈마 손상(plasma damage)이 발생하기 쉽다.
이러한 플라즈마 손상이 반도체층에 발생한 경우에는 소스 전극 및 드레인 전극과 반도체층사이의 접촉 저항은 증가하게 되고, 접촉 부분의 균일도 (uniformity)도 떨어진다. 이 경우, 후속 열처리 공정을 통하여 플라즈마 손상을 회복시킬 수도 있지만 완전히 회복시키긴 어려우며, 열처리 공정은 고온을 요구하게 된다.
본 발명의 기술적 과제는 게이트 절연막을 플라즈마 식각할 경우 발생할 수 있는 반도체층의 플라즈마 손상을 최소화한 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 다결정 규소층을 형성하는 단계, 상기 다결정 규소층 위에 질화막을 형성하는 단계, 상기 질화막을 패터닝하여 질화막 패턴을 형성하는 단계, 상기 질화막 패턴 및 상기 다결정 규소층 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 다결정 규소층에 n형 또는 p형 불순물이 도핑된 소스 영역, 드레인 영역, 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 상기 게이트 전극 위에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 및 게이트 절연막을 식각하여 상기 질화막 패턴을 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계, 상기 노출된 질화막 패턴을 식각하여 제1 접촉구 및 제2 접촉구가 각각 상기 소스 영역 및 상기 드레인 영역을 노출하는 단계, 상기 제1 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 소스 영역과 연결되는 소스 전극과 상기 제2 접촉구를 통하여 상기 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계를 포함하고, 상기 질화막 패턴은 상기 소스 영역 및 드레인 영역 위에 형성되는 것이 바람직하다.
또한, 상기 질화막 패턴은 상기 소스 영역 및 드레인 영역 위에 각각 형성되어 있는 제1 질화막 패턴 및 제2 질화막 패턴을 포함하며, 상기 제1 질화막 패턴 및 제2 질화막 패턴은 상기 제1 층간 절연막 및 게이트 절연막을 플라즈마 식각하여 제1 접촉구 및 제2 접촉구를 형성하는 경우에 상기 소스 영역 및 드레인 영역을 각각 차단하는 역할을 하는 것이 바람직하다.
또한, 상기 데이터선 위에 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막 위에 상기 드레인 전극을 노출하는 제3 접촉구를 형성하는 단계, 상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층, 상기 다결정 규소층의 소스 영역 및 드레인 영역에 각각 형성되어 있는 질화막 패턴, 상기 다결정 규소층 및 질화막 패턴 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되며 있으며 상기 채널 영역과 일부분 중첩하는 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 제1 층간 절연막, 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막, 상기 게이트 절연막 및 질화막 패턴을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 상기 소스 영역 및 드레인 영역과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하는 것이 바람직하다.
또한, 상기 질화막 패턴은 상기 다결정 규소층의 소스 영역 및 드레인 영역 위에 각각 형성되어 있는 제1 질화막 패턴 및 제2 질화막 패턴을 포함하는 것이 바람직하다.
또한, 상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있는 제2 층간 절연막, 상기 제2 층간 절연막 위에 형성되어 있으며, 상기 제2 층간 절연막을 관통하고 있는 제3 접촉구를 통하여 상기 드레인 전극과 연결되어 있은 화소 전극을 더 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 투명한 절연 기판(10) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있다. 차단층(111) 위에 소스 영역(153), 드레인 영역 (155), 채널 영역(154) 및 저농도 도핑 영역(lightly doped drain)(152)이 포함된 다결정 규소층(150)이 형성되어 있다. 저농도 도핑 영역(152)은 누설 전류 (leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지한다. 소스 영역(153)과 드레인 영역(155)은 n형 또는 p형 도전형 불순물이 고농도로 도핑되고, 채널 영역(154)에는 불순물이 도핑되지 않는다.
다결정 규소층(150)의 소스 영역(153) 위에는 질화 규소(SiNx)로 이루어진 제1 질화막 패턴(51)이 형성되어 있고, 드레인 영역(157) 위에는 질화 규소(SiNx)로 이루어진 제2 질화막 패턴(52)이 형성되어 있다.
다결정 규소층(150), 제1 질화막 패턴(51) 및 제2 질화막 패턴(52)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 이 때, 채널을 형성하는 다결정 규소층(150)과 게이트 절연막(140)사이의 계면의 결함(defect)을 최소화하기 위하여 산화 규소(SiO2)를 게이트 절연막(140)으로 사용하는 것이 바람직하다.
그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 된다.
게이트선(121) 및 유지 전극선(131)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐 (MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴 (Nd) 합금을 들 수 있다.
게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에는 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 SiO2/SiN로 이루어진 이중층으로 형성한다. 즉, 제1 층간 절연막(601)의 하층은 산화 규소 (SiO2)층(601a), 상층은 질화 규소(SiNx)층(601b)으로 이루어진다. SiO2 단일층보다는 SiO2/SiN 이중층으로 형성하면 SiO2 단일층으로 형성할 때보다 박막 트랜지스터의 신뢰성이 향상된다.
소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구 (141, 142)가 제1 층간 절연막(601), 게이트 절연막(140) 및 질화막 패턴 (51, 52)을 관통하여 형성되어 있다.
이러한 제1 접촉구(141) 및 제2 접촉구(142)는 아래와 같은 여러 단계의 플라즈마 식각 공정을 거쳐서 형성된다.
우선, 이중층으로 된 제1 층간 절연막(601)의 상층인 질화 규소층(601b)을 저 에너지의 플라즈마로 식각한 후, 제1 층간 절연막(601)의 하층인 산화 규소층 (601a)및 게이트 절연막(140)을 동시에 고에너지의 플라즈마로 식각하여 제1 접촉구(141) 및 제2 접촉구(142)를 형성한다.
이 경우에, 제1 접촉구(141) 및 제2 접촉구(142)는 제1 및 제2 질화막 패턴(51, 52)을 노출하며, 제1 및 제2 질화막 패턴(51, 52)은 각각 다결정 규소층 (150)의 소스 영역(153) 및 드레인 영역(155)이 고에너지의 플라즈마에 의해 손상되는 것을 방지하는 역할을 한다.
다음으로, 노출된 제1 및 제2 질화막 패턴(51, 52)을 식각하여 제1 접촉구 (141) 및 제2 접촉구(142)가 각각 상기 소스 영역(153) 및 상기 드레인 영역(155)을 노출하도록 한다.
제1 층간 절연막(601) 위에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
데이터선(171) 및 드레인 전극(175)은 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위의 몰리브덴 계열의 금속으로 이루어진다. 또한, 데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막일 수도 있으며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.
데이터선(171) 및 드레인 전극(175)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다.
이러한 제2 층간 절연막(602)은 드레인 전극(175)을 드러내는 제3 접촉구(143)를 가진다. 그리고 제2 층간 절연막(602) 위에 ITO로 이루어진 화소 전극(190)이 형성되어 있다.
상기에 기술된 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법을 이하에서 도면을 참조하여 상세히 설명한다.
도 3 내지 도 13은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 도면이다.
먼저 도 3에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명한 절연 기판(110)으로는 유리, 석영 또는 사파이어등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이러한 차단층(111)의 형성에는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition ; LPCVD)법, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition ; PECVD)법을 사용한다. 여기서 LPCVD법은 그 증착 온도가 550℃이상이며, PECVD법은 SiF4/SiH4/H2 혼합 가스를 사용하여 400℃ 이하에서 증착을 진행한다.
다음으로, 도 4에 도시된 바와 같이, 차단층(111)의 상면에 비정질 규소층 (150)을 형성한다. 비정질 규소층(150)은 비정질 규소를 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 약 500Å의 두께로 증착하여 형성한다. 그리고, 비정질 규소층(150)을 레이저 열처리(laser annealing) 또는 로 열처리(furnace annealing)하여 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소층(150)을 형성한다. 그리고, 다결정 규소층(150) 위에 질화막(SiNx)(50)을 형성한다.
다음으로, 도 5에 도시된 바와 같이, 질화막(SiNx)(50)을 패터닝하여 후술할 다결정 규소층(150)의 소스 영역(153) 및 드레인 영역(157)이 형성될 부분의 위에 각각 제1 및 제2 질화막 패턴(51, 52)을 형성한다. 이러한 제1 및 제2 질화막 패턴(51, 52)은 후공정에서 다결정 규소층(150)의 소스 영역(153) 및 드레인 영역(155)의 식각 방지막으로 작용한다.
다음으로, 도 6에 도시된 바와 같이, 다결정 규소층(150) 및 제1 및 제2 질화막 패턴(51, 52) 위에 게이트 절연막(140)을 형성한다. 이러한 게이트 절연막 (140)은 PECVD 법이나 LPCVD 법으로 산화 규소(SiO2) 등의 절연 물질을 500~3000Å의 두께로 증착하여 형성한다.
다음으로, 도 7에 도시된 바와 같이, 게이트 절연막(140) 위에 게이트 도전층(120A)을 형성한다. 이러한 게이트 도전층(120A)은 게이트 절연막(140)의 상면에 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속층을 증착하여 형성한다. 그리고, 게이트 도전층(120A) 위에 크롬층을 증착하고, 크롬층 위에 감광막 패턴을 형성한다. 그리고, 감광막 패턴을 마스크로 하여 크롬(Cr)층 패턴(58)을 형성한다. 이러한 크롬층 패턴(58)은 후술할 저농도 도핑 영역을 형성하기 위해 게이트 전극(124)보다 소정 길이 만큼 긴 패턴으로 형성한다.
다음으로, 도 8에 도시된 바와 같이, 크롬층 패턴(58)을 마스크로 하여 게이트 도전층(120A)을 패터닝하여 게이트 절연막(140) 위에 게이트 전극(124), 게이트선(121)을 형성하고 동시에 유지 전극(133) 및 유지 전극선(131)을 형성한다. 이 경우 게이트 도전층(120A)의 식각 시간 등을 연장함으로써 게이트 도전층이 더 많이 식각되도록 하여 게이트 전극(123)의 폭이 크롬층 패턴(58)의 폭보다 좁게 한다. 그리고, 크롬층 패턴(58)을 마스크로 하여 다결정 규소층(150)상에 p형 또는 n형 도전형 불순물을 주입하여 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)을 형성한다. 채널 영역(154)은 불순물이 도핑되지 않은 영역으로 게이트 전극(124) 아래에 위치하며 소스 영역(153)과 드레인 영역(155)을 분리시킨다.
그리고, 도 9에 도시된 바와 같이, 크롬층 패턴(58)을 제거한 후, 게이트 전극(124)을 마스크로 하여 저농도의 p형 또는 n형 도전형 불순물을 주입하여 저농도 도핑 영역(152)을 형성한다. 즉, 소스 영역(153)과 채널 영역(154) 사이에 그리고, 드레인 영역(153)과 채널 영역(154) 사이에는 저농도 도핑 영역(152)이 형성된다.
게이트선(121, 124) 및 유지 전극선(131, 133)의 형성과 다결정 규소층(150)에 p형 및 n형 도전형 불순물 주입 과정 및 저농도 도핑 영역의 형성 과정을 좀 더 구체적으로 설명하면 다음과 같다.
감광층을 사용하는 사진 식각 공정으로 p형 박막 트랜지스터 영역의 게이트 도전층(120A)을 식각하여 p형 박막 트랜지스터의 게이트선(도시되지 않음)을 형성한 후 p형 불순물을 주입하여 p 형 박막 트랜지스터의 소스 영역, 드레인 영역, 채널 영역을 형성한다. 이 때, 액정 표시 패널과 같이, n 형 박막 트랜지스터가 형성될 부분은 감광층에 의해 덮여서 보호된다. 그리고, 감광층을 제거하고, n형 박막 트랜지스터가 형성될 부분에 게이트 도전층을 형성한다.
그리고 p형 박막 트랜지스터의 게이트선 및 n형 박막 트랜지스터가 형성될 부분의 게이트 도전층을 덮도록 마스크 금속층을 형성한다. 마스크 금속층은 하부층을 패터닝하고 이온을 도핑하기 위한 마스크를 형성하는 층으로, 게이트 도전층과 동일한 식각액으로 식각할 수 있고, 서로 다른 식각비를 가지는 금속을 사용할 수도 있다. 본 발명에서는 마스크 금속층으로 크롬층을 사용하였다.
이어서 다른 감광층을 사용하는 사진 식각 공정으로 n형 박막 트랜지스터 영역의 게이트 도전층(120A) 및 마스크 금속층을 식각하여 n형 박막 트랜지스터의 게이트선(121, 124) 및 게이트선의 폭보다 넓은 마스크 패턴을 형성하고 마스크 패턴을 마스크로 하여 n형 불순물을 주입하여 n 형 박막 트랜지스터의 소스 영역(153), 드레인 영역(155), 채널 영역(154)을 형성한다. 이 때, p 형 박막 트랜지스터가 형성되어 있는 부분은 마스크 금속층에 의하여 덮여서 보호된다. 여기서 채널 영역(154)은 불순물이 주입되지 않은 영역으로 게이트 전극(124) 아래에 위치하며 소스 영역(153)과 드레인 영역(155)을 분리시킨다. 다음으로, 마스크 패턴을 제거한 후 n형 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성한다. n형 및 p형 박막 트랜지스터 영역의 형성 공정은 순서가 바뀌어도 무방하다.
다음으로, 도 10에 도시된 바와 같이, 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 절연 기판(110)의 전면에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이러한 제1 층간 절연막(601)은 우선, 산화 규소(SiO2)층(601a)을 형성한 후에 질화 규소(SiNx)층(601b)을 형성하여 이중층으로 이루어진다.
다음으로, 도 11에 도시된 바와 같이, 이중층으로 된 제1 층간 절연막(601)의 상층인 질화 규소층(601b)을 저 에너지의 플라즈마로 식각한 후, 제1 층간 절연막(601)의 하층인 산화 규소층(601a) 및 게이트 절연막(140)을 동시에 고에너지의 플라즈마로 식각하여 제1 접촉구(141) 및 제2 접촉구(142)를 형성한다.
이 경우에, 제1 접촉구(141) 및 제2 접촉구(142)는 제1 및 제2 질화막 패턴 (51, 52)을 노출하며, 제1 및 제2 질화막 패턴(51, 52)은 각각 다결정 규소층의 소스 영역(153) 및 드레인 영역(155)이 고에너지의 플라즈마에 의해 손상되는 것을 방지하는 역할을 한다.
예컨대, 제1 층간 절연막(601)의 상층인 질화 규소층(SiNx)(601b)과 하층인 산화 규소층(SiO2)(601a)은 각각 4000Å 및 1500Å의 두께로 증착되고, 게이트 절연막(140)은 산화 규소층(SiO2)으로서 1000Å의 두께로 증착된다.
따라서, 소스 전극(173) 및 드레인 전극(175)과 다결정 규소층의 소스 영역 (153) 및 드레인 영역(155)이 각각 접촉하기 위한 제1 및 제2 접촉구(141, 142)를 형성하기 위해서는 4000Å 두께의 질화 규소층(SiNx)(601b)을 저에너지로 플라즈마 식각한 후에, 2500Å 두께의 산화 규소층(SiO2)(601a, 140)을 고에너지로 플라즈마 식각해야 한다. 즉, 질화 규소층(SiNx)은 저에너지로 플라즈마 식각이 가능하며, 산화 규소층(SiO2)은 고에너지로 플라즈마 식각해야 한다.
따라서, 이러한 두꺼운 두께의 산화 규소층(601a, 140)을 빠른 시간 내에 플라즈마 식각하기 위해서는 고에너지의 플라즈마 식각이 필요하며, 이 경우, 게이트 절연막(140) 바로 아래에 제1 질화막 패턴(51) 및 제2 질화막 패턴(52)이 없다면, 고에너지의 플라즈마에 의해 다결정 규소층의 소스 영역(153) 및 드레인 영역(155)이 플라즈마 손상되기 쉽다.
따라서, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 의한 제1 및 제2 질화막 패턴(51, 52)은 각각 다결정 규소층의 소스 영역(153) 및 드레인 영역(155)이 고에너지의 플라즈마에 의해 손상되는 것을 방지한다. 그리고, 균일하면서도 낮은 접촉 저항 확보가 가능하며, 다결정 규소층(150)의 플라즈마 손상이 비교적 적으므로 낮은 온도에서의 열처리를 통하여 플라즈마 손상을 회복할 수 있다는 장점도 있다.
다음으로, 도 12에 도시된 바와 같이, 노출된 제1 및 제2 질화막 패턴(51, 52)을 저에너지의 플라즈마 식각 공정으로 식각하여 제1 접촉구(141) 및 제2 접촉구(142)가 각각 상기 소스 영역(153) 및 상기 드레인 영역(155)을 노출하도록 한다.
다음으로, 도 13에 도시된 바와 같이, 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)을 제1 층간 절연막(601) 위에 형성한다. 데이터 선(171)의 소스 전극(173)은 제1 접촉구(141)를 통해 소스 영역(153)과 연결되고, 드레인 전극(175)의 일단은 제2 접촉구(142)를 통해 드레인 영역(155)과 연결된다. 데이터선(171)은 게이트선(121)과 수직으로 교차하도록 형성하며 데이터선(171)과 게이트선(121)에 의해 후술할 화소 전극이 형성되는 화소 영역이 정의된다. 그리고, 접촉 보조 부재(95)는 게이트선의 끝부분(125)이 노출된 제3 접촉구(163)에 형성된다. 그리고, 제1 층간 절연막(601) 위에 제2 층간 절연막(602)을 형성한다.
그리고, 도 2에 도시된 바와 같이, 드레인 전극(175)을 노출하는 제3 접촉구(143)를 제2 층간 절연막(602)에 형성한다. 그리고, 제2 층간 절연막(601) 위에 ITO를 증착하고 이를 패터닝하여 화소 전극(190)을 형성한다. 이 경우, 드레인 전극(175)의 타단은 제3 접촉구(143)를 통해 화소 전극(190)과 연결된다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
본 발명에 따른 박막 트랜지스터 표시판 및 그 제조 방법은 다결정 규소층의 소스 영역 및 드레인 영역의 바로 위에 각각 제1 및 제2 질화막 패턴을 형성함으로써, 다결정 규소층의 소스 영역 및 드레인 영역이 제1 및 제2 접촉구를 형성하기 위한 고에너지의 플라즈마 공정에 의해 손상되는 것을 방지한다.
또한, 균일하면서도 낮은 접촉 저항 확보가 가능하며, 다결정 규소층의 플라즈마 손상이 비교적 적으므로 낮은 온도에서의 열처리를 통하여 플라즈마 손상을 회복할 수 있다는 장점도 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이고,
도 3 내지 도 13은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 도면으로서, 도 1의 II-II'선에 해당되는 부분을 따라 잘라 도시한 단면도이다.

Claims (6)

  1. 절연 기판 위에 다결정 규소층을 형성하는 단계,
    상기 다결정 규소층 위에 질화막을 형성하는 단계,
    상기 질화막을 패터닝하여 질화막 패턴을 형성하는 단계,
    상기 질화막 패턴 및 상기 다결정 규소층 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 다결정 규소층에 n형 또는 p형 불순물이 도핑된 소스 영역, 드레인 영역, 불순물이 도핑되지 않은 채널 영역을 형성하는 단계,
    상기 게이트 전극 위에 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 및 게이트 절연막을 식각하여 상기 질화막 패턴을 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계,
    상기 노출된 질화막 패턴을 식각하여 제1 접촉구 및 제2 접촉구가 각각 상기 소스 영역 및 상기 드레인 영역을 노출하는 단계,
    상기 제1 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 소스 영역과 연결되는 소스 전극과 상기 제2 접촉구를 통하여 상기 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계
    를 포함하고, 상기 질화막 패턴은 상기 소스 영역 및 드레인 영역 위에 형성되는 박막 트랜지스터 표시판의 제조방법.
  2. 제1항에서,
    상기 질화막 패턴은 상기 소스 영역 및 드레인 영역 위에 각각 형성되어 있는 제1 질화막 패턴 및 제2 질화막 패턴을 포함하며,
    상기 제1 질화막 패턴 및 제2 질화막 패턴은 상기 제1 층간 절연막 및 게이트 절연막을 플라즈마 식각하여 제1 접촉구 및 제2 접촉구를 형성하는 경우에 상기 소스 영역 및 드레인 영역을 각각 차단하는 역할을 하는 박막 트랜지스터 표시판의 제조방법.
  3. 제1항에서,
    상기 데이터선 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 드레인 전극을 노출하는 제3 접촉구를 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조방법.
  4. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층,
    상기 다결정 규소층의 소스 영역 및 드레인 영역에 각각 형성되어 있는 질화막 패턴,
    상기 다결정 규소층 및 질화막 패턴 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되며 있으며 상기 채널 영역과 일부분 중첩하는 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막, 상기 게이트 절연막 및 질화막 패턴을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 상기 소스 영역 및 드레인 영역과 각각 연결되어 있는 소스 전극 및 드레인 전극
    을 포함하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 질화막 패턴은 상기 다결정 규소층의 소스 영역 및 드레인 영역 위에 각각 형성되어 있는 제1 질화막 패턴 및 제2 질화막 패턴을 포함하는 박막 트랜지스터 표시판.
  6. 제4항에서,
    상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있는 제2 층간 절연막,
    상기 제2 층간 절연막 위에 형성되어 있으며, 상기 제2 층간 절연막을 관통하고 있는 제3 접촉구를 통하여 상기 드레인 전극과 연결되어 있은 화소 전극을 더 포함하는 박막 트랜지스터 표시판.
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