CN100524701C - 薄膜晶体管阵列面板及其制造方法 - Google Patents

薄膜晶体管阵列面板及其制造方法 Download PDF

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CN100524701C CNB2005101257771A CN200510125777A CN100524701C CN 100524701 C CN100524701 C CN 100524701C CN B2005101257771 A CNB2005101257771 A CN B2005101257771A CN 200510125777 A CN200510125777 A CN 200510125777A CN 100524701 C CN100524701 C CN 100524701C
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Abstract

本发明提供了一种薄膜晶体管阵列面板的制造方法，其包括：在基板上形成包括栅电极、漏电极、源电极及半导体的薄膜晶体管；在源电极及漏电极上形成第一钝化层；在第一钝化层上形成透明导电层；使用光刻胶作为蚀刻掩模，蚀刻透明导电层，以露出第一钝化层的一部分并形成与漏电极连接的像素电极；将第一钝化层和光刻胶抛光；以及去除光刻胶。

Description

薄膜晶体管阵列面板及其制造方法
技术领域
本发明涉及薄膜晶体管阵列面板及其制造方法。
背景技术
通常，由于半导体器件的集成化，半导体器件在其区域中被优化，同时具有多层布线(wiring line)组件以及层间绝缘层。期望达到，层间绝缘层由低介电常数材料制成以使流过布线的信号之间的干扰最小化，并且用于传送相同信号的布线的不同层通过设置在层间绝缘层的接触孔彼此电连接。
诸如液晶显示器(LCD)或有机发光显示器(OLED)的平板显示器包括薄膜晶体管阵列面板以分别地控制多个像素、以及用于层间绝缘体的有机绝缘层。特别是，平板显示器的像素电极与布线重叠以提高开口率，并且设置在像素电极和布线之间的绝缘层由低介电常数材料制成，以使它们之间的寄生电容最小化。
有机绝缘层具有感光性，并且仅被露出和显影以形成预定的图样，而并不需要蚀刻工序。
然而，在诸如蚀刻工序或氩等离子处理的工艺之后，电荷会集在有机绝缘层的露出表面，从而，在LCD的运行过程中电荷产生余像。
发明内容
本发明提供了一种薄膜晶体管阵列面板的制造方法，其包括：在基板上形成包括栅电极、漏电极、源电极和半导体的薄膜晶体管；在源电极及漏电极上形成第一钝化层；在第一钝化层上形成透明导电层；使用光刻胶作为蚀刻掩模，蚀刻透明导电层以露出第一钝化层的一部分以及形成与漏电极连接的像素电极；将第一钝化层和光刻胶抛光；以及去除光刻胶。
可进行透明导电层和第一钝化层的抛光，直到从像素电极露出的第一钝化层的表面低于在像素电极下面的第一钝化层的表面。
第一钝化层可以包括有机材料，并且薄膜晶体管的形成还可以包括第二钝化层的形成。
第二钝化层可以包括无机材料。
该方法还可以包括在半导体与源电极、漏电极之间形成欧姆接触层。
源电极、漏电极、欧姆接触层和半导体的形成可以包括：沉积本征硅层及非本征硅层；蚀刻本征硅层及非本征硅层以形成半导体及非本征半导体；形成导体层；蚀刻导体层以形成源电极和漏电极；以及蚀刻在源电极和漏电极之间露出的非本征半导体，以形成欧姆接触层。
源电极、漏电极、欧姆接触层、以及半导体的形成可以包括：沉积本征硅层和非本征硅层；在非本征硅层上形成导体层；蚀刻本征硅层和非本征硅层以形成半导体及非本征半导体；蚀刻导体层以形成源电极和漏电极；以及蚀刻在源电极和漏电极之间露出的非本征半导体以形成欧姆接触层。
本发明提供了一种薄膜晶体管阵列面板的制造方法，包括：形成包括本征区及非本征区的半导体；形成覆盖半导体的栅极绝缘层；形成与半导体的本征区重叠的栅极线；形成覆盖栅极线及栅极绝缘层的层间绝缘层；形成分别连接至半导体非本征区的数据线和漏电极；形成覆盖数据线和漏电极的钝化层；在钝化层上形成透明导电层；使用光刻胶作为蚀刻掩模，蚀刻透明导电层以露出钝化层的一部分并形成连接漏电极的像素电极；将钝化层和光刻胶抛光；以及去除光刻胶。
可进行透明导电层和钝化层的抛光，直到从像素电极露出的钝化层的表面低于在像素电极下面的钝化层的表面。
钝化层可以包括有机材料。
本发明提供了一种薄膜晶体管阵列面板，其包括：绝缘基板；薄膜晶体管，形成在所述绝缘基板上，并包括栅电极、漏电极、源电极以及半导体；第一钝化层，形成在源电极和漏电极上，包括第一部分和第二部分、以及第一接触孔；以及像素电极，形成在第一钝化层的第一部分上，并通过第一接触孔连接到漏电极，其中，第二部分的表面低于在像素电极下面的第一钝化层的第一部分的表面。
第一钝化层可以包括有机材料，并且第一钝化层可以具有感光性。
薄膜晶体管阵列面板还可以包括：在第一钝化层下面形成的第二钝化层，以及位于对应第一接触孔位置的第二接触孔。
第二钝化层包括氮化硅，并且半导体可以包括非本征半导体和本征半导体。
本发明提供了一种薄膜晶体管阵列面板，其包括：绝缘基板；半导体，形成在绝缘基板上，并包括非本征区及本征区；栅极绝缘层，覆盖半导体；栅极线，形成在栅极绝缘层上，并与半导体的本征区重叠；层间绝缘层，覆盖栅极线及栅极绝缘层；包括源电极的数据线以及与数据线分离的漏电极，形成在层间绝缘层上；第一钝化层，形成在数据线和漏电极上，包括第一部分和第二部分、以及第一接触孔；以及像素电极，形成在第一钝化层的第一部分上，并通过第一接触孔连接到漏电极，其中，第二部分的表面低于在像素电极下面的第一钝化层的第一部分的表面。
第一钝化层可以包括有机材料，并且第一钝化层具有感光性。
附图说明
本发明的上述和其他优点将会在下文中结合附图对优选实施例的详细描述而更加明显，在附图中：
图1是根据本发明实施例的用于LCD的薄膜晶体管阵列面板的布局图；
图2是图1所示的TFT阵列面板沿着II-II′线截取的截面图；
图3是在根据本发明实施例的制造方法的第一步骤中的图1至图2所示的TFT阵列面板的布局图；
图4是图3所示的TFT阵列面板沿着IV-IV′线截取的截面图；
图5和图6是图3所示的TFT阵列面板沿着IV-IV′线截取的截面图，并示出了在图4所示步骤之后的步骤；
图7是在图6所示步骤之后的步骤中的TFT阵列面板的布局图；
图8是图7所示的TFT阵列面板沿着VIII-VIII′线截取的截面图；
图9及图10是图7所示的TFT阵列面板沿着VIII-VIII′线截取的截面图，并示出了在图8所示步骤之后的步骤；
图11是在图10所示步骤之后的步骤中的TFT阵列面板的布局图；
图12是图11所示的TFT阵列面板沿着XII-XII′线截取的截面图；
图13是在图12所示步骤之后的步骤中的TFT阵列面板的截面图；
图14是在图13所示步骤之后的步骤中的TFT阵列面板的截面图；
图15是在图14所示步骤之后的步骤中的TFT阵列面板的截面图；
图16是根据本发明另一实施例的用于LCD的TFT阵列面板的布局图；
图17是图16所示的TFT阵列面板沿着XVII-XVII′线截取的截面图；
图18是在根据本发明另一实施例的制造方法的第一步骤中图16及图17所示的TFT阵列面板的布局图；
图19是图18所示的TFT阵列面板沿着XIX-XIX′线截取的截面图；
图20及图21是图18所示的TFT阵列面板沿着XIX-XIX′线截取的截面图，并示出图19所示步骤之后的步骤；
图22是图21所示步骤之后的步骤中的TFT阵列面板的布局图；
图23是图22所示的TFT阵列面板沿着XXIII-XXIII′线截取的截面图；
图24是图22所示的TFT阵列面板沿着XXIII-XXIII′线截取的截面图，并示出了在图23所示的步骤之后的步骤；
图25是图24所示步骤之后的步骤中的TFT阵列面板的布局图；
图26是图25所示的TFT阵列面板沿着XXVI-XXVI′线截取的截面图；
图27是图26所示步骤之后的步骤中的TFT阵列面板的截面图；
图28是在图27所示步骤之后的步骤中的TFT阵列面板的截面图；
图29是在图28所示步骤之后的步骤中的TFT阵列面板的截面图；
图30是根据本发明另一实施例的TFT阵列面板的布局图；
图31是图30所示的TFT阵列面板沿着XXXI-XXXI′-XXXI＂线截取的截面图；
图32A是在根据本发明实施例的制造方法的第一步骤中图16及图17所示的TFT阵列面板的布局图；
图32B是图32A所示的TFT阵列面板沿着XXXIIb-XXXIIb′-XXXIIb＂线截取的截面图；
图33A是在图32B所示步骤之后的步骤中的TFT阵列面板的布局图；
图33B是图33A所示的TFT阵列面板沿着XXXIIIb-XXXIIIb′-XXXIIIb＂线截取的截面图；
图34是图33A所示的TFT阵列面板沿着XXXIIIb-XXXIIIb′-XXXIIIb＂线截取的截面图，并示出了在图33B所示步骤之后的步骤；
图35A是在图34所示的步骤之后的步骤中的TFT阵列面板的布局图；
图35B是图35A所示的TFT阵列面板沿着XXXVb-XXXVb′-XXXVb＂线截取的截面图；
图36A是图35A所示步骤之后的步骤中的TFT阵列面板的布局图；
图36B是图36A所示的TFT阵列面板沿着XXXVIb-XXXVIb′-XXXVIb＂线截取的截面图；
图37是图36A所示的TFT阵列面板沿着XXXVIb-XXXVIb′-XXXVIb＂线截取的截面图，并示出了图36B所示的步骤之后的步骤；
图38是图36A所示的TFT阵列面板沿着XXXVIb-XXXVIb′-XXXVIb＂线截取的截面图，并示出了图37所示步骤之后的步骤；以及
图39是图36A所示的TFT阵列面板沿着XXXVIb-XXXVIb′-XXXVIb＂线截取的截面图，并示出了图38所示步骤之后的步骤。
具体实施方式
下文中将参照附图更加全面地描述本发明，在附图中示出了本发明的优选实施例。然而，本发明可以许多不同的形式实现，而不能认为局限于文中提出的实施例。
在附图中，为了清楚起见，扩大了各层的厚度及区域。相同的标号始终表示相同的元件。应当理解，当提到诸如层、薄膜、区域、基片或面板的元件“位于”另一个元件上，是指其直接位于另一个元件上，或者也可能存在介于其间的元件。相反，当某个元件被提到“直接位于”另一个元件上时，意味着不存在介于其间的元件。
现在，将参照附图说明本发明实施例的TFT阵列面板及其制造方法。
首先，参照图1及图2详细说明用于LCD的薄膜晶体管阵列面板。
图1是根据本发明实施例的用于LCD的薄膜晶体管阵列面板的布局图，图2是图1示出的薄膜晶体管阵列面板沿着II-II′线截取的截面图。
在诸如透明玻璃的绝缘基板110上形成多条栅极线121。
栅极线121基本上沿横向延伸而且相互分离，并传送栅极信号。每条栅极线121均包括多个突出部，用于形成多个栅电极124、向下突出的多个突出部127、以及具有用于与另一层或外部驱动电路接触的大面积的端部129。可延伸栅极线121以连接到可集成在绝缘基板110上的驱动电路。
优选地，栅极线121由诸如铝或铝合金的含铝金属、诸如银或银合金的含银金属、诸如铜或铜合金的含铜金属、诸如钼或钼合金的含钼金属、铬、钛或钽制成。栅极线121可以具有多层结构，该多层结构包括具有不同物理性质的两层薄膜。优选地，两层薄膜之一由低电阻率金属制成，用于减小栅极线121中的信号延迟或电压下降，该低电阻率金属包括含铝金属。另一层薄膜优选地由诸如铬、钼和钼合金、钽或钛的材料制成，其具有与诸如氧化铟锡(ITO)和氧化铟锌(IZO)的其它材料一致的良好的物理、化学及电接触特性。两层薄膜组合的很好实例是下部铬薄膜和上部铝(铝-钕合金)薄膜以及下部铝(铝合金)薄膜和上部钼薄膜。
此外，栅极线121的侧面逐渐变窄，并且该侧面相对基板110表面的倾斜角在约30-80°的范围内。
在栅极线121上形成优选地由氮化硅(SiNx)制成的栅极绝缘层140。
在栅极绝缘层140上形成优选地由氢化非晶硅(非晶硅简称为“a-Si”)制成的多个半导体带151。每个半导体带151基本上沿纵向延伸并且具有多个向栅电极124扩展(branched out)的突出部154。每个半导体带151在栅极线121的附近变宽，以使半导体带151覆盖大面积的栅极线121。
在半导体带151上形成优选地由硅化物或重掺杂有n型杂质的n+氢化非晶硅制成的多个欧姆接触带和欧姆接触岛161、165。每个欧姆接触带161具有多个突出部163，并且该突出部163与欧姆接触岛165成对地位于半导体带151的突出部154上面。
半导体带151和欧姆接触部161、165的侧面逐渐变窄，并且其倾斜角优选地在约30-80°之间的范围内。
在欧姆接触部161、165及栅极绝缘层140上形成多条数据线171、多个漏电极175及多个存储电容器导体177。
用于传送数据电压的数据线171基本上沿纵向延伸并与栅极线121交叉。每条数据线171包括扩展部179，该扩展部具有用于与另一层或外部装置接触的较大面积。
向漏电极175突出的每条数据线171的多个分支形成多个源电极173。每对源电极173和漏电极175彼此分离，并且相对于栅电极124彼此对置。栅电极124、源电极173及漏电极175与半导体带151的突出部154一起形成具有沟道的薄膜晶体管，该沟道形成在源电极173与漏电极175之间的突出部154中。
存储电容器导体177与栅极线121的突出部127重叠。
优选地，数据线171、漏电极175及金属件(metal piece)178由诸如铬、钼、钛、钽或其合金的难熔金属制成。然而，它们可以具有多层结构，该多层结构包括低电阻率薄膜(未示出)和接触良好的薄膜(未示出)。该组合的很好实例是下部钼薄膜、中间铝薄膜和上部钼薄膜，或者下部钛(或TiNx)薄膜、中间铝(或铝-钕合金)薄膜和上部钛(或TiNx)薄膜，以及上述的下部铬薄膜和上部铝-钕合金薄膜与下部铝薄膜和上部钼薄膜的组合。
与栅极线121类似，数据线171和漏电极175具有楔形的侧面，并且其倾斜角在约30-80°的范围内。
欧姆接触部161、165只夹置于下层半导体带151与在其上的上覆(overlying)数据线171和上覆漏电极175之间，并且降低在其间的接触电阻。半导体带151包括多个未被数据线171及漏电极175覆盖的露出部分，例如位于源电极173和漏电极175之间的部分。虽然，在大多数地方半导体带151窄于数据线171，但是如上所述，在栅极线121附近的半导体带151的宽度变宽，以使表面轮廓平滑，从而，防止数据线171的断开。
在数据线171、漏电极175、存储电容器导体177和半导体带151的露出部分上形成优选地由诸如氮化硅或氧化硅的无机材料制成的下部钝化层180p。
在下部钝化层180p上形成上部钝化层180q。优选地，上部钝化层180q由无机绝缘体(诸如氮化硅或氧化硅)、具有良好平坦特性的感光有机材料、或者通过等离子增强型化学汽相沉积(PECVD)形成的低介电绝缘材料(诸如a-Si:C:O和a-Si:C:F)制成。
下部及上部钝化层180p、180q具有多个接触孔182、185、187，用于分别露出数据线171的末端部分179、漏电极175及存储电容器导体177。下部及上部钝化层180p、180q与栅极绝缘层140具有多个接触孔181，用于露出栅极线121的末端部分129。
如果需要，可以省略下部钝化层180p。
在上部钝化层180q上形成多个像素电极190及多个接触辅助部81、82，其优选地由ITO或IZO制成。
像素电极190通过接触孔185、187分别与漏电极175及存储电容器导体177物理、电连接，从而像素电极190接收来自漏电极175的数据电压，并将接收到的数据电压传送到存储电容器导体177。
施加数据电压的像素电极190与在另一面板(未示出)上的共电极(未示出)一起产生电场，该电场使它们之间的液晶层(未示出)中的液晶分子重新定向。
像素电极190与共电极形成液晶电容器，其在薄膜晶体管断开后存储施加的电压。称为“存储电容器”的另一电容器并联到液晶电容器，设置该电容器用于提高电压存储能力。通过将像素电极190与相邻的栅极线21(称作“先前栅极线(previous gate line)”)重叠来得到存储电容器。通过在栅极线121处设置突出部127用于增加重叠面积并且通过在像素电极190下面设置存储电容器导体177用于减小端子之间的距离，来增加存储电容器的电容(即，存储电容)，该存储电容器导体连接到像素电极190并与突出部127重叠。
像素电极190与栅极线121及数据线171重叠以提高开口率，但这是可选择的。
接触辅助部81、82通过接触孔181、182分别与栅极线121的露出的末端部分129和数据线171的露出的末端部分179连接。接触辅助部81、82不是必不可少的，但被优选地用于保护露出部分129、179以及补充该露出部分129、179与外部装置的粘附性。
当将提供栅极信号的栅极驱动电路集成到绝缘基板110上时，接触辅助部81起到连接栅极线121的末端部分129和栅极驱动电路的作用。在其它实施例中，可以省略接触辅助部81。
根据本发明另一实施例，像素电极190由透明导电聚合物制成。对于反射型(reflective)液晶显示器，像素电极190由不透明反射金属制成。在这些情况中，接触辅助部81、82可以由不同于像素电极190的材料(诸如ITO或IZO)制成。
通过像素电极190及接触辅助部81、82露出的上部钝化层180q的表面低于在像素电极190及接触辅助部81、82下面的上部钝化层180q的表面。
现在，参照图3至图15及图1和图2详细说明根据本发明实施例的在图1及图2中示出的薄膜晶体管阵列面板的制造方法。
图3是根据本发明实施例的制造方法的第一步骤中图1和图2所示的薄膜晶体管阵列面板的布局图；图4是图3所示的薄膜晶体管阵列面板沿着IV-IV′线截取的截面图；图5及图6是图3所示的薄膜晶体管阵列面板沿着IV-IV′线截取的截面图，并示出了图4所示步骤之后的步骤；图7是在图6所示步骤之后的步骤中的薄膜晶体管阵列面板的布局图；图8是图7所示的薄膜晶体管阵列面板沿着VIII-VIII′线截取的截面图；图9及图10是图7所示的薄膜晶体管阵列面板沿着VIII-VIII′线截取的截面图，并示出了图8所示步骤之后的步骤；图11是在图10所示步骤之后的步骤中薄膜晶体管阵列面板的布局图；图12是图11的薄膜晶体管阵列面板沿着XII-XII′线截取的截面图；图13是图12所示步骤之后的步骤中的薄膜晶体管阵列面板的截面图；图14是图13所示步骤之后的步骤中的薄膜晶体管阵列面板的截面图；以及图15是图14所示步骤之后的步骤中的薄膜晶体管阵列面板的截面图。
如图3及图4所示，通过光刻光刻胶图样来喷涂金属薄膜并使其形成图样，以形成包括多个栅电极124和多个突出部127的多个栅极线121。
参照图5和图6，在顺序沉积栅极绝缘层140、本征a-Si层、非本征a-Si层之后，光刻本征a-Si层和非本征a-Si层，以在栅极绝缘层140上形成包括多个突出部154的多个本征半导体带151和多个非本征半导体带164。优选地，栅极绝缘层140由厚度约2500
Figure C200510125777D0020085448QIETU
至约5500
Figure C200510125777D0020085448QIETU
的氮化硅制成，并且优选地，沉积温度在约250℃和约500℃之间的范围内。
参考图7及图8，使用光刻胶薄膜，喷涂并蚀刻导电层，以形成包括多个源电极173的多条数据线171、多个漏电极175及多个存储电容器导体177。
去除光刻胶薄膜之前或之后，通过蚀刻去除未被数据线171、漏电极175及存储电容器导体177覆盖的非本征半导体带164一部分，以得到包括多个突出部163的多个欧姆接触带161和多个欧姆接触岛165并且露出本征半导体带151的一部分。然后，进行氧等离子处理，以使半导体带151的露出表面稳定。
参照图9，优选地，由无机材料(例如，氮化硅或氧化硅)制成的下部钝化层180p通过等离子增强型化学汽相沉积而形成，并且将优选地由感光有机材料制成的上部钝化层180q涂布在下部钝化层180p上。
参照图10，通过光掩模将上部钝化层180q曝光并显影，以形成多个接触孔181、182、185和187并且露出对应接触孔181、182、185和187的下部钝化层180p的一部分。
参照图11及图12，将下部钝化层180p的露出部分连同栅极绝缘层140一起进行干蚀刻，以得到多个接触孔181、182、185和187，用于露出栅极线121的末端部分129、数据线171的末端部分179、漏电极175及存储电容器导体177。
接下来，在通过接触孔181、182、185和187露出的栅极线121末端部分129和数据线171的末端部分179、漏电极175和存储电容器导体177以及上部钝化层180q上利用氩气进行等离子处理，并且通过喷涂来沉积优选地由诸如ITO、IZO或a-ITO(非晶氧化铟锡)的透明材料制成的导电层90。然后，将光刻胶60涂布在透明导电层90上，并且使用光掩模将其曝光并显影以露出透明导电层90的一部分。同时，等离子处理提高了在上部钝化层180q和透明导电层90之间的粘附力。
IZO的喷涂对象的实例是由日本Idemitsu公司生产的IDIXO(铟x-金属氧化物)。喷涂对象包括In2O3及ZnO，而且，在铟和锌总量中锌所占的比率优选地约15-20原子％。用于使接触电阻最小化的优选喷涂温度等于或低于约250℃。
接下来，如图14所示，使用光刻胶60作为蚀刻掩模，蚀刻透明导电层90的露出部分，以形成多个像素电极190和多个接触辅助部81、82。
参照图15，通过抛光，去除光刻胶60和上部钝化层180q。进行抛光工艺，直到去除预定厚度的上部钝化层180q，随后，从透明导电层90露出的上部钝化层180q的一部分低于在透明导电层90下面的上部钝化层180q的表面。如在该实施例中所示，当去除上部钝化层180q的上部时，去除通过等离子处理在上部钝化层180q的露出表面中形成的电荷。图15中的阴影部分表示通过抛光被去除的上部钝化层180q的部分。
最后，如图1和2所示，去除在第二钝化层180q上的光刻胶。
在根据本发明的该实施例中，在蚀刻对于像素电极190和多个接触辅助部81、82的透明导电层90之后，去除上部钝化层180q的露出表面，以消除由等离子处理形成的电荷，从而防止由于电荷所导致的LCD质量的劣化。
参照图16和17，将详细说明根据本发明另一实施例的LCD的薄膜晶体管阵列面板。
图16是根据本发明另一实施例的LCD的薄膜晶体管阵列面板的布局图；以及图17是图16示出的薄膜晶体管阵列面板沿着XVII-XVII′线截取的截面图。
在诸如透明玻璃的绝缘基板110上形成多条栅极线121及多条存储电极线131。
栅极线121基本上沿横向延伸并且相互分离，并传送栅极信号。每条栅极线121包括多个突出部，用于形成多个栅电极124以及末端部分129，该末端部分具有很大的面积，用于与另一层或外部驱动电路接触。可延伸栅极线121以连接到可以在绝缘基板110上集成的驱动电路。
与栅极线121分离的每条存储电极线131基本上沿横向延伸，并设置在相邻两条栅极线121之间。向存储电极线131提供诸如另一面板(未示出)的共电压的预定电压。
优选地，栅极线121及存储电极线131由诸如铝和铝合金的含铝金属、诸如银和银合金的含银金属、诸如铜和铜合金的含铜金属、诸如钼和钼合金的含钼金属、铬、钛或钽制成。栅极线121可以具有多层结构，该多层结构包括不同物理特性的两层薄膜。优选地，两层薄膜之一由包括含铝金属的低电阻率金属制成，用于减少信号延迟或在栅极线121中的电压下降。优选地，另一层薄膜由诸如铬、钼和钼合金、钛、钽的材料制成，该材料具有与诸如氧化铟锡及氧化铟锌的其它材料一致的良好的物理、化学、以及电接触特性。两层薄膜组合的很好实例是下部铬薄膜和上部铝(铝-钕合金)薄膜以及下部铝(铝合金)薄膜和上部钼薄膜。
另外，栅极线121及存储电极线131的侧面逐渐变窄，并且侧面相对于基板110表面的倾斜角在约30-80°的范围内。
优选地，在栅极线121上形成由氮化硅(SiNx)制成的栅极绝缘层140。
优选地，在栅极绝缘层140上形成由氢化非晶硅(简称“a-Si”)制成的多个半导体带151和多个半导体岛157。每个半导体带151基本上沿纵向延伸，并具有多个向栅电极124扩展的突出部154和多个设置在存储电极线131上的突起部152。
优选地，在半导体151上形成由硅化物或重掺杂有n型杂质的n+氢化a-Si制成的多个欧姆接触带和岛161、165。每个欧姆接触带161具有多个突出部163，并且该突出部163与欧姆接触岛165成对地位于半导体151的突出部154上。
半导体带151和欧姆接触部161、165的侧面逐渐变窄，并且其倾斜角优选在约30-80°的范围内。
在欧姆接触部161、165及栅极绝缘层140上形成多条数据线171及多个漏电极175。
用于传送数据电压的数据线171基本上沿纵向延伸，并与栅电极线121和存储电极线131交叉。每条数据线171具有端部179，该端部具有很大面积，用于与另一层或外部装置接触，并且向漏电极175突出的每条数据线171的多个分支形成多个源电极173。每组栅电极124、源电极173、和漏电极175以及半导体带151的突出部154形成TFT，该TFT具有在半导体突出部154中形成的沟道，该半导体突出部设置在源电极173和漏电极175之间。
优选地，数据线171及漏电极175由包括铬、钼、钛、钽或其合金的难熔金属制成。优选地，它们可具有包括低电阻率薄膜和接触良好薄膜的多层结构。
同时，根据该实施例的TFT阵列面板的半导体带151具有与数据线171和漏电极175及下层欧姆接触部161、165几乎相同的平面形状。然而，半导体带151的突出部154包括一些未被数据线171及漏电极175覆盖的露出部分，例如位于源电极173与漏电极175之间的部分。
与栅极线121类似，数据线171和漏电极175具有楔形的侧面，并且其倾斜角在约30-80°的范围内。
在数据线171、漏电极175及半导体带151的露出部分上形成优选地由氮化硅或氧化硅制成的下部钝化层180p，并且在其上形成优选由具有良好平坦特性的感光有机材料制成的上部钝化层180q。
下部及上部钝化层180p、180q具有多个接触孔182和185，用于分别露出数据线171的末端部分179和漏电极175。钝化层180和栅极绝缘层140具有多个接触孔181，用于露出栅极线121的末端部分129。
在上部钝化层180q上形成优选地由ITO或IZO组成的多个像素电极190及多个接触辅助部81、82。
像素电极190通过接触孔185与漏电极175物理、电连接，以使像素电极190接收来自漏电极175的数据电压。
提供有数据电压的像素电极190与在另一面板(未示出)上的共电极配合产生电场，该电场使设置在其间的液晶层中的液晶分子重新定向。
像素电极190与栅极线121及数据线171重叠，以提高孔径比，但这是可选择的。
接触辅助部81、82通过接触孔181、182分别连接到栅极线121的露出的末端部分129及数据线171的露出的末端部分179。接触辅助部81、82不是必不可少的，但被优选地用于保护露出部分129和179以及补充露出部分129、179与外部器件的粘附性。
当将提供栅极信号的栅极驱动电路集成到绝缘基板110上时，接触辅助部81起到连接栅极线121的末端部分129和栅极驱动电路的作用。在其它的实施例中，可以省略接触辅助部81。
根据本发明另一实施例，像素电极190由透明导电聚合物制成。对于反射型液晶显示器，像素电极190由不透明反射金属制成。在这些情况中，接触辅助部81、82可以由不同于像素电极190的材料(例如，ITO或IZO)制成。
现在，将参照图18至图29以及图16和图17，详细地说明根据本发明实施例的图16及图17所示的薄膜晶体管阵列面板的制造方法。
图18是在根据本发明另一实施例的制造方法的第一步骤中图16及图17所示的薄膜晶体管阵列面板的布局图；图19是图18的薄膜晶体管阵列面板沿着XIX-XIX′线截取的截面图；图20及图21是图18所示的薄膜晶体管阵列面板沿着XIX-XIX′线截取的截面图，并示出了图19所示步骤之后的步骤；图22是图21所示步骤之后的步骤中的薄膜晶体管阵列面板的布局图；图23是图22所示的薄膜晶体管阵列面板沿着XXIII-XXIII′线截取的截面图；图24是图22的薄膜晶体管阵列面板沿着XXIII-XXIII′线截取的截面图，并示出图23所示步骤之后的步骤；图25是图24所示步骤之后的步骤中的薄膜晶体管阵列面板的布局图；图26是图25所示的薄膜晶体管阵列面板沿着XXVI-XXVI′线截取的截面图；图27是图26所示步骤之后的步骤中的薄膜晶体管阵列面板的截面图；图28是图27所示步骤之后的步骤中的薄膜晶体管阵列面板的截面图；以及图29是图28所示步骤之后的步骤中的薄膜晶体管阵列面板的截面图。
参照图18及图19，通过沉积并且光刻导电层，在基板110上形成包括多个栅电极124的多条栅极线121和多条存储电极线131。
参照图20，通过CVD，顺序地沉积栅极绝缘层140、本征a-Si层150和非本征a-Si层160(即，层140、150、160)。通过喷涂来沉积导电层170，并在导电层170上涂布光刻胶。
通过曝光掩模(未示出)，使光刻胶暴露于光并使其显影，以使显影的光刻胶具有随位置而改变的厚度(position dependentthickness)。在图20中所示的光刻胶包括多个厚度减少的第一至第三位置。位于布线区A上的第一位置和位于沟道区B上的第二区域分别由参考标号52和54表示，并且没有参考标号表示位于剩余区C上的第三区域，这是由于它们具有基本上零厚度以露出导电层170的下层部分。
曝光掩模透光区、遮光区和半透明区分别对应剩余区C、布线区A和沟道区B。
接下来，如图21所示，通过使用光刻胶52、54作为蚀刻掩模湿蚀刻或干蚀刻，来去除在剩余区B上的导电层170的露出部分，以露出非本征a-Si层160的下层部分。
参考标号174表示导电层170的一部分，该导电层包括彼此连接的数据线171和漏电极175。
接下来，优选地，通过干蚀刻来去除在区域B上的非本征非晶硅层160的露出部分以及本征非晶硅层150的露出部分，并去除光刻胶54的第二部分，以露出导体174的一部分。
通过抛光，去除在沟道区B上剩余的光刻胶的第二部分54的残余部分。
在此步骤中，得到半导体带151，并且参考标号164表示包括彼此连接的欧姆接触带和岛161和165的非本征非晶硅层160的一部分，其被称为“非本征半导体带”。
参照图22及图23，去除在沟道区C上的导体174的一部分和非本征a-Si带164以及光刻胶的第一部分52。
这样，每个导体174被分成将得到的数据线171和多个漏电极175，并且每个非本征半导体带164被分成将得到的欧姆接触带161和多个欧姆接触岛165。
参照图24，在数据线171、漏电极175和半导体带151的露出部分上形成优选地由氮化硅或氧化硅制成的下部钝化层180p，并且在其上形成优选地由具有良好平坦特性的感光有机材料制成的上部钝化层180q。
参照图25及图26，蚀刻上部和下部钝化层180p、180q以及栅极绝缘层140以形成多个接触孔185、181和182，分别用于露出漏电极175、数据线171的末端部分179和栅极线121的末端部分129，如图9-12所示。
参照图27、28，使用氩气在栅极线121和数据线171的末端部分129和179的露出部分以及漏电极175和上部钝化层180q上进行等离子处理，通过喷涂来沉积优选地由透明材料(诸如ITO、IZO和a-ITO(非晶氧化铟锡))制成的导电层90。然后，在透明导电层90上涂布光刻胶60，使用光掩模，曝光并显影透明导体层90的露出部分，并且使用光刻胶60作为蚀刻掩模，蚀刻透明导电层90的露出部分，以形成多个像素电极190和多个接触辅助部81、82，如图13和14所示。
参照图29，通过抛光，去除光刻胶60和上部钝化层180q的一部分，以通过等离子处理去除在上部钝化层180q的露出表面上形成的电荷。图29中的阴影部分表示通过抛光去除的上部钝化层180q的一部分，如图15所示。
最后，如图16及图17所示，在上部钝化层180q上去除光刻胶60。
由于根据实施例的TFT阵列面板的制造方法，使用一光刻工艺同时形成数据线171、漏电极175、半导体151和欧姆接触部163和165，所以通过省略光刻步骤以及上述实施例的效果，简化制造工艺。
随后，将参照附图，说明根据本发明另一实施例的包括多晶硅的薄膜晶体管阵列面板及其制造方法。
图30是根据本发明另一实施例的TFT阵列面板的布局图，图31是图30所示的显示区沿XXXI-XXXI′-XXXI＂线截取的截面图。
在例如透明玻璃、石英或蓝宝石的绝缘基板110上形成优选地由氧化硅(SiO2)或氮化硅(SiNx)制成的遮挡薄膜111。遮挡薄膜111可以具有双层结构。
在遮挡薄膜111上形成优选地由多晶硅制成的多个半导体岛151。每个半导体岛151基本上沿横向延伸，其两个末端部分具有很大面积，用于与上覆导电层接触。
每个半导体岛151包括多个非本征区和至少一个本征区，非本征区包含N型或P型导电性杂质，并且具有重掺杂区和轻掺杂区，本征区几乎不含有导电性杂质。
关于半导体岛151，本征区包括沟道区154a、154b，非本征区包括多个重掺杂区，例如相对于沟道区154a和154b，彼此分离的源极区和漏极区153、155。非本征区还包括重掺杂的无效区域(dummy region)157、以及设置在本征区154a、154b和重掺杂区153、155之间的多个轻掺杂区152a、152b。这里，源极区和漏极区的数量可以是变化的，沟道区的数量根据源极区和漏极区的数量也是可以变化的。
与靠近半导体岛的表面设置的重掺杂区153、155和157相比，轻掺杂区152a、152b具有相对小的厚度和长度。轻掺杂区152a、152b设置在重掺杂区153、155和157和沟道区154a、154b之间，被称为“轻掺杂漏极(LDD)区”，并且它们防止TFT的漏电流。LDD区可以被基本上不含有杂质的补偿区取代。
杂质包括诸如硼(B)和砷(As)的N型杂质以及诸如硼(B)和镓(Ga)的P型杂质。
优选地由氧化硅(SiO2)或氮化硅(SiNx)制成的栅极绝缘层140形成在半导体岛151上。
在栅极绝缘层140上分别形成包括多条栅极线121和多条存储电极线131的多个栅极导体。
用于传送栅极信号的栅极线121基本上沿横向延伸并包括多个向下突出的栅电极124a和124b以分别与半导体岛151的沟道区154a、154b重叠。每条栅极线121可以包括扩展的末端部分(未示出)，该扩展的末端部分具有很大面积，用于与另一层或外部驱动电路接触。栅极线121可以直接连接到栅极驱动电路，用于产生栅极信号，栅极驱动电路可以集成在基板110上。栅电极124a、124b可以分别与轻掺杂区152a和152b重叠。
向存储电极线131提供诸如共电压的预定电压并包括在邻近的栅极线121(称为“先前栅极线”)附近延伸的多个存储电极133。
优选地，栅极导体121和131由低电阻率材料制成，低电阻率材料包括诸如铝和铝合金(如，铝-钕)的含铝金属、诸如银和银合金的含银金属、诸如铜和铜合金的含铜金属、诸如钼和钼合金的含钼金属、铬、钛和钽。栅极导体121、131和124b可以具有多层结构，该多层结构包括不同物理特性的两层薄膜。优选地，两层薄膜之一由诸如含铝金属、含银金属和含铜金属的低电阻率金属制成，用于减少栅极导体121和131中的信号延迟或电压下降。另一层薄膜优选地由诸如铬、钼和钼合金、钽或钛的材料制成，其具有与诸如氧化铟锡(ITO)和氧化铟锌(IZO)的其它材料一致的良好的物理、化学及电接触特性。两层薄膜组合的很好实例是下部铬薄膜和上部铝-钕合金薄膜以及下部铝薄膜和上部钼薄膜。
另外，栅极导体121、131和124b的侧面相对于基板110的表面倾斜以提高与上覆层的粘附性。
在栅极导体121、131及140b上形成层间绝缘层600。优选地，层间绝缘层600由具有良好平坦特性的感光有机材料、或者通过等离子增强型化学汽相沉积形成的低介电绝缘材料(诸如a-Si:C:O和a-Si:C:F)、或无机材料(诸如氮化硅或氧化硅)制成。
层间绝缘层600具有多个接触孔603、605，分别用于露出源极区153和155。
包括多条数据线171及多个漏电极175的多个数据导体形成在层间绝缘层600上。
用于传送数据电压的数据线171基本上沿纵向延伸并与栅极线121交叉。每条数据线171包括通过接触孔603连接到源极区153的多个源电极173。每条数据线171包括扩展的末端部分，该扩展的末端部分具有很大面积，用于与另一层或外部驱动电路接触。栅极线171可以直接连接到栅极驱动电路，用于产生栅极信号，该栅极驱动电路可以集成在基板110上。存储电极133设置在与其相邻的数据线171之间。
漏电极175与源电极173分离，并通过接触孔605连接到漏极区155。
优选地，数据导体171及175由难熔金属制成，难熔金属包括钼、铬、钛、钽及其合金。数据导体可以具有多层结构，该多层结构优选地包括低电阻率薄膜和接触良好的薄膜。多层结构的很好的实例包括钼下部薄膜、铝中间薄膜和钼上部薄膜，以及铬下部薄膜和铝-钕上部薄膜与铝下部薄膜和钼上部薄膜的上述组合。
与栅极导体121和131数据导体类似，数据导体171及175具有相对于基板110表面逐渐变窄的侧面。
在数据导体171及层间绝缘层600上形成钝化层180。优选地，钝化层180也由具有良好平坦特性的感光有机材料、通过PECVD形成的低介电绝缘材料(诸如a-Si:C:O和a-Si:C:F)、或无机材料(例如，氮化硅和氧化硅)制成。
钝化层180具有多个接触孔185、182，分别用于露出漏电极175及数据线171的末端部分。钝化层180和层间绝缘层600还可以具有多个接触孔(未示出)，用于露出栅极线121的末端部分。
在钝化层180上形成多个像素电极190及多个接触辅助部82，多个像素电极及多个接触辅助部优选地由诸如IZO或ITO的透明导体和诸如铝或银的不透明反射导体的至少一种制成。
像素电极190通过接触孔185物理、电连接到漏电极175，从而像素电极190通过漏电极175接收来自漏极区155的数据电压。
接触辅助部82通过接触孔182连接到数据线171的末端部分。接触辅助部82保护数据线171的末端部分并且补充外部装置和数据线171的粘附性。
提供有数据电压的像素电极190与在另一面板(未示出)上的共电极配合产生电场，该电场确定设置在其间的液晶层(未示出)中液晶分子的方向，或形成用于在两个电极之间设置的发光层中发射光的电流。
像素电极190与包括存储电极133的存储电极线131形成存储电容器，如有必要，可以忽略存储电极133。
像素电极190与栅极线121和数据线171重叠，以提高孔径比，但这是可选的。
现在，参照图32A至图39以及图30和图31，详细说明根据本发明实施例的图30及图31所示的薄膜晶体管阵列面板的制造方法。
图32A是在根据本发明实施例的制造方法的第一步骤中的图30及图31所示的薄膜晶体管阵列面板的布局图；图32B是图32A的薄膜晶体管阵列面板沿着XXXIIb-XXXIIb′-XXXIIb＂线截取的截面图；图33A是图32A所示步骤之后的步骤中的薄膜晶体管阵列面板的布局图；图33B是图33A的薄膜晶体管阵列面板沿着XXXIIIb-XXXIIIb′-XXXIIIb＂线截取的截面图；图34是图33A所示的薄膜晶体管阵列面板沿着XXXIIIb-XXXIIIb′-XXXIIIb＂线截取的截面图，并示出了图33B中所示步骤之后的步骤；图35A是图34所示步骤之后的步骤中的薄膜晶体管阵列面板的布局图；图35B是图35A所示的薄膜晶体管阵列面板沿着XXXVb-XXXVb′-XXXVb＂线截取的截面图；图36A是图35A所示步骤之后的步骤中的薄膜晶体管阵列面板的布局图；图36B是图36A的薄膜晶体管阵列面板沿着XXXVIb-XXXVIb′-XXXVIb＂线截取的截面图；图37是图36A的薄膜晶体管阵列面板沿着XXXVIb-XXXVIb′-XXXVIb＂线截取的截面图，并且示出图36B所示的步骤之后的步骤；图38是图36A所示的薄膜晶体管阵列面板沿着XXXVIb-XXXVIb′-XXXVIb＂线截取的截面图，并示出图37所示步骤之后的步骤；图39是图36A所示的薄膜晶体管阵列面板沿着XXXVIb-XXXVIb′-XXXVIb＂线截取的截面图，并示出图38所示步骤之后的步骤。
参照图32A及图32B所示，在绝缘基板110上形成遮挡薄膜111，在其上沉积优选地由非晶硅制成的半导体层。随后，通过激光退火、炉内退火或固化，使半导体层结晶，并通过光刻法以及蚀刻来形成图样以形成多个半导体岛151。
参照图33A及图33B，沉积优选地由氧化硅或氮化硅制成的栅极绝缘层140并顺次在其上沉积栅极导体薄膜。
接下来，在栅极导体薄膜上形成光刻胶(PR)。并且使用光刻胶PR作为蚀刻掩模，使栅极导体薄膜形成图样以形成多个栅极导体，该栅极导体包括具有栅电极124a、124b的多个栅极线121和多个存储电极线131。同时，优选地，执行过蚀刻(over etch)，并且过蚀刻使栅极导体121及131的边缘位于光刻胶PR的边缘内。
接下来，使用约3-40eV的低能量，通过PECVD或等离子感光乳剂(plasma emulsion)将高浓度的N型或P型杂质注入半导体岛151，以使位于光刻胶PR下面的半导体岛151的区域不被掺杂而半导体岛151的剩余区被重掺杂，因而形成源极区和漏极区153、155、无效区域157以及沟道区154a、154b。低能量防止由于产生高能量的高电压而导致的损坏以稳定TFT的特性。在掺杂工艺之后，可以去除光刻胶。
参照图34，去除光刻胶图样PR，并且使用高能量，通过使用扫描设备或离子束设备将低浓度N型或P型杂质注入到半导体岛151中，以使设置在栅极导体121、131下面的半导体岛151的区域不被掺杂，并且半导体岛151的剩余区域被掺杂以在沟道区154a、154b的上侧部形成轻掺杂区152a和152b。为了形成轻掺杂区152a、152b，可以使用在栅电极124a侧面形成的隔离片(spacer)，并且栅极导体121、131可以具有包括不同蚀刻速度的金属的双层结构。
参照35A及图35B，沉积层间绝缘层600并使其形成图样，以形成多个接触孔603、605，用于露出源极区153和漏极区155。
接下来，在层间绝缘层600上形成包括具有源极区153的多条数据线171和漏电极175的多个数据导体。
参照图36A和图36B，在层间绝缘层上形成优选地由具有良好平坦特性的感光有机材料制成的钝化层180，并使其形成图样，以形成多个接触孔185、182，用于露出漏电极175及数据线171的末端部分。
参照图37及图38，使用氩气在漏电极175和数据线171的末端部分的露出部分以及钝化层180上进行等离子处理，并且通过喷涂来沉积优选地由透明材料制成的导电层90。然后，将光刻胶60涂布在透明导电层90上，并且使用光掩模，将其曝光并显影，以露出透明导电层90的一部分，并且使用光刻胶60作为蚀刻掩模，蚀刻透明导电层90的露出部分，以形成多个像素电极190和多个接触辅助部82。
参照图39，通过抛光，去除光刻胶60和钝化层180的一部分，以通过等离子处理，去除积聚在上部钝化层180的露出表面的电荷。
最后，如图30和31所示，去除在上部钝化层180上的光刻胶60。
如上所述，在蚀刻用于像素电极和多个接触辅助部的透明导电层之后，去除钝化层180q的露出表面，以消除通过等离子处理所形成的电荷，从而避免了由于电荷而导致的LCD质量的劣化。
而且，由于使用光刻工艺，根据实施例的TFT阵列面板的制造方法同时形成数据线、半导体和欧姆接触部，因此简化了制造过程。
上面的描述可适用于诸如OLED的其它平板显示装置。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种薄膜晶体管阵列面板的制造方法，所述方法包括：
在基板上形成包括栅电极、漏电极、源电极及半导体的薄膜晶体管；
在所述源电极及所述漏电极上形成第一钝化层；
在所述第一钝化层上形成透明导电层；
使用光刻胶作为蚀刻掩模，蚀刻所述透明导电层，以露出所述第一钝化层的一部分并形成与所述漏电极连接的像素电极；
将所述光刻胶和所述第一钝化层抛光；以及
去除所述光刻胶。
2.根据权利要求1所述的方法，其中，进行所述光刻胶和所述第一钝化层的抛光，直到从所述像素电极露出的所述第一钝化层的表面低于在所述像素电极下面的所述第一钝化层的表面。
3.根据权利要求2所述的方法，其中，所述第一钝化层包括有机材料。
4.根据权利要求1所述的方法，还包括：在所述漏电极和所述源电极与所述第一钝化层之间形成第二钝化层。
5.根据权利要求4所述的方法，其中，所述第二钝化层包括无机材料。
6.根据权利要求2所述的方法，还包括：
在所述半导体与所述源电极、所述漏电极之间形成欧姆接触层。
7.根据权利要求6所述的方法，其中，所述源电极、所述漏电极、所述欧姆接触层以及所述半导体的形成包括：
沉积本征硅层及非本征硅层；
蚀刻所述本征硅层及所述非本征硅层，以形成所述半导体及非本征半导体；
形成导体层；
蚀刻所述导体层，以形成所述源电极和所述漏电极；以及
蚀刻在所述源电极和所述漏电极之间露出的所述非本征半导体，以形成所述欧姆接触层。
8.根据权利要求6所述的方法，其中，所述源电极、所述漏电极、所述欧姆接触层、以及所述半导体的形成包括：
沉积本征硅层和非本征硅层；
在所述非本征硅层上形成导体层；
蚀刻所述本征硅层和所述非本征硅层，以形成所述半导体及非本征半导体；
蚀刻所述导体层，以形成所述源电极和所述漏电极；以及
蚀刻在所述源电极和所述漏电极之间露出的所述非本征半导体，以形成所述欧姆接触层。
9.一种薄膜晶体管阵列面板的制造方法，所述方法包括：
形成包括本征区及非本征区的半导体；
形成覆盖所述半导体的栅极绝缘层；
形成与所述半导体的所述本征区重叠的栅极线；
形成覆盖所述栅极线及所述栅极绝缘层的层间绝缘层；
形成分别连接到所述半导体的所述非本征区的数据线和漏电极；
形成覆盖所述数据线及所述漏电极的钝化层；
在所述钝化层上形成透明导电层；
使用光刻胶作为蚀刻掩模来蚀刻所述透明导电层，以露出所述钝化层的一部分并形成与所述漏电极连接的像素电极；
将所述钝化层和所述光刻胶抛光；以及
去除所述光刻胶。
10.根据权利要求9所述的方法，其中，进行所述钝化层和所述光刻胶的抛光，直到从所述像素电极露出的所述钝化层的表面低于在所述像素电极下面的所述钝化层的表面。
11.根据权利要求9所述的方法，其中，所述钝化层包括有机材料。
12.一种薄膜晶体管阵列面板，包括：
绝缘基板；
薄膜晶体管，形成在所述绝缘基板上，并且包括栅电极、漏电极、源电极和半导体；
第一钝化层，形成在所述源电极及所述漏电极上，包括第一部分和第二部分、以及第一接触孔；以及
像素电极，形成在所述第一钝化层的所述第一部分上，并通过所述第一接触孔连接至所述漏电极，
其中，所述第二部分的表面被露出并且低于在所述像素电极下面的所述第一钝化层的所述第一部分的表面。
13.根据权利要求12所述的薄膜晶体管阵列面板，其中，所述第一钝化层包括有机材料。
14.根据权利要求12所述的薄膜晶体管阵列面板，其中，所述第一钝化层具有感光性。
15.根据权利要求12所述的薄膜晶体管阵列面板，还包括：在所述第一钝化层下面形成的第二钝化层以及位于对应所述第一接触孔位置的第二接触孔。
16.根据权利要求15所述的薄膜晶体管阵列面板，其中，所述第二钝化层包括氮化硅。
17.根据权利要求12所述的薄膜晶体管阵列面板，其中，所述半导体包括非本征半导体和本征半导体。
18.一种薄膜晶体管阵列面板，包括：
绝缘基板；
半导体，形成在所述绝缘基板上，并包括非本征区及本征区；
栅极绝缘层，其覆盖所述半导体；
栅极线，形成在所述栅极绝缘层上，并与所述半导体的所述本征区重叠；
层间绝缘层，覆盖所述栅极线和所述栅极绝缘层；
包括源电极的数据线以及与所述数据线分离的漏电极，形成在所述层间绝缘层上；
第一钝化层，形成在所述漏电极和所述数据线上，包括第一部分及第二部分、以及第一接触孔；以及
像素电极，形成在所述第一钝化层的所述第一部分上，并通过所述第一接触孔连接至所述漏电极，
其中，所述第二部分的表面被露出并且低于在所述像素电极下面的所述第一钝化层的所述第一部分的表面。
19.根据权利要求18所述的薄膜晶体管阵列面板，其中，所述第一钝化层包括有机材料。
20.根据权利要求18所述的薄膜晶体管阵列面板，其中，所述第一钝化层具有感光性。
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