KR20010105974A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

먼저, 알루미늄 계열의 도전막과 알루미늄과 규소를 포함하는 도전막을 차례로 적층하고 패터닝하여 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 가로 방향의 게이트 배선 및 그 상부에 제1 저저항층을 형성한다. 다음, 게이트 절연막을 형성하고, 그 상부에 반도체층 및 저항 접촉층을 차례로 형성한다. 이어, 알루미늄과 규소를 포함하는 도전막과 알루미늄 계열의 도전막과 알루미늄과 규소를 포함하는 도전막을 차례로 적층하고 패터닝하여 제2 저저항층과 게이트선과 교차하는 데이터선, 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선과 제3 저저항층을 차례로 형성한다. 이어, 보호막을 적층하고 패터닝하여 드레인 전극, 게이트 패드 및 데이터 패드 상부의 제1 및 제3 저저항층을 각각 드러내는 접촉 구멍을 형성한다. 이어, IZO를 적층하고 패터닝하여 제1 및 제3 저저항층을 경유하여 드레인 전극, 게이트 패드 및 데이터 패드와 각각 연결되는 화소 전극, 보조 게이트 패드 및 보조 데이터 패드를 형성한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE INCLUDING THE CONTACT STRUCTURE AND METHOD MANUFACTURING THE SAME}
본 발명은 배선의 접촉 구조 및 그의 제조 방법, 이를 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치에서 배선은 신호가 전달되는 수단으로 사용되므로 신호 지연을 최소화하는 것이 요구된다.
이때, 신호 지연을 방지하기 위하여 배선은 저저항을 가지는 금속 물질, 특히 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 알루미늄 계열의 금속 물질을 사용하는 것이 일반적이다. 그러나, 알루미늄 계열의 배선은 물리적 또는 화학적인 특성이 약하기 때문에 접촉부에서 다른 도전 물질과 연결될 때 부식이 발생하여 접촉 저항을 상승하여 반도체 소자의 특성을 저하시키는 문제점을 가지고 있다. 이러한 접촉 특성을 개선하기 위해서는 배선을 알루미늄 계열로 형성할 때 다른 금속을 개재할 수 있으나, 다층의 배선을 형성하기 위해서는 서로 다른 식각액이 필요할 뿐 아니라 여러 번의 식각 공정이 필요하게 되어 제조 공정이 복잡해진다.
한편, 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각 형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이며, 박막 트랜지스터는 두 기판 중 하나에 형성되는 것이 일반적이다.
이러한 액정 표시 장치에서도, 신호 지연을 방지하기 위하여 배선은 저저항을 가지는 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 저저항 물질을 사용하는 것이 일반적이다. 그러나, 액정 표시 장치에서와 같이 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 사용하여 화소 전극을 형성하거나 패드부의 신뢰성을 확보하는 경우에 알루미늄 계열의 금속과 ITO 또는 IZO의 접촉 특성이 좋지 않아 몰리브덴 계열 또는 크롬 등의 다른 금속을 개재하지만, 접촉부에서 알루미늄 또는 알루미늄 합금은 제거해야 하므로 제조 공정이 복잡해지는 문제점이 가지고 있다.
한편, 액정 표시 장치를 제조 방법 중에서, 박막 트랜지스터가 형성되어 있는 기판은 마스크를 이용한 사진 식각 공정을 통하여 제조하는 것이 일반적이다. 이때, 생산 비용을 줄이기 위해서는 마스크의 수를 적게 하는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 저저항 물질로 이루어진 동시에 저저항의 접촉 특성을 가지는 배선의 접촉 구조 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 과제는 우수한 접촉 특성을 가지는 배선의 접촉 구조를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제조하는 방법을 제공하는 것이다.
또한, 본 발명의 다른 과제는 박막 트랜지스터 기판의 제조 방법을 단순화하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고,
도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 잘라 도시한 단면도이고,
도 3a, 4a, 5a, 6a 및 7a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정에서의 박막 트랜지스터 기판의 배치도이고,
도 3b는 도 3a에서 IIIb-IIIb' 선을 따라 절단한 단면도이고,
도 4b는 도 4a에서 IVb-IVb' 선을 따라 잘라 도시한 도면으로서 도 3b의 다음 단계를 도시한 단면도이고,
도 5b는 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 4b의 다음 단계를 도시한 단면도이고,
도 6b는 도 6a에서 VIb-VIb' 선을 따라 잘라 도시한 도면으로서 도 5b의 다음 단계를 도시한 단면도이고,
도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 8 및 도 9는 도 7에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX'선을 따라 잘라 도시한 단면도이고,
도 10a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 10b 및 10c는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선을 따라 잘라 도시한 단면도이며,
도 11a 및 11b는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선을 따라 잘라 도시한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고,
도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선을 따라 잘라 도시한 단면도이며,
도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선을 따라 잘라 도시한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고,
도 16a는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 16b 및 16c는 각각 도 16a에서 XVIb-XVIb' 선 및 XVIc-XVIc' 선을 따라 잘라 도시한 단면도이다.
이러한 문제점을 해결하기 위하여 본 발명에서는 알루미늄 계열의 금속으로 이루어진 배선의 상부 또는 하부에 적어도 알루미늄과 규소를 포함하는 저저항층을 형성한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법에서는, 우선, 게이트 배선과 게이트 배선과 절연되어 있는 데이터 배선을 형성한다. 이어, 게이트 배선과 데이터 배선 중 적어도 어느 하나의 상부에 알루미늄과 규소를 포함하는 저저항층을 형성하고, 저저항층을 경유하여 게이트 배선 또는 데이터 배선과 전기적으로 연결되는 도전층을 형성한다.
이때, 게이트 배선 또는 데이터 배선은 알루미늄 계열의 도전 물질로 형성하고 도전층은 투명한 도전 물질인 IZO로 형성하는 것이 바람직하다.
여기서, 저저항층은 알루미늄과 1~10 at% 이하의 규소를 포함하는 타겟을 이용한 스퍼터링으로 형성할 수 있으며, 저저항층은 게이트 배선의 상부에만 형성할 수 있으며 데이터 배선의 상부에만 형성할 수도 있다.
또한, 데이터 배선의 하부에 크롬 또는 몰리브덴 또는 몰리브덴 합금을 포함하는 버퍼막 또는 알루미늄과 1~30 at% 이하의 규소를 포함하는 타겟을 이용한 스퍼터링으로 도전막을 형성할 수 있다.
게이트 배선은 가로 방향으로 뻗어 있는 게이트선, 게이트선과 연결되어 있는 게이트 전극 및 외부로부터 주사 신호를 전달받아 게이트선으로 전달하는 게이트 패드를 포함하며, 데이터 배선은 세로 방향으로 뻗어 있는 데이터선, 데이터선과 연결되어 있는 소스 전극, 소스 전극과 분리되어 있으며 게이트 전극을 중심으로 소스 전극과 마주하는 드레인 전극 및 외부로부터 영상 신호를 전달받을 데이터선으로 전달하는 데이터 패드를 포함한다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
반도체 장치, 특히 신호를 전달하는 배선으로는 신호의 지연을 최소화하기 위하여 15μΩcm 이하의 낮은 비저항을 가지는 알루미늄 계열의 금속 물질이 적합하다. 이때, 배선은 외부로부터 신호를 받거나, 외부로 신호를 전달하기 위해 다른 도전층과 연결되어야 하는데, 제조 과정에서 다른 물질과 접촉할 때 쉽게 부식되지 않아야 한다. 이를 위하여 본 발명의 실시예에 따른 배선의 접촉 구조 제조 방법에서는, 우선 기판 상부에 저저항을 가지는 금속으로 이루어진 배선과 그 상부에 도전 물질과 규소를 포함하는 저저항층을 형성하고, 이어, 이들을 덮는 절연막을 적층하고 패터닝하여 배선 상부의 저저항층을 드러내는 접촉 구멍을 형성하고, 절연막의 상부에 접촉 구멍을 통하여 저저항층을 경유하여 배선과 전기적으로 연결되는 도전층을 형성한다.
여기서, 도전층은 투명한 도전 물질로 형성할 수 있으며, ITO(indium tin oxide) 또는 IZO(indium zinc oxide)인 것이 바람직하며, 배선은 저저항을 가지는알루미늄 계열의 금속으로 형성하는 것이 좋다.
이때, 저저항층은 저항을 고려하여 1~10 at% (atomic percent) 이하의 규소와 알루미늄 계열의 도전 물질을 포함하는 타겟을 이용한 스퍼터링 방법으로 형성하는 것이 바람직하다.
여기서, 저저항층은 알루미늄 계열의 배선과 ITO 또는 IZO의 도전층 사이의 접촉 저항을 낮추거나 접촉부에서 알루미늄 계열의 배선이 부식되는 것을 방지하는 기능을 가진다.
여기서 배선은 액정 표시 장치용 박막 트랜지스터의 게이트 배선 또는 데이터 배선으로 사용될 수 있다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 잘라 도시한 단면도이다.
절연 기판(10) 위에 저저항을 가지는 알루미늄 계열의 금속 물질로 이루어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다.
게이트 배선(22, 24, 26)의 상부에는 알루미늄 계열의 도전 물질과 규소를포함하는 제1 저저항층(320)이 형성되어 있다.
기판(10) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26) 및 저저항층(320)을 덮고 있으며, 게이트 절연막(30)은 이후에 형성되는 보호막(70)과 함께 게이트 패드(24) 상부의 저저항층(320)을 드러내는 접촉 구멍(74)을 가진다.
게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항 접촉층(54, 56)이 각각 형성되어 있다.
저항 접촉층(54, 56) 및 게이트 절연막(30) 위에는 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 이루어진 데이터 배선(62, 64, 66, 68)이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항 접촉층(54)의 상부까지 연장되어 있는 소스 전극(64), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 소스 전극(64)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(64)의 반대쪽 저항 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다.
데이터 배선(62, 64, 66, 68)은 본 발명의 실시예와 같이 알루미늄 계열의단일막으로 형성하는 것이 바람직하지만, 이중층이상으로 형성될 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. 그 예로는 Cr/Al(또는 Al 합금) 또는 Al/Mo 등을 들 수 있다.
또한, 데이터 배선(62, 65, 66, 68)의 하부 및 상부에는 데이터 배선(62, 65, 66, 68)과 동일한 모양으로 형성되어 있으며, 알루미늄 계열의 도전 물질과 규소를 포함하는 제2 및 제3 저저항층(760, 650)이 형성되어 있다.
데이터 배선(62, 64, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. 보호막(90)에는 드레인 전극(66) 및 데이터 패드(68) 상부의 상부 저저항층(760)을 각각 드러내는 접촉 구멍(76, 78)이 각각 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 패드(24) 상부의 저저항층(320)을 드러내는 접촉 구멍(74)이 형성되어 있다.
여기서, 제1 및 제3 저저항층(320, 760)은 이후에 형성되는 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)의 화소 배선(82, 86, 88)과 알루미늄 계열의 금속으로 이루어진 게이트 패드(24) 및 드레인 전극(66)과 데이터 패드(68)와의 접촉 특성을 향상시키기 위한 층으로서 접촉부의 접촉 저항을 낮추거나 접촉부에서 배선(24, 66, 68)으로 불순물이 유입되는 것을 방지하여 부식이 진행하는 것을 방지하는 기능을 가진다. 또한, 제2 저저항층(650)은 소스 및 드레인 전극(65, 66)과 반도체층(40)의 접촉 저항을 낮추는 기능을 가지며, 소스 및 드레인 전극(65, 66)의 알루미늄 금속이 반도체층(40)으로 확산되는 것을 방지하는 기능을 가진다.이때, 제2 저저항층(650)을 대신하여 크롬 또는 몰리브덴 또는 몰리브덴 합금 등을 포함하는 버퍼막을 형성할 수도 있다.
보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66) 상부의 제3 저저항층(760)과 접하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소에 위치하는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 각각 게이트 패드(24) 및 데이터 패드(68) 상부의 제1 및 제3 저저항층(320, 760)을 경유하여 패드(24, 68)와 전기적으로 연결되어 있는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 포함하며, IZO 또는 ITO로 이루어진 화소 배선이 형성되어 있다.
여기서, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
이러한 본 발명의 실시예에 따른 구조에서는 저저항을 알루미늄 계열의 금속으로 이루어진 게이트 배선(22, 24, 26) 및 데이터 배선(62, 64, 66, 68)을 포함하고 있어 대화면 고정세의 액정 표시 장치에 적용할 수 있다. 또한, 동시에 게이트 패드(24), 데이터 패드(68) 및 드레인 전극(66)과 IZO 또는 ITO의 보조 게이트 패드(86), 보조 데이터 패드(88) 및 화소 전극(82)은 각각 이들의 접촉 특성을 향상시키기 위한 제1 및 제3 저저항층(320, 760)을 경유하여 서로 전기적으로 연결되어 있어 패드부에서 부식이 발생하지 않는다. 따라서, 패드부의 신뢰성을 확보할 수 있다.
그러면, 이러한 본 발명의 제1 실시예에 따른 구조의 액정 표시 장치용 박막트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 6b를 참고로 하여 상세히 설명한다.
먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(10) 위에 저저항을 가지는 알루미늄 계열의 도전막과 알루미늄과 규소를 포함하는 도전막을 2,500Å 정도 및 1,000Å 이하의 두께로 각각 적층하고 패터닝하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향의 게이트 배선과 그 상부의 제1 저저항층(320)을 형성한다.
이때, 저저항층(320)을 형성하기 위한 타겟(target)은 1~10 at% (atomic percent) 이하의 규소와 알루미늄을 포함하는 타겟을 이용한 스퍼터링 방법으로 형성하며, 제1 저저항층(320)은 건식 식각으로 형성하는 것이 바람직하다. 더욱 상세하게는, 저저항층(320)을 형성하기 위한 타겟은 1~10 at%(atomic percent) 이하의 규소를 용융된 알루미늄에 넣고 진공 용해법 또는 스프레이 형성(spray-forming)법으로 제작한다. 이렇게 제작된 타겟을 직류 마스네트론 스퍼터(DC magnetron sputter)에 장착하여 스퍼터링법으로 박막을 형성한다. 직류 마그네트론은 전원으로 직류를 사용하며, 플라스마(plasma) 밀도 및 증착율(deposition rate)을 증가시키기 위하여 타겟의 후면에 마그네트(magnet)가 장착되어 있으며 통상적으로 기체는 불활성 기체로 Ar을 사용한다. 이때, 압력은 1~10mT 정도이며,온도는 상온에서 200℃ 정도에서 진행한다.
다음, 도 4a 및 도 4b에 도시한 바와 같이, 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고 마스크를 이용한 패터닝 공정으로 반도체층(40)과 도핑된 비정질 규소층(50)을 패터닝하여 게이트 전극(24)과 마주하는 게이트 절연막(30) 상부에 섬 모양의 반도체층(40)과 저항 접촉층(50)을 형성한다.
다음, 도 5a 내지 도 5b에 도시한 바와 같이, 알루미늄과 규소를 포함하는 도전막과 저저항을 가지는 알루미늄 계열의 금속으로 이루어진 도전막과 알루미늄과 규소를 포함하는 도전막을 각각 1,000Å 이하, 2,500Å 정도 및 1,000Å 이하의 두께로 각각 차례로 적층한 후, 마스크를 이용한 사진 공정으로 패터닝하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터 패드(68) 및 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(66)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선과 그 하부 및 상부에 제2 및 제3 저저항층(650, 760)을 형성한다.
이때에도, 제3 저저항층(320)을 형성하기 위한 타겟(target)은 1~10 at% (atomic percent) 이하의 규소와 알루미늄을 포함하는 타겟을 이용한 스퍼터링 방법으로 형성하는 것이 바람직하며, 제2 저저항층(650)을 형성하기 위한 타겟(target)은 1~30 at% (atomic percent) 이하의 규소와 알루미늄을 포함하는 타겟을 이용한 스퍼터링 방법으로 형성하는 것이 바람직하다. 물론, 이 경우에도 제2 및 제3 저저항층(650, 760)은 건식 식각을 통하여 패터닝하는 것이 바람직하다.
이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.
다음으로, 도 6a 및 도 6b에 도시한 바와 같이, 질화 규소 또는 유기 절연막으로 이루어진 보호막(70)을 적층한 후 마스크를 이용한 사진 식각 공정으로 게이트 절연막(30)과 함께 건식 식각으로 패터닝하여, 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68) 상부의 제1 및 제3 저저항층(320, 760)을 노출시키는 접촉 구멍(74, 76, 78)을 형성한다.
다음, 마지막으로 도 1 및 2에 도시한 바와 같이, IZO 또는 ITO를 적층하고 마스크를 이용한 패터닝을 실시하여 접촉 구멍(76)을 통하여 드레인 전극(66) 상부의 제3 저저항층(760)과 연결되는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68) 상부의 제1 및 제3 저저항층(320, 760)과 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 각각 형성한다.
이러한 본 발명의 실시예에 따른 제조 방법에서는 IZO 또는 ITO와 알루미늄 계열의 금속 사이의 접촉 특성을 향상시키기 위하여 저저항층(320, 760)을 형성하였다.
이러한 제1 실시예에서는 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 7 내지 도 9를 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.
도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 8 및 도 9는 각각 도 7에 도시한 박막 트랜지스터 기판을 VII-VII' 선 및 IX-IX' 선을 따라 잘라 도시한 단면도이다.
먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 알루미늄 계열의 금속으로 이루어진 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선과 그 상부에 제1 저저항층(320)이 형성되어 있다. 그리고, 게이트 배선은 기판(10) 상부에 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가 받는 유지 전극(28)을 포함하며, 유지 전극(28)의 상부에도 제1 저저항층(320)이 형성되어 있다. 유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.
게이트 배선(22, 24, 26, 28) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28) 상부의 저저항층(320)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
저항성 접촉층 패턴(55, 56, 58) 위에는 저저항을 가지는 알루미늄 계열의 도전 물질로 이루어진 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다. 여기서도, 데이터 배선(62, 64, 65, 66, 68)의 상부 및 하부에는 제1 실시예와 동일하게 제2 및 제3 저저항층(650, 760)이 형성되어 있다.
데이터 배선(62, 64, 65, 66, 68)도 게이트 배선(22, 24, 26, 28)과 마찬가지로 알루미늄 계열의 단일층으로 형성될 수도 있지만, 크롬 또는 몰리브덴 또는 몰리브덴 합금을 포함하는 이중막으로 형성될 수도 있다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 66, 65, 68), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 64, 65, 66, 68) 위에는 보호막(70)이 형성되어 있으며, 보호막(70)은 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64) 상부의 제3 저저항층(760)을 드러내는 접촉구멍(71, 73, 74)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24) 상부의 제1 저저항층(320)을 드러내는 접촉 구멍(72)을 가지고 있다. 보호막(70)은 질화규소나 아크릴계 따위의 유기절연 물질로 이루어질 수 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 IZO(indium tin oxide) 또는 ITO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(71)을 통하여 제3 저저항층(760)을 경유하여 드레인 전극(66)과 전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(74)을 통하여 유지 축전기용 도전체 패턴(64) 상부의 제3 저저항층(760)을 경유하여 도전체 패턴(64)과도 연결되어 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드(68) 상부의 저저항층(320, 760) 위에는 접촉 구멍(72, 73)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(86)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
여기에서는 화소 전극(82)의 재료의 예로 투명한 IZO 또는 ITO를 들었으나, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다.
그러면, 도 7 내지 도 9의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 7 내지 도 9과 도 10a 내지 도 16c를 참조하여 설명하기로 한다.
먼저, 도 10a 내지 10c에 도시한 바와 같이, 제1 실시예와 동일하게 알루미늄 계열의 도전막과 알루미늄과 규소를 포함하는 도전막을 차례로 적층하고 제1 마스크를 이용한 사진 식각 공정으로 기판(10) 위에 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 전극(28)을 포함하는 게이트 배선과 그 상부에 제1 저저항층(320)을 형성한다.
다음, 도 11a 및 11b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 알루미늄과 규소를 포함하는 도전층(650)과 저저항을 가지는 알루미늄 계열의 도전체층(60)과 알루미늄과 규소를 포함하는 도전층(760)을 스퍼터링 등의 방법으로 1,000 Å 이하, 1,500 내지 3,000 Å 정도, 1,000Å 이하의 두께로 각각 증착한 다음 그 위에 감광막(110)을 1 μm 내지 2 μm의 두께로 도포한다.
그 후, 제2 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 12b 및 12c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 도전막(650, 760), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 5개 층(760, 60, 650, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 13a 및 13b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60) 및 도전체층(60)의 상부 및 하부의 도전층(760, 650)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60) 및 도전층(650, 760)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60) 및 도전층(760, 650)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전층(650)이 드러나는 일이 생기지 않도록 한다.
도전체층(60)이 Mo 또는 MoW 합금, Al 또는 Al 합금, Ta 중 어느 하나인 경우에는 건식 식각이나 습식 식각 중 어느 것이라도 가능하다. 그러나 Cr은 건식 식각 방법으로는 잘 제거되지 않기 때문에 도전체층(60)이 Cr이라면 습식 식각만을 이용하는 것이 좋다. 도전체층(60)이 Cr인 습식 식각의 경우에는 식각액으로CeNHO3을 사용할 수 있고, 도전체층(60)이 Mo나 MoW인 건식 식각의 경우의 식각 기체로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 사용할 수 있으며 후자의 경우 감광막에 대한 식각비도 거의 비슷하다.
이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(64)과 그 하부 및 상부의 도전층(650, 760)만이 남고 기타 부분(B)의 도전체층(60) 및 도전층(650, 760)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.
이어, 도 14a 및 14b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112,114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 14a 및 14b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67) 상부의 도전층(760)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 15a 및 15b에 도시한 바와 같이 채널부(C)의 도전층(760), 소스/드레인용 도전체 패턴(67), 도전층(650) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 도전층(760, 650) 및 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 도전층(760, 650)은 건식 식각으로, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 도전층(650, 760) 및 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 예를 들면, SF6과 O2의 혼합 기체를 사용하여 소스/드레인용 도전체 패턴(67)을 식각하는 것을 들 수 있다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 앞에서 언급한 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 15b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다. 이때, 데이터 배선(62, 64, 65, 66, 68) 상부 및 하부의 제3 및 제2 저저항층(760, 650)도 함께 완성되며, 제1 실시예에서 설명한 바와 같이 제3 및 제2 저저항층(760, 650)은 건식 식각으로 패터닝하는 것이 바람직하다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
이와 같이 하여 데이터 배선(62, 64, 65, 66, 68)을 형성한 후, 도 16a 내지 16c에 도시한 바와 같이 질화규소를 CVD 방법으로 증착하거나 유기 절연 물질을 스핀 코팅하여 3,000 Å 이상의 두께를 가지는 보호막(70)을 형성한다. 이어 제3 마스크를 이용하여 보호막(70)을 게이트 절연막(30)과 함께 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68) 상부의 제1 및 제3 저저항층(320, 760)을 각각 드러내는 접촉 구멍(71, 72, 73, 74)을 형성한다.
마지막으로, 도 11 내지 도 13에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 IZO층을 증착하고 제4 마스크를 사용하여 식각하여 제3 저저항층(760)을 경유하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 제1 저저항층(320)을 경유하여 게이트 패드(24)와 연결된 보조 게이트 패드(84) 및 제3 저저항층(93)을 통하여 데이터 패드(68)와 연결된 보조 데이터 패드(88)를 형성한다.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리하여 제조 공정을 단순화할 수 있다.
이러한 본 발명의 실시예에서는 알루미늄 계열의 금속과 IZO막과의 접촉 특성을 향상시키기 위하여 이들 사이에 알루미늄과 규소를 포함하는 저저항층을 포함하는 저저항층을 형성하였지만, 다른 배선의 접촉 구조에서는 크롬 또는 몰리브덴 또는 몰리브덴 합금 등의 다른 금속으로 배선으로 형성하여 다른 금속과 규소를 포함하는 저저항층을 형성할 수도 있다. 또한, 규소를 대신하여 다른 물질을 이용할 수도 있다.
이와 같이, 본 발명에 따르면 접촉부에 금속과 규소를 포함하는 저저항층을 형성하여 패드부의 신뢰성을 확보함과 동시에 저저항의 알루미늄 또는 알루미늄 합금으로 배선을 형성함으로써 대화면 고정세의 제품의 특성을 향상시킬 수 있다. 또한, 제조 공정을 단순화하여 액정 표시 장치용 박막 트랜지스터 기판을 제조함으로 제조 공정을 단순화하고 제조 비용을 줄일 수 있다.

Claims (13)

  1. 게이트 배선을 형성하는 단계,
    상기 게이트 배선과 절연되어 있는 데이터 배선을 형성하는 단계,
    상기 게이트 배선과 상기 데이터 배선 중 적어도 어느 하나의 상부에 알루미늄과 규소를 포함하는 저저항층을 형성하는 단계,
    상기 저저항층을 경유하여 상기 게이트 배선 또는 상기 데이터 배선과 전기적으로 연결되는 도전층을 형성하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에서,
    상기 게이트 배선 또는 상기 데이터 배선은 알루미늄 계열의 도전 물질로 형성하는 박막 트랜지스터 기판의 제조 방법.
  3. 제1항에서,
    상기 도전층은 투명한 도전 물질인 IZO로 형성하는 박막 트랜지스터 기판의 제조 방법.
  4. 제1항에서,
    상기 저저항층은 알루미늄과 1~10 at% 이하의 규소를 포함하는 타겟을 이용한 스퍼터링으로 형성하는 박막 트랜지스터 기판의 제조 방법.
  5. 제1항에서,
    상기 저저항층은 게이트 배선의 상부에만 형성하는 박막 트랜지스터 기판의 제조 방법.
  6. 제1항에서,
    상기 저저항층은 데이터 배선의 상부에만 형성하는 박막 트랜지스터 기판의 제조 방법.
  7. 제1항에서,
    상기 데이터 배선의 하부에 크롬 또는 몰리브덴 또는 몰리브덴 합금을 포함하는 버퍼막 또는 알루미늄과 1~30 at% 이하의 규소를 포함하는 타겟을 이용한 스퍼터링으로 도전막을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 절연 기판 위에 형성되어 있는 게이트 배선,
    상기 게이트 배선을 덮는 게이트 절연막,
    상기 게이트 절연막 상부에 형성되어 있는 반도체층,
    상기 게이트 절연막 상부에 형성되어 있는 데이터 배선,
    상기 데이터 배선을 덮고 있는 보호막,
    상기 게이트 배선 또는 상기 데이터 배선과 상부에 형성되어 있으며, 알루미늄과 규소를 포함하는 저저항층,
    상기 게이트 배선 또는 상기 데이터 배선과 상기 저저항층을 경유하여 전기적으로 연결되어 있는 투명 도전막 패턴
    을 포함하는 박막 트랜지스터 기판.
  9. 제8항에서,
    상기 게이트 배선 및 상기 데이터 배선은 알루미늄 계열의 금속을 포함하는 박막 트랜지스터 기판.
  10. 제9항에서,
    상기 투명 도전막 패턴은 IZO로 이루어진 박막 트랜지스터 기판.
  11. 제10항에서,
    상기 저저항층과 상기 투명 도전막 패턴 사이에 형성되어 있으며, 상기 저저항층을 드러내는 접촉 구멍을 가지는 절연막을 더 포함하는 박막 트랜지스터 기판.
  12. 제11항에서,
    상기 절연막은 상기 게이트 배선 상부에 형성되어 있는 게이트 절연막과 상기 데이터 배선 상부에 형성되어 있는 보호막을 포함하는 박막 트랜지스터 기판.
  13. 제12항에서,
    상기 게이트 배선은 가로 방향으로 뻗어 있는 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 외부로부터 주사 신호를 전달받아 상기 게이트선으로 전달하는 게이트 패드를 포함하며,
    상기 데이터 배선은 세로 방향으로 뻗어 있는 데이터선, 상기 데이터선과 연결되어 있는 소스 전극, 상기 소스 전극과 분리되어 있으며 상기 게이트 전극을 중심으로 상기 소스 전극과 마주하는 드레인 전극 및 외부로부터 영상 신호를 전달받을 상기 데이터선으로 전달하는 데이터 패드를 포함하는 박막 트랜지스터 기판.
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KR100268307B1 (ko) * 1997-12-17 2000-10-16 구본준 액정표시장치 액티브패널의 구조 및 제조방법

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* Cited by examiner, † Cited by third party
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KR100440734B1 (ko) * 2001-10-29 2004-07-15 김두환 한지형 잔디 시공방법

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