KR101112547B1 - 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의제조 방법 - Google Patents

박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의제조 방법 Download PDF

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    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로서, 기판 위에 게이트 전극과 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터를 형성하는 단계, 상기 소스 전극 및 드레인 전극 위에 제1 보호막을 형성하는 단계, 상기 제1 보호막 위에 투명 도전체막을 형성하는 단계, 상기 투명 도전체막 위에 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 투명 도전체막을 식각하여 상기 제1 보호막의 일부를 노출시키는 단계, 상기 감광막과 상기 노출된 제1 보호막을 애싱하는 단계, 그리고 상기 감광막을 제거하여 상기 드레인 전극에 연결되는 화소 전극을 형성하는 단계를 포함한다.
유기절연막, 애싱, 보호막, 전하, 건식식각, 플라스마, 유기막

Description

박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조 방법 {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.
도 3, 도 7 및 도 11은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도이다.
도 5 및 도 6은 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도로서 도 4의 다음 단계에서의 도면이다.
도 8은 도 7의 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 잘라 도시한 단면도이다.
도 9 및 도 10은 도 7에 도시한 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 잘라 도시한 단면도로서 도 8의 다음 단계에서의 도면이다.
도 12는 도 11의 박막 트랜지스터 표시판을 XII-XII' 선을 따라 잘라 도시한 단면도이다.
도 13은 도 12의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 14는 도 13의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 15는 도 14의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 16은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.
도 17은 도 16에 도시한 박막 트랜지스터 표시판을 XVII-XVII' 선을 따라 잘라 도시한 단면도이다.
도 18, 도 22 및 도 25는 각각 도 16 및 도 17에 도시한 박막 트랜지스터 표시판을 본 발명의 다른 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 19는 도 18의 박막 트랜지스터 표시판을 XVIII-XVIII' 선을 따라 잘라 도시한 단면도이다.
도 20 및 도 21은 도 18에 도시한 박막 트랜지스터 표시판을 XVIII-XVIII' 선을 따라 잘라 도시한 단면도로서 도 19의 다음 단계에서의 도면이다.
도 23은 도 22의 박막 트랜지스터 표시판을 XXIII-XXIII' 선을 따라 잘라 도시한 단면도이다.
도 24는 도 23의 다음 단계에서의 도면이다.
도 26은 도 25의 박막 트랜지스터 표시판을 XXVI-XXVI' 선을 따라 잘라 도시 한 단면도이다.
도 27은 도 26의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 28은 도 27의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 29는 도 28의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 30은 본 발명의 또 다른 실시예에 따른 다결정 규소 박막 트랜지스터 표시판의 배치도이다.
도 31은 도 30의 박막 트랜지스터 표시판을 XXXI-XXXI'-XXXI"선을 따라 자른 단면도이다.
도 32a는 본 발명의 실시예에 따라 도 30 및 도 31에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이다.
도 32b는 도 32a의 박막 트랜지스터 표시판을 XXXIIb-XXXIIb'-XXXIIb"선을 따라 자른 단면도이다.
도 33a 는 도 32a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 33b는 도 33a의 박막 트랜지스터 표시판을 XXXIIIb-XXXIIIb'-XXXIIIb"선을 따라 자른 단면도이다.
도 34는 도 33b의 다음 단계에서의 박막 트랜지스터 표시판의 단면도로서 도 33a의 박막 트랜지스터 표시판을 XXXIIIb-XXXIIIb'-XXXIIIb"선을 따라 자른 단면도이다.
도 35a는 도 34의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 35b는 도 35a의 박막 트랜지스터 표시판을 XXXVb-XXXVb'-XXXVb"선을 따라 자른 단면도이다.
도 36a는 도 35a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 36b는 도 36a의 박막 트랜지스터 표시판을 XXXVIb-XXXVIb'-XXXVIb"선을 따라 자른 단면도이다.
도 37은 도 36b의 다음 단계에서의 도면이다.
도 38은 도 37의 다음 단계에서의 도면이다.
도 39는 도 38의 다음 단계에서의 도면이다.
본 발명은 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
반도체 소자가 집적화될수록 반도체 소자의 면적을 최적화하고 배선을 다층으로 형성하는 것이 바람직하다. 이때, 층간의 절연막은 배선을 통하여 전달되는 신호의 간섭을 최소화하기 위하여 낮은 유전율을 가지는 물질로 형성하는 것이 바람직하며, 서로 동일한 신호가 전달되는 다른 층의 배선은 절연막에 형성된 접촉 구멍을 통하여 전기적으로 연결된다.
액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치는 각 화소를 제어하기 위하여 이러한 반도체 소자와 유기 절연막 구조를 채용하고 있다. 특히, 화소의 개구율을 높이기 위하여 화소 전극을 배선과 중첩하도록 형성하며, 이들 사 이에 생기는 기생 용량을 줄이기 위하여 둘 사이에 끼어 있는 절연막을 유전율이 낮은 유기물로 만든다.
유기막은 통상 감광성이 있는 것을 사용하여 별개의 식각 공정 없이 노광 및 현상만으로 원하는 모양으로 형성된다. 하지만 유기막을 이용할 경우, 하부층에 형성된 무기막을 식각할 때나 상부측에 형성되는 화소 전극과의 접촉성을 향상시키기 위해 실시되는 식각 공정이나 아르곤(Ar) 플라스마 처리 등으로 인해, 노출된 유기막 표면에 전하가 발생한다. 이렇게 발생한 전하는 액정 표시 장치의 동작에 영향을 미쳐 잔상 등의 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 표시 장치의 화질을 향상시키는 것이다.
이러한 문제점을 해결하기 위하여 본 발명에서는 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 게이트 전극과 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터를 형성하는 단계, 상기 소스 전극 및 드레인 전극 위에 제1 보호막을 형성하는 단계, 상기 제1 보호막 위에 투명 도전체막을 형성하는 단계, 상기 투명 도전체막 위에 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 투명 도전체막을 식각하여 상기 제1 보호막의 일부를 노출시키는 단계, 상기 감광막과 상기 노출된 제1 보호막을 애싱하는 단계, 그리고 상기 감광막을 제거하여 상기 드레인 전극에 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 애싱 단계는 상기 제1 보호막의 상부면이 상기 화소 전극의 하부면보다 낮아질 때까지 행하는 것이 좋다.
상기 제1 보호막은 유기질로 형성하는 것이 바람직하다.
상기 박막 트랜지스터 형성 단계는 상기 제1 보호막 하부에 제2 보호막을 형성하는 단계를 포함할 수 있다. 이때, 상기 제2 보호막은 무기질로 형성할 수 있다.
상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계를 더 포함할 수 있다.
상기 반도체층을 형성하는 단계와 데이터선 및 드레인 전극을 형성하는 단계는, 상기 게이트 절연막 위에 진성 비정질 규소층 및 불순물 비정질 규소층을 차례로 적층하는 단계, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 차례로 식각하여, 상기 반도체층 및 상기 불순물 반도체층을 형성하는 단계, 금속막을 적층하는 단계, 상기 금속막을 식각하여 상기 데이터선과 상기 드레인 전극을 형성하는 단계, 그리고 상기 데이터선 및 상기 드레인 전극으로 덮이지 않고 노출된 상기 불순물 반도체 부분을 제거하여 상기 저항성 접촉 부재를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 반도체층을 형성하는 단계와 데이터선 및 드레인 전극을 형성하는 단계는, 진성 비정질 규소층 및 불순물 비정질 규소층, 상기 불순물 비정질 규소층 위에 금속막을 차례로 적층하는 단계, 상기 금속막, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 차례로 식각하여, 상기 반도체층 및 불순물 반도 체층을 형성하는 단계, 상기 금속막을 식각하여 상기 데이터선과 상기 드레인 전극을 형성하는 단계, 그리고 상기 데이터선 및 상기 드레인 전극으로 덮이지 않고 노출된 상기 불순물 반도체 부분을 제거하여 상기 저항성 접촉 부재를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 특징에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 진성 영역 및 불순물 영역을 포함하는 반도체를 형성하는 단계, 상기 반도체 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 상기 진성 영역과 중첩하는 게이트선을 형성하는 단계, 상기 게이트선 및 게이트 절연막을 덮는 층간 절연막을 형성하는 단계, 상기 층간 절연막 위에 형성하며 상기 불순물 영역과 연결되어 있는 데이터선을 형성하는 단계, 상기 층간 절연막 위에 상기 데이터선과 분리되어 되도록 형성하며 상기 불순물 영역과 연결되는 드레인 전극을 형성하는 단계, 상기 드레인 전극 및 데이터선을 덮는 보호막을 적층하는 단계, 상기 보호막 위에 투명 도전체막을 형성하는 단계, 상기 투명 도전체막 위에 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 투명 도전체막을 식각하여 상기 보호막의 일부를 노출시키는 단계, 상기 감광막과 상기 노출된 보호막을 애싱하는 단계, 그리고 상기 감광막을 제거하여 상기 드레인 전극에 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 애싱 단계는 상기 보호막의 상부면이 상기 화소 전극의 하부면보다 낮아질 때까지 행해지는 것이 바람직하다.
상기 보호막은 유기질로 형성할 수 있다.본 발명의 다른 특징에 따른 박막 트 랜지스터 표시판은, 절연 기판, 상기 절연 기판 위에 형성되어 있고, 게이트 전극과 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터, 상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있으며 제1 부분 및 제2 부분으로 나눠지고 제1 접촉 구멍을 포함하는 제1 보호막, 그리고 상기 제1 보호막의 상기 제1 부분 위에 형성되어 있으며, 상기 제1 접촉 구멍을 통해 상기 데이터선의 일부와 전기적으로 연결되어 있는 화소 전극을 포함하고, 상기 제1 보호막의 제2 부분의 상부면은 상기 화소 전극의 하부면보다 낮다.
상기 제1 보호막은 유기막으로 형성되어 있고, 감광성을 가지는 것이 좋다.
상기 제1 보호막 하부에 형성되어 있고, 상기 제1 접촉 구멍과 대응하는 위치에 제2 접촉 구멍을 포함하는 제2 보호막을 더 포함할 수 있고, 이때, 상기 제2 보호막은 질화막으로 형성되어 있는 것이 바람직하다.상기 반도체층은 진성 반도체층과 불순물 반도체층을 포함할 수 있다.
본 발명의 또 다른 특징에 따른 박막 트랜지스터 표시판은, 절연 기판, 상기 절연 기판 위에 형성되어 있고, 진성 영역 및 불순물 영역을 포함하는 반도체, 상기 반도체 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있고, 상기 진성 영역과 중첩하고 있는 게이트선, 상기 게이트선 및 게이트 절연막을 덮고 있는 층간 절연막, 상기 층간 절연막 위에 형성되어 있고 소스 전극을 포함하는 데이터선 및 상기 데이터선과 분리되어 있는 드레인 전극, 상기 드레인 전극 및 데이터선 위에 형성되어 있고, 제1 부분 및 제2 부분으로나눠지고 제1 접촉 구멍을 포함하는 보호막, 그리고 상기 보호막의 상기 제1 부분 위에 형성되어 있으 며, 상기 제1 접촉 구멍을 통해 상기 드레인 전극의 일부와 전기적으로 연결되어 있는 화소 전극을 포함하고, 상기 보호막의 제2 부분의 상부면은 상기 화소 전극의 하부면보다 낮다.
상기 보호막은 유기막으로 형성되어 있고, 감광성을 가지는 것이 좋다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따 라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(129)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(projection)(127)를 이루며, 게이트선(121)의 한 끝 부분(129)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 이루어진다.
그러나 게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(도시하지 않음)과 그 위의 상부막(도시하지 않음)을 포함할 수도 있다. 상부막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 하부막과 상부막의 조합의 좋은 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
게이트선(121)의 측면은 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30-80°인 것이 바람직하다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이 터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 하부층 및 상부층과의 접촉 특성, 양호한 단차 커버리지(step coverage) 등을 고려하여 물질이 정해지는데, 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal)으로 이루어지는 것이 바람직하며, 저항이 낮은 상부막과 접촉 특성이 좋은 하부막을 포함하는 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 알루미늄의 하부막과 크롬의 상부막인 이중막의 구조를 가질 수 있고, 몰리브덴의 하부막, 알루미늄 또는 알루미늄-네오디뮴의 합금의 중간막 및 몰리브덴의 상부막이나, 티타늄 또는 질화티타늄(TiNx)의 합금의 하부막, 알루미늄 또는 알루미늄- 네오디뮴의 합금의 중간막 및 티타늄 또는 질화티타늄의 상부막으로 이루어져 있는 삼중막 구조를 가질 수 있다.
각 데이터선(171)의 끝 부분(179)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 데이터선(171)의 단선을 방지한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 질화규소 또는 산화규소 따위의 무기물로 이루어진 하부 보호막(180p)이 형성되어 있고, 그 위에는 평탄화 특성이 우수하며 감광성((photosensitivity)을 가지는 유기물로 이루어진 상부 보호막(180q)이 형성되어 있다.
하부 및 상부 보호막(180p, 180q)에는 데이터선(171)의 끝 부분(179), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 각각 드러내는 복수의 접촉 구멍 (contact hole)(182, 185, 187)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 노출시키는 복수의 접촉 구멍(181) 또한 형성되어 있다.
여기에서, 하부 보호막(180p)은 필요에 따라 생략할 수 있다.
상부 보호막(180q) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적?전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용 량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 하부 및 상부 보호막(180p, 180q) 아래에 두어 둘 사이의 거리를 가깝게 한다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다. 노출된 상부 보호막(180q)의 상부면은 화소 전극(190) 및 접촉 보조 부재(81, 82)의 하부면보다 낮은 위치에 존재한다.접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. 게이트선(121)에 주사 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
그러면, 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 15 및 도 1과 도 2를 참고로 하여 상세히 설명한다.
도 3, 도 7 및 도 11은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도이고, 도 5 및 도 6은 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도로서 도 4의 다음 단계에서의 도면이다. 도 8은 도 7의 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 잘라 도시한 단면도이다. 또한 도 9 및 도 10은 도 7에 도시한 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 잘라 도시한 단면도로서 도 8의 다음 단계에서의 도면이고, 도 12는 도 11의 박막 트랜지스터 표시판을 XII-XII' 선을 따라 잘라 도시한 단면도이다. 도 13은 도 12의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 14는 도 13의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이며, 도 15는 도 14의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
먼저, 도 3 및 도 4를 참고하면, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속막을 스퍼터링(sputtering) 따위로 차례로 적층하고 사진 식각하여 복수의 게이트 전극(124)과 복수의 확장부(127)를 포함하는 게이트선(121)을 형성한다.
다음, 5에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 연속하여 적층한다. 게이트 절연막(140)의 재료로는 질 화 규소가 좋으며 두께는 2,500～5,500Å 정도인 것이 바람직하다.
다음 도 6에 도시한 바와 같이, 불순물 비정질 규소층(160)과 진성 비정질 규소층(150)을 패터닝하여 돌출부(154)를 포함하는 복수의 선형 반도체(151) 및 그 위의 선형 불순물 반도체(164)를 형성한다.
다음 도 7 및 도 8을 참고하면, 금속막을 스퍼터링 따위로 적층한 다음, 사진 식각하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성한 다음, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다. 노출된 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.
다음으로, 도 9를 참고하면, 질화규소 또는 산화규소 따위의 무기물로 이루어진 하부 보호막(180p)을 화학 기상 증착 따위로 적층한 다음, 감광성 유기물로 이루어진 상부 보호막(180q)을 도포한다.
도 10에 도시한 것처럼, 노광 마스크(도시하지 않음)를 통하여 상부 보호막(180q)에 빛을 조사한 후 현상하여 접촉 구멍(181, 182, 185, 187)의 상부 측벽을 형성함과 동시에 하부 보호막(180p)의 해당 부분을 노출시킨다.
다음 도 11 및 도 12에 도시한 것처럼, 이어 건식 식각 방법으로 하부 보호 막(180p)의 노출된 부분을 제거하여 데이터선의 끝 부분(179)과 드레인 전극(175) 및 유지 축전기용 도전체(177)의 일부를 드러내는 접촉 구멍(182, 185, 187)을 형성하고 접촉 구멍(181)의 상부 측벽을 형성한 후 연속해서 노출된 게이트 절연막(140)을 제거하여 게이트선의 끝 부분(129)을 드러내는 접촉 구멍(181)을 완성한다.
다음, 도 13에 도시한 것처럼, 노출된 게이트선의 끝 부분(129)과 데이터선의 끝 부분(179) 및 상부 보호막(180q) 위를 아르곤(Ar) 가스 등을 이용하여 플라스마 처리한 후, 그 위에 ITO, IZO 또는 a-ITO막을 스퍼터링 따위로 적층하여 투명 도전체막(90)을 형성한 후 그 위에 감광막(60)을 적층한 후, 노광 마스크(도시하지 않음)를 통하여 감광막(60)에 빛을 조사한 후 현상하여 투명 도전체막(90)의 해당 부분을 노출시킨다. 이때, 플라스마 처리는 상부 보호막(180q) 위에 적층되는 투명 도전체막(90)과의 접착력을 향상시키기 위한 것이다.
IZO의 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 다른 도전체와의 접촉 저항을 최소화하기 위해 바람직하다.
다음, 도 14에 도시한 것처럼, 남은 감광막(60)을 마스크로 하여 노출된 투명 도전체막(90)을 제거한다.
이어, 도 15에 도시한 것처럼, 애싱(ashing) 공정을 실시하여, 남은 감광막(60)의 일부를 제거하고, 노출된 상부 보호막(180q)의 일부를 제거한다. 이때 애싱 종결 시점은 노출된 상부 보호막(180q)이 소정 두께만큼 제거되는 시점으로 하는데, 상부 보호막(180q)의 상부면이 화소 전극(190) 및 접촉 보조 부재(81, 82)의 하부면보다 낮아질 때까지 행해지는 것이 좋다.. 이처럼, 상부 보호막(180q)의 표면이 제거됨에 따라 플라스마 처리에 의해 노출된 상부 보호막(180q) 표면이나 가장 자리에 축적되어 있던 전하도 함께 제거된다. 도 15에서 빗금친 부분이 상부 보호막(180q)에서 애싱으로 제거되는 부분이다.
마지막으로 남은 감광막(60)을 제거하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다(도 1 및 도 2 참조).
이와 같이, 본 실시예에서는 화소 전극(190)과 접촉 보조 부재(81, 82)를 위한 투명 도전체막(90)을 식각한 후, 애싱 공정을 실시하여, 유기막인 노출된 상부 보호막(180q)의 일부를 제거하여 축적되어 있는 전하를 제거함으로써, 전하에 의한 화질 악화가 제거된다.
다음, 도 16 내지 도 29를 참고로 하여 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 16은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 17은 도 16에 도시한 박막 트랜지스터 표시판을 XVII-XVII' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(131)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 게이트선(121)의 한 끝 부분(129)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.
유지 전극선(131)은 이웃한 두 게이트선(121) 중 아래쪽 게이트선(121)에 인접하여 가로 방향으로 뻗어 있다.
게이트선(121) 및 유지 전극선(131)의 물질은 절연 기판(110)과의 접착력 특성과 낮은 저항 배선, 고온에서의 낮은 배선 팽창률 또는 접촉 특성 등을 고려하여 정해지는데, 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리(Cu)나 구리 합금 등 구리 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 도전막을 포함한다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어진다. 비저항이 낮은 도전막과 접촉 특성이 우수한 도전막예로는 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금의 상부막, 알루미늄 하부막과 크롬 상부막, 알루미늄 또는 알 루미늄-네오디뮴 합금의 하부막과 몰리브덴 상부막 등을 들 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171) 및 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다.
각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal)으로 이루어지는 것이 바람직하며, 저항이 낮은 상부막과 접촉 특성이 좋은 하부막을 포함하는 다층막 구조를 가질 수 있다.
선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 모양을 가진다. 그러나 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다.
데이터선(171)과 드레인 전극(175)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 질화규소 또는 산화규소 따위의 무기물로 이루어진 하부 보호막(180p)이 형성되어 있고, 그 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물로 이루어진 상부 보호막(180q)이 형성되어 있다.
하부 및 상부 보호막(180p, 180q)에는 데이터선(171)의 끝 부분(179), 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 노출시키는 복수의 접촉 구멍(181) 또한 형성되어 있다.
상부 보호막(180q) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
여기에서, 하부 보호막(180p)은 필요에 따라 생략할 수 있다.
화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적?전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다. 화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다.
게이트선(121)에 게이트 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
그러면, 도 16 및 도 17에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 18 내지 도 29와 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 18, 도 22 및 도 25는 각각 도 16 및 도 17에 도시한 박막 트랜지스터 표시판을 본 발명의 다른 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 19는 도 18의 박막 트랜지스터 표시판을 XVIII-XVIII' 선을 따라 잘라 도시한 단면도이고, 도 20 및 도 21은 도 18에 도시한 박막 트랜지스터 표시판을 XVIII-XVIII' 선을 따라 잘라 도시한 단면도로서 도 19의 다음 단계에서의 도면이다. 도 23은 도 22의 박막 트랜지스터 표시판을 XXIII-XXIII' 선을 따라 잘라 도시한 단면도이고, 도 24는 도 23의 다음 단계에서의 도면이다. 도 26은 도 25의 박막 트랜지스터 표시판을 XXVI-XXVI' 선을 따라 잘라 도시한 단면도이다. 도 27은 도 26의 다음 단계에서의 도면이고, 도 28은 도 27의 다음 단계에서의 도면이며, 도 29는 도 28의 다음 단계에서의 도면이다.
먼저, 도 18 및 도 19를 참고하면, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 복수의 게이트 전극(124)을 각각 포함하는 게이트선(121) 및 유지 전극선(131)을 형성한다.
이어, 도 20 및 도 21에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 화학 기상 증착 등으로 연속하여 적층한다.
스퍼터링 등의 방법으로 금속막(170)을 적층한 다음, 감광막을 도포하고 그 위에 광 마스크(40)를 정렬한다.
광 마스크(40)는 투과 영역(C), 차광 영역(A) 및 반투과 영역(B)을 포함한다.
이러한 광마스크(40)를 통하여 감광막에 빛을 조사한 후 현상하면 도 5a 및 도 5b에 도시한 바와 같이, 두께가 두꺼운 제1 부분(52)과 얇은 제2 부분(54)이 남는다.
이어 감광막(52, 54)을 마스크로 하여 금속막(170)을 식각하여 데이터선(171) 및 데이터선의 끝 부분(179)을 형성한다.
이어, 감광막(52, 54)을 애싱 처리하여 두께가 작은 부분(54)을 제거하고 소 스 전극(173)과 드레인 전극(175) 사이의 도전체(174) 부분을 노출시킨다.
다음으로, 도 22 및 도 23에 도시한 것처럼 노출된 도전체(174) 부분을 식각하여 소스 전극(173) 및 드레인 전극(175)을 완성한다. 이어, 불순물 반도체(164)를 식각하여 선형 및 섬형 저항성 접촉 부재(163, 165)를 완성한다.
다음으로, 도 24에 도시한 것처럼, 도 9 내지 도 12에 도시한 것과 동일하게, 질화규소와 같은 무기물을 화학 기상 증착법 등으로 하부 보호막(180p)을 적층하고 연속해서 평탄화 특성이 우수하며 감광성을 가지는 유기물을 상부 보호막(180q)으로 적층한 후, 상부 보호막(180q)과 하부 보호막(180p) 및 게이트 절연막(140)을 패터닝하여 게이트선의 끝 부분(129), 데이터선의 끝 부분(179) 및 드레인 전극(175)을 드러내는 접촉 구멍(181, 182, 185)을 형성한다(도 25 및 도 26).
다음, 도 27 및 도 28에 도시한 것처럼, 도 13 내지 도 14에 도시한 것과 동일하게, 노출된 게이트선의 끝 부분(129)과 데이터선의 끝 부분(179) 및 상부 보호막(180q) 위를 플라스마 처리한 후 투명 도전체막(90)을 형성하고 그 위에 감광막(60)을 적층하고, 노광 마스크(도시하지 않음)를 통하여 감광막(60)에 빛을 조사한 후 현상하여 투명 도전체막(90)의 해당 부분을 노출시켜 노출된 투명 도전체막(90)을 제거한다.
다음, 도 29에 도시한 것처럼, 도 15에 도시한 것과 동일하게, 애싱(ashing) 공정을 실시하여, 남은 감광막(60)의 일부를 제거하고, 노출된 상부 보호막(180q)의 일부를 제거하여 플라스마 처리에 의해 노출된 상부 보호막(180q) 표면이나 가장 자리에 축적되어 있던 전하도 함께 제거된다. 도 29에서 빗금 친 부분이 상부 보호막(180q)에서 애싱으로 제거되는 부분이다.
마지막으로 남은 감광막(60)을 제거하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다(도 16 및 도 17 참조).
도 16 및 도 17에 도시된 본 발명의 실시예에서는 도 1 및 도 2에 도시된 실시예에 따른 효과뿐만 아니라 데이터선(171, 173, 175, 179)과 그 하부의 접촉층 패턴(163, 165) 및 반도체(151, 154)를 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(173)과 드레인 전극(175)을 분리함으로써 제조 공정을 단순화할 수 있다.
다음 도 30 내지 도 39를 참고로 하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 본 실시예에 따른 박막 트랜지스터 표시판은 다결정 규소 박막 트랜지스터 표시판이지만 이에 한정하지 않는다.
먼저 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터 표시판에 대하여 도 30 및 도 31를 참고하여 상세하게 설명한다.
도 30은 본 발명의 한 실시예에 따른 다결정 규소 박막 트랜지스터 표시판의 배치도이고, 도 31는 도 30의 박막 트랜지스터 표시판을 XXXI-XXXI'-XXXI"선을 따라 잘라 도시한 단면도이다.
투명한 절연 기판(110) 위에 산화 규소(SiO2) 또는 질화 규소(SiNx) 등으로 이루어진 차단막(blocking film)(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.
차단막(111) 위에는 다결정 규소 따위로 이루어진 복수의 섬형 반도체(151)가 형성되어 있다. 섬형 반도체(151)는 가로로 길게 형성되어 있으며 양 끝부분은 상부 도전층과의 접촉을 위해서 폭이 확장되어 형성될 수 있다.
각각의 반도체(151)는 도전성 불순물을 함유하는 불순물 영역(extrinsic region)과 도전성 불순물을 거의 함유하지 않은 진성 영역(intrinsic region)을 포함하며, 불순물 영역에는 불순물 농도가 높은 고농도 영역(heavily doped region)과 불순물 농도가 낮은 저농도 영역(lightly doped region)이 있다.
진성 영역은 서로 떨어져 있는 두 개의 채널 영역(channel region)(154a, 154b)을 포함한다. 그리고 고농도 불순물 영역은 채널 영역(154a, 154b)을 중심으로 서로 분리되어 있는 복수의 소스/드레인 영역(source/drain region)(153, 155, 157)을 포함한다.
그리고 소스/드레인 영역(153, 155, 157)과 채널 영역(154a, 154b) 사이에 위치한 저농도 불순물 영역(152a, 152b)은 저농도 도핑 드레인 영역(lightly doped drain region, LDD region)이라고 하며 그 폭이 다른 영역보다 좁다.
여기에서 도전성 불순물로는 붕소(B), 갈륨(Ga) 등의 P형 불순물과 인(P), 비소(As) 등의 N형 불순물을 들 수 있다. 저농도 도핑 영역(152a, 152b)은 박막 트랜지스터의 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지하며, 저농도 도핑 영역(152a, 152b)은 불순물이 들어있지 않은 오프셋(offset) 영역으로 대체할 수 있다.
반도체(151) 및 차단막(111) 위에는 질화 규소 또는 산화 규소로 이루어진 수백 두께의 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 주로 가로 방향으로 뻗은 복수의 게이트선(gate line)(121)과 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며, 반도체(151)의 일부분은 위로 돌출하여 반도체(151)의 채널 영역(154a, 154b)과 중첩하는 복수의 돌출부를 포함한다. 이처럼 채널 영역(154a, 154b)과 중첩하는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124a, 124b)으로 사용된다. 게이트 전극(124a, 124b)은 저농도 도핑 영역(152a, 152b)과도 중첩될 수 있다.
게이트선(121)의 한 쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 게이트선(121)이 게이트 구동 회로에 바로 연결될 수 있다.
유지 전극선(131)은 두 게이트선(121)의 사이에 위치하며 두 게이트선(121) 중 아래 쪽에 인접해 있다. 유지 전극선(131)은 위쪽의 게이트선(121) 부근까지 세로 방향으로 뻗은 유지 전극(133)을 포함하며, 공통 전극(도시하지 않음)에 인가되는 공통 전압(common voltage) 등 소정의 전압을 인가 받는다.
게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 따위로 이루어질 수 있다. 그러나 게이트 선(121)은 물리적 성질이 다른 두개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다.
이들 도전막 중 하나는 게이트선(121) 및 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어질 수 있다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를 테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 상부의 박막이 부드럽게 연결될 수 있도록 기판(110)의 표면에 대하여 경사져 있다.
게이트선(121), 유지 전극선(131) 및 게이트 절연막(140) 위에는 층간 절연막(interlayer insulating film)(600)이 형성되어 있다. 층간 절연막(600)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. 층간 절연막(600) 및 게이트 절연막(140)에는 가장 바깥 쪽에 위치한 소스/드레인 영역(153, 155)을 각각 노출하는 복수의 접촉 구멍(603, 605)이 형성되어 있다.
층간 절연막(600) 위에는 게이트선(121)과 교차하는 복수의 데이터선(date line)(171) 및 복수의 드레인 전극(175)이 형성되어 있다.
각각의 데이터선(171)은 접촉 구멍(603)을 통해 소스/드레인 영역(153)과 연결되어 있는 소스 전극(173)을 포함한다. 데이터선(171)의 한쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 데이터선(171)이 데이터 구동 회로에 바로 연결될 수 있다. 인접한 두 데이터선(171) 사이에는 유지 전극(133)이 위치한다.
드레인 전극(175)은 소스 전극(173)과 떨어져 있으며 접촉 구멍(605)을 통해 소스/드레인 영역(155)과 연결되어 있다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refratory metal) 또는 이들의 합금으로 이루어지는 것이 바람직하다. 그러나 이들 또한 게이트선(121)과 같이 저항이 낮은 도전막과 접촉 특성이 좋은 도전막을 포함하는 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터선(171) 및 드레인 전극(175)의 측면 또한 기판(110) 면에 대하여 경사진 것이 바람직하다.
데이터선(171), 드레인 전극(175) 및 층간 절연막(600) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 평탄화가 용이한 유기 물질로 이루어지고, 드레인 전극(175)을 노출하는 복수의 접촉 구멍(185) 및 데이터선(171)의 한쪽 끝부분을 노출하는 복수의 접촉 구멍(182)을 가진다.
보호막(180은 물리적 성질이다른 두 개의 막, 즉 하부 보호막(도시하지 않음(과 그 위의 상부 보호막(도시하지 않음)을 포함할 수도 있다. 이때 하부 보호막은 질화 규소와 같은 무기 물질로 이루어지고, 하부 보호막은 유기 물질 등으로 이루어질 수 있다.
보호막(180) 위에는 IZO(indium zinc oxide) 또는 ITO(indium tin oxide) 등과 같이 투명한 도전 물질 또는 알루미늄이나 은 등 불투명한 반사성 도전 물질로 이루어지는 화소 전극(pixel electrode)(190) 및 접촉 보조 부재(82)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185)을 통해 소스/드레인 영역(155)에 연결된 드레인 전극(175)과 연결되어 소스/드레인 영역(155) 및 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
접촉 보조 부재(82)는 데이터선(171)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들의 방향을 결정하거나 두 전극 사이의 발광층(도시하지 않음)에 전류를 흘려 발광하게 한다.
화소 전극(190)과 유지 전극(133)을 비롯한 유지 전극선(131)의 중첩으로 유지 축전기가 만들어진다. 필요로 하는 유지 축전량에 따라서 유지 전극(133)을 형성하지 않을 수 있다.
화소 전극(190)은 데이터선(171)과 중첩하며 이는 개구율을 향상하기 위한 것이다. 화소 전극(190)은 데이터선과 중첩하지 않을 수도 있다.
그러면 도 30 및 도 31에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 32a 내지 도 39와 함께 앞서의 도 30 및 도 31을 참조하여 상세히 설명한다.
도 30은 본 발명의 또 다른 실시예에 따른 다결정 규소 박막 트랜지스터 표시판의 배치도이고, 도 31은 도 30의 박막 트랜지스터 표시판을 XXXI-XXXI'-XXXI"선을 따라 자른 단면도이다. 도 32a는 본 발명의 실시예에 따라 도 30 및 도 31에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이고, 도 32b는 도 32a의 박막 트랜지스터 표시판을 XXXIIb-XXXIIb'-XXXIIb"선을 따라 자른 단면도이다. 도 33a 는 도 32a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 33b는 도 33a의 박막 트랜지스터 표시판을 XXXIIIb-XXXIIIb'-XXXIIIb"선을 따라 자른 단면도이며, 도 34은 도 33b의 다음 단계에서의 박막 트랜지스터 표시판의 단면도로서 도 33a의 박막 트랜지스터 표시판을 XXXIIIb-XXXIIIb'-XXXIIIb"선을 따라 자른 단면도이다. 도 35a는 도 34의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 35b는 도 35a의 박막 트랜지스터 표시판을 XXXVb-XXXVb'-XXXVb"선을 따라 자른 단면도이다. 도 36a는 도 35a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 36b는 도 36a의 박막 트랜지스터 표시판을 XXXVIb-XXXVIb'-XXXVIb"선을 따라 자른 단면도이다. 도 37는 도 36b의 다음 단계에서의 도면이고 도 38은 도 37의 다음 단계에서의 도면이며, 도 39는 도 38의 다음 단계에서의 도면이다.
먼저 도 32a 및 도 32b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한 다음, 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering) 등의 방법으로 비정질 규소로 이루어진 반도체막(150)을 형성한다.
다음 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 순차적 측면 고상화(sequential lateral solidification, SLS) 방식으로 반도체막(150)을 결정화한다.
반도체막(150)을 패터닝하여 복수의 섬형 반도체(151)를 형성하고, 그 위에 화학 기상 증착 방법으로 게이트 절연막(140)을 형성한다.
도 5a 및 도 5b에 도시된 바와 같이, 게이트 절연막(140) 위에 스퍼터링 따위로 금속막을 적층하고 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)을 식각 마스크로 금속막을 식각하여 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 유지 전극(137)을 포함하는 복수의 유지 전극선(131)을 형성한다.
이때 식각 시간을 충분히 길게 하여 게이트선(121) 및 유지 전극선(131)의 경계선이 감광막 패턴(PR)의 안쪽에 위치하게 한다.
이어 감광막 패턴(PR)을 이온 주입 마스크로 삼아 섬형 반도체(151)에 N형 또는 P형 불순물 이온을 고농도로 주입하여 고농도 불순물 영역인 소스/드레인 영역(153, 155, 157)을 형성한다.
다음 도 34에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 게이트선(121) 및 유지 전극선(131)을 이온 주입 마스크로 섬형 반도체(151)에 N형 또는 P 형 불순물 이온을 저농도로 도핑하여 복수의 저농도 불순물 영역(152a, 152b)을 형성한다. 이와 같이 하면, 소스 영역(153)과 드레인 영역(155) 사이에 위치하는 게이트 전극(124) 아래 영역은 채널 영역(154a, 154b)이 된다.
저농도 불순물 영역(152a, 152b)은 위에서 설명한 감광막 패턴(PR) 이외에 서로 다른 식각 비를 가지는 금속막을 이용하거나, 게이트선(121) 및 유지 전극선(131)의 측벽에 스페이서(spacer) 등을 만들어 형성할 수 있다.
이후 도 35a 및 도 35b에서와 같이, 기판(110) 전면에 층간 절연막(600)을 적층하고 사진 식각하여 소스 영역 및 드레인 영역(153, 155)을 각각 노출하는 복수의 접촉 구멍(603, 605)을 형성한다.
다음 층간 절연막(600) 위에 접촉 구멍(603, 605)을 통해 각각 소스 영역(153) 및 드레인 영역(155)과 연결되는 소스 전극(173)을 가지는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성한다.
도 36a 및 도 36b에 도시된 바와 같이, 기판(110) 전면에 감광성을 가지는 유기 물질을 적층하여 보호막(180)을 형성한다.
다음 사진 공정으로 보호막(180)의 일부를 제거하여 드레인 전극(175) 및 데이터선(171)의 끝부분을 각각 노출하는 접촉 구멍(185, 182)을 형성한다.
다음, 도 37 및 도 38에 도시한 것처럼, 도 13 및 도 14에 도시한 것과 동일하게, 노출된 드레인 전극(175)과 데이터선(171) 및 보호막(180) 위를 플라스마 처리한 후 그 위에 투명 도전체막(90)을 형성한다. 다음 투명 도전체막(90) 위에 감광막(60)을 적층한 후, 노광 마스크(도시하지 않음)를 통하여 감광막(60)에 빛을 조사한 후 현상하여 투명 도전체막(90)의 해당 부분을 노출시켜 노출된 투명 도전체막(90)을 제거한다.
다음, 도 39에 도시한 것처럼, 도 15에 도시한 것과 동일하게, 애싱(ashing) 공정을 실시하여, 남은 감광막(60)의 일부를 제거하고, 노출된 보호막(180)의 일부를 제거하여 플라스마 처리에 의해 노출된 보호막(180) 표면이나 가장 자리에 축적되어 있던 전하도 함께 제거된다. 도 38에서 빗금 친 부분이 보호막(180)에서 애싱으로 제거되는 부분이다.
마지막으로 남은 감광막(60)을 제거하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다(도 30 및 도 31 참조).
이와 같이, 화소 전극(190)과 접촉 보조 부재(81, 82)를 위한 투명 도전체막(90)을 식각한 후, 애싱 공정을 실시하여, 유기막인 노출된 보호막(180)의 일부를 제거하여 축적되어 있는 전하를 제거함으로써, 전하에 의한 화질 악화가 제거된다.
이러한 본 발명에 따르면 화소 전극과 접촉 보조 부재를 위한 투명 도전체막을 식각한 후, 애싱 공정을 실시하여 유기막인 노출된 상부 보호막의 일부를 제거한다. 이로 인해, 상부 보호막 표면에 축적되어 있는 전하를 제거함으로써, 전하에 의한 화질 악화가 제거된다.
더욱이, 데이터선과 그 하부의 접촉층 패턴 및 반도체를 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(173)과 드레인 전극(175)을 분리함으로써 제조 공정이 단순화된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 기판 위에 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터를 형성하는 단계,
    상기 소스 전극 및 드레인 전극 위에 제1 보호막을 형성하는 단계,
    상기 제1 보호막 위에 투명 도전체막을 형성하는 단계,
    상기 투명 도전체막 위에 감광막을 형성하는 단계,
    상기 감광막을 마스크로 하여 상기 투명 도전체막을 식각하여 상기 드레인 전극과 연결되는 화소 전극을 형성하고, 상기 제1 보호막의 일부를 노출시키는 단계,
    상기 감광막과 상기 노출된 제1 보호막을 애싱하는 단계, 그리고
    상기 감광막을 제거하는 단계를 포함하고,
    상기 애싱 단계는 상기 노출된 제1 보호막의 상부면이 상기 화소 전극 아래에 위치한 상기 제1 보호막의 상부면보다 낮아질 때까지 행해지는 박막 트랜지스터 표시판의 제조 방법.
  2. 삭제
  3. 제1항에서,
    상기 제1 보호막은 유기질로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 박막트랜지스터를 형성하는 단계는 상기 제1 보호막 하부에 제2 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제4항에서,
    상기 제2 보호막은 무기질로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 반도체층, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는,
    진성 비정질 규소층 및 불순물 비정질 규소층을 차례로 적층하는 단계,
    상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 차례로 식각하여, 상기 반도체층 및 상기 불순물 반도체층을 형성하는 단계,
    금속막을 적층하는 단계,
    상기 금속막을 식각하여 상기 소스 전극과 상기 드레인 전극을 형성하는 단계, 그리고
    상기 소스 전극 및 상기 드레인 전극으로 덮이지 않고 노출된 상기 불순물 반도체 부분을 제거하여 상기 저항성 접촉 부재를 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제6항에서,
    상기 반도체층, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는
    진성 비정질 규소층 및 불순물 비정질 규소층, 상기 불순물 비정질 규소층 위에 금속막을 차례로 적층하는 단계,
    상기 금속막, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 차례로 식각하여, 상기 반도체층 및 불순물 반도체층을 형성하는 단계,
    상기 금속막을 식각하여 상기 소스 전극과 상기 드레인 전극을 형성하는 단계, 그리고
    상기 소스 전극 및 상기 드레인 전극으로 덮이지 않고 노출된 상기 불순물 반도체 부분을 제거하여 상기 저항성 접촉 부재를 형성하는 단계
    를 더 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  9. 기판 위에 진성 영역 및 불순물 영역을 포함하는 반도체를 형성하는 단계,
    상기 반도체 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 진성 영역과 중첩하는 게이트선을 형성하는 단계,
    상기 게이트선 및 게이트 절연막을 덮는 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 형성하며 상기 불순물 영역과 연결되어 있는 데이터선을 형성하는 단계,
    상기 층간 절연막 위에 상기 데이터선과 분리되어 되도록 형성하며 상기 불순물 영역과 연결되는 드레인 전극을 형성하는 단계,
    상기 드레인 전극 및 데이터선을 덮는 보호막을 적층하는 단계,
    상기 보호막 위에 투명 도전체막을 형성하는 단계,
    상기 투명 도전체막 위에 감광막을 형성하는 단계,
    상기 감광막을 마스크로 하여 상기 투명 도전체막을 식각하여 상기 보호막의 일부를 노출시키고, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계,
    상기 감광막과 상기 노출된 보호막을 애싱하는 단계, 그리고
    상기 감광막을 제거하는 단계를 포함하고,
    상기 애싱 단계는 상기 노출된 보호막의 상부면이 상기 화소 전극 아래에 위치한 상기 보호막의 상부면보다 낮아질 때까지 행해지는 박막 트랜지스터 표시판의 제조 방법.
  10. 삭제
  11. 제9항에서,
    상기 보호막은 유기질로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  12. 절연 기판,
    상기 절연 기판 위에 형성되어 있고, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터,
    상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있으며, 제1 부분 및 제2 부분으로 나눠지고 제1 접촉 구멍을 포함하는 제1 보호막, 그리고
    상기 제1 보호막의 상기 제1 부분 위에 형성되어 있으며, 상기 제1 접촉 구멍을 통해 상기 드레인 전극의 일부와 전기적으로 연결되어 있는 화소 전극
    을 포함하고,
    상기 제1 보호막의 상기 제2 부분은 상기 화소 전극에 의해 노출되어 있으며, 상기 제1 보호막의 상기 제2 부분의 상부면은 상기 제1 보호막의 상기 제1 부분의 상부면보다 낮은
    박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 제1 보호막은 유기막으로 형성되어 있는 박막 트랜지스터 표시판.
  14. 제12항에서,
    상기 제1 보호막은 감광성을 가지는 박막 트랜지스터 표시판.
  15. 제12항에서,
    상기 제1 보호막 하부에 형성되어 있고, 상기 제1 접촉 구멍과 대응하는 위치에 제2 접촉 구멍을 포함하는 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
  16. 제15항에서,
    상기 제2 보호막은 질화막으로 형성되어 있는 박막 트랜지스터 표시판.
  17. 제12항에서,
    상기 반도체층은 진성 반도체층과 불순물 반도체층을 포함하는 박막 트랜지스터 표시판.
  18. 절연 기판,
    상기 절연 기판 위에 형성되어 있고, 진성 영역 및 불순물 영역을 포함하는 반도체,
    상기 반도체 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있고, 상기 진성 영역과 중첩하고 있는 게이트선,
    상기 게이트선 및 게이트 절연막을 덮고 있는 층간 절연막,
    상기 층간 절연막 위에 형성되어 있고 소스 전극을 포함하는 데이터선 및 상기 데이터선과 분리되어 있는 드레인 전극,
    상기 드레인 전극 및 데이터선 위에 형성되어 있고, 제1 부분 및 제2 부분으로 나눠지고 제1 접촉 구멍을 포함하는 보호막, 그리고
    상기 보호막의 상기 제1 부분 위에 형성되어 있으며, 상기 제1 접촉 구멍을 통해 상기 드레인 전극의 일부와 전기적으로 연결되어 있는 화소 전극
    을 포함하고,
    상기 보호막의 상기 제2 부분은 상기 화소 전극에 의해 노출되어 있으며, 상기 보호막의 상기 제2 부분의 상부면은 상기 보호막의 상기 제1 부분의 상부면보다 낮은
    박막 트랜지스터 표시판.
  19. 제18항에서,
    상기 보호막은 유기막으로 형성되어 있는 박막 트랜지스터 표시판.
  20. 제19항에서,
    상기 보호막은 감광성을 가지는 박막 트랜지스터 표시판.
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