KR20050093881A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계, 보호막 위에 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 보호막을 식각하여 드레인 전극을 드러내는 접촉구를 가지는 보호막 패턴을 형성하는 단계, 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 가지는 보호막 패턴 위에 투명 도전체막을 형성하는 단계, 제2 감광막 패턴을 제거하여 보호막 패턴 위에 접촉구를 통해 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 표시판의 제조 방법{Method of manufacturing a thin film transistor array panel}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로서, 더욱 상세하게는 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다.
그런데 이러한 박막 트랜지스터 표시판을 제조하기 위하여는 여러 번의 사진 식각 공정이 소요된다. 각 사진 식각 공정은 다수의 복잡한 세부 공정들을 포함하고 있어서 사진 식각 공정의 횟수가 박막 트랜지스터 표시판 제조 공정의 소요 시간과 비용을 좌우한다.
본 발명이 이루고자 하는 한 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 다음과 같은 박막 트랜지스터 표시판의 제조 방법을 마련한다.
보다 상세하게는 절연 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계, 상기 저항성 접촉 부재 위에 데이터선 및 드레인 전극을 형성하는 단계, 상기 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계, 상기 보호막 위에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 상기 보호막을 식각하여 상기 드레인 전극을 드러내는 접촉구를 가지는 보호막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 가지는 상기 보호막 패턴 위에 투명 도전체막을 형성하는 단계, 상기 제2 감광막 패턴을 제거하여 상기 보호막 패턴 위에 상기 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다.
여기서 상기 제1 감광막 패턴은 불투명 영역, 반투명 영역 및 투명 영역을 가지는 광마스크를 이용하여 형성하는 바람직하다.
또한 상기 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계에 있어서, 애싱 공정은 광마스크의 반투명 영역에 대응하는 영역에 위치하는 제1 감광막 패턴을 제거하는 시점까지 진행하는 바람직하다.
또한 상기 제2 감광막 패턴은 리프트-오프 방식으로 제거하는 것이 바람직하다.
또한 게이트 절연막 위에 반도체층을 형성하는 단계 및 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계는 상기 게이트 절연막 위에 진성 비정질 규소층, 불순물 비정질 규소층 및 데이터 도전체를 연속하여 적층하는 단계, 상기 데이터 도전체 위에 제3 감광막 패턴을 형성하는 단계, 상기 제3 감광막 패턴을 마스크로 하여 상기 데이터 도전체, 불순물 비정질 규소층 및 진성 비정질 규소층을 연속하여 식각함으로써 데이터 도전체 패턴, 불순물 비정질 규소 패턴 및 반도체층을 형성하는 단계, 상기 제3 감광막 패턴을 애싱하여 제4 감광막 패턴을 형성하는 단계, 상기 제4 감광막 패턴을 마스크로 하여 상기 데이터 도전체 패턴을 식각하여 만들어진 데이터선 및 드레인 전극, 상기 불순물 비정질 규소 패턴을 식각하여 만들어진 저항성 접촉 부재를 형성하는 단계를 포함하는 것이 바람직하다.
또한 상기 제3 감광막 패턴은 불투명 영역, 반투명 영역 및 투명 영역을 가지는 광마스크를 이용하여 형성하는 바람직하다.
또한 상기 제3 감광막 패턴을 애싱하여 제4 감광막 패턴을 형성하는 단계에 있어서, 애싱 공정은 광마스크의 반투명 영역에 대응하는 영역에 위치하는 제3 감광막 패턴을 제거하는 시점까지 진행하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도의 한 예이다.
도 1 내지 도 2b에 도시한 바와 같이, 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode lines)(131)이 형성되어 있다.
게이트선(121)과 유지 전극선(131)은 주로 가로 방향으로 뻗어 있고 서로 분리되어 있다. 게이트선(121)은 게이트 신호를 전달하며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다. 유지 전극선(131)은 공통 전압(common voltage) 따위의 미리 정해진 전압을 인가 받으며, 폭이 아래위로 확장된 확장부(expansion)(137)를 포함한다.
게이트선(121) 및 유지 전극선(131)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리나 구리 합금 등 구리 계열의 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 경사져 있으며, 경사각은 기판(110)의 표면에 대하여 약 30-80° 범위이다.
게이트선(121) 및 유지 전극선(131) 위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 드레인 전극(175)은 유지 전극선(131)의 확장부(137) 쪽으로 연장되어 확장부(137)와 중첩하는 돌출부(177)를 가지고 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다. 데이터선(171)과 드레인 전극(175)의 측면 역시 경사져 있으며, 경사각은 수평면에 대하여 약 30-80° 범위이다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다.
데이터선(171) 및 드레인 전극(175)과 노출된 반도체(151) 부분의 위에는 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막 패턴(passivation layer pattern)(180)이 형성되어 있다.
보호막 패턴(180)에는 데이터선(171)의 끝 부분과 드레인 전극(175)을 각각 드러내는 복수의 접촉구(contact hole)(182, 187) 및 데이터선(171)을 따라 길게 형성되어 있다. 여기서 복수의 접촉구(182, 187)는 접촉구(182, 187)의 측벽이 소정의 경사각을 가지는 경사면으로 이루어져 완만한 프로파일을 가진다.
보호막 패턴(180) 위에는 IZO 또는 ITO 따위의 투명한 도전체 또는 반사성 금속으로 이루어진 복수의 화소 전극(pixel electrode)(190)과 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다.
화소 전극(190)은 접촉구(187)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.
접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터선(171)의 끝 부분과 각각 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
또한, 이러한 접촉 구멍(182) 및 접촉 보조 부재(82)는 게이트선(121)의 끝부분에도 형성될 수 있으나 게이트 구동 회로가 기판(110) 위에 직접 박막 트랜지스터 등으로 만들어지는 경우에는 도 1 및 도 2와 같이 접촉 구멍 및 접촉 보조 부재가 필요하지 않다. 반면, 게이트선(121)에 신호를 공급하는 게이트 구동 회로(도시하지 않음)가 칩의 형태로 기판(110) 또는 가요성 회로 기판(도시하지 않음) 위에 장착되는 경우에 게이트선(121)의 끝부분에 게이트선(121)과 연결하는 접촉 구멍 및 접촉 보조 부재가 필요하다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 12b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3, 도 6 및 도 9는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이고, 도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이고, 도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이고, 도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도면이고, 도 10a 및 도 10b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이고, 도 11a 및 도 11b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도로서 도 10a 및 도 10b 다음 단계에서의 도면이고, 도 12a 및 도 12b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도로서 도 11a 및 도 11b 다음 단계에서의 도면이다.
먼저, 도 3 내지 4b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 사진 식각하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 복수의 확장부(137)를 포함하는 복수의 유지 전극선(131)을 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 약 250~400℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. 이어 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광막(70)을 1 μm 내지 2 μm의 두께로 도포한다.
그 후, 광마스크(도시하지 않음)를 통하여 감광막(70)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 5a 및 5b에서 감광막(70)은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(C)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 72와 74로 나타내었고 영역(B)(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(72)와 제2 부분(74)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(74)의 두께를 제1 부분(72)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area)뿐 아니라 반투명 영역(translucent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(72, 74)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 6 내지 7b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역에 위치한 감광막의 제2 부분(74) 제거,
(3) 채널 영역(C)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(C)에 위치한 감광막의 제2 부분(74) 제거,
(3) 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(C)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거, 그리고
(6) 채널 영역(C)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
감광막의 제2 부분(74)을 제거할 때 감광막의 제1 부분(72)의 두께가 줄겠지만, 감광막의 제2 부분(74)의 두께가 감광막의 제1 부분(72)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(72)이 제거되지는 않는다.
적절한 식각 조건을 선택하면, 감광막의 제3 부분 아래의 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150) 부분과 감광막의 제2 부분(74)을 동시에 제거할 수 있다. 이와 유사하게, 감광막의 제2 부분(74) 아래의 불순물 비정질 규소층(160) 부분과 감광막의 제1 부분(72)을 동시에 제거할 수 있다. 예를 들면, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 식각율로 감광막과 진성 비정질 규소층(150)[또는 불순물 비정질 규소층(160)]을 식각할 수 있다.
도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing)을 통하여 제거한다.
첫 번째 예의 단계(3) 또는 두 번째 예의 단계(4)에서, 진성 비정질 규소층(150)을 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 비정질 규소층(150)을 깎아낼 수 있다.
이어 도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하는 게이트 절연막(140) 위에 감광성 유기 물질막(50)을 형성하고 그 위에 광마스크(40)를 정렬한다. 광마스크는 투명한 기판(41)과 그 위의 차광층(42)으로 이루어지며, 차광층(42)의 폭이 소정 값 이상인 불투명 영역(B)과 일정 폭 이상 차광층(42)이 없는 투명 영역(A), 그리고 차광층(42)의 폭 및/또는 간격이 소정 값 이하인 슬릿형의 반투명 영역(C)을 포함한다. 이 광마스크(40)의 정렬은 투명 영역(A)은 드레인 전극(175)의 일부분과 대응되도록 하고, 반투명 영역(C)은 화소 전극을 형성하기 위한 화소 영역과 대응되도록 하며, 그 외의 부분에는 불투명 영역(B)이 위치하도록 한다. 이러한 광마스크(40)를 통하여 감광성 유기 물질막(50)에 빛을 조사한 후 현상하면, 두께가 두꺼운 제1 부분(52)과 두께가 제1 부분(52)에 비하여 얇은 제2 부분(54)이 남는다. 도면 부호 56(빗금친 부분)은 현상 후 없어지는 부분을 의미한다.
이어 도 9 내지 도 10b에 도시한 바와 같이, 감광성 유기 물질막(50)을 현상한 다음, 남은 감광막 부분(52, 54)을 식각 마스크로 보호막(80)을 식각하여 데이터선(171)의 끝 부분 및 드레인 전극(175)의 돌출부(177) 일부를 드러내는 접촉구(182, 187)를 가지는 보호막 패턴(180)을 형성한다.
그리고 남은 감광막 부분(52, 54)에 애싱(ashing) 공정을 실시한다. 애싱 공정은 남은 감광막 부분(52, 54) 중 두께가 얇은 제2 부분(54)이 완전히 제거되는 시점을 애싱 종결 시점으로 하여 진행한다. 도 11a 및 도 11b는 애싱 공정을 진행한 후의 단면을 나타낸 것으로 제2 부분(54)은 애싱을 통하여 모두 제거되었고, 제1 부분(52)은 두께의 일부가 제거되고 나머지 감광막 부분(57)이 잔류되어 있는 것을 도시하고 있다.
이어 도 12a 및 도 12b에 도시한 바와 같이, 제1 부분의 나머지 감광막 부분(57)을 포함하는 보호막 패턴(180) 위에 IZO 또는 ITO막을 스퍼터링으로 적층하여 투명 도전체막(90)을 형성한다. 이때, 투명 도전체막(90)은 보호막 패턴(180) 위에 위치하는 제1 부분의 나머지 감광막 부분(57)의 단차로 인하여 제1 부분의 나머지 감광막 부분(57) 위에 위치하는 제1 부분(91)과 보호막 패턴(180) 위에 위치하는 제2 부분(92)을 가진다.
그리고 제1 부분의 나머지 감광막 부분을 리프트-오프(lift-off) 방식으로 제거한다. 이때 제1 부분의 나머지 감광막 부분 위에 위치하는 투명 도전체막의 제1 부분 또한 제거되어 보호막 패턴(180) 위에 위치하는 투명 도전체막의 제2 부분으로 이루어진 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다(도1 내지 도2b 참조).
화소 전극(190)과 접촉 보조 부재(82)의 재료가 IZO인 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.
앞서 설명한 바와 같이, 본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하고, 화소 전극(190) 및 접촉 보조 부재(82)를 형성하기 위한 별도의 사진 공정을 생략하여 전체 공정을 간소화한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면 드레인 전극과 화소 전극을 연결하는 접촉구 및 화소 전극을 동시에 형성함으로써 화소 전극을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화할 수 있다. 따라서 박막 트랜지스터 표시판의 제조 시간과 비용을 절감할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이고,
도 3, 도 6 및 도 9는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,
도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이고,
도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이고,
도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이고,
도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도면이고,
도 10a 및 도 10b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이고,
도 11a 및 도 11b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도로서 도 10a 및 도 10b 다음 단계에서의 도면이고,
도 12a 및 도 12b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도로서 도 11a 및 도 11b 다음 단계에서의 도면이다.

Claims (7)

  1. 절연 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계,
    상기 저항성 접촉 부재 위에 데이터선 및 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계,
    상기 보호막 위에 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 보호막을 식각함으로써 상기 드레인 전극을 드러내는 접촉구를 가지는 보호막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 가지는 상기 보호막 패턴 위에 투명 도전체막을 형성하는 단계,
    상기 제2 감광막 패턴을 제거하여 상기 보호막 패턴 위에 상기 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 감광막 패턴은 불투명 영역, 반투명 영역 및 투명 영역을 가지는 광마스크를 이용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 제1 감광막 패턴을 애싱하여 제2 감광막 패턴을 형성하는 단계에 있어서, 애싱 공정은 광마스크의 반투명 영역에 대응하는 영역에 위치하는 제1 감광막 패턴을 제거하는 시점까지 진행하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 제2 감광막 패턴은 리프트-오프 방식으로 제거하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계 및 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계는
    상기 게이트 절연막 위에 진성 비정질 규소층, 불순물 비정질 규소층 및 데이터 도전체를 연속하여 적층하는 단계, 상기 데이터 도전체 위에 제3 감광막 패턴을 형성하는 단계, 상기 제3 감광막 패턴을 마스크로 하여 상기 데이터 도전체, 불순물 비정질 규소층 및 진성 비정질 규소층을 연속하여 식각함으로써 데이터 도전체 패턴, 불순물 비정질 규소 패턴 및 반도체층을 형성하는 단계, 상기 제3 감광막 패턴을 애싱하여 제4 감광막 패턴을 형성하는 단계, 상기 제4 감광막 패턴을 마스크로 하여 상기 데이터 도전체 패턴을 식각하여 만들어진 데이터선 및 드레인 전극, 상기 불순물 비정질 규소 패턴을 식각하여 만들어진 저항성 접촉 부재를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 제3 감광막 패턴은 불투명 영역, 반투명 영역 및 투명 영역을 가지는 광마스크를 이용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제5항에서,
    상기 제3 감광막 패턴을 애싱하여 제4 감광막 패턴을 형성하는 단계에 있어서, 애싱 공정은 광마스크의 반투명 영역에 대응하는 영역에 위치하는 제3 감광막 패턴을 제거하는 시점까지 진행하는 박막 트랜지스터 표시판의 제조 방법.
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