KR100984351B1 - 박막 트랜지스터 표시판의 제조 방법 - Google Patents
박막 트랜지스터 표시판의 제조 방법 Download PDFInfo
- Publication number
- KR100984351B1 KR100984351B1 KR1020030055421A KR20030055421A KR100984351B1 KR 100984351 B1 KR100984351 B1 KR 100984351B1 KR 1020030055421 A KR1020030055421 A KR 1020030055421A KR 20030055421 A KR20030055421 A KR 20030055421A KR 100984351 B1 KR100984351 B1 KR 100984351B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- photoresist pattern
- drain electrode
- data line
- line
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title abstract description 44
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 13
- 238000002161 passivation Methods 0.000 claims description 8
- 238000004380 ashing Methods 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000010408 film Substances 0.000 abstract description 28
- 230000001681 protective effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 56
- 238000003860 storage Methods 0.000 description 9
- 239000011651 chromium Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13625—Patterning using multi-mask exposure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 선형 반도체 및 불순물 반도체를 형성하는 단계, 불순물 반도체 위에 데이터 도전층을 형성하는 단계, 데이터 도전층 위에 데이터선 및 드레인 전극의 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 하여 데이터 도전층을 식각하여 데이터선 및 드레인 전극을 형성하는 단계, 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 하여 불순물 반도체를 식각하여 선형 반도체를 노출시키며 저항성 접촉 부재를 형성하는 단계, 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계, 드레인 전극에 접촉하는 화소 전극을 형성하는 단계를 포함한다.
저항성 접촉 부재, 감광막 패턴, 식각, 단차
Description
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이고,
도 3, 도 5, 도 9 및 도 11은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,
도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이고,
도 6a 및 도 6b는 각각 도 5의 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도이고,
도 10a 및 도 10b는 각각 도 9의 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이고,
도 12a 및 도 12b는 각각 도 11의 박막 트랜지스터 표시판을 XIIa-XIIa' 선 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도이고,
도 7a 및 도 7b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도로서 도 6a 및 도 6b 다음 단계에서의 도면이고,
도 8a 및 도 8b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도면이고,
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 14a 및 도 14b는 도 13에 도시한 박막 트랜지스터 표시판을 XIVa-XIVa' 선 및 XIVb-XIVb' 선을 따라 잘라 도시한 단면도이다.
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin film transistor, TFT)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이때, 반도체층과 데이터선 및 드레인 전극이 접촉하는 계면에는 저항성 접촉 부재가 존재하며 이는 그 하부의 반도체층과 그 상부의 데이터선 및 드레인 전극 사이의 접촉 저항을 낮추어 주는 역할을 한다. 저항성 접촉 부재는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 불순물 비정질 규소층을 데이터선과 드레인 전극 또는 감광막 패턴을 식각 마스크로 식각하여 형성한다.
그러나, 만약 데이터선 및 드레인 전극이 몰리브덴(Mo)과 같은 화학 작용에 취약하며 내화학성이 떨어지는 물질로 이루어져 졌을 경우에 데이터선 및 드레인 전극을 식각 마스크로 불순물 비정질 규소층을 식각하여 저항성 접촉 부재를 형성하게 되면, 불순물 비정질 규소층과 함께 데이터선 및 드레인 전극의 일부분 또한 식각된다. 이에 따라, 식각된 데이터선 및 드레인 전극의 표면을 산화 시켜 손상된 부분을 보상하도록 하는 산화 공정 따위의 별도의 공정이 더 필요하게 되어 공정이 복잡해지는 문제점이 있다.
이와 같은 문제점을 해결하기 위하여 종래에는 데이터선 및 드레인 전극을 패터닝하는 감광막 패턴을 마스크로 불순물 비정질 규소층을 식각하여 저항성 접촉 부재를 형성하였으나, 데이터선 및 드레인 전극이 감광막 패턴에 의하여 언더컷(undercut)되어 있기 때문에 데이터선 및 드레인 전극과 저항성 접촉 부재의 일측 경계선에서 단차를 가지게 되는 문제점이 있다.
본 발명이 이루고자 하는 한 기술적 과제는 반도체층과 데이터선 및 드레인 전극의 사이에 존재하는 저항성 접촉 부재의 프로파일을 균일하게 개선할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 다음과 같은 박막 트랜지스터 표시판의 제조 방법을 마련한다.
보다 상세하게는 절연 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 선형 반도체 및 불순물 반도체를 형성하는 단계, 불순물 반도체 위에 데이터 도전층을 형성하는 단계, 데이터 도전층 위에 데이터선 및 드레인 전극의 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 하여 데이터 도전층을 식각하여 데이터선 및 드레인 전극을 형성하는 단계, 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 하여 불순물 반도체를 식각하여 선형 반도체를 노출시키며 저항성 접촉 부재를 형성하는 단계, 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계, 드레인 전극에 접촉하는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다.
여기서 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계에 서 에치백 공정은 제1 감광막 패턴의 경계선이 데이터선 및 드레인 전극의 경계선과 일치하는 시점까지 진행하는 것이 바람직하다.
다르게는 절연 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 선형 반도체 및 불순물 반도체를 형성하는 단계, 불순물 반도체 위에 데이터 도전층을 형성하는 단계, 데이터 도전층 위에 데이터선 및 드레인 전극의 형성 영역을 정의하는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 데이터 도전층을 식각하여 데이터선 및 드레인 전극을 형성하는 단계, 감광막 패턴을 플라즈마 애싱하여 제거하는 단계, 데이터선 및 드레인 전극을 마스크로 하여 불순물 반도체를 식각하여 선형 반도체를 노출시키며 저항성 접촉 부재를 형성하는 단계, 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계, 드레인 전극에 접촉하는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다.
여기서 감광막 패턴을 플라즈마 애싱하여 제거하는 단계는 플라즈마 소스로 산소를 이용하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도의 한 예이다.
도 1 내지 도 2b에 도시한 바와 같이, 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode lines)(131)이 형성되어 있다.
게이트선(121)과 유지 전극선(131)은 주로 가로 방향으로 뻗어 있고 서로 분리되어 있다. 게이트선(121)은 게이트 신호를 전달하며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다. 유지 전극선(131)은 공통 전압(common voltage) 따위의 미리 정해진 전압을 인가 받으며, 폭이 아래위로 확장된 확장부(expansion)(137)를 포함한다.
게이트선(121) 및 유지 전극선(131)은 비저항(resistivity)이 낮은 은(Ag)이 나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 경사져 있으며, 경사각은 기판(110)의 표면에 대하여 약 30-80° 범위이다.
게이트선(121) 및 유지 전극선(131) 위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 진성 반도체(151)가 형성되어 있다. 진성 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
진성 반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 진성 반도체(151)의 돌출부(154) 위에 위치한다.
진성 반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(123)에 대하여 서로 반대쪽에 위치한다. 드레인 전극(175)은 유지 전극선(131)의 확장부(137) 쪽으로 연장되어 확장부(137)와 중첩하는 돌출부(177)를 가지고 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 진성 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(123)에 대하여 서로 반대쪽에 위치한다. 드레인 전극(175)은 유지 전극선(131)의 확장부(137) 쪽으로 연장되어 확장부(137)와 중첩하는 돌출부(177)를 가지고 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 진성 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
삭제
데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다. 데이터선(171)과 드레인 전극(175)의 측면 역시 경사져 있으며, 경사각은 수평면에 대하여 약 30-80° 범위이다.
저항성 접촉 부재(161, 165)는 그 하부의 진성 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 진성 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 진성 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다.
데이터선(171) 및 드레인 전극(175)과 노출된 진성 반도체(151) 부분의 위에는 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 진성 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 데이터선(171)의 끝 부분과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 187)이 형성되어 있다.
보호막(180) 위에는 IZO 또는 ITO 따위의 투명한 도전체 또는 반사성 금속으로 이루어진 복수의 화소 전극(pixel electrode)(190)과 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(187)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.
접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
또한, 이러한 접촉 구멍(182) 및 접촉 보조 부재(82)는 게이트선(121)의 끝부분에도 형성될 수 있으나 게이트 구동 회로가 기판(110) 위에 직접 박막 트랜지스터 등으로 만들어지는 경우에는 도 1 및 도 2와 같이 접촉 구멍 및 접촉 보조 부재가 필요하지 않다. 반면, 게이트선(121)에 신호를 공급하는 게이트 구동 회로(도시하지 않음)가 칩의 형태로 기판(110) 또는 가요성 회로 기판(도시하지 않음) 위에 장착되는 경우에 게이트선(121)의 끝부분에 게이트선(121)과 연결하는 접촉 구멍 및 접촉 보조 부재가 필요하다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 12b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3, 도 5, 도 9 및 도 11은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스 터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 4a 및 도 4b, 도 6a 및 도 6b, 도 10a 및 도 10b, 그리고 도 12a 및 도 12b는 각각 도 3, 도 5, 도 9 및 도 10에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선, VIa-VIa' 선 및 VIb-VIb' 선, Xa-Xa' 선 및 Xb-Xb' 선, 그리고 XIIa-XIIa' 선 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도이고, 도 7a 및 도 7b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도로서 도 6a 및 도 6b 다음 단계에서의 도면이고, 도 8a 및 도 8b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도면이다.
먼저, 도 3 내지 4b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 사진 식각하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 복수의 확장부(137)를 포함하는 복수의 유지 전극선(131)을 형성한다.
도 5 내지 도 6b에 도시한 바와 같이, 게이트 절연막(140) 위에 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 진성 반도체(151)를 형성한다.
이어, 도 7a 및 도 7b에 도시한 바와 같이, 선형 불순물 반도체(164) 및 진성 반도체(151) 위에 데이터 도전층을 적층한다. 그리고, 데이터 도전층 위에 감광막을 형성하고 광마스크 패턴을 통하여 노광 및 현상하여 데이터선 및 드레인 전극의 형성 영역을 정의하는 제1 감광막 패턴(50)을 형성한다.
이어, 제1 감광막 패턴(50)을 마스크로 하여 데이터 도전층을 식각하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성한다. 이때, 데이터선(171) 및 드레인 전극(175)은 제1 감광막 패턴(50)의 일측 경계선에서 언더컷되어 제1 감광막 패턴의 폭보다 작은 폭으로 형성된다.
다음, 도 8a 및 도 8b에 도시한 바와 같이, 제1 감광막 패턴의 일측의 경계선이 데이터선(171) 및 드레인 전극(175)의 일측의 경계선과 일치하는 시점까지 제1 감광막 패턴에 제1 감광막을 제외한 다른 막에 영향을 주지 않는 선택비를 가진 가스를 이용하여 에치 처리하는 에치백(etch back) 공정을 진행하여 제2 감광막 패턴(55)을 형성한다.
도 9 내지 도 10b에 도시한 바와 같이, 제2 감광막 패턴(55)을 마스크로 하여 선형 불순물 반도체(164)를 식각하여 복수의 돌출부를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151)를 노출시킨다. 이때, 저항성 접촉 부재(161, 165)는 그의 일측 경계선이 데이터선(171) 및 드레인 전극(175)의 일측의 경계선과 일치하게 형성된다. 또한, 진성 반도체(151) 돌출부(154)의 상층부도 일정 두께 식각될 수 있으며, 노출된 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.
이어, 도 11 내지 도 12b에 도시한 바와 같이, 질화 규소 또는 산화 규소를 적층하여 보호막(180)을 적층하고 사진 식각 공정으로 식각하여 복수의 접촉 구멍(182, 187)을 형성한다. 접촉 구멍(182, 187)은 데이터선(171)의 끝 부분 및 드레인 전극(175)의 돌출부(177) 일부를 드러낸다.
도 1 내지 도 2b에 도시한 바와 같이, IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다. 화소 전극(190)과 접촉 보조 부재(82)의 재료가 IZO인 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.
도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판의 저항성 접촉 부재를 본 발명의 다른 실시예에 따라 제조하는 방법에서 대하여 앞서의 도 1 내지 도 2b, 도 7a 및 도 7b, 그리고 도 9 내지 10b를 참고로 하여 상세히 설명한다.
우선, 도 1 내지 도 6b까지는 상술한 한 실시예와 동일하다.
이어, 도 7a 및 도 7b에 도시한 바와 같이, 선형 불순물 반도체(164) 및 진성 반도체(151) 위에 데이터 도전층을 적층한다. 그리고, 데이터 도전층 위에 감광막을 형성하고 광마스크 패턴을 통하여 노광 및 현상하여 데이터선 및 드레인 전극의 형성 영역을 정의하는 제1 감광막 패턴(50)을 형성한다.
이어, 제1 감광막 패턴(50)을 마스크로 하여 데이터 도전층을 식각하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성한다. 이때, 데이터선(171) 및 드레인 전극(175)은 제1 감광막 패턴(50)의 일측 경계선에서 언더컷되어 제1 감광막 패턴의 폭보다 작은 폭으로 형성된다.
다음, 도 9 내지 도 10b에 도시한 바와 같이, 제1 감광막 패턴을 산소(O2) 가스를 이용하여 플라즈마 애싱(ashing) 처리하여 전부 제거한다. 이때, 제1 감광막 패턴이 제거되면서 그 하부의 데이터선(171) 및 드레인 전극(175)의 표면이 산화 처리된다.
이어, 산화 처리된 데이터선(171) 및 드레인 전극(175)을 마스크로 하여 선형 불순물 반도체를 식각하여 복수의 돌출부를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151)를 노출시킨다. 이때, 저항성 접촉 부재(161, 165)는 그의 일측 경계선이 데이터선(171) 및 드레인 전극(175)의 일측의 경계선과 일치하게 형성된다. 또한, 진성 반도체(151) 돌출부(154)의 상층부도 일정 두께 식각될 수 있다.
이에 따라서, 데이터선(171) 및 드레인 전극(175)의 손상 없이 선형 불순물 반도체만을 선택적으로 식각하게 된다.
도 13 내지 도 14b를 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜 지스터 표시판에 대하여 상세하게 설명한다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 14a 및 도 14b는 도 13의 박막 트랜지스터 표시판을 XIVa-XIVa' 선 및 XIVb-XIVb' 선을 따라 잘라 도시한 단면도이다.
도 13 내지 도 14b에 도시한 바와 같이, 본 실시예에 따른 박막 트랜지스터 표시판의 층상 구조는 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판의 층상 구조와 유사하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 복수의 돌출부(137)을 포함하는 복수의 유지 전극선(131)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 섬형 반도체(154)를 포함하는 복수의 진성 반도체(151), 복수의 저항성 접촉 부재(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171) 및 복수의 돌출부(177)을 포함하는 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180)에는 복수의 접촉 구멍(182, 187)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(82)가 형성되어 있다.
그러나 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판(100)은 보호막(180) 위에 형성되어 있는 복수의 삼원색, 예를 들면 적색, 녹색 및 청색의 색필터(230)를 더 포함한다.
이러한 본 발명의 실시예에 따른 표시판 및 그 제조 방법과 그 기판을 포함 하는 액정 표시 장치는 이외에도 여러 가지 변형된 형태 및 방법으로 제조할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면 데이터선 및 드레인 전극의 일측 경계선과 일측 경계선이 일치하는 감광막 패턴을 마스크로 하여 저항성 접촉 부재를 형성함으로써, 데이터선과 드레인 전극 및 저항성 접촉 부재의 일측에 단차가 발생하는 것을 방지할 수 있다.
또한, 데이터선 및 드레인 전극을 패터닝하는 감광막 패턴을 플라즈마 애싱하여 제거함으로써, 저항성 접촉 부재의 형성을 위한 식각 공정 시, 데이터선 및 드레인 전극의 일부분이 식각되는 것을 방지할 수 있다.
Claims (4)
- 절연 기판 위에 게이트선을 형성하는 단계,상기 게이트선 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 제1 비정질 규소막 및 제2 비정질 규소막을 형성한 후 상기 제2 비정질 규소막 위에 제1 감광막 패턴을 형성하는 단계,상기 제1 감광막 패턴을 마스크로 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 불순물 반도체 및 진성 반도체를 형성하는 단계,상기 불순물 반도체 위에 데이터 도전층을 형성하는 단계,상기 데이터 도전층 위에 제2 감광막 패턴을 형성하는 단계,상기 제2 감광막 패턴을 마스크로 하여 상기 데이터 도전층을 식각하여 데이터선 및 드레인 전극을 형성하는 단계,상기 제2 감광막 패턴을 에치백하여 제3 감광막 패턴을 형성하는 단계,상기 제3 감광막 패턴을 마스크로 하여 상기 불순물 반도체를 식각하여 진성 반도체를 노출시키며 저항성 접촉 부재를 형성하는 단계,상기 데이터선 및 상기 드레인 전극 위에 보호막을 형성하는 단계,상기 드레인 전극에 접촉하는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 제2 감광막 패턴을 에치백하여 제3 감광막 패턴을 형성하는 단계에서 에치백 공정은 상기 제3 감광막 패턴의 경계선이 데이터선 및 드레인 전극의 경계선과 일치하는 시점까지 진행하는 박막 트랜지스터 표시판의 제조 방법.
- 절연 기판 위에 게이트선을 형성하는 단계,상기 게이트선 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 진성 반도체 및 불순물 반도체를 형성하는 단계,상기 불순물 반도체 위에 데이터 도전층을 형성하는 단계,상기 데이터 도전층 위에 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 마스크로 하여 상기 데이터 도전층을 식각하여 데이터선 및 드레인 전극을 형성하는 단계,상기 감광막 패턴을 플라즈마 애싱하여 제거하는 단계,상기 데이터선 및 상기 드레인 전극을 마스크로 하여 상기 불순물 반도체를 식각하여 진성 반도체를 노출시키며 저항성 접촉 부재를 형성하는 단계,상기 데이터선 및 상기 드레인 전극 위에 보호막을 형성하는 단계,상기 드레인 전극에 접촉하는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제3항에서,상기 감광막 패턴을 플라즈마 애싱하여 제거하는 단계는 플라즈마 소스로 산소를 이용하여 상기 데이터선 및 드레인 전극 표면에 산화막을 형성하는 박막 트랜지스터 표시판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030055421A KR100984351B1 (ko) | 2003-08-11 | 2003-08-11 | 박막 트랜지스터 표시판의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030055421A KR100984351B1 (ko) | 2003-08-11 | 2003-08-11 | 박막 트랜지스터 표시판의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050017902A KR20050017902A (ko) | 2005-02-23 |
| KR100984351B1 true KR100984351B1 (ko) | 2010-09-30 |
Family
ID=37227509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030055421A KR100984351B1 (ko) | 2003-08-11 | 2003-08-11 | 박막 트랜지스터 표시판의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100984351B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101431136B1 (ko) * | 2007-03-08 | 2014-08-18 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233780A (ja) * | 1998-02-16 | 1999-08-27 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法と液晶表示パネル |
| KR20010111252A (ko) * | 2000-06-09 | 2001-12-17 | 윤종용 | 박막 트랜지스터 기판 및 그의 제조 방법 |
| KR100451849B1 (ko) | 2001-12-31 | 2004-10-08 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판의 제조 방법 |
-
2003
- 2003-08-11 KR KR1020030055421A patent/KR100984351B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233780A (ja) * | 1998-02-16 | 1999-08-27 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法と液晶表示パネル |
| KR20010111252A (ko) * | 2000-06-09 | 2001-12-17 | 윤종용 | 박막 트랜지스터 기판 및 그의 제조 방법 |
| KR100686236B1 (ko) | 2000-06-09 | 2007-02-22 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그의 제조 방법 |
| KR100451849B1 (ko) | 2001-12-31 | 2004-10-08 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050017902A (ko) | 2005-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7947539B2 (en) | Thin film transistor array panel for a display device and a method of manufacturing the same | |
| US7479416B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| US20100022041A1 (en) | Thin film transistor array panel including layered line structure and method for manufacturing the same | |
| US20130234124A1 (en) | Thin-film transistor substrate, method of manufacturing the same, and display device including the same | |
| KR101246789B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20100056649A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20110113040A (ko) | 어레이 기판 | |
| KR20070006070A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR101542914B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR20100075058A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20070093714A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR100984351B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR101197056B1 (ko) | 박막 트랜지스터 표시판 | |
| KR101998124B1 (ko) | 어레이 기판 및 그 제조방법 | |
| KR20050002231A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR20060042425A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060088617A (ko) | 박막 트랜지스터 기판 및 그 제조방법 | |
| KR100767379B1 (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR100968567B1 (ko) | 다층 박막의 제조 방법 및 이를 이용한 박막 트랜지스터표시판의 제조 방법 | |
| KR20050019278A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR20050093881A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060098981A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060012764A (ko) | 박막 표시판 및 그 제조 방법 | |
| KR20060058404A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060039632A (ko) | 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130830 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180829 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190822 Year of fee payment: 10 |