KR100968567B1 - 다층 박막의 제조 방법 및 이를 이용한 박막 트랜지스터표시판의 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 36
- 239000010408 film Substances 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000004020 conductor Substances 0.000 claims abstract description 16
- 238000010030 laminating Methods 0.000 claims abstract description 6
- 238000004140 cleaning Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 18
- 239000002131 composite material Substances 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 238000009832 plasma treatment Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 14
- 239000000356 contaminant Substances 0.000 abstract description 6
- -1 Defective Substances 0.000 abstract 1
- 230000002950 deficient Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 87
- 239000003990 capacitor Substances 0.000 description 16
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000003860 storage Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66742—Thin film unipolar transistors
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Abstract
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 절연 기판 위에 게이트 도전체를 형성하는 단계, 기판 위에 게이트 절연층을 1차 적층하는 단계, 진공을 유지한 상태에서 상기 게이트 절연층 1차막의 표면을 플라스마 처리하는 단계,
게이트 절연층 1차막 위에 게이트 절연층 2차막, 진성 비정질 규소층 및 불순물 비정질 규소층을 연속하여 적층하는 단계, 진성 비정질 규소층을 식각하여 만들어진 반도체층, 상기 불순물 비정질 규소층을 식각하여 만들어진 저항성 접촉층, 그리고 데이터 도전체를 형성하는 단계, 그리고 화소 전극을 형성하는 단계를 포함하여 이루어진다.
복합 챔버, 다층 박막, 오염물, 불량, 박막트랜지스터
Description
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3, 도 6, 도 8 및 도 10은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,
도 4, 도 7, 도 9 및 도 11은 각각 도 3, 도 6, 도 8 및 도 10의 박막 트랜지스터 표시판을 IV-IV' 선, VII-VII 선, IX-IX 선 및 XI-XI 선을 따라 잘라 도시한 단면도이고,
도 5는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도로서 도 4 다음 단계에서의 도면이며,
도 12는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 사용되는 복합 챔버를 개략적으로 나타낸 도면이다.
본 발명은 다층 박막의 제조 방법 및 이를 이용한 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치는 전계를 생성하는 전계 생성 전극을 가지고 있으며 소정의 간극을 두고 떨어져 있는 두 표시판과 두 표시판 사이의 간극에 주입되어 있는 이방성 유전율을 갖는 액정층을 포함한다. 이러한 액정 표시 장치는 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고, 전압의 크기에 의존하는 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 화상을 표시한다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 표시판 중 하나에 전계 생성 전극의 일종으로서 복수의 화소 전극이 형성되어 있고 화소 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이다.
박막 트랜지스터가 구비된 액정 표시 장치용 표시판(이하 박막 트랜지스터 표시판 이라 함)은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 박막 트랜지스터는 게이트 전극이 아래에 위치한 하부 게이트형(bottom gate type)과 위쪽에 위치한 상부 게이트형(top gate type)이 있는데 비정질 규소를 포함하는 박막 트랜지스터의 경우 하부 게이트형인 것이 일반적이다. 하부 게이트형 비정질 규소 박막 트랜지스터의 경우 게이트 전극 위에 게이트 절연층, 진성 비정질 규소층, 불순물 비정질 규소층의 삼층막을 연속하여 적층한 후 이들을 사진 식각하는 과정을 거쳐서 완성된다.
이러한 삼층막을 차례로 적층할 때는 반응 챔버 내로 상온의 반응 기체를 유입시키고 그 반응 기체가 반응 챔버 내에 존재하는 가열된 기판의 표면과 화학 반응하여 박막을 제조하는 화학 기상 증착(chemical vapor deposition; 이하 CVD 라함) 공정을 주로 사용한다.
기존에는 이러한 세 개의 층을 모두 하나의 반응 챔버 내에서 연속하여 증착하였으나 서로 다른 종류의 박막 제조 물질에 의하여 반응 챔버 내에 서로 다른 종류의 입자와 CVD 공정 중에 자연스럽게 발생하는 챔버의 부산물 등의 오염물이 발생하여 박막 제조가 불량해 질 수 있다. 더욱 상세하게는 이들 박막의 내부 및 사이에 오염물이 존재하게 되어 삼층막 상하의 도전층이 단락되거나 개방되는 문제가 발생한다.
그래서, 게이트 절연층을 두 개의 층으로 형성하는 방법이 제시되었다. 즉, 기판 위에 게이트 절연층의 하부막을 형성하고 기판을 진공 상태인 반응 챔버에서 대기 상태인 외부로 빼낸다. 게이트 절연층의 하부막 표면을 세정한 후, 기판을 다시 반응 챔버로 들여보내 게이트 절연층 하부막 위에 게이트 절연층 상부막, 진성 비정질 규소층 및 불순물 비정질 규소층을 차례로 적층한다.
그러나 이러한 다층 박막의 제조 방법은 적층 도중 기판을 반응 챔버에서 빼 내서 세정하고 다시 넣는 등 부가적인 과정이 필요하므로 공정 시간이 길어져서 생산성이 떨어지는 문제가 있다.
또한, 기판을 진공 상태의 반응 챔버에서 대기 상태로 꺼내면 박막의 표면이 대기와 반응하여 박막의 특성이 변화할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 진공의 단절 없이 다층 박막의 오염물을 제거하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있는 다층 박막의 제조 방법 및 다층 박막을 포함하는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 기판을 복합 챔버의 로드락 챔버로 로딩하는 단계, 상기 기판을 상기 로드락 챔버에서 상기 복합 챔버의 열 챔버로 로딩하는 단계, 상기 기판을 상기 열 챔버에서 열처리하는 단계, 상기 기판을 상기 복합 챔버의 제1 증착 챔버로 로딩하는 단계, 상기 제1 증착 챔버에서 상기 기판의 상기 게이트선 위에 게이트 절연층을 1차 증착하는 단계, 상기 기판을 상기 복합 챔버의 세정 챔버 또는 식각 챔버로 로딩하는 단계, 상기 세정 챔버 또는 상기 식각 챔버에서 상기 기판의 표면을 플라스마 세정 또는 플라스마 식각하는 단계, 상기 기판을 상기 복합 챔버의 제2 증착 챔버로 로딩하는 단계, 상기 기판 위에 게이트 절연층의 2차막, 진성 비정질 규소층 및 불순물 비정질 규소층을 차례로 증착하는 단계를 포함하는 다층 박막의 제조 방법을 마련한다.
상기 플라스마 세정의 소스 가스는 불활성화 가스 또는 O2 가스 중 적어도 어느 하나의 가스를 사용하는 것이 바람직하다.
또 상기 각 단계는 진공 상태를 유지한 상태에서 수행되며, 상기 복합 챔버는 진공을 유지하는 반송 챔버를 더 포함하는 것이 바람직하다.
또한, 이를 이용한 박막 트랜지스터 기판의 제조 방법은 절연 기판 위에 게이트 도전체를 형성하는 단계, 상기 기판 위에 게이트 절연층을 1차 적층하는 단계, 진공을 유지한 상태에서 상기 게이트 절연층 1차막의 표면을 플라스마 처리하는 단계, 상기 게이트 절연층 1차막 위에 게이트 절연층 2차막, 진성 비정질 규소층 및 불순물 비정질 규소층을 연속하여 적층하는 단계, 상기 진성 비정질 규소층을 식각하여 만들어진 반도체층, 상기 불순물 비정질 규소층을 식각하여 만들어진 저항성 접촉층, 그리고 데이터 도전체를 형성하는 단계, 그리고 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다.
상기 플라스마 처리는 플라스마 세정 또는 플라스마 식각을 포함하는 것이 바람직하다.
상기 1차 적층 단계 및 상기 플라스마 처리 단계는 동일한 진공 상태를 유지하는 증착 챔버 및 세정 챔버 또는 식각 챔버를 포함하는 복합 챔버에서 이루어진다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(expansion)(127)를 이룬다.
게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p)과 그 위의 상부막(121q)을 포함한다. 상부막(121q)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막(121p)은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하부막(121p)과 상부막(121q)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다. 도 2에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 확장부(127)의 하부막과 상부막은 각각 도면 부호 127p, 127q로 표시되어 있다.
게이트선(121)의 하부막(121p)과 상부막(121q)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80°이다.
게이트선(121) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬 형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 몰리브덴(Mo), 몰리브덴 합금을 포함하는데, 이중막 또는 삼중막의 구조인 경우에 알루미늄 계열의 도전막을 포함할 수 있다. 이중막일 때 알루미늄 계열의 도전막은 몰리브덴 계열의 도전막 하부에 위치하는 것이 바람직하며, 삼중막일 때에는 중간층으로 위치하는 것이 바람직하다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 데이터선(171)의 끝 부분, 드레인 전극(175) 및 유지 축전기용 도전체(177)를 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185, 187)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 IZO 또는 ITO 따위의 투명한 도전체 또는 반사성 금속으로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capapcitor)”라 함]을 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 전단 게이트(previous gate line)이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가 깝게 한다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분 및 데이터선(171)의 끝 부분과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 12 및 도 1과 도 2를 참고로 하여 상세히 설명한다.
도 3, 도 6, 도 8 및 도 10은 각각 도 1 내지 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 4, 도 7, 도 9 도 11은 각각 도 3, 도 6, 도 8 및 도 10에 도시한 박막 트랜지스터 표시판을 IV-IV' 선, VII-VII' 선, IX-IX' 선 및 XI-XI' 선을 따라 잘라 도시한 단면도이고, 도 5는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도로서 도 4 다음 단계에서의 도면이며, 도 12는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 적용되는 복합 챔버를 개략적으로 나타낸 도면이다.
먼저, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 하부 금속막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부 금속막은 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다.
이어, 도 3 및 도 4에 도시한 바와 같이, 사진 식각 공정으로 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)과 복수의 확장부(127)를 포함하는 게이트선(121)을 형성한다.
도 5에 도시한 바와 같이, 게이트선(121) 위에 질화규소로 이루어진 게이트 절연층(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 연속하여 적층한다.
그러면, 게이트 절연층(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)의 삼층막을 연속하여 증착하는 방법을 도 12에 도시한 복합 챔버를 적용하여 상세하게 설명한다.
먼저, 기판(110)을 진공 상태를 유지하는 복합 챔버(40)의 로드락 챔버(41)로 로딩한다. 그리고 복합 챔버(40)의 가운데 위치하는 반송 챔버(47)를 이용하여 기판(110)을 열 챔버(44)로 로딩하여 기판(110)에 열처리를 하여 기판(110)의 온도를 상승시킨다. 이는 증착 공정에서 갑작스런 고온 처리로 인하여 기판(110)에 발생하는 스트레스를 완화시킬 수 있다.
이어, 열처리된 기판(110)을 반송 챔버(47)를 이용하여 열 챔버(44)로부터 언로딩한 후 제1 증착 챔버(42)로 로딩하여 기판(110) 위에 질화규소(SiNx)로 이루어진 게이트 절연층의 1차막(140p)을 적층한다.
다음, 기판(110)을 반송 챔버(47)를 이용하여 제1 증착 챔버(42)로부터 언로딩한 후 세정 챔버(43) 또는 식각 챔버(45)로 로딩하여 게이트 절연층 1차막(140p)의 표면을 플라스마 세정 또는 플라스마 식각하여 오염물을 제거한다. 플라스마 세정의 소스 기체로는 Ar, He 따위의 불활성 기체 또는 N2, O2 가스 중 적어도 어느 하나를 사용한다. 또한 플라스마 식각의 소스 기체로는 불소를 함유한 NF3 또는 SF6 따위를 사용한다.
이어, 기판(110)을 반송 챔버(47)를 이용하여 세정 챔버(43) 또는 식각 챔버(45)로부터 언로딩한 후 제2 증착 챔버(46)로 로딩하여 게이트 절연층 1차막(140p) 위에 질화규소(SiNx)로 이루어진 게이트 절연층 2차막(140q)과 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 차례로 적층한다.
다음, 도 6 및 도 7에 도시한 바와 같이, 진성 비정질 규소층(150)과 불순물 비정질 규소층(150)을 사진식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체(151)를 형성한다.
이어, 도 8 및 도 9에 도시한 바와 같이, 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 사진 식각으로 형성한다.
이어, 데이터선(171) 및 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다. 이때 진성 반도체(151) 돌출부(154)의 상층부도 일정 두께 식각될 수 있으며, 노출된 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.
다음, 도 10 및 도 11에 도시한 바와 같이, 보호막(180)을 적층하고 사진 식각 공정으로 게이트 절연막(140)과 함께 건식 식각하여 복수의 접촉 구멍(181, 182, 185, 187)을 형성한다. 이때 접촉 구멍(181)을 통하여 게이트선(121)의 끝 부분의 하부막(121q) 부분이 노출되며, 노출된 하부막(121q) 부분은 전면 식각으로 제거하여 그 아래의 하부막(121p) 부분을 드러낸다.
다음, 마지막으로 도 1 및 도 2에 도시한 바와 같이, IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다. IZO막의 경우 스퍼터링 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.
마지막으로 화소 전극(190) 위에 배향막(11)을 형성한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 제조 비용을 줄이기 위하여 반도체층과 데이터선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성한다.
기술된 바와 같이 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면 진공 상태를 유지하면서 세정 챔버 또는 식각 챔버를 독립적으로 포함하는 복합 챔버를 이용하여 진공 단절 없이 박막과 박막 사이의 오염물을 제거함으로써 박막 트랜지스터 표시판이 불량해지는 것을 방지할 수 있다.
Claims (7)
- 기판을 복합 챔버의 로드락 챔버로 로딩하는 단계,상기 기판을 상기 로드락 챔버에서 상기 복합 챔버의 열 챔버로 로딩하는 단계,상기 기판을 상기 열 챔버에서 열처리하는 단계,상기 기판을 상기 복합 챔버의 제1 증착 챔버로 로딩하는 단계,상기 제1 증착 챔버에서 상기 기판의 상기 게이트선 위에 게이트 절연층을 1차 증착하여 제1 게이트 절연막을 형성하는 단계,상기 기판을 상기 복합 챔버의 세정 챔버 또는 식각 챔버로 로딩하는 단계,상기 세정 챔버 또는 상기 식각 챔버에서 상기 기판의 표면을 플라스마 세정 또는 플라스마 식각하는 단계,상기 기판을 상기 복합 챔버의 제2 증착 챔버로 로딩하는 단계,상기 제1 게이트 절연막 위에 제2 게이트 절연막, 진성 비정질 규소층 및 불순물 비정질 규소층을 차례로 증착하는 단계를 포함하고,상기 각 단계는 진공 상태를 유지한 상태에서 수행되며, 상기 복합 챔버는 진공을 유지하는 반송 챔버를 더 포함하는 다층 박막의 제조 방법.
- 제1항에서,상기 플라스마 세정의 소스 기체는 불활성 기체 및 N2, O2 가스 중 적어도 어느 하나를 포함하는 다층 박막의 제조 방법.
- 제1항에서,상기 플라스마 식각의 소스 기체는 불소를 함유하는 다층 박막의 제조 방법.
- 삭제
- 절연 기판 위에 게이트 도전체를 형성하는 단계,상기 기판 위에 제1 게이트 절연막을 적층하는 단계,진공을 유지한 상태에서 상기 제1 게이트 절연막의 표면을 플라스마 처리로 세정 또는 식각하는 단계,상기 제1 게이트 절연막 위에 제2 게이트 절연막, 진성 비정질 규소층 및 불순물 비정질 규소층을 연속하여 적층하는 단계,상기 진성 비정질 규소층을 식각하여 만들어진 반도체층, 상기 불순물 비정질 규소층을 식각하여 만들어진 저항성 접촉층, 그리고 데이터 도전체를 형성하는 단계, 그리고화소 전극을 형성하는 단계를 포함하고,상기 적층 단계 및 상기 플라스마 처리 단계는 동일한 진공 상태를 유지하는 증착 챔버 및 세정 챔버 또는 식각 챔버를 포함하는 복합 챔버에서 이루어지며,상기 적층 단계는 상기 증착 챔버에서 진행되고,상기 플라스마 처리는 상기 세정 챔버 또는 식각 챔버에서 진행되는 박막 트랜지스터 표시판의 제조 방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050137A KR100968567B1 (ko) | 2003-07-22 | 2003-07-22 | 다층 박막의 제조 방법 및 이를 이용한 박막 트랜지스터표시판의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050137A KR100968567B1 (ko) | 2003-07-22 | 2003-07-22 | 다층 박막의 제조 방법 및 이를 이용한 박막 트랜지스터표시판의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050011158A KR20050011158A (ko) | 2005-01-29 |
| KR100968567B1 true KR100968567B1 (ko) | 2010-07-08 |
Family
ID=37223252
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030050137A KR100968567B1 (ko) | 2003-07-22 | 2003-07-22 | 다층 박막의 제조 방법 및 이를 이용한 박막 트랜지스터표시판의 제조 방법 |
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| Country | Link |
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| KR (1) | KR100968567B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |