CN111584520B - 阵列基板、显示面板以及阵列基板的制作方法 - Google Patents

阵列基板、显示面板以及阵列基板的制作方法 Download PDF

Info

Publication number
CN111584520B
CN111584520B CN202010447753.2A CN202010447753A CN111584520B CN 111584520 B CN111584520 B CN 111584520B CN 202010447753 A CN202010447753 A CN 202010447753A CN 111584520 B CN111584520 B CN 111584520B
Authority
CN
China
Prior art keywords
array substrate
pattern
gate
semiconductor pattern
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010447753.2A
Other languages
English (en)
Other versions
CN111584520A (zh
Inventor
蒋雷
赵亚雄
李广圣
黄学勇
李向峰
许琳琳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu BOE Display Technology Co Ltd
Original Assignee
Chengdu BOE Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu BOE Display Technology Co Ltd filed Critical Chengdu BOE Display Technology Co Ltd
Priority to CN202010447753.2A priority Critical patent/CN111584520B/zh
Publication of CN111584520A publication Critical patent/CN111584520A/zh
Application granted granted Critical
Publication of CN111584520B publication Critical patent/CN111584520B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种阵列基板、显示面板以及阵列基板的制作方法。阵列基板包括衬底基板、设置于衬底基板上的薄膜晶体管、栅极线和源极线；栅极线和源极线相互绝缘，且用于驱动薄膜晶体管；薄膜晶体管包括：栅极、源极、栅极绝缘层、以及形成于栅极绝缘层上的像素电极、半导体图形和第一连接金属图形；其中，栅极和源极形成于衬底基板上，栅极绝缘层覆盖衬底基板的形成有栅极和源极的表面，像素电极和第一连接金属图形相互间隔，且接续在半导体图形两侧，以在半导体图形上形成沟道区域，半导体图形通过使导体材料半导体化而成，第一连接金属图形与源极电连接。本发明减少了光刻工艺的次数，简化了阵列基板的形成过程，降低了制造成本。

Description

阵列基板、显示面板以及阵列基板的制作方法
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、显示面板以及阵列基板的制作方法。
背景技术
随着显示技术的发展，液晶显示器(Liquid Crystal Display，简称LCD)等平面显示装置因具有高画质、省电、机身薄、无辐射等优点，而被广泛的应用于手机、电视、个人数字助理、笔记本电脑等各种消费性电子产品中，成为显示装置中的主流。液晶显示面板一般由相对设置的阵列基板、彩膜基板以及夹设在阵列基板和彩膜基板之间的液晶分子层组成。
目前，阵列基板的制作方法中一般包括六次光刻工艺，该方法包括：第一步：在玻璃基板上沉积金属层，进行第一次光刻，形成栅极；第二步，依次沉积栅极绝缘层和铟镓锌氧化物IGZO半导体层，进行第二次光刻，以形成半导体图形；第三步，沉积保护层，并进行第三次光刻，以形成保护图形；第四步，沉积源漏极金属层，并进行第四次光刻，以形成源极和漏极；第五步，沉积钝化层和平坦化层，并进行第五次光刻工艺，以形成导电过孔；第六步，沉积透明导电薄膜，并进行第六次光刻，以形成像素电极以及导电过孔和像素电极的连通图形。
然而，上述现有技术的阵列基板，其制作过程需要经历六次光刻工艺制程，工艺复杂，且制作成本高。
发明内容
本发明提供一种阵列基板、显示面板以及阵列基板的制作方法，能够减少光刻工艺次数，工艺简单且制造成本低。
本发明第一方面提供一种阵列基板，包括衬底基板、设置于衬底基板上的薄膜晶体管、栅极线和源极线；栅极线和源极线相互绝缘，且用于驱动薄膜晶体管；
薄膜晶体管包括：栅极、源极、栅极绝缘层、以及形成于栅极绝缘层上的像素电极、半导体图形和第一连接金属图形；其中，栅极和源极形成于衬底基板上，栅极绝缘层覆盖衬底基板的形成有栅极和源极的表面，像素电极和第一连接金属图形相互间隔，且接续在半导体图形两侧，以在半导体图形上形成沟道区域，半导体图形通过使导体材料半导体化而成，第一连接金属图形与源极电连接。
本发明第二方面提供一种显示面板，包括上述的阵列基板。
本发明第三方面提供一种阵列基板的制作方法，包括在衬底基板上形成薄膜晶体管、以及栅极线和源极线的步骤，在衬底基板上形成薄膜晶体管包括：在衬底基板上沉积栅源金属层，并进行第一次光刻工艺，使栅源金属层形成栅极和源极；在形成有栅极和源极的衬底基板上沉积栅极绝缘层，并进行第二次光刻工艺，以在栅极绝缘层上位于源极上方的区域形成第一导电过孔；在栅极绝缘层上沉积透明导电层，并进行第三次光刻工艺，使透明导电层形成第一金属结构，第一金属结构对应半导体图形、像素电极、第一连接金属图案以及第一导电过孔的区域；对第一金属结构上的部分区域进行半导体化，以形成半导体图形，并形成位于半导体图形两侧且相互绝缘的像素电极和第一连接金属图形，并使第一连接金属图形经由第一导电过孔和源极电连接。
本发明的阵列基板、显示面板以及阵列基板的制作方法。阵列基板包括衬底基板、设置于衬底基板上的薄膜晶体管、栅极线和源极线；栅极线和源极线相互绝缘，且用于驱动薄膜晶体管；薄膜晶体管包括：栅极、源极、栅极绝缘层、以及形成于栅极绝缘层上的像素电极、半导体图形和第一连接金属图形；其中，栅极和源极形成于衬底基板上，栅极绝缘层覆盖衬底基板的形成有栅极和源极的表面，像素电极和第一连接金属图形相互间隔，且接续在半导体图形两侧，以在半导体图形上形成沟道区域，半导体图形通过使导体材料半导体化而成，第一连接金属图形与源极电连接。通过源极和栅极同层，且形成在衬底基板上，因此源极可以和栅极一起通过一次光刻工艺形成，将半导体图形、像素电极和第一连接金属图形形成在栅极绝缘层上，像素电极和半导体图形接续，因此省略了传统意义上的漏极，并且，与半导体图形接续的第一连接金属图形可与像素电极一起通过一次光刻工艺实现；这与现有技术相比，至少省略了单独生成源极和漏极的光刻工艺，因此减少了光刻工艺的次数，简化了阵列基板的形成过程，降低了制造成本。
附图说明
为了更清楚地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一提供的阵列基板的俯视图；
图2为本发明实施例一提供的阵列基板的另一种结构的俯视图；
图3为本发明实施例一提供的阵列基板的A-A向剖视图；
图4为本发明实施例一提供的阵列基板的B-B向侧剖视图；
图5为本发明实施例三提供的阵列基板的制作方法中薄膜晶体管的制作方法的流程示意图；
图6a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第一状态时的结构示意图；
图6b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第一状态时的另一角度的剖视图；
图7a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第二状态时的结构示意图；
图7b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第二状态时的另一角度的剖视图；
图8a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第三状态时的结构示意图；
图8b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第四状态时的结构示意图；
图8c为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第五状态时的结构示意图；
图8d为本发明实施例三提供的阵列基板的制作方法中另一种结构的阵列基板处于第五状态时的结构示意图；
图8e为本发明实施例三提供的阵列基板的制作方法中另一种阵列基板的结构示意图；
图9a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第六状态时的结构示意图；
图9b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第六状态时的另一角度的剖视图；
图10a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第七状态时的结构示意图；
图10b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第七状态时的另一角度的剖视图。
附图标记：
100-阵列基板；10-衬底基板；20-薄膜晶体管；21-沟道区域；30-栅极；31-第一金属层；32-第二金属层；40-栅极绝缘层；41-第一栅极绝缘层；42-第二栅极绝缘层；50-源极；51-第一连接金属图形；52-第一导电过孔；53-第二导电过孔；60、62-半导体图形；61-第一半导体图形；70-像素电极；71-像素电极主体；72-第二连接金属图形；73-透明导电层；74-第一金属结构；80-钝化层；81-第一钝化层；82-第二钝化层；90-栅极线；91-源极线；92-架桥部；93-贴合部；101-光刻胶图案；102-光刻胶部分保留区域；103-光刻胶完全保留区域。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
图1为本发明实施例一提供的阵列基板的俯视图，图2为本发明实施例一提供的阵列基板的另一种结构的俯视图，图3为本发明实施例一提供的阵列基板的A-A向剖视图。
参照图1、图3，本实施例的阵列基板100包括衬底基板10、设置于衬底基板10上的薄膜晶体管20、栅极线90和源极线91；栅极线90和源极线91相互绝缘，且用于驱动薄膜晶体管20。
薄膜晶体管20包括：栅极30、源极50、栅极绝缘层40、以及形成于栅极绝缘层40上的半导体图形60、像素电极70以及第一连接金属图形51；其中，栅极30和源极50彼此间隔地形成于衬底基板10上，栅极绝缘层40覆盖衬底基板10的形成有栅极30和源极50的表面，半导体图形60、像素电极70以及第一连接金属图形51形成于栅极绝缘层40上；像素电极70、半导体图形60和第一连接金属图形51依次接续，且半导体图形60通过使导体材料半导体化而成。换言之，像素电极70和第一连接金属图形51相互间隔，并且接续在半导体图形60的两侧，这样在半导体图形60上，位于像素电极70和第一连接金属图形51之间的区域形成沟道区域21，第一连接金属图形51与源极50电连接。
上述方案中，通过源极50和栅极30同层，且形成在衬底基板10上，因此源极50可以和栅极30一起通过一次光刻工艺形成，将半导体图形60、像素电极70和第一连接金属图形51形成在栅极绝缘层40上，像素电极70和半导体图形60接续，因此省略了传统意义上的漏极，并且，与半导体图形60接续的第一连接金属图形51可与像素电极70一起通过一次光刻工艺实现；这与现有技术相比，至少省略了单独生成源极50和漏极的光刻工艺，因此减少了光刻工艺的次数，简化了阵列基板100的形成过程，降低了制造成本。
本申请中，应当理解的是，对于液晶显示面板中应用的阵列基板，阵列基板中会包含多个由扫描线(栅极线90)和数据线(源极线91)定义出的像素区域，每个像素区域中均设有至少一个薄膜晶体管器件。具体的，多条数据线之间相互平行，且数据线和扫描线在空间上横纵交错设置，以阵列基板的形状为矩形为例，数据线可以沿阵列基板的纵向延伸，扫描线可以沿阵列基板的横向延伸，通过数据线和扫描线的相互交错，在阵列基板上形成多个呈矩阵式排列的像素区域。且栅极线和数据线对薄膜晶体管的驱动方法可以采用逐行扫描等现有的驱动方式，此处不再赘述。
为了便于说明，本申请的附图中，均只绘制出其中一个像素区域的结构示意图。可以理解的是，本申请中的阵列基板100包括多个像素区域，因此，在本申请的阵列基板100中，所提到的在衬底基板10上形成有栅极30及栅极线90具体是指在阵列基板100的与每个像素区域对应的区域中均形成有栅极30及栅极线90。对于源极50、源极线91和半导体图形60的情况与此类似，此处不再赘述。
其中，衬底基板10可以是石英基板或玻璃基板。
栅极30和源极50彼此间隔地形成于衬底基板10上，具体指栅极30和源极50相互之间具有间隔，以使彼此绝缘。参照图1、图2，栅极30与栅极线90一体形成，二者电连接，源极50与源极线91一体形成，二者电连接。且栅极线90与源极线91相互之间绝缘。此外，需要说明的是，在图2中，为了便于观察源极50，以虚线表示架桥部92。
本申请实施例中，参照图3，栅极30可以包括两层金属结构，即栅极30包括相互层叠的第一金属层31和第二金属层32，第一金属层31形成在衬底基板10上，第一金属层31用于增加第二金属层32和衬底基板10的附着力。示例性的，第一金属层31的材料包括Ti和Mo中的至少一者。第二金属层32的材料包括Cu和Al中的至少一者，第二金属层32可以是单一元素的金属或合金，也可以包含两种金属元素。与栅极30类似地，源极50也可以由两层金属层形成，此处不再赘述。
栅极绝缘层40覆盖在形成有栅极30、栅极线90、源极50和源极线91的衬底基板10上，用于保护半导体图形60免受外界环境的侵扰，栅极绝缘层40例如可以是硅基绝缘层。在其它一些示例中，栅极绝缘层40包括第一栅极绝缘层41和第二栅极绝缘层42，第一栅极绝缘层41覆盖在衬底基板10上，为隔离水汽较佳的SiNx膜层；第二栅极绝缘层42为致密性更佳的SiOx膜层。通过将栅极绝缘层40设置为两层，能够更好地保护半导体图形60免受外界水汽、光照的影响。
本申请实施例中，像素电极70、半导体图形60和第一连接金属图形51依次接续，且半导体图形通过使导体材料半导体化而成。参照图1，像素电极70和第一连接金属图形51彼此间隔开，以形成沟道区域21。
其中，像素电极70、半导体图形60和第一连接金属图形51依次接续，具体是指像素电极70和半导体图形60连接，且半导体图形60和第一连接金属图形51连接；半导体图形60位于像素电极70和第一连接金属图形51之间。可以理解的是，像素电极70和第一连接金属图形51并未覆盖在半导体图形60上，而是直接与半导体图形60的两个端部接续。
示例性的，参照图1，阵列基板100包括形成于栅极绝缘层40上的第一金属结构(未图示)，第一金属结构包括用于形成像素电极70和第一连接金属图形51的两侧区域，以及位于两侧区域之间的中部区域，中部区域半导体化形成半导体图形60。这里的第一金属结构对应于将要形成像素电极70、第一连接金属图形51、第一导电过孔52以及半导体图形60的区域，且第一金属结构是导体，因此通过将第一金属结构的局部区域，例如中部区域半导体化，即可将第一金属结构形成为依次接续的像素电极70、半导体图形60以及第一连接金属图形51。在一种可能的实现方式中，半导体化可通过离子注入工艺实现，也可以通过其它公知的方式实现，此处不再赘述。
参照图1，在一些示例中，像素电极70包括相互连接的像素电极主体71和第二连接金属图形72，第二连接金属图形72一端与像素电极主体71电连接，另一端与半导体图形60接续。具体的，像素电极70参与到存储电容的形成过程中，为了使存储电容的电容值尽量大，像素电极主体71大致覆盖像素区域的整个开口区域。
而第二连接金属图形72一端与半导体图形60接续，另一端与像素电极主体71电连接，可以被认为起到了现有技术的漏极的作用。第二连接金属图形72与第一连接金属图形51相互间隔，该间隔位于半导体图形60上方，从而形成沟道区域21。
第一连接金属图形51与源极50电连接，由于第一连接金属图形51与半导体图形60接续，因此使位于衬底基板10上的源极50能够正常发挥源极50的作用。
在一些示例中，参照图3，栅极绝缘层40上与源极50对应的位置处还形成有第一导电过孔52，第一连接金属图形51经由第一导电过孔52和源极50电连接。
本申请实施例中，半导体图形的材质可以包括铟、镓、锌、锡等元素。
本申请实施例中，在形成有像素电极70、第一连接金属图形51以及半导体图形60的栅极绝缘层40上还形成有钝化层80。示例性的，钝化层80可以为硅基钝化层，钝化层80可以包括相互层叠的第一钝化层81和第二钝化层82，第一钝化层81覆盖在像素电极70、第一连接金属图形51半导体图形60、以及栅极绝缘层40上方。其中，第一钝化层81为致密性较佳的SiOx膜层，第二钝化层82为防水性较佳的SiNx膜层。
本申请实施例中，像素电极70包括相互层叠的JAS(有机绝缘)图形和像素金属层，JAS图形的材质为有机绝缘材料；JAS图形覆盖在所述半导体图形60上。JAS图形可以减小像素电极70的接触阻抗，同时，使JAS层位于半导体图形60和像素金属层之间，还可以通过彩膜基板侧的黑色矩阵和栅极线90的相互作用，从而提高阵列基板100的开口率。
下面结合图1、图3介绍栅极线90和源极线91的结构。
本申请实施例中，栅极线90和源极线91在空间上彼此交叉，且栅极线90和源极线91在空间上彼此交叉的区域之间夹设有绝缘层。由于栅极线90和源极线91都设置在衬底基板10上，因此，若栅极线90和源极线91均贴附设置在衬底基板10上，就会存在短路的问题，为了避免这种情况的发生，可以在栅极线90和源极线91彼此交叉的区域之间夹设有绝缘夹层，以达到使二者绝缘的目的。
示例性的，参照图1，每条源极线91可以包括多个在该条源极线91的延伸方向上交替布置的贴合部93和架桥部92，贴合部93直接贴附形成在衬底基板10上，且每个贴合部93位于相邻的两条栅极线90之间。在栅极线90和源极线91彼此垂直的情况下，每个贴合部93也与栅极线90垂直，且每个贴合部93的两端均距离栅极线90有一定间隔。架桥部92形成在栅极绝缘层40上，且用于电连接沿同一条源极线91上相邻的两个贴合部93。
图4为本发明实施例一提供的阵列基板的B-B向侧剖视图，参照图2、图4，作为一种可能的实现方式，栅极绝缘层40上与贴合部93的端部对应的位置处还形成有第二导电过孔53，架桥部92经由第二导电过孔53与对应的贴合部93电连接。以一个架桥部92为例，一个架桥部92的两端分别对应于两个第二导电过孔53，第二导电过孔53中形成有导电金属，且一个架桥部92的两端分别通过两个第二导电过孔53中的导电金属将两个贴合部93电连接起来。如此，在一条源极线91中，每两个相邻的贴合部93之间都对应于一个架桥部92，这样通过多个架桥部92将多个贴合部93一一串联起来。这样，由衬底基板10上的贴合部93和栅极绝缘层40上的架桥部92共同形成一整条的源极线91。并且各个源极线91均采用此结构连接为一个整体。
作为本申请的发明构思，将源极50、源极线91和栅极30、栅极线90形成在同一层中，因此可以通过一个光刻工艺实现刻蚀，将半导体图形60、像素电极70、第一连接金属图形51形成在栅极绝缘层40上，至少可省略单独形成源极50和漏极的光刻工艺，而其所增加的光刻工艺，即在栅极绝缘层40上形成第一导电过孔52和第二导电过孔53的工艺，又可以等同于原来在钝化层上形成导电过孔的光刻工艺，因此实际上，阵列基板100的制作方法中，光刻工艺的次数减少了。
另一方面，像素电极70和第一连接金属图形51可采用相同的材质形成，即均采用透明导电膜层形成，并且在结构上还省略了传统意义上的漏极，因此像素区域的开口区域中，开口率得到提升。
并且，不同于现有技术中在栅极线所在的层和源极线所在的层这两层均存在静电放电(Electro-Static Discharge，ESD)击穿不良的风险，本申请将栅极线90和源极线91形成在一层，发生ESD的区域仅限于衬底基板10层，因此减少了ESD发生的层的层数，因此可以降低衬底基板中ESD发生的风险。
实施例二
本实施例提供一种显示面板，包括彩膜基板、液晶层和实施例一所述的阵列基板100，液晶层夹设在彩膜基板和阵列基板100之间。其中，阵列基板100的具体结构以及功能均已在前述实施例一中进行了详细说明，因而此处不再赘述。
本实施例的另一方面还提供一种显示装置，包括上述显示面板，显示装置可以为柔性显示装置，其中，本实施例中，显示装置可以为电子纸、平板电脑、液晶显示器等。
实施例三
本实施例提供一种阵列基板100的制作方法，包括在衬底基板10上形成薄膜晶体管20、以及栅极线90和源极线91的步骤。本实施例的阵列基板100的制作方法用于制作实施例一所述的阵列基板100。阵列基板100的功能、结构、原理等已在实施例一中进行了详细描述，此处不再赘述。
图5为本发明实施例一提供的阵列基板100的制作方法中薄膜晶体管的制作方法的流程示意图。图6a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第一状态时的结构示意图，图6b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第一状态时的另一角度的剖视图。图7a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第二状态时的结构示意图，图7b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第二状态时的另一角度的剖视图。
图8a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第三状态时的结构示意图，图8b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第四状态时的结构示意图，图8c为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第五状态时的结构示意图，图9a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第六状态时的结构示意图，图9b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第六状态时的另一角度的剖视图，图10a为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第七状态时的结构示意图，图10b为本发明实施例三提供的阵列基板的制作方法中阵列基板处于第七状态时的另一角度的剖视图。
参照图5，在衬底基板10上形成薄膜晶体管20包括：
S10、在衬底基板上沉积栅源金属层，并进行第一次光刻工艺，使栅源金属层形成栅极和源极。
本申请实施例中，首先可以对衬底基板10进行清洗，在清洗后的衬底基板10上采用溅射的方法沉积栅源金属层，并对栅源金属层进行第一次光刻工艺，以在阵列基板的开口区域形成栅极30和源极50，以形成图6a所示的第一状态的阵列基板。
上述方案中，栅源金属层是指用于形成栅极30和源极50的金属层，其可以选用Cr、W、Cu、Ti、Ta、Mo等金属或合金，由多层金属组成的金属层也能满足需要。衬底基板10可以为玻璃基板或石英。另外，栅源金属层的沉积方式不限于为溅射，还可以为热蒸发等，本申请对此不作限定。
另外，在上述的第一次光刻工艺中，还同时形成源极线91的一部分和栅极线90。示例性的，源极线91可以包括多个在源极线91的延伸方向上交替布置的贴合部93和架桥部92，在衬底基板10上形成栅极线90和源极线91是指：通过第一次光刻工艺，使栅源金属层还形成栅极线90和贴合部93，并使每个贴合部93位于相邻的两条栅极线90之间，以形成如图6b所示的第一状态的阵列基板。
在其它一些示例中，栅极30可由两层金属形成，其中靠近衬底基板10的金属层用于增加栅极30和衬底基板10的附着力，且靠近衬底基板10的金属层的材料包括Ti和Mo中的至少一者。
S20、在形成有栅极和源极的衬底基板上沉积栅极绝缘层，并进行第二次光刻工艺，以在栅极绝缘层上位于源极上方的区域形成第一导电过孔。
在图6a所示的第一状态的阵列基板上通过等离子体增强化学的气相沉积法方法连续沉积栅极绝缘层40，栅极绝缘层40可以选用氧化物、氮化物或者氧氮化合物，并进行第二次光刻工艺，在栅极绝缘层40上位于源极50上方的区域形成第一过孔52。
在其它一些示例中，为了更好地对半导体图形进行保护，可以将栅极绝缘层40设为两层，例如，栅极绝缘层40可以包括第一栅极绝缘层41和第二栅极绝缘层42，在形成有栅极30和源极50的衬底基板10上沉积栅极绝缘层40，具体包括；在形成有栅极30和源极50的衬底基板10上依次沉积第一栅极绝缘层41和第二栅极绝缘层42，最终形成图7a所示的第二状态的阵列基板。
另外，在上述的第二次光刻工艺中，还同时形成用于电连接贴合部93和架桥部92的第二导电过孔53。示例性的，通过第二次光刻工艺，以在栅极绝缘层40上位于贴合部93端部上方的区域形成第二导电过孔53，参照图7b所示的第二状态的阵列基板。每个贴合部93可有两个端部，在图7b的截面中，每条栅极线90对应两个第二导电过孔53。
在另一些实施例中，参照图2所示，源极50和源极线91彼此连接，因此可以省略一个第二导电过孔53，即栅源极50和靠近源极50部分的源极线91可以共用一个导电过孔，例如共用一个第一导电过孔52，这样，第一导电过孔52用于使位于衬底基板10上的贴合部93和源极50，与位于栅极绝缘层40上的架桥部92和第一连接金属图形51连接。在形成栅极绝缘层40后，在栅极绝缘层40上形成半导体图形60。
S30、在栅极绝缘层上沉积透明导电层，并进行第三次光刻工艺，使透明导电层形成第一金属结构，第一金属结构对应半导体图形、像素电极、第一连接金属图案以及第一导电过孔的区域。
在图7a所示的第二状态的阵列基板上沉积透明导电层73，并通过第三次光刻工艺，将透明导电层73形成第一金属结构74，第一金属结构74对应将要形成半导体图形60、像素电极70、第一连接金属图案51以及第一导电过孔52的区域，可以参照图8a所示。
示例性的，所述第三次光刻工艺具体包括：
在透明导电层73之上形成光刻胶图案101，具体可参照图8a的第三状态的阵列基板，光刻胶图案101包括光刻胶完全保留区域103和光刻胶部分保留区域102，光刻胶完全保留区域103对应像素电极70和第一连接金属图形51的区域，光刻胶部分保留区域102对应半导体图形60的区域；
以光刻胶图案101作为掩膜对透明导电层73进行刻蚀，以形成第一金属结构74；并且灰化光刻胶图案101以去除光刻胶部分保留区域102的光刻胶并减薄光刻胶完全保留区域103的光刻胶，形成灰化后的光刻胶图案，具体参照图8b所示的第四状态的阵列基板。可以理解的是，第一金属结构74沉积至第导电过孔52中，形成第一导电过孔52中的导电金属。
S40、对第一金属结构上的部分区域进行半导体化，以形成半导体图形、并形成位于半导体图形两侧且相互绝缘的像素电极和第一连接金属图形，并使第一连接金属图形经由第一导电过孔和源极电连接。其中，第一金属结构为导体，将该导体进行半导体化的方法，可以基于材料纳米化技术理论，通过离子注入等方式实现。
示例性的，参照图1所示，第一连接金属图形51和第二连接金属图形72原本是通过导体相连，将连接在第一连接金属图形51和第二连接金属图形72之间的导体半导体化，就可以形成半导体图形60，且半导体图形60接续在第一连接金属图形51和第二连接金属图形72之间。
上述对第一金属结构74的部分区域，例如位于中部的区域进行半导体化，具体包括在图8b所示的第四状态的阵列基板的基础上，以灰化后的光刻胶图案作为掩膜对第一金属结构74进行半导体化，以形成半导体图形60，可以理解的是，半导体图形60将第一金属结构74进行了分隔，使半导体图形60的一侧形成为像素电极70，使半导体图形60的另一侧形成为第一连接金属图形51，且像素电极70和第一连接金属图形51相互绝缘，并形成图8c所示的第五状态的阵列基板。
由于灰化后的光刻胶图案中，与半导体图形60对应的区域暴露在外，其余部分均由光刻胶覆盖，因此以灰化后的光刻胶图案作为掩膜进行半导体化处理，例如进行离子注入，就可以在想要形成半导体图形的区域形成半导体图形60。然后将图8c所示的第五状态的阵列基板进行光刻胶剥离，即可形成图9a所示的第六状态的阵列基板。
这里的半导体图形60可以是金属氧化物半导体图形。金属氧化物半导体图形的材质可以包括铟、镓、锌、锡等元素。
上述方案中，利用上述灰化后的光刻胶图案作为掩膜，对第一金属结构74上与半导体图形60对应的区域进行离子注入，在离子注入设备中，离子注入反应腔室的真空度为3×10-4Pa～8×10-4Pa，真空时间为30～50s。在设定的腔室温度下，例如200℃～300℃的温度下，离子注入能量大于或等于200KeV，注入深度可与第一金属结构74的厚度相同，以将像素电极70和第一连接金属图形51分隔开。
气体可以选择碳源气体等，离子注入成分含Cr、HF的至少一者，使得离子具有大约50KeV的注入能量，以改变导体表面的原子排列，不断重组。离子注入的时间不做限定，以第一金属结构的厚度40～90nm为例，注入时间为200～250s。
如上所述进行离子注入，并进行高温退火，其中，退火温度例如可以为250℃～400℃，可将第一金属结构74上与半导体图形对应的区域半导体化为半导体图形。
需要注意的是，此时的第三次光刻工艺通过光透过率调制掩膜版工艺实现，利用掩膜版上的半透膜或图形狭缝对紫外线的衍射原理来降低局部紫外线透过率，实现位于不同层的图形通过一次光刻工艺形成。上述的第三次光刻工艺的曝光例如可以通过半色调掩膜版工艺或者灰色调掩膜版工艺进行。
需要注意的是，本申请中的光刻胶部分保留区域的设置是为了对第一金属结构中部区域的半导体化设置掩膜。因此，此处所述的第三次光刻工艺只包括一次刻蚀。灰化光刻胶图案后，直接以灰化后的光刻胶图案为掩膜进行将第一金属结构的半导体化的工艺。
可以理解的是，现有技术形成半导体图形的工艺中，为了防止之后步骤中对源极漏极进行刻蚀的刻蚀液对半导体图形造成腐蚀，需要谨慎选择源漏金属的刻蚀液，不得不选取成本较高的刻蚀液，或者形成刻蚀阻挡层。而本申请中，形成半导体图形时，采用的是将导体半导体化的工艺，且半导体图形成型后，后续工序中并未存在光刻工艺，在形成半导体图形前，需要用刻蚀液刻蚀透明导电层73以形成第一金属结构74，但此时半导体图形尚未形成，因此刻蚀液的选择比较灵活，可选用成本低，效果好的草酸等刻蚀液，也不需要刻蚀阻挡层的结构，因此简化了结构，并且极大地降低了成本。
在形成半导体图形60的同时，实际上在栅极绝缘层40上也形成了像素电极70和第一连接金属图形51。
且由于像素电极70和第一连接金属图形51为透明，并不会对阵列基板100的开口率造成影响。
第一连接金属图形51一端与半导体图形60接续，另一端通过第一导电过孔52与源极50电连接，相当于将位于衬底基板10上的源极50的部分结构形成在栅极绝缘层，因此即使将源极线91移至衬底基板10上，也不会对薄膜晶体管20的正常功能造成影响。
在第三次光刻工艺中，同时形成架桥部92。具体的，通过第三次光刻工艺，使透明导电层还形成多个架桥部92，并使架桥部92经由第二导电过孔53，电连接同一条源极线91上、彼此相邻的两个贴合部93，例如两个贴合部93的端部，以形成图9b所示的处于第六状态的阵列基板。透明导电层有部分金属沉积至第二导电过孔53中，则架桥部92一端和第二导电过孔53中的金属电连接，另一端和另一个第二导电过孔53中的金属电连接，并且两个相邻的第二导电过孔53中的金属又分别与相邻的两个贴合部93的端部连接，由此，通过架桥部92和第二导电过孔53而将两个原本断开的贴合部93电连接起来。
本申请实施例中，如前所述，架桥部92、像素电极70以及第一连接金属图形51均为透明导电层形成，因此不会对阵列基板的开口率造成影响。
在一些示例中，参照图1，像素电极70可以包括相互连接的像素电极主体71和第二连接金属图形72，且第二连接金属图形72与半导体图形60接续。具体的，像素电极70参与到存储电容的形成过程中，为了使存储电容的电容值尽量大，像素电极主体71大致覆盖像素单元的整个开口区域。
而第二连接金属图形72一端与半导体图形60接续，另一端与像素电极主体71电连接，可以被认为起到了现有技术的漏极的作用。第二连接金属图形72与第一连接金属图形51相互间隔，从而形成沟道区域21。
步骤S40之后，还包括在栅极绝缘层上沉积钝化层的步骤。
在一种可能的实施方式中，在图9a所示的第六状态的阵列基板100的基础上，沉积钝化层80，以形成图10a、图10b所示的第七状态的阵列基板100。
参照如下的表一，比较现有技术光刻工艺和本申请中的光刻工艺的次数：
表一：
由上述表一可知，与现有技术相比，省略了单独形成源极50和漏极的光刻工艺步骤，省略了形成半导体图形的光刻工艺步骤，省略了形成保护图形(刻蚀阻挡层)的光刻工艺的步骤，因此光刻工艺的次数由六次减少为三次，因此简化了阵列基板100的形成过程，降低了制造成本。
可以理解的是，即使将现有技术的一次光刻工艺替换为离子注入工艺，那样，但由于仍然省略了单独形成源极50和漏极的光刻工艺步骤以形成刻蚀阻挡层的光刻工艺步骤，因此此种情况下，形成阵列基板100过程中，成本较高的光刻工艺和离子注入工艺的次数也仅为四次，与现有技术相比，仍然减少了高成本工艺的次数。
在其它一些示例中，像素电极70包括相互层叠的JAS(有机绝缘)图形和像素电极主体，JAS图形的材质为有机绝缘材料；JAS图形覆盖在所述半导体图形上。JAS图形可以减小像素电极70的接触阻抗，同时，使JAS层位于半导体图形和像素电极主体之间，还可以通过彩膜基板侧的黑色矩阵和栅极线90的相互作用，从而提高阵列基板100的开口率。由此在形成有半导体图形的栅极绝缘层40上沉积透明导电层，具体包括：在形成有所述半导体图形的栅极绝缘层40上依次沉积透明JAS层和像素电极膜层。
图8d为本发明实施例三提供的阵列基板的制作方法中另一种结构的阵列基板处于第五状态时的结构示意图；图8e为本发明实施例三提供的阵列基板的制作方法中另一种阵列基板的结构示意图。
作为另一种可能的实现方式，参照图8d、8e所示，在上述步骤S20之后，还包括下述步骤：
在栅极绝缘层40上依次沉积第一半导体层和透明导电层，并且利用一次半色调掩膜版工艺或者灰色调掩膜版工艺光刻，使第一半导体层形成第一半导体图形61，使透明导电层形成覆盖第一半导体图形61的像素电极70和第一连接金属图形51，并使像素电极70和第一连接金属图形51之间形成沟道区域21，且第一连接金属图形51经由第一导电过孔52和源极50电连接；
并对第一半导体图形61上位于沟道区域21中的部分进行离子注入，以将第一半导体图形61形成为半导体图形62，该半导体图形为IGZO的半导体图形62。
并且，在上述的半色调掩膜版工艺或者灰色调掩膜版工艺中，同时形成架桥部92。该步骤与上述步骤S40中形成架桥部的步骤类似，此处不再赘述。
在上述步骤之后，还包括在栅极绝缘层上沉积钝化层80的步骤。
作为上述制作方法对应的阵列基板，阵列基板所包括的衬底基板10、栅极线90和源极线91与上述阵列基板100类似，但是半导体图形的结构不同，参照图8e所示，薄膜晶体管包括：栅极30、源极50、栅极绝缘层40、半导体图形62、像素电极70以及第一连接金属图形51；其中，栅极30和源极50彼此间隔地形成于衬底基板10上，栅极绝缘层40覆盖衬底基板10的形成有栅极30和源极50的表面，半导体图形62、像素电极70以及第一连接金属图形51形成于栅极绝缘层40上；像素电极70和第一连接金属图形51相互间隔地覆盖在半导体图形62上，以在半导体图形62上形成沟道区域21，第一连接金属图形51与源极50电连接。通过源极50和栅极30同层，且形成在衬底基板10上，因此源极50可以和栅极30一起通过一次光刻工艺形成，将半导体图形62、像素电极70和第一连接金属图形51形成在栅极绝缘层40上，像素电极70直接覆盖半导体图形62，因此省略了传统意义上的漏极，并且，覆盖半导体图形62的第一连接金属图形51可与像素电极70一起通过一次光刻工艺实现；这与现有技术相比，至少省略了单独生成源极50和漏极的光刻工艺，因此减少了光刻工艺的次数，简化了阵列基板100的形成过程，降低了制造成本。
本申请实施例中，在形成有像素电极70、第一连接金属图形51以及半导体图形62的栅极绝缘层40上还形成有钝化层80。示例性的，钝化层80可以为硅基钝化层，钝化层80可以包括相互层叠的第一钝化层81和第二钝化层82，第一钝化层81覆盖在像素电极70、第一连接金属图形51半导体图形62、以及栅极绝缘层40上方。其中，第一钝化层81为致密性较佳的SiOx膜层，第二钝化层82为防水性较佳的SiNx膜层。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

1.一种阵列基板，其特征在于，包括衬底基板、设置于所述衬底基板上的薄膜晶体管、栅极线和源极线；所述栅极线和所述源极线相互绝缘，且用于驱动所述薄膜晶体管；
所述薄膜晶体管包括：栅极、源极、栅极绝缘层、像素电极、半导体图形和第一连接金属图形，所述像素电极、所述半导体图形和所述第一连接金属图形通过一次光刻工艺形成于所述栅极绝缘层上；其中，所述栅极和所述源极通过一次光刻工艺形成于所述衬底基板上，所述栅极绝缘层覆盖所述衬底基板的形成有所述栅极和所述源极的表面，所述栅极绝缘层上与所述源极对应的位置处还形成有第一导电过孔，所述像素电极和所述第一连接金属图形相互间隔，且接续在所述半导体图形两侧，以在半导体图形上形成沟道区域，所述半导体图形通过使导体材料半导体化而成，所述第一连接金属图形经由所述第一导电过孔与所述源极电连接。
2.根据权利要求1所述的阵列基板，其特征在于，
所述阵列基板包括形成于所述栅极绝缘层上的第一金属结构，所述第一金属结构包括用于形成所述像素电极和所述第一连接金属图形的两侧区域，以及位于两侧区域之间的中部区域，所述中部区域半导体化形成所述半导体图形。
3.根据权利要求2所述的阵列基板，其特征在于，
所述像素电极包括像素电极主体和第二连接金属图形，所述第二连接金属图形一端与所述像素电极主体电连接，另一端与所述半导体图形接续。
4.根据权利要求1-3任一项所述的阵列基板，其特征在于，
所述栅极线和所述源极线在空间上彼此交叉，
所述源极线包括多个在所述源极线的延伸方向上交替布置的贴合部和架桥部，所述贴合部形成在所述衬底基板上，且每个所述贴合部位于相邻的两条所述栅极线之间，所述架桥部形成在所述栅极绝缘层上，且用于电连接同一条源极线上的相邻的两个所述贴合部。
5.根据权利要求4所述的阵列基板，其特征在于，
所述栅极绝缘层上与所述贴合部的端部对应的位置处还形成有第二导电过孔，所述架桥部经由所述第二导电过孔与对应的所述贴合部电连接。
6.根据权利要求1-3任一项所述的阵列基板，其特征在于，
所述像素电极包括相互层叠的JAS图形和像素金属层，所述JAS图形覆盖在所述半导体图形上。
7.一种显示面板，其特征在于，包括权利要求1-6中任一项所述的阵列基板。
8.一种阵列基板的制作方法，其特征在于，包括在衬底基板上形成薄膜晶体管、以及栅极线和源极线的步骤，所述在衬底基板上形成薄膜晶体管包括：
在所述衬底基板上沉积栅源金属层，并进行第一次光刻工艺，使所述栅源金属层形成栅极和源极；
在形成有栅极和源极的所述衬底基板上沉积栅极绝缘层，并进行第二次光刻工艺，以在所述栅极绝缘层上位于所述源极上方的区域形成第一导电过孔；
在所述栅极绝缘层上沉积透明导电层，并进行第三次光刻工艺，使所述透明导电层形成第一金属结构，所述第一金属结构对应半导体图形、像素电极、第一连接金属图案以及第一导电过孔的区域；
对所述第一金属结构上的部分区域进行半导体化，以形成半导体图形，并形成位于所述半导体图形两侧且相互绝缘的像素电极和第一连接金属图形，并使所述第一连接金属图形经由所述第一导电过孔和所述源极电连接。
9.根据权利要求8所述的阵列基板的制作方法，其特征在于，
所述第三次光刻工艺具体包括：
在所述透明导电层之上形成光刻胶图案，所述光刻胶图案包括光刻胶完全保留区域和光刻胶部分保留区域，所述光刻胶完全保留区域对应所述像素电极和所述第一连接金属图形的区域，所述光刻胶部分保留区域对应所述半导体图形的区域；
以所述光刻胶图案作为掩膜对所述透明导电层进行刻蚀，以形成所述第一金属结构；
灰化所述光刻胶图案以去除所述光刻胶部分保留区域的光刻胶并减薄所述光刻胶完全保留区域的光刻胶；
所述对所述第一金属结构的部分区域进行半导体化，具体包括：
以灰化后的所述光刻胶图案作为掩膜对所述第一金属结构进行半导体化，以形成所述半导体图形。
10.根据权利要求8或9所述的阵列基板的制作方法，其特征在于，
对所述第一金属结构上的部分区域进行半导体化，具体包括对所述第一金属结构上的部分区域进行离子注入，所述离子注入的成分包含Cr、HF的至少一者。
11.根据权利要求8或9所述的阵列基板的制作方法，其特征在于，
所述源极线包括多个在所述源极线的延伸方向上交替布置的贴合部和架桥部，所述在所述衬底基板上形成栅极线和源极线，具体包括：
通过所述第一次光刻工艺，使所述栅源金属层还形成所述栅极线和所述贴合部，并使每个所述贴合部位于相邻的两条所述栅极线之间；
通过所述第二次光刻工艺，以在所述栅极绝缘层上位于所述贴合部端部上方的区域形成第二导电过孔；
通过所述第三次光刻工艺，使所述透明导电层还形成多个所述架桥部，并使所述架桥部经由所述第二导电过孔，电连接同一条源极线上的相邻的两个所述贴合部。
CN202010447753.2A 2020-05-25 2020-05-25 阵列基板、显示面板以及阵列基板的制作方法 Active CN111584520B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010447753.2A CN111584520B (zh) 2020-05-25 2020-05-25 阵列基板、显示面板以及阵列基板的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010447753.2A CN111584520B (zh) 2020-05-25 2020-05-25 阵列基板、显示面板以及阵列基板的制作方法

Publications (2)

Publication Number Publication Date
CN111584520A CN111584520A (zh) 2020-08-25
CN111584520B true CN111584520B (zh) 2023-09-12

Family

ID=72111012

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010447753.2A Active CN111584520B (zh) 2020-05-25 2020-05-25 阵列基板、显示面板以及阵列基板的制作方法

Country Status (1)

Country Link
CN (1) CN111584520B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0775931A2 (en) * 1995-11-21 1997-05-28 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
CN103413812A (zh) * 2013-07-24 2013-11-27 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置
CN104345511A (zh) * 2014-09-30 2015-02-11 南京中电熊猫液晶显示科技有限公司 像素结构及其制造方法、显示面板
CN105093763A (zh) * 2015-08-19 2015-11-25 京东方科技集团股份有限公司 一种阵列基板、其制作方法、液晶显示面板及显示装置
CN107820640A (zh) * 2016-11-23 2018-03-20 深圳市柔宇科技有限公司 阵列基板及其制造方法
CN109300841A (zh) * 2018-11-16 2019-02-01 成都中电熊猫显示科技有限公司 阵列基板的制造方法
CN109712993A (zh) * 2019-01-02 2019-05-03 南京中电熊猫平板显示科技有限公司 阵列基板及制造方法及显示装置
CN110620080A (zh) * 2019-10-23 2019-12-27 成都中电熊猫显示科技有限公司 阵列基板的制造方法、阵列基板及显示面板
CN210272363U (zh) * 2019-10-23 2020-04-07 成都中电熊猫显示科技有限公司 阵列基板及显示面板

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0775931A2 (en) * 1995-11-21 1997-05-28 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
CN103413812A (zh) * 2013-07-24 2013-11-27 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置
CN104345511A (zh) * 2014-09-30 2015-02-11 南京中电熊猫液晶显示科技有限公司 像素结构及其制造方法、显示面板
CN105093763A (zh) * 2015-08-19 2015-11-25 京东方科技集团股份有限公司 一种阵列基板、其制作方法、液晶显示面板及显示装置
CN107820640A (zh) * 2016-11-23 2018-03-20 深圳市柔宇科技有限公司 阵列基板及其制造方法
CN109300841A (zh) * 2018-11-16 2019-02-01 成都中电熊猫显示科技有限公司 阵列基板的制造方法
CN109712993A (zh) * 2019-01-02 2019-05-03 南京中电熊猫平板显示科技有限公司 阵列基板及制造方法及显示装置
CN110620080A (zh) * 2019-10-23 2019-12-27 成都中电熊猫显示科技有限公司 阵列基板的制造方法、阵列基板及显示面板
CN210272363U (zh) * 2019-10-23 2020-04-07 成都中电熊猫显示科技有限公司 阵列基板及显示面板

Also Published As

Publication number Publication date
CN111584520A (zh) 2020-08-25

Similar Documents

Publication Publication Date Title
KR101447843B1 (ko) 박막 트랜지스터 어레이 기판, 그 제조 방법, 디스플레이 패널 및 디스플레이 장치
US8759833B2 (en) Thin film transistor array panel and method of manufacturing the same
US20060050192A1 (en) Thin film transistor array panel and method for manufacturing the same
JP4752967B2 (ja) 多層膜の形成方法及び表示パネルの製造方法
JP2001166338A (ja) 液晶表示装置用薄膜トランジスタ基板及びその製造方法
US7755708B2 (en) Pixel structure for flat panel display
JP2003241687A (ja) 薄膜トランジスタ装置及びその製造方法
CN210272363U (zh) 阵列基板及显示面板
CN111834466A (zh) 薄膜晶体管及其制造方法、阵列基板、显示面板及设备
CN110620080A (zh) 阵列基板的制造方法、阵列基板及显示面板
CN110718561A (zh) 阵列基板的制作方法及阵列基板
CN212112068U (zh) 显示面板
KR100947525B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법
CN111308796A (zh) 显示面板及显示面板的制作方法
CN111584520B (zh) 阵列基板、显示面板以及阵列基板的制作方法
KR100646781B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
CN111584523B (zh) 阵列基板、显示面板以及阵列基板的制作方法
CN211743124U (zh) 阵列基板及显示面板
CN210837710U (zh) 阵列基板及显示面板
KR101197056B1 (ko) 박막 트랜지스터 표시판
US6861671B2 (en) Thin film transistor liquid crystal display and fabrication method thereof
KR100864608B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
CN111403336A (zh) 阵列基板、显示面板以及阵列基板的制作方法
CN102097390B (zh) 像素结构的制作方法
JP2006163244A (ja) 薄膜トランジスタアレイ基板、電気光学表示装置および、薄膜トランジスタアレイ基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: No. 1778, Qinglan Road, Huangjia Street, Shuangliu District, Chengdu, Sichuan 610200

Applicant after: Chengdu BOE Display Technology Co.,Ltd.

Address before: No. 1778, Qinglan Road, Gongxing street, Shuangliu District, Chengdu, Sichuan 610200

Applicant before: CHENGDU ZHONGDIAN PANDA DISPLAY TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant