KR20060081470A - 박막트랜지스터 기판과 그 제조방법 - Google Patents

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Abstract

본발명은, 박막트랜지스터 기판과 그 제조방법에 관한 것이다. 본발명에 따른 박막트랜지스터 기판은 하부 알루미늄층과, 상기 하부 알루미늄층 상에 형성되어 있는 질화 알루미늄층과, 상기 질화 알루미늄층 상에 형성되어 있는 상부 알루미늄층을 포함하는 것을 특징으로 한다. 이에 의하여 알루미늄 배선에서 발생하는 힐록을 감소시킬 수 있다.

Description

박막트랜지스터 기판과 그 제조방법{TFT SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
도 1 은 본발명의 제1실시예에 따른 알루미늄 배선을 설명하기 위한 단면도,
도 2는 본발명의 제2실시예에 따른 알루미늄 배선을 설명하기 위한 단면도,
도 3는 본 발명의 제1실시예에 따른 박막트랜지스터 기판의 평면도,
도 4은 도 3의 Ⅳ-Ⅳ을 따라 도시한 단면도,
도 5 내지 도 8는 본 발명의 제1실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도,
도 9은 본 발명의 제2실시예에 따른 박막트랜지스터 기판의 평면도,
도 10는 도 9의 Ⅹ-Ⅹ선을 따라 도시한 단면도,
도 11는 도 9의 ⅩⅠ-ⅩⅠ선을 따라 도시한 단면도,
도 12a 내지 도 19b는 본 발명의 제2실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
22 : 게이트선 26 : 게이트 전극
62 : 데이터선 65 : 소스 전극
66 : 드레인 전극
본 발명은, 박막트랜지스터 기판과 그 제조방법에 관한 것으로서, 더 상세하게는 알루미늄층 사이에 형성된 질화 알루미늄층을 포함하는 박막트랜지스터 기판과 그 제조방법에 관한 것이다.
액정표시장치는 박막트랜지스터 기판과 칼라필터 기판 사이에 액정이 주입되어 있는 액정패널을 포함한다. 액정패널은 비발광소자이기 때문에 박막트랜지스터 기판 후면에는 빛을 공급하기 위한 백라이트 유닛이 위치하고 있다. 백라이트에서 조사된 빛은 액정의 배열상태에 따라 투과량이 조정된다.
최근의 액정표시장치는 화면의 대면적화, 고해상도 그리고 고개구율을 요구하고 있다. 이에 따라 박막트랜지스터 기판에 형성되는 배선(게이트 배선, 데이터 배선)이 길어지고 있으며 반면 그 폭은 줄어들고 있다. 이러한 추세에서 배선 재료의 비저항이 높으면 RC 지연이 유발되어 화질이 왜곡되는 문제가 심각해진다.
지금까지 배선 재료로 사용된 크롬(Cr), 몰리브덴-텅스텐 합금(MoW) 등의 금속은 10μΩ/cm이상의 높은 비저항으로 20인치 이상의 액정표시장치에는 적용이 어렵다. 이에 따라 비저항이 작은 배선 재료를 사용하려는 요구가 커지고 있다.
비저항이 낮은 금속으로는 은, 구리, 알루미늄 등이 있다. 이 중 은과 구리의 경우 글라스 기판과의 접착성이 현격히 낮다. 특히 구리는 비정질 실리콘 내로 침투하여 소자를 망가뜨리거나 실리콘이 반대로 구리 내로 침투하여 비저항 값을 저하시키는 문제가 있다.
이러한 은과 구리의 단점으로 인하여 현재 가장 일반적으로 사용되고 있는 배선 물질은 알루미늄을 기본 물질로 하고 있다. 알루미늄은 비저항이 3μΩ㎝ 정도로 매우 낮고 배선 형성 공정이 용이하며 또한 저가격이라는 장점이 있다.
그러나 알루미늄의 단점은 힐록(hillock)이 발생되어 배선 간의 단락을 유발하는 점이다. 예를 들어, 게이트 배선에서 발생한 힐록은 게이트 절연막을 뚫고 상부의 데이터 배선과 접촉하여 배선 간의 단락을 유발한다.
이와 같은 힐록으로 인해 불량은 저저항을 위해 알루미늄 배선의 두께가 커지면 더욱 심각해진다.
따라서 본발명의 목적은, 힐록 발생이 감소된 알루미늄 배선을 가지는 박막트랜지스터 기판을 제공하는 것이다.
본발명의 또 다른 목적은, 힐록 발생이 감소된 알루미늄 배선을 가지는 박막트랜지스터 기판의 제조방법을 제공하는 것이다.
상기의 목적은, 하부 알루미늄층과, 상기 하부 알루미늄층 상에 형성되어 있는 질화 알루미늄층과, 상기 질화 알루미늄층 상에 형성되어 있는 상부 알루미늄층을 포함하는 것을 특징으로 하는 박막트랜지스터 기판에 의하여 달성된다.
상기 상부 알루미늄층의 두께는 2500Å이하인 것이 바람직하다.
상기 상부 알루미늄층의 두께는 1500Å이하인 것이 더 바람직하다.
상기 하부 알루미늄층과 상기 상부 알루미늄층의 두께의 합은 4000Å이상인 것이 바람직하다.
상기 질화 알루미늄층의 두께는 상기 하부 알루미늄층의 두께의 5% 이상인 것이 바람직하다.
상기 질화 알루미늄층의 두께는 100 내지 400Å인 것이 바람직하다.
상기 상부 알루미늄층 상에 형성되어 있는 몰리브덴층을 더 포함하는 것이 바람직하다.
상기 질화 알루미늄층의 질소 함량은 0.01 내지 60원자%인 것이 바람직하다.
상기의 목적은 게이트 배선과 데이터 배선을 포함하는 박막트랜지스터 기판에 있어서, 상기 게이트 배선과 데이터 배선 중 적어도 어느 하나는 순차적으로 형성되어 있는 하부 알루미늄층, 질화 알루미늄층, 상부 알루미늄층을 포함하는 것에 의하여도 달성될 수 있다.
상기 상부 알루미늄층 상에 형성되어 있는 몰리브덴층을 더 포함하는 것이 바람직하다.
상기 하부 알루미늄층과 상기 상부 알루미늄층의 두께의 합은 4000Å이상인 것이 바람직하다.
상기 질화 알루미늄층의 두께는 상기 하부 알루미늄층의 두께의 5%이상인 것이 바람직하다.
상기 질화 알루미늄층의 두께는 100 내지 400Å인 것이 바람직하다.
상기 질화 알루미늄층의 질소 함량은 0.01 내지 60원자%인 것이 바람직하다.
상기 본발명의 또 다른 목적은 절연기판 상에 하부 알루미늄층을 증착하는 단계와, 질소의 전구체 가스가 존재하는 분위기 하에서 상기 하부 알루미늄층 상에 질화 알루미늄층을 증착하는 단계와, 상기 질화 알루미늄층 상에 상부 알루미늄층을 증착하는 단계를 포함하는 박막트랜지스터 기판의 제조방법에 의하여 달성된다.
상기 상부 알루미늄층 상에 몰리브덴층을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 상부 알루미늄층, 상기 질화 알루미늄층 그리고 하부 알루미늄층의 증착은 연속적으로 수행되는 것이 바람직하다.
상기 질화 알루미늄층의 증착은 스퍼터링에 의하여 수행되어지는 것이 바람직하다.
상기 질소 소스 가스는 질소 가스, 암모니아, 일산화 질소, 이산화 질소로 이루어진 군 중에서 선택되는 적어도 어느 하나인 것이 바람직하다.
알루미늄 배선에서 발생하는 힐록(hillock)의 발생원인은 다음과 같다.
박막트랜지스터 기판의 제조에 있어 알루미늄 배선의 형성 후 절연막, 반도체층 등이 플라즈마강화 화학기상증착(PECVD)을 통해 증착된다. PECVD 공정은 고온에서 이루어지는데, 이 과정에서 알루미늄이 압축응력을 가지게 되어 알루미늄 표면에서 확산이 잘 되는 결정립계(grain boundary)를 통하여 알루미늄이 이동하는데, 절연막을 뚫고 측면이나 상부쪽으로 이동한 알루미늄을 힐록이라 한다.
본 발명에서는 알루미늄 배선의 중간에 알루미늄의 이동을 방지할 수 있는 질화 알루미늄층(aluminum nitride layer)을 형성하여 알루미늄 배선의 힐록 발생 을 억제한다.
이하 본발명을 첨부도면을 참조하여 설명한다.
도 1 은 본발명의 제1실시예에 따른 알루미늄 배선을 설명하기 위한 단면도이다.
도 1의 알루미늄 배선은 하부 알루미늄층(2), 질화 알루미늄층(3) 및 상부 알루미늄층(4)의 3중층으로 이루어져 있다. 배선은 기판(1) 상에 형성되어 있으며 알루미늄 배선의 상부에는 절연막(5)이 형성되어 있다.
질화 알루미늄층(3)은 하부 알루미늄층(2)의 이동을 방지하여 힐록발생을 감소시키는데 이를 위해 질화 알루미늄층(3)의 두께(d2)는 하부 알루미늄층(2)의 두께(d1)의 5%이상인 것이 바람직하다. 한편 질화 알루미늄층(3)의 두께(d2)가 너무 크면 질화 알루미늄층(3)이 절연층이 될 수 있으므로 하부 알루미늄층(2)의 두께(d1)의 30%이하인 것이 바람직하다. 질화 알루미늄층(3)이 절연층이 되면 하부 알루미늄층(2)과 상부 알루미늄층(4)이 전기적으로 절연되어 알루미늄 배선의 비저항이 증가할 수 있다. 구체적으로는 질화 알루미늄층(3)의 두께는 100 내지 400Å인 것이 바람직하다. 질화 알루미늄층(3)에 있어 질소의 함량은 0.01 내지 60원자%인 것이 바람직하다. 질소의 함량이 0.01원자%이하이면 하부 알루미늄층(2)의 이동을 적절히 방지할 수 없으며, 질소의 함량이 60원자%이상이면 질화 알루미늄층(3)이 절연층으로 작용할 수 있다. 본발명의 질화 알루미늄층(3)은 탄소나 산소와 같은 성분을 더 포함할 수도 있다.
상부 알루미늄층(4)의 두께(d4)는 1500Å이하인 것이 바람직하다. 상부 알루 미늄층(4)의 이동은 바로 절연막(5)을 뚫는 힐록으로 될 수 있는데, 상부 알루미늄층(4)의 두께(d4)가 1500Å이하로 비교적 작으면 단락을 유발하는 수준의 힐록은 발생하지 않는다. 하부 알루미늄층(2)과 상부 알루미늄층(3)을 합친 알루미늄층 두께의 합(d1+d3)은 4000Å이상인 것이 바람직하다. 이는 대면적, 고해상도의 요구를 만족시키는 저저항 배선을 만들기 위해서이다. 한편 알루미늄층의 두께가 4000Å이하이면 몰리브덴층과 같은 금속층으로 알루미늄층을 캡핑(capping)하는 방법으로 힐록을 방지할 수 있다.
도 2 는 본발명의 제2실시예에 따른 알루미늄 배선을 설명하기 위한 단면도이다.
제2실시예에서는 상부 알루미늄층(4) 상에 몰리브덴층(6)이 더 형성되어 있다. 하부 알루미늄층(2)의 두께(d4)와 질화 알루미늄층(3)의 두께(d5) 사이의 관계와, 질화 알루미늄층(3)의 조성은 제1실시예와 동일하다.
상부 알루미늄층(4)의 두께(d6)는 제1실시예보다 더 두꺼워질 수 있는데 이는 상부 알루미늄층(4)을 몰리브덴층(6)이 캡핑하고 있어 상부 알루미늄층(4)의 이동을 방지하기 때문이다. 단 상부 알루미늄층(4)의 두께(d6)가 너무 크면 몰리브덴층(6)이 상부 알루미늄층(4)의 이동을 적절히 방지할 수 없기 때문에 상부 알루미늄층(4)의 두께(d6)는 2500Å이하인 것이 바람직하다.
제2실시예에서도 하부 알루미늄층(2)과 상부 알루미늄층(4)을 합친 알루미늄층의 두께의 합(d4+d6)은 4000Å이상인 것이 바람직하다
몰리브덴층(6)의 두께(d7)는 300 내지 500Å으로 마련될 수 있다. 제2실시예 의 몰리브덴층(6) 대신에 몰리브덴 합금층, 니켈층, 크롬층, 티타늄층을 사용하는 것도 가능하다. 몰리브덴층(6)은 상부 알루미늄층(4)의 이동을 방지하는 역할뿐 아니라 투명전도막과의 접촉저항이 낮은 장점을 가진다. 배선은 이후 화소전극 등과의 연결을 위해 ITO(indium tin oxide)나 IZO(indium tin oxide)와 같은 투명전도막과 접하게 된다. 알루미늄은 투명전도막과의 접촉 저항이 불량하여 신호 전달에 문제가 발생한다. 반면 제2실시예에서와 같이 몰리브덴층(6)을 배선의 상부에 형성시키면 투명전도막은 몰리브덴층(6)과 접촉하게 되어 신호 전달 문제는 해소된다.
이상과 같은 본발명의 실시예에 따른 알루미늄 배선은 다양하게 변형될 수 있다. 예를 들어 알루미늄층과 질화 알루미늄층이 서로 반복되면서4중층 이상으로 형성될 수 있다.
이하에서는 본발명의 제1실시예에 따른 알루미늄 배선을 형성하는 방법에 대하여 설명한다.
먼저 기판(1)상에 하부 알루미늄층(2)을 형성한다. 하부 알루미늄층(2)은 스퍼터링(sputtering) 방법으로 형성할 수 있다.
스퍼터링 방법에서는 고전압이 인가되는 알루미늄으로 만든 타겟 전극이 설치된 챔버 내에 아르곤 가스를 주입하고 플라즈마 방전을 일으킨다. 플라즈마 방전에 의하여 여기된 아르곤 양이온이 타겟 전극에서 알루미늄 원자를 떼어내고 이 알루미늄 원자가 기판 소재 표면에서 상호 결합하여 박막형태로 성장하는 것이다.
원하는 두께로 하부 알루미늄층(2)이 형성되면 챔버에 질소 소스 가스를 투입하여 질소 분위기 하에서 질화 알루미늄층(3)을 형성한다. 질소 소스 가스로는 질소 가스(N2), 암모니아(NH4), 일산화 질소(NO), 이산화 질소(NO2) 등이 있다. 이들 질소 소스 가스 중 어느 하나 이상을 챔버 내에 투입하면 질소가 알루미늄과 같이 증착되면서 질화 알루미늄층(3)이 형성된다.
질화 알루미늄층(3)이 원하는 두께로 형성되면 질소 소스 가스의 주입을 정지하여 상부 알루미늄층(4)을 증착한다. 필요에 따라 챔버 내에 잔존하는 질소 소스 가스를 제거하는 별도의 단계를 가질 수도 있다.
이상의 과정은 동일한 챔버 내에서 연속적으로 이루어지므로 추가의 공정이 필요하지 않다. 질화 알루미늄층(3)은 챔버 내에 질소 소스 가스만을 투입하는 비교적 간단한 방법으로 형성된다.
이후 패터닝을 통해 원하는 형태의 알루미늄 배선을 형성하고, 상부에 절연막(5)을 형성한다. 절연막(5) 형성과정에서 알루미늄 배선에 고온이 가해져도 하부 알루미늄층(2)의 이동을 질화 알루미늄층(3)이 방지하므로 힐락이 발생하지 않는다.
이하에서는 본 발명에 따른 박막트랜지스터 기판과 그 제조방법을 실시예를 통하여 설명한다.
도 3는 본 발명의 제1 실시예에 따른 박막트랜지스터 기판의 평면도이며, 도 4는 도 3에 도시한 박막트랜지스터 기판의 Ⅳ-Ⅳ선을 따라 도시한 단면도이다. 또한, 도 5 내지 도 8은 본 발명의 제1 실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이다.
기판소재(10) 위에 게이트 배선(22, 24, 26)이 형성되어 있다. 여기서 게이트 배선(22, 24, 26)은 각각 하부 알루미늄층(221, 241, 261), 질화 알루미늄층(222, 242, 262), 상부 알루미늄층(223, 243, 263), 몰리브덴층(224, 244, 264)의 4중층으로 이루어져 있다.
게이트 배선(22, 26)은 가로 방향으로 뻗어 있는 게이트선(22) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. 여기서 게이트선(22)의 한 쪽 끝 부분(24)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.
기판소재(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 제1 데이터 금속층(651, 661, 681) 및 제2 데이터 금속층(652, 662, 682)의 2중층으로 이루어져 있는 데이터 배선(65, 66, 68)이 형성되어 있다. 데이터 배선(65, 66, 68) 역시 하부 알루미늄층(651, 661, 681), 질화 알루미늄층(652, 662, 682), 상부 알루미늄층(653, 663, 683), 몰리브덴층(654, 664, 684)의 4중층으로 이루어져 있다.
데이터선(62)도 도시하지는 않았지만 데이터 배선(65, 66, 68)과 같이 4중 층이다.
데이터 배선(62, 65, 66)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 이 때, 데이터선(62)의 한 쪽 끝 부분(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.
데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화규소(SiNx), PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 및 아크릴계 유기 절연막 등으로 이루어진 보호막(70)이 형성되어 있다. PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4 내지 10배 빠르므로 공정 시간 면에서도 매우 유리하다.
보호막(70)에는 드레인 전극(66) 및 데이터선의 끝 부분(68)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트선의 끝 부분(24)을 드러내는 접촉 구멍(74)이 형성되어 있다.
보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68)과 연결되어 있는 접촉 보조 부재(86, 88)가 형성되어 있다. 여기서, 화소 전극(82)과 접촉 보조 부재(86, 88)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명전도막으로 이루어져 있다. 즉 드레인 전극(66)은 몰리브덴층(664)를 통해 화소 전극(82)과 접촉하게 된다.
여기서, 화소 전극(82)은 도 3 및 도 4에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화할 수 있다. 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도, 보호막(70)의 저유전율 CVD막 등으로 형성하면 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작게 유지할 수 있다.
제 1실시예에 따른 박막트랜지스터 기판의 제조방법을 살펴보면, 먼저, 도 5에 도시한 바와 같이, 기판소재(10) 위에 하부 알루미늄층(221, 241, 261), 질화 알루미늄층(222, 242, 262), 상부 알루미늄층(223, 243, 263), 몰리브덴층(224, 244, 264)의 4중층으로 이루어진 게이트 금속층을 증착하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(22) 및 게이트 전극(26)을 포함하며 가로 방 향으로 뻗어 있는 게이트 배선(22, 24, 26)을 형성한다.
다음, 도 6에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층(50)을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(50)을 형성한다.
다음, 도 7에 도시한 바와 같이, 하부 알루미늄층(621, 651, 661), 질화 알루미늄층(622, 652, 662), 상부 알루미늄층(623, 653, 663), 몰리브덴층(624, 654, 664), 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65) 및 소스 전극(65)과 분리되어 되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다.
이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.
다음으로, 도 8에서 보는 바와 같이, 질화규소막, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포 하여 보호막(70)을 형성한다.
이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트선의 끝 부분(24), 드레인 전극(66) 및 데이터선의 끝 부분(68)을 드러내는 접촉구멍(74, 76, 78)을 형성한다.
다음, 도 3 및 도 4에 도시한 바와 같이, ITO 또는 IZO막을 증착하고 사진 식각하여 접촉구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68)과 각각 연결되는 있는 접촉 보조 부재(86, 88)를 각각 형성한다. ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다.
이상의 제1실시예는 박막트랜지스터 기판의 제조에 있어 마스크를 5개 사용한 경우이며 아래에서 설명한 제2실시예는 마스트를 4매 사용한 경우이다.
도 9은 본 발명의 제2실시예에 따른 박막트랜지스터 기판의 평면도이고, 도 10은 도 9의 Ⅹ-Ⅹ선을 따라 도시한 단면도, 도 11는 도 9의 ⅩⅠ-ⅩⅠ선을 따라 도시한 단면도이다. 또한, 도 12a 내지 도 19b는 본 발명의 제2실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이다.
기판소재(10) 위에는 제1 실시예와 동일하게 하부 알루미늄층(221, 241, 261), 질화 알루미늄층(222, 242, 262), 상부 알루미늄층(223, 243, 263), 몰리브덴층(224, 244, 264)으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다.
또한, 기판 소재(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. 유지 전극선(28)도 게이트 배선(22, 24, 26)과 같이 4중층으로 되어 있다. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체(64)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다.
게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26) 및 유지 전극선(28)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
저항성 접촉층 패턴(55, 56, 58) 위에는 하부 알루미늄층(621, 641, 651, 661, 681), 질화 알루미늄층(622, 642, 652, 662, 682), 상부 알루미늄층(623, 643, 653, 663, 683), 몰리브덴층(624, 644, 654, 664, 684)의 4중층으로 이루어진 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있으며 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인 가받는 데이터선의 끝 부분(68)을 가지는 데이터선(62), 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(E)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체(64)도 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체(64) 또한 형성하지 않는다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체(64)와 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극 용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 64, 65, 66, 68) 위에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막) 또는 유기 절연막으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)은 드레인 전극(66), 데이터선의 끝 부분(68) 및 유지 축전기용 도전체(64)를 드러내는 접촉 구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트선의 끝 부분(24)을 드러내는 접촉 구멍(74)을 가지고 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO 또는 IZO(indium tin oxide) 따위의 투명전도 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체(64)와도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 접촉 보조 부재(86, 88)가 형성되어 있다. 이 접촉 보조 부재(86, 88)는 끝 부분(24, 68)과 외부 회로 장치와의 접착성을 보완하고 게이트선 및 데이터선 각각의 끝 부분(24, 68)을 보호하는 역할을 하며 역시 투명전도막으로 형성되어 있다.
제2 실시예에 따른 박막트랜지스터 기판의 제조방법을 살펴보면, 도 12a 및 도 12b와 같이 제1 실시예와 동일하게 하부 알루미늄층(221, 241, 261, 281), 질화 알루미늄층(222, 242, 262, 282), 상부 알루미늄층(223, 243, 263, 283), 몰리브덴층(224, 244, 264, 284), 사진 식각하여 게이트선(22), 게이트 전극(26)을 포함하는 게이트 배선과 유지 전극선(28)을 형성한다. 이때, 외부 회로와 연결되는 게이트선(22)의 한 쪽 끝 부분(24)은 폭이 확장되어 있다.
다음, 도 13a 및 13b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 데이터 배선을 형성하기 위해 하부 알루미늄층(601), 질화 알루미늄층(302), 상부 알루미늄층(603), 몰리브덴층(604)의 4중층으로 이루어진 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다.
그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 13a 및 13b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후 에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해 되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해 되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해 되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해 되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 고분자 분자들이 분해 되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부 분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고, 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 14a 및 14b에 도시한 것처럼, 기타 부분(B)에 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나 건식식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 15a 및 도 15b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(A)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체(64)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이 때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.
이어, 도 16a 및 16b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6 과 HCl의 혼합 기체나, SF6 과 O2 의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 16a 및 16b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(C)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드 레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체(64) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 17a 및 17b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우, 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF4 와 HCl의 혼합 기체나 CF4 와 O2 의 혼합 기체를 들 수 있으며, CF4 와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 16b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
다음, 도 18a 및 도 18b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.
이어, 도 19a 내지 도 19b에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트선의 끝 부분(24), 데이터선의 끝 부분(68) 및 유지 축전기용 도전체(64)를 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다.
마지막으로, 도 10 및 도 11에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층 또는 IZO층을 증착하고 사진 식각하여, 드레인 전극(66) 및 유지 축전기용 도전체(64)와 연결된 화소 전극(82), 게이트선의 끝 부분(24)과 게이트 접촉 보조 부재(86) 및 데이터선의 끝 부분(68)과 연결된 데이터 접촉 보조 부재(88)를 형성한다.
한편, ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다.
본발명에 따른 박막트랜지스터 기판은 액정표시장치 또는 유기전기발광장치(organic light emitting diode) 등의 표시장치에 사용될 수 있다.
유기전기발광장치는 전기적인 신호를 받아 발광하는 유기물을 이용한 자발광형 소자이다. 유기전기발광장치에는 음극층(화소전극), 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층, 양극층(대향전극)이 적층되어 있다. 본발명에 따 른 박막트랜지스터 기판의 드레인 전극은 음극층과 전기적으로 연결되어 데이터 신호를 인가할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 힐록 발생이 감소하는 알루미늄 배선을 가지는 박막트랜지스터 기판이 제공된다.

Claims (21)

  1. 하부 알루미늄층과;
    상기 하부 알루미늄층 상에 형성되어 있는 질화 알루미늄층과;
    상기 질화 알루미늄층 상에 형성되어 있는 상부 알루미늄층을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 상부 알루미늄층의 두께는 2500Å이하인 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제2항에 있어서,
    상기 상부 알루미늄층의 두께는 1500Å이하인 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제1항에 있어서,
    상기 하부 알루미늄층과 상기 상부 알루미늄층의 두께의 합은 4000Å이상인 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 질화 알루미늄층의 두께는 상기 하부 알루미늄층의 두께의 5% 이상인 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제1항에 있어서,
    상기 질화 알루미늄층의 두께는 100 내지 400Å인 것을 특징으로 하는 박막트랜지스터 기판.
  7. 제1항에 있어서,
    상기 상부 알루미늄층 상에 형성되어 있는 몰리브덴층을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  8. 제1항에 있어서,
    상기 질화 알루미늄층의 질소 함량은 0.01 내지 60원자%인 것을 특징으로 하는 박막트랜지스터 기판.
  9. 게이트 배선과 데이터 배선을 포함하는 박막트랜지스터 기판에 있어서,
    상기 게이트 배선과 데이터 배선 중 적어도 어느 하나는 순차적으로 형성되어 있는 하부 알루미늄층, 질화 알루미늄층, 상부 알루미늄층을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  10. 제9항에 있어서,
    상기 상부 알루미늄층 상에 형성되어 있는 몰리브덴층을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  11. 제9항에 있어서,
    상기 하부 알루미늄층과 상기 상부 알루미늄층의 두께의 합은 4000Å이상인 것을 특징으로 하는 박막트랜지스터 기판.
  12. 제9항에 있어서,
    상기 질화 알루미늄층의 두께는 상기 하부 알루미늄층의 두께의 5% 이상인 것을 특징으로 하는 박막트랜지스터 기판.
  13. 제9항에 있어서,
    상기 질화 알루미늄층의 두께는 100 내지 400Å인 것을 특징으로 하는 박막트랜지스터 기판.
  14. 제9항에 있어서,
    상기 질화 알루미늄층의 질소 함량은 0.01 내지 60원자%인 것을 특징으로 하는 박막트랜지스터 기판.
  15. 절연기판 상에 하부 알루미늄층을 증착하는 단계와;
    질소의 전구체 가스가 존재하는 분위기 하에서 상기 하부 알루미늄층 상에 질화 알루미늄층을 증착하는 단계와;
    상기 질화 알루미늄층 상에 상부 알루미늄층을 증착하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  16. 제15항에 있어서,
    상기 상부 알루미늄층 상에 몰리브덴층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  17. 제15항에 있어서,
    상기 상부 알루미늄층, 상기 질화 알루미늄층 그리고 하부 알루미늄층의 증착은 연속적으로 수행되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  18. 제15항에 있어서,
    상기 질화 알루미늄층의 증착은,
    스퍼터링에 의하여 수행되어지는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  19. 제15항에 있어서,
    상기 질소의 전구체 가스는 질소 가스, 암모니아, 일산화 질소, 이산화 질소로 이루어진 군 중에서 선택되는 적어도 어느 하나인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  20. 제15항에 있어서,
    상기 질소의 전구체 가스는 질소 가스, 암모니아, 일산화 질소, 이산화 질소로 이루어진 군 중에서 선택되는 적어도 어느 하나이고, 아르곤과 함께 존재하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  21. 게이트 배선과 데이터 배선을 포함하며, 상기 게이트 배선과 데이터 배선 중 적어도 어느 하나는 순차적으로 형성되어 있는 하부 알루미늄층, 질화 알루미늄층, 상부 알루미늄층을 포함하는 제1기판과;
    상기 제1기판과 마주하는 제2기판과;
    상기 제1기판과 상기 제2기판 사이에 위치하는 액정층을 포함하는 것을 특징으로 하는 액정표시장치.
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