JP2000349294A

JP2000349294A - 薄膜トランジスタの製造方法

Info

Publication number: JP2000349294A
Application number: JP11157061A
Authority: JP
Inventors: Shin Jumonji; 慎十文字; Yoshihiro Konishi; 芳広小西
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-06-03
Filing date: 1999-06-03
Publication date: 2000-12-15

Abstract

(57)【要約】【課題】ソース、ドレイン電極の上層部分をウエット
エッチングし、他の各層を一括してドライエッチングす
ることにより、薄膜トランジスタ性能と製造歩留まりを
向上できる薄膜トランジスタの製造方法を提供する。【解決手段】ソース、ドレイン電極用にチタン層６と
アルミニウム層７とを２層構造に成膜し、アルミニウム
層７のウエットエッチング後、チタン層６、低抵抗層
５、及びチャネル層４の一部をドライエッチングにより
一括除去する。このことにより、ドライエッチングの被
エッチング層の数を減らすことができるので、エッチン
グの均一性が向上し、特に低抵抗層５を所定膜厚に保持
することが容易になり、薄膜トランジスタ特性の向上が
図れる。また、アルミニウム層７をウエットエッチング
することにより、ダストがマスクとなるエッチング不良
を防止することができ、製造歩留まりも向上させること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置の薄
膜トランジスタ（ＴＦＴ）の製造方法に関するものであ
り、特に薄膜トランジスタアレイの、ソース電極、ドレ
イン電極、及びチャネル部のエッチング方法に関する。

【０００２】

【従来の技術】液晶表示素子は、薄型軽量、低消費電力
という大きな利点を持つため、日本語ワードプロセッサ
やデスクトップパーソナルコンピュータ等のＯＡ機器の
表示装置に多用されている。これに伴い、液晶表示素子
の製造技術、品質の向上が強く望まれている。このよう
な、液晶表示素子の製造技術、品質の向上を目的とした
製造方法が、例えば特開平６−１３２５３３号公報に提
案されている。

【０００３】液晶表示素子を構成する薄膜トランジスタ
は、ゲート電極には、アルミニウム、クロム、またはタ
ンタル等の金属導電膜が用いられ、ソース電極及びドレ
イン電極には、アルミニウム、チタン、またはモリブデ
ン等の金属導電膜が用いられている。

【０００４】以下、従来の薄膜トランジスタの製造方法
の一例について、図面を用いて説明する。図２は、従来
の薄膜トランジスタ液晶表示装置の面内配線パターン図
を示している。図３（ａ）、（ｂ）は、製造工程におけ
る図２のＩ−Ｉ線における断面図を示している。図３
（ａ）は、薄膜トランジスタに必要な各層の形成後、ソ
ース電極、及びドレイン電極用のチタン層３６、及びア
ルミニウム層３７をパターニングした状態を示してい
る。以下、具体的に説明する。

【０００５】各層の形成は、まずガラス等の絶縁性基板
３１上に、ゲート電極３２をスパッタリング法等で成膜
する。

【０００６】次に、その上に窒化珪素膜等のゲート絶縁
層３３、非ドープ水素化アモルファスシリコン等のチャ
ネル層３４、及びリン等をドープした水素化アモルファ
スシリコン等の低抵抗層３５を連続して成膜する。その
後、チャネル層３４、及び低抵抗層３５を、所定のパタ
ーンにエッチングして島状に形成する。さらに、その上
にソース電極、及びドレイン電極用のチタン層３６、及
びアルミニウム層３７を形成する。

【０００７】次に、アルミニウム層３７、及びチタン層
３６をドライエッチング法によりパターニングする。こ
の状態が図３（ａ）に示した状態である。さらに、図３
（ｂ）に示したように、低抵抗層３５、及びチャネル層
３４をドライエッチング法により、エッチング加工し、
ソース電極、及びドレイン電極を形成し、薄膜トランジ
スタを形成する。

【０００８】

【発明が解決しようとする課題】しかしながら、前記の
ような従来の薄膜トランジスタの製造方法では、以下の
ような問題があった。すなわち、前記のような薄膜トラ
ンジスタの製造方法では、ソース電極、及びドレイン電
極を形成する際には、いったんアルミニウム層３７、及
びチタン層３６をドライエッチングした後、さらに低抵
抗層３５、及びチャネル層３４をドライエッチングす
る。

【０００９】このため、各層には、±１０％のエッチン
グレートの不均一や、±８％の膜厚のムラ等が生じ、こ
のことがトランジスタのモビリティーに大きく影響し、
コントラストにムラができるという問題があった。特
に、低抵抗層の膜厚を所定の厚さに保持するのが困難で
あり、低抵抗層の膜厚変動に起因する薄膜トランジスタ
特性のバラツキにより表示ムラが発生するという問題が
あった。

【００１０】さらに、アルミニウム層のドライエッチン
グ時における反応生成物によるダストがマスクとなりエ
ッチング不良が発生するという問題があった。

【００１１】本発明は、前記のような従来の問題を解決
するものであり、ソース、ドレイン電極の上層部分をウ
エットエッチングし、他の各層を一括してドライエッチ
ングすることにより、薄膜トランジスタ性能と製造歩留
まりを向上できる薄膜トランジスタの製造方法を提供す
ることを目的とする。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明の薄膜トランジスタの製造方法は、基板上に
ゲート電極、ゲート絶縁層、チャネル層、低抵抗層の順
に積層して成膜する工程と、前記チャネル層及び前記低
抵抗層を島状にパターニングする工程と、前記パターニ
ングの後、ソース電極及びドレイン電極用の電極材料を
上層と下層との２層構造に成膜する工程と、前記上層の
電極材料をウエットエッチングによりパターニングした
後、前記下層の電極材料、前記低抵抗層、及び前記チャ
ネル層の一部をドライエッチングにより一括して除去す
る工程とを備えたことを特徴とする。

【００１３】前記のような、薄膜トランジスタの製造方
法によれば、ドライエッチングの被エッチング層の数を
減らすことができるので、エッチングの均一性が向上
し、各層の膜厚、特に低抵抗層の膜厚を所定の膜厚に保
持することが容易になり、薄膜トランジスタ特性の向上
が図れる。さらに、ソース電極及びドレイン電極用の電
極材料の上層をウエットエッチングで処理することによ
り、ドライエッチングを行なった場合のような反応生成
物によるダストがマスクとなることによるエッチング不
良を防止することができ、製造歩留まりも向上させるこ
とができる。

【００１４】前記薄膜トランジスタの製造方法において
は、前記ウエットエッチングに用いたマスクを、そのま
ま前記ドライエッチングのマスクに用いることが好まし
い。前記のような、薄膜トランジスタの製造方法によれ
ば、ウエットエッチングとドライエッチングの両方に同
一のマスクを用いるので、エッチングの均一性を向上さ
せることができる。

【００１５】また、前記ウエットエッチング後の前記上
層の電極材料を、前記ドライエッチングのマスクに用い
ることが好ましい。前記のような、薄膜トランジスタの
製造方法によれば、ドライエッチングに別途マスクを用
いる必要がないので、エッチングの均一性を向上させる
ことができる。

【００１６】また、前記上層の電極材料が、アルミニウ
ムまたはアルミニウムと高融点材料との合金であり、前
記下層の電極材料が、チタン、モリブデン、及びタンタ
ルから選ばれる少なくとも一つの材料またはこれらの材
料による合金であることが好ましい。

【００１７】

【発明の実施の形態】以下、本発明に係る薄膜トランジ
スタの製造方法の一実施形態について、図面を参照しな
がら説明する。図２に示した従来の薄膜トランジスタ液
晶表示装置の面内配線パターン図は、本実施形態でも同
様であるので、図２を本実施形態のものとして用いる。
図１（ａ）〜（ｃ）は、図２のＩ−Ｉ線における断面に
相当し、本実施形態に係る各製造工程における断面図を
工程順に示したものである。

【００１８】まず、図１（ａ）に示したように、ガラス
等の絶縁性基板１上に、スパッタリング法等でアルミニ
ウム等の金属膜を成膜した後、フォトリソグラフィー法
等でゲート電極２を形成する。

【００１９】次に、ゲート電極２の上にゲート絶縁層３
を形成する。ゲート絶縁層３は、後述の２つの半導体層
と十分なエッチング選択比を有する窒化珪素膜等で形成
する。さらに、ゲート絶縁層３上にチャネル層４、及び
低抵抗層５をプラズマＣＶＤ法等で連続成膜する。チャ
ネル層４は、非ドープ水素化アモルファスシリコン等で
形成する。低抵抗層５は、燐等をドープした水素化アモ
ルファスシリコン等で形成する。

【００２０】次に、チャネル層４及び低抵抗層５を、ド
ライエッチング法等により所定のパターンにエッチング
して、島状にパターニングする。その上にソース、ドレ
イン電極用として、チタン層６、及びアルミニウム層７
をスパッタリング法等で成膜する。すなわち、ソース、
ドレイン電極は、上層であるアルミニウム層７と下層で
あるチタン層６との２層構造である。

【００２１】次に、チャネル部の形成を行なう。図１
（ｂ）に示したように、ソース、ドレイン電極用のアル
ミニウム層７をウエットエッチングする。次に、図１
（ｃ）に示したように、アルミニウム層７をマスクとし
て、チタン層６、低抵抗層５、及びチャネル層４の３層
を一活してドライエッチングする。このドライエッチン
グのマスクについては、アルミニウム層７のウエットエ
ッチングに用いたマスクを、そのままも用いてもよい。

【００２２】この一活したドライエッチングにより、ド
ライエッチングでの被エッチング層の数を減らすことが
できるので、エッチングの均一性を向上させることがで
き、各層の膜厚、特に低抵抗層５の膜厚を所定の膜厚に
保持することが容易になり、薄膜トランジスタ特性の向
上が図れる。

【００２３】さらに、アルミニウム層７をウエットエッ
チングで処理することにより、ドライエッチングを行な
った場合のような反応生成物によるダストがマスクとな
ることによるエッチング不良を防止することができ、製
造歩留まりも向上させることができる。

【００２４】なお、ソース、ドレイン電極の上層がアル
ミニウム層の例を示したが、アルミニウムと高融点材料
との合金でもよい。また、ソース、ドレイン電極の下層
がチタン層の例を示したが、チタン、モリブデン、及び
タンタルから選ばれる少なくとも一つの材料でもよく、
これらの材料による合金でもよい。

【００２５】

【発明の効果】以上のように、本発明の薄膜トランジス
タの製造方法によれば、ドライエッチングの被エッチン
グ層の数を減らすことができるので、エッチングの均一
性が向上し、各層の膜厚、特に低抵抗層の膜厚を所定の
膜厚に保持することが容易になり、薄膜トランジスタ特
性の向上が図れる。さらに、ソース電極及びドレイン電
極用の電極材料の上層をウエットエッチングで処理する
ことにより、ドライエッチングを行なった場合のような
反応生成物によるダストがマスクとなることによるエッ
チング不良を防止することができ、製造歩留まりも向上
させることができる。

【００２６】

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの製造方法に係る一
実施形態の工程を示す図

【図２】従来の薄膜トランジスタ液晶表示装置の面内配
線パターンの一例を示す図

【図３】従来の薄膜トランジスタの製造方法の一例を示
す図

【符号の説明】

１絶縁性基板２ゲート電極３ゲート絶縁層４チャネル層５低抵抗層６チタン層７アルミニウム層

フロントページの続きＦターム(参考） 5F004 AA01 AA16 DB08 DB09 DB12 DB30 EA10 EA28 EB02 5F110 AA30 CC07 DD02 EE03 EE44 FF03 GG02 GG15 HK03 HK04 HK06 HK09 HK16 HK21 HK25 HK26 HK33 QQ04 QQ05 QQ09

Claims

【特許請求の範囲】

【請求項１】基板上にゲート電極、ゲート絶縁層、チ
ャネル層、低抵抗層の順に積層して成膜する工程と、前
記チャネル層及び前記低抵抗層を島状にパターニングす
る工程と、前記パターニングの後、ソース電極及びドレ
イン電極用の電極材料を上層と下層との２層構造に成膜
する工程と、前記上層の電極材料をウエットエッチング
によりパターニングした後、前記下層の電極材料、前記
低抵抗層、及び前記チャネル層の一部をドライエッチン
グにより一括して除去する工程とを備えたことを特徴と
する薄膜トランジスタの製造方法。
【請求項２】前記ウエットエッチングに用いたマスク
を、そのまま前記ドライエッチングのマスクに用いる請
求項１に記載の薄膜トランジスタの製造方法。
【請求項３】前記ウエットエッチング後の前記上層の
電極材料を、前記ドライエッチングのマスクに用いる請
求項１に記載の薄膜トランジスタの製造方法。
【請求項４】前記上層の電極材料が、アルミニウムま
たはアルミニウムと高融点材料との合金であり、前記下
層の電極材料が、チタン、モリブデン、及びタンタルか
ら選ばれる少なくとも一つの材料またはこれらの材料に
よる合金である請求項１に記載の薄膜トランジスタの製
造方法。