JPH0587029B2 - - Google Patents
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- JPH0587029B2 JPH0587029B2 JP8047986A JP8047986A JPH0587029B2 JP H0587029 B2 JPH0587029 B2 JP H0587029B2 JP 8047986 A JP8047986 A JP 8047986A JP 8047986 A JP8047986 A JP 8047986A JP H0587029 B2 JPH0587029 B2 JP H0587029B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電界効果型の薄膜トランジスタ（以
下、TFTと略す）の製造方法に関し、より詳細
には、アモルフアスシリコンを半導体に用いた
TFTにおいて、ソース・ドレイン電極間の短絡
の発生の少ないTFTの製造方法に関する。
下、TFTと略す）の製造方法に関し、より詳細
には、アモルフアスシリコンを半導体に用いた
TFTにおいて、ソース・ドレイン電極間の短絡
の発生の少ないTFTの製造方法に関する。
（従来の技術）
まず最初に、従来の電界効果型のTFTの構造
について述べる。第９図は、従来のTFTの構造
を示す断面図である。このTFTにおいては、絶
縁基板３１の上にゲート電極３２を形成し、さら
にこのゲート電極３２をゲート絶縁膜３３で被覆
する。次に、非ドープアモルフアスシリコン層３
４を形成する。続いて、エツチストツパーとして
絶縁層３９を設ける。このエツチストツパーの役
割は、次の工程である。n+アモルフアスシリコ
ン層３５および電極３３の形成時のエツチングに
よつて非ドープアモルフアスシリコン３４が損傷
を受けるのを防ぐことにある。さらにn+アモル
フアスシリコン膜３５と金属膜をゲート電極３２
の上に順次堆積し、次に、パターニングにより左
右の両端部にソース電極３６及びドレイン電極３
７を形成する。
について述べる。第９図は、従来のTFTの構造
を示す断面図である。このTFTにおいては、絶
縁基板３１の上にゲート電極３２を形成し、さら
にこのゲート電極３２をゲート絶縁膜３３で被覆
する。次に、非ドープアモルフアスシリコン層３
４を形成する。続いて、エツチストツパーとして
絶縁層３９を設ける。このエツチストツパーの役
割は、次の工程である。n+アモルフアスシリコ
ン層３５および電極３３の形成時のエツチングに
よつて非ドープアモルフアスシリコン３４が損傷
を受けるのを防ぐことにある。さらにn+アモル
フアスシリコン膜３５と金属膜をゲート電極３２
の上に順次堆積し、次に、パターニングにより左
右の両端部にソース電極３６及びドレイン電極３
７を形成する。
（発明の解決すべき問題点）
第９図に示す構造のTFTにおいては、絶縁層
３９を上にn+アモルフアスシリコン層３５を形
成する際、または金属層を形成する際に、ソー
ス・ドレイン電極間部３８のエツチストツパー絶
縁層３９の表面にn+アモルフアスシリコンまた
は金属が付着あるいは侵入し、ソース・ドレイン
間に短絡が発生し易い欠点があつた。
３９を上にn+アモルフアスシリコン層３５を形
成する際、または金属層を形成する際に、ソー
ス・ドレイン電極間部３８のエツチストツパー絶
縁層３９の表面にn+アモルフアスシリコンまた
は金属が付着あるいは侵入し、ソース・ドレイン
間に短絡が発生し易い欠点があつた。
この欠点に対しては、絶縁層３９の一部、すな
わち、図中、３８で示した場所の絶縁層の上部の
一部をエツチングで除去することにより、ソー
ス・ドレイン間に生じた短絡を防止する手法があ
る。しかし、この手法では、絶縁層３９のエツチ
ングの制御が難しく、ともすれば、絶縁層３９の
下の非ドープアモルフアスシリコン層３４に損傷
を与え、TFT特性の劣化や個々のTFT特性のば
らつきを招く。このため、広い面積に多数の
TFTを形成することが要求されるアクテイブマ
トリツクス型液晶表示装置に適用する場所には、
TFT特性のばらつきを招き、表示画質の低下が
生じる。
わち、図中、３８で示した場所の絶縁層の上部の
一部をエツチングで除去することにより、ソー
ス・ドレイン間に生じた短絡を防止する手法があ
る。しかし、この手法では、絶縁層３９のエツチ
ングの制御が難しく、ともすれば、絶縁層３９の
下の非ドープアモルフアスシリコン層３４に損傷
を与え、TFT特性の劣化や個々のTFT特性のば
らつきを招く。このため、広い面積に多数の
TFTを形成することが要求されるアクテイブマ
トリツクス型液晶表示装置に適用する場所には、
TFT特性のばらつきを招き、表示画質の低下が
生じる。
本発明の目的は、上記の欠点を除き、ソース・
ドレイン間の短絡の発生が少ないTFTの製造方
法を提供することにある。
ドレイン間の短絡の発生が少ないTFTの製造方
法を提供することにある。
（問題点を解決するための手段）
本発明の薄膜トランジスタの製造方法は、絶縁
基板上に形成されるゲート電極と、ゲート電極を
被覆するゲート絶縁膜と、ゲート絶縁膜上に形成
される第１の半導体膜と、第１の半導体膜の上に
形成される多層絶縁膜と、金属膜もしくは金属膜
及び第２の半導体膜からなり、第１の半導体膜及
び多層絶縁膜に接し、互いに間を隔てて形成され
るソース電極及びドレイン電極で構成される電界
効果型の薄膜トランジスタの製造方法において、 多層絶縁膜の最上層に比べ、それ以下の層のエ
ツチング速度が小さい多層絶縁膜を、第１の半導
体膜の上に堆積する工程と、第１の半導体膜及び
多層絶縁膜をパターン化する工程と、パターン化
された第１の半導体膜及び多層絶縁膜の上に金属
膜もしくは第２の半導体膜及び金属膜を堆積する
工程と、金属膜もしくは金属膜及び第２の半導体
膜をパターン化し、ソース電極及びドレイン電極
を形成する工程と、金属膜もしくは金属膜及び第
２の半導体膜をパターン化することで露出した多
層絶縁層の最上層の一部又は、全てをエツチング
除去する工程とを含むことを特徴とする。
基板上に形成されるゲート電極と、ゲート電極を
被覆するゲート絶縁膜と、ゲート絶縁膜上に形成
される第１の半導体膜と、第１の半導体膜の上に
形成される多層絶縁膜と、金属膜もしくは金属膜
及び第２の半導体膜からなり、第１の半導体膜及
び多層絶縁膜に接し、互いに間を隔てて形成され
るソース電極及びドレイン電極で構成される電界
効果型の薄膜トランジスタの製造方法において、 多層絶縁膜の最上層に比べ、それ以下の層のエ
ツチング速度が小さい多層絶縁膜を、第１の半導
体膜の上に堆積する工程と、第１の半導体膜及び
多層絶縁膜をパターン化する工程と、パターン化
された第１の半導体膜及び多層絶縁膜の上に金属
膜もしくは第２の半導体膜及び金属膜を堆積する
工程と、金属膜もしくは金属膜及び第２の半導体
膜をパターン化し、ソース電極及びドレイン電極
を形成する工程と、金属膜もしくは金属膜及び第
２の半導体膜をパターン化することで露出した多
層絶縁層の最上層の一部又は、全てをエツチング
除去する工程とを含むことを特徴とする。
（作用）
本発明のTFTの製造方法は、第１の半導体膜
上に、最上層に比べてそれ以下の層のエツチング
速度が小さい多層絶縁膜を堆積し、パターン化
し、金属膜もしくは第２の半導体膜及び金属膜を
堆積し、パターン化することによりソース・ドレ
イン電極を形成する。ソース・ドレイン電極を形
成した後、露出した多層絶縁層の最上層の一部又
は、全てをエツチング除去することで、多層絶縁
膜上の不要な残留物を除去する。
上に、最上層に比べてそれ以下の層のエツチング
速度が小さい多層絶縁膜を堆積し、パターン化
し、金属膜もしくは第２の半導体膜及び金属膜を
堆積し、パターン化することによりソース・ドレ
イン電極を形成する。ソース・ドレイン電極を形
成した後、露出した多層絶縁層の最上層の一部又
は、全てをエツチング除去することで、多層絶縁
膜上の不要な残留物を除去する。
（実施例）
以下、添付の図面を参照して、本発明の実施例
を説明する。
を説明する。
第１図は、本発明の実施例に係る絶縁物層が多
層構造を有するTFTの断面図である。実施例に
係るTFTは、絶縁基板１上に形成されたゲート
電極２と、このゲート電極を被覆する第１絶縁膜
３と、この第１絶縁膜の上に形成される第１の半
導体膜４と、この半導体膜の上面全体を被覆する
第２絶縁層５，６と、上記の半導体膜の側面及び
上面の左右両端部に接して相互に間を隔てて形成
される第２の半導体層７と、この第２の半導体層
にそれぞれ接して形成される第１電極８と第２電
極９とからなる。第２絶縁層は、多層積層構造を
有し、下層５は窒化シリコン膜にて、最上層６
は、酸化シリコン膜もしくは酸化シリコンと窒化
シリコンのアロイ膜にて形成する。さらに、最上
層の酸化シリコン膜もしくは酸化シリコンを窒化
シリコンのアロイ膜は、その一部または全部をエ
ツチングにより除去する。
層構造を有するTFTの断面図である。実施例に
係るTFTは、絶縁基板１上に形成されたゲート
電極２と、このゲート電極を被覆する第１絶縁膜
３と、この第１絶縁膜の上に形成される第１の半
導体膜４と、この半導体膜の上面全体を被覆する
第２絶縁層５，６と、上記の半導体膜の側面及び
上面の左右両端部に接して相互に間を隔てて形成
される第２の半導体層７と、この第２の半導体層
にそれぞれ接して形成される第１電極８と第２電
極９とからなる。第２絶縁層は、多層積層構造を
有し、下層５は窒化シリコン膜にて、最上層６
は、酸化シリコン膜もしくは酸化シリコンと窒化
シリコンのアロイ膜にて形成する。さらに、最上
層の酸化シリコン膜もしくは酸化シリコンを窒化
シリコンのアロイ膜は、その一部または全部をエ
ツチングにより除去する。
第２絶縁層の各層５，６は、プラズマCVD法
により形成する。最上層の絶縁膜と下層の絶縁膜
はプラズマCVDを用い、その成膜条件を制御す
る事により、エツチング特性を制御する事も可能
である。
により形成する。最上層の絶縁膜と下層の絶縁膜
はプラズマCVDを用い、その成膜条件を制御す
る事により、エツチング特性を制御する事も可能
である。
TFTの製作工程は、次のとおりである。第２
図ないし第８図は、本発明による半導体装置を薄
膜トランジスタ（TFT）に応用した場合の工程
を説明する断面模式図である。第２図に示すよう
に、絶縁基板１１上にゲート電極１２及びゲート
絶縁膜１３を順次形成する。絶縁基板１１として
は、ガラス基板を用い、ゲート電極１２としては
ヘビードープのポリシリコン、Al，Ta，Ti，
Mo，Ｗ，Ni，Cr等の半導体や金属の膜を用い、
ゲート絶縁膜１３としては、Ta2O5，Si3N4，
SiO2等を陽極酸化、熱酸化、CVD、プラズマ
CVD等の手段で形成すればよい。
図ないし第８図は、本発明による半導体装置を薄
膜トランジスタ（TFT）に応用した場合の工程
を説明する断面模式図である。第２図に示すよう
に、絶縁基板１１上にゲート電極１２及びゲート
絶縁膜１３を順次形成する。絶縁基板１１として
は、ガラス基板を用い、ゲート電極１２としては
ヘビードープのポリシリコン、Al，Ta，Ti，
Mo，Ｗ，Ni，Cr等の半導体や金属の膜を用い、
ゲート絶縁膜１３としては、Ta2O5，Si3N4，
SiO2等を陽極酸化、熱酸化、CVD、プラズマ
CVD等の手段で形成すればよい。
次に、第３図に示すように、第１の半導体膜と
して非ドープアモルフアスシリコン膜１４、続い
て、第２の絶縁層として窒化シリコン膜１５及び
酸化シリコン膜１６を順次プラズマCVD法で形
成する。このときのプラズマCVD法の成膜条件
を調節することにより、上層のアモルフアス酸化
シリコン膜のエツチング速度を下層のアモルフア
ス窒化シリコン膜１５のエツチング速度の約10倍
になるようにすることは容易である。
して非ドープアモルフアスシリコン膜１４、続い
て、第２の絶縁層として窒化シリコン膜１５及び
酸化シリコン膜１６を順次プラズマCVD法で形
成する。このときのプラズマCVD法の成膜条件
を調節することにより、上層のアモルフアス酸化
シリコン膜のエツチング速度を下層のアモルフア
ス窒化シリコン膜１５のエツチング速度の約10倍
になるようにすることは容易である。
次に、この２層構造の絶縁層をレジストパター
ンによりエツチングを行いパターン化する（第４
図）。このとき、酸化シリコン膜１６のエツチン
グ速度は、窒化シリコン膜１５のエツチング速度
より大きいため、下層の窒化シリコン膜１５のパ
ターン化が完了する時点では上層の酸化シリコン
膜１６のサイドエツチが大きくなつている。しか
しながら、これらの絶縁層の膜厚は通常0.1μｍ程
度に設定されるのに対し、絶縁層パターンの大き
さは通常10μｍ程度に設定される。従つて、酸化
シリコン膜１６のエツチング速度が窒化シリコン
膜１５のエツチング速度の約10倍であるときは、
下層の窒化シリコン膜１５のパターン化が完了す
る間に上層の酸化シリコン膜１６のサイドエツチ
は高々1μｍの程度である。よつて、これらの２
層構造の絶縁層のパターン化は充分実現できる。
ンによりエツチングを行いパターン化する（第４
図）。このとき、酸化シリコン膜１６のエツチン
グ速度は、窒化シリコン膜１５のエツチング速度
より大きいため、下層の窒化シリコン膜１５のパ
ターン化が完了する時点では上層の酸化シリコン
膜１６のサイドエツチが大きくなつている。しか
しながら、これらの絶縁層の膜厚は通常0.1μｍ程
度に設定されるのに対し、絶縁層パターンの大き
さは通常10μｍ程度に設定される。従つて、酸化
シリコン膜１６のエツチング速度が窒化シリコン
膜１５のエツチング速度の約10倍であるときは、
下層の窒化シリコン膜１５のパターン化が完了す
る間に上層の酸化シリコン膜１６のサイドエツチ
は高々1μｍの程度である。よつて、これらの２
層構造の絶縁層のパターン化は充分実現できる。
次に、グロー放電により第２の半導体膜として
n+アモルフアスシリコン膜１７を形成し（第５
図）、レジストパターンによりエツチングを行う
（第６図）。このとき、酸化シリコン膜１６の表面
にn+アモルフアスシリコンが残る可能性がある
が、本実施例のTFTでは、後に述べるように、
これを除去することができる。
n+アモルフアスシリコン膜１７を形成し（第５
図）、レジストパターンによりエツチングを行う
（第６図）。このとき、酸化シリコン膜１６の表面
にn+アモルフアスシリコンが残る可能性がある
が、本実施例のTFTでは、後に述べるように、
これを除去することができる。
続いて、スパツタによりMo膜１８を堆積し
（第７図）、レジストパターンによりエツチングを
行い、ソース電極１９およびドレイン電極２０を
形成する（第８図）。
（第７図）、レジストパターンによりエツチングを
行い、ソース電極１９およびドレイン電極２０を
形成する（第８図）。
このとき、ソース・ドレイン間隙部２１にMo
が残る可能性があるが、本実施例のTFTでは次
に述べるようにこれも除去することができる。す
なわち、続いて、酸化シリコン膜をエツチングす
ると、ソース・ドレイン間の短絡発生の原因とな
るn+アモルフアスシリコンおよびMoの残留物が
酸化シリコン膜とともに取り除かれ、第１図に示
す構造のTFTが得られる。
が残る可能性があるが、本実施例のTFTでは次
に述べるようにこれも除去することができる。す
なわち、続いて、酸化シリコン膜をエツチングす
ると、ソース・ドレイン間の短絡発生の原因とな
るn+アモルフアスシリコンおよびMoの残留物が
酸化シリコン膜とともに取り除かれ、第１図に示
す構造のTFTが得られる。
しかも、上に述べたように、絶縁層が２層構造
を有しており、かつ下層の窒化シリコン膜１５は
上層の酸化シリコン膜１６に比べ、そのエツチン
グ速度が小さいため、上層の酸化シリコン膜１６
のエツチング除去時に生じる下層の窒化シリコン
膜１５の損傷は小さく、従つて窒化シリコン膜１
５の下に位置する非ドープアモルフアスシリコン
は何ら損傷を受けない。
を有しており、かつ下層の窒化シリコン膜１５は
上層の酸化シリコン膜１６に比べ、そのエツチン
グ速度が小さいため、上層の酸化シリコン膜１６
のエツチング除去時に生じる下層の窒化シリコン
膜１５の損傷は小さく、従つて窒化シリコン膜１
５の下に位置する非ドープアモルフアスシリコン
は何ら損傷を受けない。
このように、本実施例においては、従来の困難
は除かれ、ソース・ドレイン間の短絡の無い優れ
たTFTが得られる。このTFTは、大容量の表示
を行うアクテイブマトリクス型液晶表示装置のア
ドレス用素子として極めて有用なものである。
は除かれ、ソース・ドレイン間の短絡の無い優れ
たTFTが得られる。このTFTは、大容量の表示
を行うアクテイブマトリクス型液晶表示装置のア
ドレス用素子として極めて有用なものである。
なお、本実施例において、半導体膜は、アモル
フアスシリコンに限定されるものではなく、多結
晶シリコン、−化合物半導体、−化合物
半導体、−半導体化合物あるいはアモルフア
スゲルマニウムや多結晶ゲルマニウムを半導体膜
として用いた場合でも有効であることは言うまで
もない。また、非ドープアモルフアスシリコン層
は軽くドープされた膜でもよい。
フアスシリコンに限定されるものではなく、多結
晶シリコン、−化合物半導体、−化合物
半導体、−半導体化合物あるいはアモルフア
スゲルマニウムや多結晶ゲルマニウムを半導体膜
として用いた場合でも有効であることは言うまで
もない。また、非ドープアモルフアスシリコン層
は軽くドープされた膜でもよい。
（発明の効果）
本発明により、ソース・ドレイン間の短絡の無
い薄膜トランジスタを製造することが可能とな
る。
い薄膜トランジスタを製造することが可能とな
る。
第１図は、本発明の実施例の薄膜トランジスタ
の構造を示す模式的な断面図である。第２図〜第
８図は、本発明の薄膜トランジスタの製造工程断
面図である。第９図は、従来の薄膜トランジスタ
の構造を示す模式的な断面図である。 １，１１……絶縁基板、２，１２……ゲート電
極、３，１３……ゲート絶縁膜、４，１４……非
ドープアモルフアスシリコン膜、５，６，１５，
１６……絶縁膜、７，１７……n+アモルフアス
シリコン層、８，９，１５，１９……金属電極
（ソース・ドレイン電極）、２１……ソース・ドレ
イン間隙部。
の構造を示す模式的な断面図である。第２図〜第
８図は、本発明の薄膜トランジスタの製造工程断
面図である。第９図は、従来の薄膜トランジスタ
の構造を示す模式的な断面図である。 １，１１……絶縁基板、２，１２……ゲート電
極、３，１３……ゲート絶縁膜、４，１４……非
ドープアモルフアスシリコン膜、５，６，１５，
１６……絶縁膜、７，１７……n+アモルフアス
シリコン層、８，９，１５，１９……金属電極
（ソース・ドレイン電極）、２１……ソース・ドレ
イン間隙部。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に形成されるゲート電極と、ゲー
ト電極を被覆するゲート絶縁膜と、ゲート絶縁膜
上に形成される第１の半導体膜と、第１の半導体
膜の上に形成される多層絶縁膜と、金属膜もしく
は金属膜及び第２の半導体膜からなり、第１の半
導体膜及び多層絶縁膜に接し、互いに間を隔てて
形成されるソース電極及びドレイン電極で構成さ
れる電界効果型の薄膜トランジスタの製造方法に
おいて、 多層絶縁膜の最上層に比べ、それ以下の層のエ
ツチング速度が小さい多層絶縁膜を、第１の半導
体膜の上に堆積する工程と、 第１の半導体膜及び多層絶縁膜をパターン化す
る工程と、 パターン化された第１の半導体膜及び多層絶縁
膜の上に金属膜もしくは第２の半導体膜及び金属
膜を堆積する工程と、 金属膜もしくは金属膜及び第２の半導体膜をパ
ターン化し、ソース電極及びドレイン電極を形成
する工程と、 金属膜もしくは金属膜及び第２の半導体膜をパ
ターン化することで露出した多層絶縁層の最上層
の一部又は、全てをエツチング除去する工程とを
含むことを特徴とする薄膜トランジスタの製造方
法。 ２ 請求項１に記載された薄膜トランジスタの製
造方法において、 上記多層絶縁層は、最上層の絶縁層が酸化ケイ
素もしくは酸化ケイ素と窒化ケイ素のアロイであ
り、最上層より下の絶縁層が窒化ケイ素であるこ
とを特徴とする薄膜トランジスタの製造方法。 ３ 請求項１もしくは請求項２に記載された薄膜
トランジスタの製造方法において、 上記多層絶縁層がプラズマCVDにより堆積さ
れることを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047986A JPS62235784A (ja) | 1986-04-07 | 1986-04-07 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047986A JPS62235784A (ja) | 1986-04-07 | 1986-04-07 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219493A Division JP2702865B2 (ja) | 1993-03-22 | 1993-03-22 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62235784A JPS62235784A (ja) | 1987-10-15 |
| JPH0587029B2 true JPH0587029B2 (ja) | 1993-12-15 |
Family
ID=13719408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8047986A Granted JPS62235784A (ja) | 1986-04-07 | 1986-04-07 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62235784A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021947A (ja) * | 1988-06-09 | 1990-01-08 | Sharp Corp | 薄膜トランジスタの製造方法 |
| GB2220792B (en) * | 1988-07-13 | 1991-12-18 | Seikosha Kk | Silicon thin film transistor and method for producing the same |
| JPH03148136A (ja) * | 1989-11-02 | 1991-06-24 | Matsushita Electric Ind Co Ltd | 半導体素子および半導体素子の製造方法 |
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| JP6501514B2 (ja) | 2014-12-24 | 2019-04-17 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法 |
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| JP6768462B2 (ja) | 2016-11-17 | 2020-10-14 | 三菱電機株式会社 | 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタの製造方法 |
| WO2018150620A1 (ja) | 2017-02-16 | 2018-08-23 | 三菱電機株式会社 | 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタ基板の製造方法 |
-
1986
- 1986-04-07 JP JP8047986A patent/JPS62235784A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62235784A (ja) | 1987-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |