KR950001160B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

박막트랜지스터 및 그의 제조방법
제1도는 이 발명의 제1실시예를 보인 박막트랜지스터의 제조 공정도.
제2도는 이 발명의 제2실시예를 보인 박막트랜지스터의 제조 공정도.
제3도는 이 발명의 제3실시예를 보인 박막트랜지스터의 제조 공정도.
제4도는 종래의 박막트랜지스터의 단면도이다.
[산업상의 이용분야]
이 발명은 박막트랜지스터에 관한 것으로, 상세하게는 액정표시장치 및 SRAM (STATIC RAM)의 액티브 소자로 이용되는 박막트랜지스터에 있어서, 게이트 길이를 감소, 미스 얼라인에 의한 불량감소 및 게이트 전극과의 중첩되는 면적을 줄일 수 있는 소스, 드레인 전극구조를 박막트랜지스터 및 그의 제조방법에 관한 것이다.
[종래기술 및 문제점]
박막트랜지스터는 액정표시장치 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 것으로 역 스태거(stagger) 형태를 갖는 것이 일반적이다.
상기 박막트랜지스터는 여러종류가 있으며, 그중 비정질 박막트랜지스터는 플라즈마 CVD로 저가의 유리기판 위에 저온에서 제작할 수 있어서 대면적화에 다른 우수한 양산성을 이유로 많이 사용되고 있다.
현재 제조라인에서 사용되는 이러한 비정질 박막트랜지스터에는 3종류가 있다. 2종류의 바텀 게이트형(Bottom gate)과 1종류의 탑 게이트형(Top gate)이다.
그런데 상기 2종류의 바텀 게이트형 박막트랜지스터는 역스테거형을 취하는 것으로, 이는 다시 2종류로 구분된다. 그 중 하나는 게이트 전극상에 게이트 절연막, 반도체(a-Si)층, n+층을 연속적으로 형성하는 방식이 있고, 다른 하나는 게이트, 절연막, 반도체층, 절연막인 에치 스토퍼층의 순서로 연속 형성되는 방식이 있다.
언급한 두 종류의 바텀 게이트형 박막트랜지스터 중에서 이 발명과 관련이 있는 에치 스토퍼층(Etch-stopper)을 형성시키는 방식의 박막트랜지스터(이하, 에치 스토퍼형 박막트랜지스터라 한다)를 제4도를 참조하여 설명한다.
제4도는 종래의 에치 스토퍼형 박막트랜지스터의 단면도이다.
이 단면도에 나타낸 바와 같이 유리기판(10)과, 이 유리기판(10)위에 게이트 전극(12)이 형성되어 있고, 이 위에 절연층(14)과 채널형성을 위한 비정질 실리콘(a-Si)으로 반도체층(16)이 차례로 형성되어 있다.
상기 반도체층(16)위에 에치 스토퍼층(18)이 형성되어 있는데. 이 에치 스트퍼층(18)은 후술된다.
상기 에치 스토퍼층(18)을 형성한 결과적 구조의 전면에 오믹접촉을 위한 n-형 비정질 실리콘(n+a-Si)막, Al막을 연속적으로 적층한 후, 상기 n+형 비정질 실리콘막과 Al막을 동시에 패턴닝하여 오믹층(20) 및 소스, 드레인 전극(22)을 형성하여 하나의 트랜지스터를 구성한다.
여기서, 소스, 드레인 전극(22) 형성시에 Al 배선층과 n+형 비정질 실리콘막을 동시에 에칭하게 되는데, 이때 과도에칭에 의해 반도체층(16)이 손상될 수 있다. 이미 언급한 에치 스트퍼층(18)은 상기 반도체층(16)의 손상을 방지하기 위한 목적으로 형성되는 것이다. 따라서 이 에치 스토퍼층(18)의 형성으로 반도체층(16)을 얇게 형성할 수 있어 광전류를 낮게 억제할 수 있다는 것이 이 에치 스토퍼형의 장점이기도 하다.
그런데, 이러한 구조를 갖는 에치 스토퍼형 박막트랜지스터가 액티브소자로서 정상적인 동작을 수행하기 위해서는 게이트 전극(12)이 소스, 드레인 전극(22)과 일정 폭만큼 오버랩되어야 하며, 에치 스토퍼층(18)의 길이(L2)는 게이트 전극(12)의 폭(L3)보다 작아야 한다. 또한 제작상 소스, 드레인 전극(22)이 에치 스토퍼층(18) 위에 형성되어야 한다. 그래서 소스, 드레인 전극(22)이 에치 스토퍼층(18) 위로 △L1, △L2만큼 밀려나와 있다. 즉, 제4도에서 L3＞L2＞L1이 성립하여야 하며, 설계기준에 있어서 노광 얼라인의 마진, 즉, 공정여유도로서, 일정폭 △L1및 △L2기 정해지게 된다.
한편 이 박막트랜지스터의 동작특성에 있어서 채널의 길이는 소스 및 드레인간의 간격이 아니라 에치 스토퍼층의 길이(L2)가 채널길이가 된다.
다시말하면, 채널길이는 L2=L1+2△L이 된다. △L은 공정여유도, 드레인 전압(VD)＞게이트 전압(VG)조건하에서는 드레인측의 △L은 채널길이에는 기여하지 않게 되지만 이것을 예상해도 L=L1+△L이 되어 채널길이가 길어진다.
결국, 이러한 종래의 에치 스토퍼형 박막트랜지스터는 반도체층 상(16)에 에치 스토퍼층(18)이 놓여 채널 길이가 증가하게 되고, 제작상 게이트 전극(12)과 소스, 드레인 전극(22)과의 오버랩 면적이 커지기 때문에 고정세액정표시 장치(LCD)의 경우 고속동작의 제한을 받으며 소자의 크기가 증가되는 문제점이 있다.
[발명의 목적]
이 발명은 상기한 기술적 배경하에서 이루어진 것으로, 그 목적은 채널길이 및 게이트 전극과 소스, 드레인 전극과의 오버랩 면적을 최소화한 박막트랜지스터 및 그의 제조방법을 제공하는 것이다.
이 발명의 다른 목적은 소오스, 드레인 전극을 형성할 때 문제시 되었던 미스 얼라인을 최소화할 수 있는 소소, 드레인의 전극구조를 제시하여 공정불량을 줄인 박막트랜지스터를 제공하는 것이다.
[발명의 구성]
이와 같은 목적을 달성하기 위한 이 발명은 기판과, 상기 기판위에 형성된 게이트 전극과, 상기 게이트 전극의 전기적 분리를 위해 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성되고 채널 전도층인 반도체층과, 상기 반도체층 위에는 상기 게이트 전극의 길이보다 좁은폭으로 형성된 에치 스토퍼층과, 상기 에치 스토퍼층을 사이에 두고 전기적으로 분리되어 상기 반도체층 및 게이트 절연막의 일부에 걸쳐 형성된 n+형 비정질 실리콘막인 오믹층과, 상기 오믹층의 표면에 형성된 실리사이드막인 소스, 드레인 전극으로 이루어지는 기본구성을 갖는다.
이러한 기본구성과 더불어 상기 에치 스토퍼층 위에 이 에치스토퍼층보다 더 높은 단차를 금속막과 더 포함할 수도 있고, 상기 게이트 전극과 오버랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부신호선용 금속배선을 더 포함하는 것을 특징으로 한다.
이 발명의 목적을 달성하기 위하여 이 발명은 유리기판위에 게이트 전극을 형성하는 단계와, 그 위에 게이트 절연막, 비정질 실리콘막, 절연막, 금속막을 차례로 적층하는 단계와, 포토 공정으로 상기 금속막을 에칭하고 계속해서 상기 금속막을 마스크로 하여 상기 절연막을 에칭하여 에치 스토퍼층을 형성하는 단계와, 상기 에치 스토퍼층의 형성 후, 상기 비정질 실리콘막을 패턴닝하여 채널형성을 위한 반도체를 형성하는 단계와, 그 결과적 구조의 전면에 오믹접촉을 위한 n-형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막을 차례로 증착하고, 증착되는 상기 막들은 상기 에치 스토퍼층을 사이에 두고 분리되게 반도체층상에 형성하는 단계와, 상기 n-형 비정질 실리콘막 및 고융점 금속막을 형성한 후에는 불필요한 부분을 에칭하여 패턴형성하고, 열처리 실리사이데이션을 실시하여 실리사이드막인 소스, 드레인 전극을 형성하는 단계로 이루어지는 박막트랜지스터의 제조방법을 제공한다.
상기 게이트 전극과 오버랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 형성하는 단계를 더 포함할 수 있고, 상기 n+형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막의 적층시에 상기 에치 스토퍼층과 금속층이 이루는 높은 단차에 의해 자동적으로 분리되게 형성하는데, 다른 방법으로서 상기 금속막 대신에 리프트 오프를 위한 포토레지스터 패턴을 상기 에치 스토퍼층과 함께 높은 단차를 주어 자동분리를 이룰 수 있는 박막트랜지스터의 제조방법 또한 제공된다.
이 발명의 또 다른 구성은 유리기판 상에 게이트 전극을 형성하는 단계와, 그 위에 게이트 절연막, 비정질 실리콘막, 절연막 차례로 적층하는 단계와, 포토공정으로 상기 절연막을 에칭하여 에치 스토퍼층을 형성하는 단계와, 그 다음에 n+층 형성을 위하여 상기 에치 스토퍼층을 실드로하여 자기정합적으로 불순물을 이온주입하여 n+형 비정질 실리콘층을 형성하는 단계와, 실리사이드용 고융점 금속을 형성하고, 열처리 실리사이데이션을 하여 소스, 드레인 전극으로서의 실리사이드막을 형성하는 단계와, 그후에 반도체층, N+형 비정질 실리콘막 및 실리사이드막의 불필요한 부분을 동시에 에칭하는 단계로 이루어진다.
[작용]
이와 같은 구성을 갖는 이 발명은 종래의 게이트 전극과 소스, 드레인 전극과의 오버랩 면적이 커지기 때문에 발생되는 기생용량에 대한 문제는 실리사이드에 의해 소스, 드레인 전극이 에치 스토퍼층을 사이에 두고 전기적으로 분리되어 겹침이 없이 형성되므로 상당히 줄어들 수 있다.
또한, 이 박막트랜지스터의 동작특성에 있어서 채널의 길이가 소스 및 드레인간의 간격이 아니라 에치 스토퍼층의 길이가 채널길이가 되어 종래의 겹침구조에서 보다 공정상 공정여유도 △L을 고려할 필요가 없기 때문에 에치 스토퍼층의 길이를 줄일 수 있어 채널길이가 줄어 들게 된다.
그리고 제조방법에 있어서 에치 스토퍼층 및 금속막(혹은 포토레지스터 패턴)의 단차에 의해 자기 정합적으로 얼라인되는 실리사이드막에 의해 소스, 드레인 전극이 형성되기 때문에 종래에 문제시 되었던 미스 얼라인에 대한 문제가 해결된다.
[실시예 1]
지금부터 이 발명의 실시예에 따른 박막트랜지스터에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
제1a도 내지 제1e도는 이 발명의 제1실시예를 보인 박막트랜지스터의 제조공정도를 나타낸 것이다.
이 실시예에서 제공되는 에치 스토퍼형 박막트랜지스터의 구조를 미리 살펴보면 제1e도에 나타낸 바와 같다. 이 실시예에서 제공되는 박막트랜지스터의 에치 스토퍼형은 종래의 에치 스토퍼층과는 본질적으로 다른 구조와 기능을 갖는다.
제1e도에서와 같이 유리기판(10)과, 이 기판(10)상에 게이트 전극(18)이 형성되어 있으며, 이 게이트 전극(12) 위에는 전기적 분리를 위한 게이트 절연층(14)이 형성되는데, 상기 게이트 절연막은 산화실리콘(SiO2) 또는 실리콘나이트라이드(Si3N4) 막 중 어느 하나로 형성될 수 있다. 상기 게이트 절연층(14) 위에는 채널 전도층인 반도체층(16)이 형성되고, 이 반도체층(16) 위에는 절연막으로서 에치 스토퍼층(18)이 상기 게이트 전극(12)의 길이보다 좁은 폭으로 형성되어 있다. 이 결과적 구조상에서 상기 에치 스토퍼층(18)을 사이에 두고 전기적으로 분리되어 반도체층(16) 및 게이트 절연막(14)의 일부에 걸쳐 n-형 비정질 실리콘막인 오믹층(20)이 형성되었다. 상기 오믹층(20)의 표면에는 실리사이데이션 공정으로 실리사이드막(21)이 형성되어 있다.
도면부호 22는 외부 신호선용 배선전극이고, 19은 상기 오믹층(20) 및 실리사이드용 고융점 금속막 증착시에, 전기적 분리등의 공정상 필요한 것으로 높은 단차를 두고 형성되는 금속막이다. 이에 대해서는 후술된다. 도면부호 20a 및 21a는 상기 오믹층(20) 및 실리사이드막(21) 형성시에 필연적인 막들이다.
이와 같은 구성을 갖는 이 실시예의 박막트랜지스터는 다음과 같이 만들어지는데, 이에 대해서는 제1a도 내지 제1e의 제조 공정도를 참조하여 설명한다.
먼저, 제1a도에 나타낸 바와 같이 유리기판(10) 상에 게이트 전극(12)을 형성한다. 그 위에 게이트 절연막(14), 비정질 실리콘막(16), 절연막(18), 금속막(19)을 차례로 적층한다. 여기서, 상기 게이트 절연막(14)은 산화실리콘 혹은 실리콘 나이트라이드막 중 어느 하나로 형성될 수 있다.
상기 절연막(18)도 게이트 절연막(14)과 역시 같은 방법으로 형성될 수 있으며, 이것은 후속공정에서 에칭되어 일정패턴을 갖는 에칭 스토퍼층(18)이 된다.
제1a도의 구조에서 통상의 포토 공정으로 금속막(19)을 에칭하고 계속해서 절연막(18)을 에칭한다. 이때, 금속막(19)과 절연막(18)은 자기정합적으로 에칭된다. 즉, 절연막(18)은 먼저 에칭된 금속막(19)을 마스크로 하여 에칭되는데, 절연막(18)은 어느정도 측면에칭이 불가피하고 그렇게 형성된 측면 에칭 정도는 절연막(18) 자체의 두께정도이다. 이렇게 하여 형성된 상기 절연막(18)은 이미 언급되었지만 에치 스토퍼층(18)이다. 이 에치 스토퍼층(18)의 형성 후 비정질 실리콘막(16)을 패턴닝하여 채널형성을 위한 반도체층(16)을 형성한다. 그 구조는 제1b도와 같다. 같은 종류의 층은 패턴형성 후에도 도면부호를 동일하게 부여했다.
다음은 제1c도에 나타낸 바와 같이 제1b도의 구조의 전면에 오믹접촉을 위한 n+형 비정질 실리콘막(20) 및 실리사이데이션용 고융점 금속막(21c)을 차례로 증착한다. 증착되는 상기 막들(20)(21c)은 에치 스토퍼층(18)을 사이에 두고 분리되어 반도체층(16)상에 형성된다. 이때 상기 막들의 분리는 에치 스토퍼층(18)과 금속층(19)이 이루는 높은 단치에 의해 자동적으로 분리되는 것이다.
n+형 비정질 실리콘막인 오믹층(20) 및 고융점 금속막(21c)을 형성한 후에는 불필요한 부분을 에칭하여 패턴형성하고 열처리 실리사이데이션을 실시하여 실리사이드막(21)을 형성하게 되는데, 고융점 금속막(21b)중의 미반응 금속(21c)을 선택적으로 제거하지만, 필요치 않을 수도 있다. 그 구조는 제1e도에 나타낸 바와 같다. 여기서, 실리사이드막(21)은 소스, 드레인 전극이 되고, 상기 고융점 금속은 Cr, Ti, Mo, W, Ta등이 사용될 수 있다.
마지막으로, 제1e도에 나타낸 바와 같이 외부 신호선으로 전극배선(22)을 형성하여 박막트랜지스터를 완성한다. 실제 이 전극배선(22)은 필요치 않으나 박막트랜지스터 어레이 구성에 있어 선저항을 줄일 경우 필요하다.
이와 같은 제1실시예의 박막트랜지스터는 그 구조 및 제조방법에 있어서 다음과 같은 효과가 있다.
제1e도에서 볼수 있듯이, 공정상 에치 스토퍼층(18) 위에 형성되는 금속막(19) 부분은 탑 게이트로 작용하게 된다. 즉, 게이트 전극(12)측의 게이트 절연막(14)과 반도체층(16)의 계면이 이루는 채널영역 이외에 상기 절연막인 에치 스토퍼층(18)과 반도체층(16)의 계면이 또다른 채널영역을 형성하게 된다. 따라서 이 트랜지스터의 온전류를 증가시킬 수 있다.
그리고 종래의 박막트랜지스터의 경우에 반도체층상(16)에 에치 스토퍼층(18)이 놓여 채널길이가 증가하게 되고, 제작상 게이트 전극(12)과 소스, 드레인 전극(22)과의 오버 랩 면적이 커지기 때문에 발생되는 기생용량에 대한 문제는 실리사이드에 의해 소스, 드레인 전극이 에치 스토퍼(18) 상에 겹침이 없이 형성되어 상당히 줄어들 수 있다.
또한 이 실시예에서 제시되는 박막트랜지스터는 그 제조방법에 있어서 에치 스토퍼층(18) 및 금속막(19)의 단차에 의해 자기정합적으로 얼라인되는 실리사이드막에 의해 소스, 드레인 전극이 형성되기 때문에 종래는 문제시 되었던 미스 얼라인에 대한 문제가 해결된다.
[실시예 2]
제2a도, 제2b도는 이 발명의 제2실시예를 보인 박막트랜지스터의 제조 공정도를 나타낸 것이다.
이 실시예는 그 구조 및 제조 방법에 있어서 제1실시예와 크게 다를바가 없지만, 에치 스토퍼층을 형성한 후에 리프트 오프(Lift off) 포토공정을 실시하여 반도체층 및 실리사이드용 금속막을 형성함으로써 제조공정의 단순화를 기했다는 것이 다른점이다.
이러한 특징을 갖는 제2실시예의 박막트랜지스터의 구조는 생략한다. 다만 제조방법을 설명함에 있어서 제1실시예와 동일한 부분에 대해서는 생략하고 다른 부분만을 설명한다.
먼저, 제2a도에 나타낸 바와 같이 유리기판(10) 상에 게이트 전극(12)을 형성한 다음, 그 위에 게이트 절연막(14), 비정질 실리콘막(16), 절연막(18)을 차례로 적층한다.
그 후에 리프트 오프 포토공정을 위해, 포토레지스터를 도포, 노광 및 현상하여 에치 스토퍼층이 정의될 절연막(18)의 영역상에 포토레지스트패턴(17)을 형성하고 이를 마스크로 상기 절연막(18)을 에칭한다. 상기 절연막(18)은 그 자신의 두께만큼 측면에칭이 된다. 그 결과적 구조는 반도체층(16) 상에 에치 스토퍼층(18)이 형성되고, 이 에치 스토퍼층(18)은 리프트 오프공정을 위해 형성된 포토레지스터 패턴(17)과 함께 높은 단차를 갖는 이중층이 형성된다.
이 상태에서 n+형 비정질 실리콘막(20) 및 실리사이드용 고융점 금속막(21)을 차례로 증착된다. 상기 막들(20)(21c)은 에치 스토퍼층(18)을 사이에 두고 분리되어 반도체층상(16)에 형성된다. 이때, 막(20)(21c)들의 분리는 상기 이중층(18)(17)이 이루는 높은 단차에 의해 자동적으로 분리된다. 그 구조는 제2b도와 같다.
다음은 제2a도의 구조에서 상기 포토레지스트 패턴(17)을 리프트 오프하여 포토레지스트 패턴(17) 위에 형성된 불필요한 N+형 비정질 실리콘막(20) 및 고융점 금속막(21a)을 포토레지스트 패턴(17)과 함께 제거한다. 그 이후에 반도체층(16) 및 이 위에 형성되어 있는 N+형 비정질 실리콘막(20) 및 고융점 금속막(21c)의 불필요한 부분을 동시에 에칭하여 패턴형성한다.
마지막으로 제2b도에 나타낸 바와 같이 열처리 실리사이데이션 공정을 하여 소스, 드레인 전극이 되는 실리사이드막(21)을 형성하고, 외부 신호선으로 전극 배선(22)을 형성하여 박막트랜지스터를 완성한다.
이 실시예에서 제시되는 박막트랜지스터는 실리사이드에 의해 소스, 드레인 전극이 에치 스토퍼(18) 상에 겹침이 없이 형성되어 게이트 전극(12)과 소스, 드레인 전극(21)과의 오버랩 면적을 상당히 줄일 수 있다.
또한, 그 제조방법에 있어서 상술한 제2실시예에 비해 간단한 제조공정이 간단하며, 에치 스토퍼층(18) 및 포토레지스터 패턴(17)의 단차에 의해 자기 정합적으로 얼라인되는 실리사이드막에 의해 소스, 드레인 전극(21)이 형성되기 때문에 미스 얼라인에 대한 문제가 해결된다.
[실시예 3]
제3a도 내지 제3c도는 이 발명의 제3실시예를 보인 박막트랜지스터의 제조 공정도를 나타낸 것이다.
이 실시예는 그 구조에 있어서 제2실시예와 동일하다. 그러나 제조방법에 있어서는 반도체층 형성후, 에치 스토퍼층을 실드로하여 이온주입에 의한 n-층을 형성하고 실리사이드용 금속막을 형성한다는 것이 다른 점이다.
제3실시예의 제조방법은 다음과 같다. 제3a도에 나타낸 바와 같이 유리 기판(10)상에 게이트 전극(12), 그위에 게이트 절연막(14), 비정질 실리콘막(16), 절연막을 차례로 적층한다. 여기서, 제3b도에 나타낸 바와 같이 포토공정으로 상기 절연막을 에칭하여 에치 스토퍼층(18)을 형성한다. 비정질 실리콘막도 패턴 형성한다. 그 다음에 n+층 형성을 위해 불순물을 이온주입을 실시하게 되는데, 이때 상기 에치 스토퍼층(18)을 실드로 하여 자기 정합적으로 P, As 등의 불순물을 이온주입하여 n+형 비정질 실리콘층(20)을 형성한다.
n+형 비정질 실리콘막(20)을 형성한 후, 제3도(b)에 나타낸 바와 같이 실리사이드용 고융점 금속을 형성하고, 열처리 실시사이디션을 하여 소스, 드레인 전극으로서의 실리사이드막(21)을 형성한다. 그후에 반도체층(16) 및 이위에 형성되어 N+형 비정질 실리콘막(20) 및 실리사이드막(21)의 불필요한 부분을 동시에 에칭하고, 외부 신호선용 전극을 형성하여, 이 발명의 박막트랜지스터를 완성한다.
이 실시예에서 제시되는 박막트랜지스터 역시 제3실시예와 동일한 효과를 갖는다.
[발명의 효과]
이와 같이 이 발명에 의하면, 채널길이를 줄일 수 있어 박막트랜지스터의 동작 스피드가 증가하고, 게이트와 소스, 드레인 전극의 오버랩 면적의 감소는 기생용량에 의한 신호전압강하를 줄일 수 있다. 또한, 소스, 드레인 전극에 있어 실리사이드막에 의한 접촉저항을 줄일 수 있고, 미스 얼라인을 최소화할 수 있다.

Claims (23)

  1. 기판과, 상기 기판위에 형성된 게이트 전극과, 상기 게이트 전극의 전기적 분리를 위해 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성되고 채널 전도층인 반도체층과, 상기 반도체층 위에 상기 게이트 전극의 길이보다 좁은 폭으로 형성된 에치 스토퍼층과, 상기 에치 스토퍼층을 사이에 두고 전기적으로 분리되어 상기 반도체층 및 게이트 절연막의 일부에 걸쳐 형성된 n+형 비정질 실리콘막인 오믹층과, 상기 오믹층의 표면에 형성된 실리사이드막인 소스, 드레인 전극으로 구성되는 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 에치 스토퍼층 위에 이 에치스토퍼층 보다 더 높은 단차를 갖는 금속막을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서, 상기 에치 스토퍼층은 산화실리콘(SiO2) 또는 실리콘이나 실리콘 나이트라이드(Si3N4)막 중 어느 하나인 것을 특징으로 하는 박막트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극과 오버 랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  5. 제1항에 있어서, 상기 실리사이드막은 그 원재료로 이용되는 고융점 금속이 Cr, Ti, Mo, W, Ta 중의 그 어느 하나인 것을 특징으로 하는 박막트랜지스터.
  6. 유리기판 위에 게이트 전극을 형성하는 단계와, 그 위에 게이트 절연막, 비정질 실리콘막, 절연막, 금속막을 차례로 증착하는 단계와, 포토공정으로 상기 금속막을 에칭하고 계속해서 상기 금속막을 마스크로 하여 상기 절연막을 에칭하여 에치 스토퍼층을 형성하는 단계와, 상기 에치 스토퍼층의 형성 후, 상기 비정질 실리콘막을 패터닝하여 채널형성을 위한 반도체층을 형성하는 단계와, 그 결과적 구조의 전면에 오믹접촉을 위한 n+형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막을 차례로 증착하고, 증착되는 상기 막들은 상기 에치 스토퍼층을 사이에 두고 분리되게 반도체층상에 형성하는 단계와, 상기 n+형 비정질 실리콘막 및 고융점 금속막을 형성한 후에는 불필요한 부분을 에칭하여 패턴형성하고, 열처리 실리사이데이션을 실시하여 실리사이드막인 소스, 드레인 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 에치 스토퍼층은 산화실리콘(SiO2) 또는 실리콘 나이트라이드(Si3N4)막 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 게이트 전극과 오버 랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 형성하는 단계로 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제6항에 있어서, 상기 실리사이드막은 그 원재료로 이용되는 고융점 금속이 Cr, Ti, Mo, W, Ta 중의 그 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제6항에 있어서, 상기 n+형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막의 적층시에 상기 에치 스토퍼층과 금속층이 이루는 높은 단차에 의해 자동적으로 분리되게 형성하는 박막트랜지스터의 제조방법.
  11. 제6항에 있어서, 상기 실리사이드막을 형성하는 공정에서 상기 고융점 금속막중의 미반응 금속을 선택적으로 제거하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 유리기판상에 게이트 전극을 형성하는 단계와, 그 위에 게이트 절연막, 비정질 실리콘막, 절연막을 차례로 적층하는 단계와, 그 후에 리프트 오프 포토공정을 위해 포토레지스터를 도포하여 에치 스토퍼층이 정의될 절연막의 영역상에 포토레지스트 패턴을 형성하고 이를 마스크로 상기 절연막을 에칭하여 상기 반도제층상에 에치 스토퍼층을 형성하는 단계와, 그 결과적 구조의 전면에 오믹접촉을 위한 n+형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막을 차례로 증착하고, 증착되는 상기 막들은 상기 에치 스토퍼층을 사이에 두고 분리되게 반도체층상에 형성하는 단계와, 상기 포토레지스트 패턴을 리프트 오프하여 포토레지스트 패턴위에 형성된 불필요한 N+형 비정질 실리콘막 및 고융점 금속막을 포토레지스트 패턴과 함께 제거하는 단계와, 그 이후에 반도체층 및 이 위에 형성되어 있는 N+형 비정질 실리콘막 및 고융점 금속막의 불필요한 부분을 동시에 에칭하여 패턴형성하는 단계와, 그후에 열처리 실리사이데이션을 실시하여 실리사이드막인 소스, 드레인 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제12항에 있어서, 상기 에치 스토퍼층은 산화실리콘(SiO2) 또는 실리콘 나이트라이드(SI3N4)막 중 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제12항에 있어서, 상기 에치 스토퍼층은 포토트랜지스터 패턴을 마스크로 하여 그 자신의 두께만큼 측면에칭이 되고, 리프트 오프공정을 위해 형성된 포토레지스터 패턴과 함께 높은 단차를 갖는 이중층을 이루게 형성되는 것을 특징으로 박막트랜지스터의 제조방법.
  15. 제12항에 있어서, 상기 실리사이드막은 그 원재료로 이용되는 고융점 금속이 Cr, Ti, Mo, W, Ta 중의 그 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제12항에 있어서, 상기 n-형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막의 적층시에 상기 에치 스토퍼층과 상기 포토레지스터 패턴이 이루는 높은 단차에 의해 자동적으로 분리되게 형성하는 박막트랜지스터의 제조방법.
  17. 제12항에 있어서, 상기 실리사이드막을 형성하는 공정에서 상기 고융점 금속막중의 미반응 금속을 선택적으로 제거하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  18. 제12항에 있어서, 상기 게이트 전극과 오버랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 유리기판상에 게이트 전극을 형성하는 단계와, 그 위에 게이트 절연막, 비정질 실리콘막, 절연막 차례로 적층하는 단계와, 포토공정으로 상기 절연막을 에칭하여 에치 스토퍼층을 형성하는 단계와, 그 다음에 n-층 형성을 위하여 상기 에치 스토퍼층을 실드로하여 자기정합적으로 불순물을 이온주입하여 n+형 비정질 실리콘막층을 형성하는 단계와, 실리 사이드용 고융점 금속을 형성하고, 열처리 실리사이데이션을 하여 소스, 드레인 전극으로서의 실리사이드막을 형성하는 단계와, 그후에 반도체층, N+형 비정질 실리콘막 및 실리사이드막을 불필요한 부분을 동시에 에칭하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 에치 스토퍼층은 산화실리콘(SiO2) 또는 실리콘이나 실리콘 나이트라이드(Si3N4)막 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 제19항에 있어서, 상기 실리사이드막은 그 원재료로 이용되는 고융점 금속이 Cr, Ti, Mn, W, Ta 중의 그 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  22. 제19항에 있어서, 상기 실리사이드막을 형성하는 공정에서 상기 고융점 금속막중의 미반응 금속을 선택적으로 제거하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  23. 제19항에 있어서, 상기 게이트 전극과 오버 랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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KR101501920B1 (ko) * 2008-09-11 2015-03-12 엘지디스플레이 주식회사 박막트랜지스터의 제조방법

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