KR930017165A - 박막트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

게이트 절연막, 반도체층, 절연막인 에치 스토퍼층의 순서도 연속 형성되는 박막트랜지스터에 있어서, 상기 에치 스토퍼층을 사이에 두고 자기 정합적으로 반도체층과 이층상에 형성되는 소스, 드레인 전극으로서의 실리사이드막을 형성하여 게이트 길이를 감소, 미스 얼라인에 의한 불량감소 및 게이트 전극과의 중첩되는 면적을 줄일수 있는 소스, 드레인 전극구조를 갖는 박막트랜지스터 및 그의 제조방법.

Description

박막트랜지스터 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 제1실시예를 보인 박막트랜지스터의 제조 공정도. 제2도는 이 발명의 제2실시예를 보인 박막트랜지스터의 제조 공정도. 제3도는 이 발명의 제3실시예를 보인 박막트랜지스터의 제조 공정도.

Claims (23)

  1. 기판과, 상기 기판위에 형성된 게이트 전극과, 상기 게이트 전극의 전기적 분리를 위해 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성되고 채널 전도층인 반도체층과, 상기 반도체층 위에 상기 게이트 전극의 길이보다 좁은 폭으로 형성된 에치 스토퍼층과, 상기 에치 스토퍼층을 사이에 두고 전기적으로 분리되어 상기 반도체층 및 게이트 절연막의 일부에 걸쳐 형성된 n+형 비정질 실리콘막인 오믹층과, 상기 오믹층의 표면에 형성된 실리사이드막인 소스, 드레인 전극으로구성되는 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 에치 스토퍼층 위에 이 에치스토퍼층 보다 더 높은 단차를 갖는 금속막을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서, 상기 에치 스토퍼층은 산화실리콘(SiO2) 또는 실리콘이나 실리콘 나이트라이드(Si3N4)막 중 어느 하나인것을 특징으로 하는 박막트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극과 오버 랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  5. 제1항에 있어서, 상기 실리사이드막은 그 원재료로 이용되는 고융점 금속이 Cr, Ti, Mo, W, Ta 중의 그 어느 하나인 것을특징으로 하는 박막트랜지스터.
  6. 유리기판 위에 게이트 전극을 형성하는 단계와, 그 위에 게이트 절연막, 비정질 실리콘막, 절연막, 금속막을 차례로 증착하는 단계와, 포토공정으로 상기 금속막을 에칭하고 계속해서 상기 금속막을 마스크로 하여 상기 절연막을 에칭하여 에치스토퍼층을 형성하는 단계와, 상기 에치 스토퍼층의 형성 후, 상기 비정질 실리콘막을 패턴닝하여 채널형성을 위한 반도체층을 형성하는 단계와, 그 결과적 구조의 전면에 오믹접촉을 위한 n+형 비정질 실리콘막 및 실리사이데이션용 고융점금속막을 차례로 증착하고, 증착되는 상기 막들은 상기 에치 스토퍼층을 사이에 두고 분리되게 반도체층상에 형성하는 단계와, 상기 n+형 비정질 실리콘막 및 고융점 금속막을 형성한 후에는 불필요한 부분을 에칭하여 패턴형성하고, 열처리 실리사이데이션을 실시하여 실리사이드막인 소스, 드레인 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 에치 스토퍼층은 산화실리콘(SiO2) 또는 실리콘 나이트라이드(Si2N4)막 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 게이트 전극과 오버 랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 형성하는 단계로 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제6항에 있어서, 상기 실리사이드막은 그 원재료로 이용되는 고융점 금속이 Cr, Ti, Mo, W, Ta 중의 그 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제6항에 있어서, 상기 n+형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막의 적층시에 상기 에치 스토퍼층과 금속층이 이루는 높은 단차에 의해 자동적으로 분리되게 형성하는 박막트랜지스터의 제조방법.
  11. 제6항에 있어서, 상기 실리사이드막을 형성하는 공정에서 상기 고융점 금속막중의 미반응 금속을 선택적으로 제거하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 유리기판상에 게이트 전극을 형성하는 단계와, 그 위에 게이트 절연막, 비정질 실리콘막, 절연막을 차례로 적층하는 단계와, 그 후에 리프트 오프 포토공정을 위해 포토레지스터를 도포하여 에치 스토퍼층이 정의될 절연막의 영역상에 포토레지스트 패턴을 형성하고 이를 마스크로 상기 절연막을 에칭하여 상기 반도제층상에 에치 스토퍼층을 형성하는 단계와, 그 결과적 구조의 전면에 오믹접촉을 위한 n+형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막을 차례로 증착하고, 증착되는 상기 막들은 상기 에치 스토퍼층을 사이에 두고 분리되게 반도체층상에 형성하는 단계와, 상기 포토레지스트 패턴을 리프트 오프하여 포토레지스트 패턴위에 형성된 불필요한 N+형 비정질 실리콘막 및 고융점 금속막을 포토레지스트 패턴과 함께 제거하는 단계와, 그 이후에 반도체층 및 이 위에 형성되어 있는 N+형 비정질 실리콘막 및 고융점 금속막의 불필요한 부분을 동시에 에칭하여 패턴형성하는 단계와, 그후에 열처리 실리사이데이션을 실시하여 실리사이드막인 소스,드레인 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제12항에 있어서, 상기 에치 스토퍼층은 산화실리콘(SiO2) 또는 실리콘 나이트라이드(Si3N4)막 중 어느하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제12항에 있어서, 상기 에치 스토퍼층은 포토트랜지스터 패턴을 마스크로 하여 그 자신의 두께만큼 측면에칭이 되고, 리프트 오프공정을 위해 형성된 포토레지스터 패턴과 함께 높은 단차를 갖는 이중층을 이루게 형성되는 것을 특징으로 박막트랜지스터의 제조방법.
  15. 제12항에 있어서, 상기 실리사이드막은 그 원재료로 이용되는 고융점 금속이 Cr, Ti, Mo, W, Ta 중의 그 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제12항에 있어서, 상기 n-형 비정질 실리콘막 및 실리사이데이션용 고융점 금속막의 적층시에 상기 에치 스토퍼층과 상기포토레지스터 패턴이 이루는 높은 단차에 의해 자동적으로 분리되게 형성하는 박막트랜지스터의 제조방법.
  17. 제12항에 있어서, 상기 실리사이드막을 형성하는 공정에서 상기 고융점 금속막중의 미반응 금속을 선택적으로 제거하는공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  18. 제12항에 있어서, 상기 게이트 전극과 오버랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 유리기판상에 게이트 전극을 형성하는 단계와, 그 위에 게이트 절연막, 비정질 실리콘막, 절연막 차례로 적층하는 단계와, 포토공정으로 상기 절연막을 에칭하여 에치 스토퍼층을 형성하는 단계와, 그 다음에 n-층 형성을 위하여 상기 에치 스토퍼층을 실드로하여 자기정합적으로 불순물을 이온주입하여 n+형 비정질 실리콘막층을 형성하는 단계와, 실리 사이드용고융점 금속을 형성하고, 열처리 실리사이데이션을 하여 소스, 드레인 전극으로서의 실리사이드막을 형성하는 단계와, 그후에 반도체층, N+형 비정질 실리콘막 및 실리사이드막을 불필요한 부분을 동시에 에칭하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 에치 스토퍼층은 산화실리콘(SiO2) 또는 실리콘이나 실리콘 나이트라이드(Si3N4)막 중 어느 하나로형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 제19항에 있어서, 상기 실리사이드막은 그 원재료로 이용되는 고융점 금속이 Cr, Ti, Mn, W, Ta 중의 그 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  22. 제19항에 있어서, 상기 실리사이드막을 형성하는 공정에서 상기 고융점 금속막중의 미반응 금속을 선택적으로 제거하는공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  23. 제19항에 있어서, 상기 게이트 전극과 오버 랩됨이 없이 상기 실리사이드막의 일부 및 상기 게이트 절연상에 외부 신호선용 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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