JPS5818966A - 薄膜電界効果トランジスタの製造方法 - Google Patents
薄膜電界効果トランジスタの製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体薄膜を用いた電界効果トランジスタの製
造方法に関する。
造方法に関する。
近年、多結晶又は非晶質半導体によ如形成された薄膜電
界効果トランジスタＴＰＴが注目されている・４？に、
上記半導体薄膜が低温で形成できる場合には、薄膜半導
体装置を構成するための基板が％に限定されず、又、従
来の露光技術、エツチング技術等のノやターン形成法も
そのまま便用できる場合が多いなどの利点を有するため
、目的に応じて、多種多様の構造の半導体装置が実現で
きる＠これらの半導体薄膜を用いた半導体装置の機能を
十分に発揮するために、同一基板内にスイッチング素子
中能動回路素子として、上記半導体薄膜により形成され
たＴＰＴを設けることが多い、これＫよ）、半導体薄膜
を用い九半導体装置の機能的な集積化も可能となり、そ
の応用は極めて広くなる。
界効果トランジスタＴＰＴが注目されている・４？に、
上記半導体薄膜が低温で形成できる場合には、薄膜半導
体装置を構成するための基板が％に限定されず、又、従
来の露光技術、エツチング技術等のノやターン形成法も
そのまま便用できる場合が多いなどの利点を有するため
、目的に応じて、多種多様の構造の半導体装置が実現で
きる＠これらの半導体薄膜を用いた半導体装置の機能を
十分に発揮するために、同一基板内にスイッチング素子
中能動回路素子として、上記半導体薄膜により形成され
たＴＰＴを設けることが多い、これＫよ）、半導体薄膜
を用い九半導体装置の機能的な集積化も可能となり、そ
の応用は極めて広くなる。
第１図および第２図は従来のＴＦ’Ｔ０２つの基本構造
を概略的に示す図である・これらの図において、１は基
板、２は多結晶あるいは非晶質半導体薄膜、１はダート
絶縁膜、４はｒ−）電極、５，６はそれぞれソース、ド
レイン電極である。第１図のものは半導体薄膜２の同じ
面側ＫＰ−ト電極と、ソース電極５およびドレイン電極
６が設けられ、第２図のものは半導体薄膜２の下面側に
ｆ−）電極４、上面１４１にソース電極５およびドレイ
ン電’ｆｊｊＡ６が設けられている。
を概略的に示す図である・これらの図において、１は基
板、２は多結晶あるいは非晶質半導体薄膜、１はダート
絶縁膜、４はｒ−）電極、５，６はそれぞれソース、ド
レイン電極である。第１図のものは半導体薄膜２の同じ
面側ＫＰ−ト電極と、ソース電極５およびドレイン電極
６が設けられ、第２図のものは半導体薄膜２の下面側に
ｆ−）電極４、上面１４１にソース電極５およびドレイ
ン電’ｆｊｊＡ６が設けられている。
これらのＴＦＴは結晶シリコンを用いたいわゆるＭＯＳ
ＦＥＴと類供の電気的特性を示すが、ＭＯＳＦＥＴと
の動作原理の根本的な違いは、トランジスタのチャンネ
ルのし中断条件が、ＭＯＳ ＦＥＴではＰＨ１合の逆方
向特性を利用するのに対し、ＴＰＴでは半導体薄膜２の
高抵抗を利用する点である。チャンネルの導通状態は共
に、電界効果による゛半導体表面の反転あるいはキャリ
ア蓄積を利用する・従って、これらのＴＦ’ｒを構成す
るためＫは、半導体薄膜２の非導通状態での抵抗がチャ
ンネル形成時の抵抗に比べ十分高いことが必要である。
ＦＥＴと類供の電気的特性を示すが、ＭＯＳＦＥＴと
の動作原理の根本的な違いは、トランジスタのチャンネ
ルのし中断条件が、ＭＯＳ ＦＥＴではＰＨ１合の逆方
向特性を利用するのに対し、ＴＰＴでは半導体薄膜２の
高抵抗を利用する点である。チャンネルの導通状態は共
に、電界効果による゛半導体表面の反転あるいはキャリ
ア蓄積を利用する・従って、これらのＴＦ’ｒを構成す
るためＫは、半導体薄膜２の非導通状態での抵抗がチャ
ンネル形成時の抵抗に比べ十分高いことが必要である。
なお、第１図、第２図のＴＦＴ において、ソース電極
５、ドレイン電極６と半導体薄膜２のコンタクト部に不
純物ドープにより抵抗を下げた半導体薄膜を設けて、良
好なオーオックコンタクトをとりＴＰＴ特性を向上させ
る場合もある。
５、ドレイン電極６と半導体薄膜２のコンタクト部に不
純物ドープにより抵抗を下げた半導体薄膜を設けて、良
好なオーオックコンタクトをとりＴＰＴ特性を向上させ
る場合もある。
又、基板１が導電性材料であるときは、その表面に絶縁
層を設けて絶縁性基板として用いる。
層を設けて絶縁性基板として用いる。
さて、これらのＴＰＴは多結晶又は非晶質半導体薄膜を
用いるため結晶半導体に比べ、キャリアとなる電子中正
孔の移動度が低くなる。特に非晶質半導体では顕著であ
る。このため、結晶半導体材料を用いたＭＯＳ ）ラン
ジスタに比べ、ＴＰＴの動作細波数の限界はかなり低く
なってしまう・を九、このようなＴＦＴを基板上に複数
個集積化した場合には、その動作速度は、王妃動作周波
数の限界よシも一般にかな〉遅くなる。
用いるため結晶半導体に比べ、キャリアとなる電子中正
孔の移動度が低くなる。特に非晶質半導体では顕著であ
る。このため、結晶半導体材料を用いたＭＯＳ ）ラン
ジスタに比べ、ＴＰＴの動作細波数の限界はかなり低く
なってしまう・を九、このようなＴＦＴを基板上に複数
個集積化した場合には、その動作速度は、王妃動作周波
数の限界よシも一般にかな〉遅くなる。
これは、主に配線やトランジスタ構造に基づく寄生容量
のための時間遅れが原因となる。ＴＰＴでは、絶縁体の
基板を使用できるため、配線と基板間の寄生容量をさけ
ることは容易であるが、第１図あるいは第２図の構造で
は、ソース・ゲート間あるいはドレイン・ダート間の電
極の重な＃）Ｋよる寄生容量の影響が大きい６一般に、
寄生容量を有するＴＰＴを含む回路の動作速度を上げる
ためには、ＴＰＴのＯＮ状態における抵抗を下げればよ
いが、このためにはＴＰＴの電流路の幅（チャンネル幅
）を大きくする必要がある。
のための時間遅れが原因となる。ＴＰＴでは、絶縁体の
基板を使用できるため、配線と基板間の寄生容量をさけ
ることは容易であるが、第１図あるいは第２図の構造で
は、ソース・ゲート間あるいはドレイン・ダート間の電
極の重な＃）Ｋよる寄生容量の影響が大きい６一般に、
寄生容量を有するＴＰＴを含む回路の動作速度を上げる
ためには、ＴＰＴのＯＮ状態における抵抗を下げればよ
いが、このためにはＴＰＴの電流路の幅（チャンネル幅
）を大きくする必要がある。
この場合従来構造のＴＦＴでは、寄生容量もチャンネル
幅に比例して増えるため、本質的な動作速度の向上とは
ならない。
幅に比例して増えるため、本質的な動作速度の向上とは
ならない。
本発明は上記の点く鑑み、ｆ−）電極とソース、ドレイ
ン電極とを自己整合させてＴＰＴ回路の動作速度の向上
を図り、素子の微細化と高集積化を可能とするＴＩｌ′
Ｔの製造方法を提供するものである。
ン電極とを自己整合させてＴＰＴ回路の動作速度の向上
を図り、素子の微細化と高集積化を可能とするＴＩｌ′
Ｔの製造方法を提供するものである。
本発明においては、基板上にまず所定パターンの？−）
電極を形成し、この上に：？−）絶縁膜を介してソース
、ドレイン電極を形成し、その上に半導体薄膜を堆積す
る。この場合、基板。
電極を形成し、この上に：？−）絶縁膜を介してソース
、ドレイン電極を形成し、その上に半導体薄膜を堆積す
る。この場合、基板。
ｆ−）絶縁膜およびソース、ドレイン電極導体膜を透明
材料とし、？−）電極を不透明材料として、デート絶縁
膜上に形成したソース、ドレインの電極導体膜を基板裏
面からの露光を利用してｆ−）電極に自己整合させてノ
母ターニングする・即ちソース、ドレイン電極導体膜の
上にネガ聾レジストを塗布して基板裏面からダート電極
をマスクとして露光し、これを現儂して得られたレジス
トノ母ターンをマスクとしてソース。
材料とし、？−）電極を不透明材料として、デート絶縁
膜上に形成したソース、ドレインの電極導体膜を基板裏
面からの露光を利用してｆ−）電極に自己整合させてノ
母ターニングする・即ちソース、ドレイン電極導体膜の
上にネガ聾レジストを塗布して基板裏面からダート電極
をマスクとして露光し、これを現儂して得られたレジス
トノ母ターンをマスクとしてソース。
ドレイン電極導体膜を工、チングすることによね、デー
ト電極に自己整合されたソース、ドレイン電極を形成す
る。従って本発明によれば、デート電極とソース、ドレ
イン電極との間の寄生容量が小さく、高速動作が可能と
なるだけでなく、ＴＰＴ回路の微細化、高集積化を図る
ことができる。
ト電極に自己整合されたソース、ドレイン電極を形成す
る。従って本発明によれば、デート電極とソース、ドレ
イン電極との間の寄生容量が小さく、高速動作が可能と
なるだけでなく、ＴＰＴ回路の微細化、高集積化を図る
ことができる。
以下、本発明の詳細を実施例にて説明するＯ第３図（ａ
）〜（ｄ）は、一実施例の製造工程を概略的に示す図で
ある。透明ガラス基板１１上Ｋｔず、態を約１０００Ｘ
被着し、通常の露光及び工、チング技術によりデート電
極１２を形成し、次にス・譬、りによシｒ−ト絶縁膜と
して厚さ３０００Ｘの。
）〜（ｄ）は、一実施例の製造工程を概略的に示す図で
ある。透明ガラス基板１１上Ｋｔず、態を約１０００Ｘ
被着し、通常の露光及び工、チング技術によりデート電
極１２を形成し、次にス・譬、りによシｒ−ト絶縁膜と
して厚さ３０００Ｘの。
酸化シリコン膜１１を堆積させ、絞込て、スノ４、りに
より厚さ２０００Ｘの透明電極導体膜１４を堆積し、こ
の堆積膜上にネガ型レゾスト１５を約１．５μ調塗布す
る（１）。しかる後、基板裏面から光をあて、レジスト
１５をｒ−）電極１２をマスクとして露光し、現儂する
（ｂ）。次にこうして得られたレジスト・ぐターンをマ
スクとして電極４体膜Ｚ ４ ヲ工、チングしてソース
ｔ 極” ｓ ＊ドレイン電極１４倉を形成する（ｅ）
。しかる後、ＳｉＨ４のグロー放電分解法により、厚さ
６０００Ｘの非晶質シリコン薄膜１６を堆積させこれを
ｐａｐ技術忙よりノ譬ターニングし、最後にソース、ド
レイン電極” １ ｅ、、１４ｇの素子領域外の配線
部分を２ターニングしてＴＰＴが完成する（ｄ）。
より厚さ２０００Ｘの透明電極導体膜１４を堆積し、こ
の堆積膜上にネガ型レゾスト１５を約１．５μ調塗布す
る（１）。しかる後、基板裏面から光をあて、レジスト
１５をｒ−）電極１２をマスクとして露光し、現儂する
（ｂ）。次にこうして得られたレジスト・ぐターンをマ
スクとして電極４体膜Ｚ ４ ヲ工、チングしてソース
ｔ 極” ｓ ＊ドレイン電極１４倉を形成する（ｅ）
。しかる後、ＳｉＨ４のグロー放電分解法により、厚さ
６０００Ｘの非晶質シリコン薄膜１６を堆積させこれを
ｐａｐ技術忙よりノ譬ターニングし、最後にソース、ド
レイン電極” １ ｅ、、１４ｇの素子領域外の配線
部分を２ターニングしてＴＰＴが完成する（ｄ）。
本実施例によれば、ｌＩ！、３図（荀から明らかなよう
に、ソース、ドレイン電極とダート電極間の ４゜重
なシをほぼなくすことができるため、これら、電極間の
寄生容量を最小にすることができ、ＴＰＴ回路の動作速
度を著しく向上することができる。
に、ソース、ドレイン電極とダート電極間の ４゜重
なシをほぼなくすことができるため、これら、電極間の
寄生容量を最小にすることができ、ＴＰＴ回路の動作速
度を著しく向上することができる。
また、ソース、ドレイン電極を、？−）電極をマスクと
する基板裏面からの露光により、簡単Ｋｒ−）電極に自
己整合させることができる。
する基板裏面からの露光により、簡単Ｋｒ−）電極に自
己整合させることができる。
従ってまた、ＴＰＴの微細化も可能となり、薄膜集積回
路の高集積化に寄与する。
路の高集積化に寄与する。
なお、本発明は上記実施例に限定されない。
例えば、非晶質半導体薄膜はＳＩに限らず、Ｇ・やＧＣ
ｘＳｌ、−ｘ、５ＩｘＣ１−ｘ等の化合物であってもよ
く、更に高い比抵抗を有するＣｄＳ、ＣｄＳｅ等の半導
体薄膜や、多結晶半導体薄膜であってもよい。又、これ
らの半導体薄膜の形成法は、スパッタ、蒸着、熱分解法
などでもよい。又、ダート絶縁膜は酸化シリコンに限ら
ず窒化シリコンやそれ以外の透明絶縁体でもよい。更Ｋ
ｅ−）電極は不透明な導電材料、ソース、ドレイン電極
は透明な導′電材料であればなんで吃よい。
ｘＳｌ、−ｘ、５ＩｘＣ１−ｘ等の化合物であってもよ
く、更に高い比抵抗を有するＣｄＳ、ＣｄＳｅ等の半導
体薄膜や、多結晶半導体薄膜であってもよい。又、これ
らの半導体薄膜の形成法は、スパッタ、蒸着、熱分解法
などでもよい。又、ダート絶縁膜は酸化シリコンに限ら
ず窒化シリコンやそれ以外の透明絶縁体でもよい。更Ｋ
ｅ−）電極は不透明な導電材料、ソース、ドレイン電極
は透明な導′電材料であればなんで吃よい。
第１図および第２図は従来のＴＰＴの基本構造を示す断
面図、第３図（１）〜（ｄ）は本発明の一実施例の製造
工程を示す断面図である＠ え′祷−透明ガラス基板、１２・−ダート電極（Ａｔ）
、Ｚｊ−・・酸化シリコン膜（ｒ−ト絶縁Ｉり、１４・
・・透明電極導体膜、１４ｇ−・ソース電極、１４３・
・・ドレイン電極、１Ｍ−・・ネガ型レジスト、１６・
・・非晶質シリコン薄膜〇 出願人代理人 弁理士 鈴 江 武 彦＝２９７− 第１図 第２図
面図、第３図（１）〜（ｄ）は本発明の一実施例の製造
工程を示す断面図である＠ え′祷−透明ガラス基板、１２・−ダート電極（Ａｔ）
、Ｚｊ−・・酸化シリコン膜（ｒ−ト絶縁Ｉり、１４・
・・透明電極導体膜、１４ｇ−・ソース電極、１４３・
・・ドレイン電極、１Ｍ−・・ネガ型レジスト、１６・
・・非晶質シリコン薄膜〇 出願人代理人 弁理士 鈴 江 武 彦＝２９７− 第１図 第２図
Claims (1)
- （１） 透明な基板上に所定ノ４ターンの不透明なｒ
−）電極を形成し、このデート電極をおおうように透明
なｒ−）絶縁膜と透明な電極導体膜を順次堆積し、この
堆積膜上にネガ型レジストを塗布し前記基板の裏面から
このレジストを露光して現像し、得られたレジストパタ
ーンをマスクとして前記電極導体膜を工、チングして前
記ｒ−）電極と自己整合されたソース電極およびドレイ
ン電極を形成し、これらソース電極シよびドレイ／電Ｗ
ＡＫ重なるように露出した前記ダート絶縁属上に半導体
薄膜を堆積することを特徴とする薄膜電界効果トランジ
スタの製造力（２）半導体薄膜が非晶質または多結晶質
半導体であＡ％許請求の範囲第１項記載の薄膜電界効果
トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11742381A JPS5818966A (ja) | 1981-07-27 | 1981-07-27 | 薄膜電界効果トランジスタの製造方法 |
| EP82106781A EP0071244B1 (en) | 1981-07-27 | 1982-07-27 | Thin-film transistor and method of manufacture therefor |
| DE8282106781T DE3279239D1 (en) | 1981-07-27 | 1982-07-27 | Thin-film transistor and method of manufacture therefor |
| US06/779,648 US4700458A (en) | 1981-07-27 | 1985-09-24 | Method of manufacture thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11742381A JPS5818966A (ja) | 1981-07-27 | 1981-07-27 | 薄膜電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5818966A true JPS5818966A (ja) | 1983-02-03 |
Family
ID=14711271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11742381A Pending JPS5818966A (ja) | 1981-07-27 | 1981-07-27 | 薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818966A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165459A (ja) * | 1983-03-09 | 1984-09-18 | Hosiden Electronics Co Ltd | 薄膜トランジスタの製造方法 |
| JPS60111472A (ja) * | 1983-11-22 | 1985-06-17 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH01107998A (ja) * | 1987-10-22 | 1989-04-25 | Nippon Steel Corp | レール溶接用ワイヤー |
| JPH01162596A (ja) * | 1987-12-17 | 1989-06-27 | Nippon Steel Corp | レール溶接用複合ワイヤ |
-
1981
- 1981-07-27 JP JP11742381A patent/JPS5818966A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165459A (ja) * | 1983-03-09 | 1984-09-18 | Hosiden Electronics Co Ltd | 薄膜トランジスタの製造方法 |
| JPS60111472A (ja) * | 1983-11-22 | 1985-06-17 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH01107998A (ja) * | 1987-10-22 | 1989-04-25 | Nippon Steel Corp | レール溶接用ワイヤー |
| JPH0451277B2 (ja) * | 1987-10-22 | 1992-08-18 | Nippon Steel Corp | |
| JPH01162596A (ja) * | 1987-12-17 | 1989-06-27 | Nippon Steel Corp | レール溶接用複合ワイヤ |
| JPH0451275B2 (ja) * | 1987-12-17 | 1992-08-18 | Nippon Steel Corp |
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