KR0140635B1 - 박막트랜지스터 제조방법 - Google Patents
박막트랜지스터 제조방법Info
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 박막트랜지스터 누설전류를 감소시키기 위한 것이다.
본 발명은 기판상에 형성된 절연층상부에 게이트전극을 형성하는 공정과, 상기 게이트전극이 형성된 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트전극 측면의 게이트절연막상에 도전 물질로 된 전계차폐층을 형성하는 공정, 기판 전면에 폴리실리콘층을 형성하는 공정, 및 상기 폴리실리콘층 소정부위에 불순물을 선택적으로 도핑하여 소오스영역과 드레인영역을 형성하는 공정을 포함하여 이루어지는 박막트랜지스터 제조방법을 제공함으로써 전계차폐층이 박막트랜지스터 OFF상태에서 게이트로부터 드레인까지의 전계를 차폐시키는 역할을 하도록 하여 드레인접합부에서의 전자-정공쌍의 생성율을 저하시키고 이에 따른 누설전류가 감소되도록 한다.
Description
제1도는 종래의 박막트랜지스터 단면구조도
제2도는 본 발명에 의한 박막트랜지스터 제조방법을 도시한 공정순서도
*도면의 주요부분에 대한 부호의 설명*
1 . 기판2 . 절연층
3 . 게이트전극4 . 게이트절연막
5 . 폴리실리콘층6 . 소오스영역
7 . 드레인영역8 . 절연층
9 . 금속전극10.전계차폐층
본 발명은 박막트랜지스터(Thin Film Transistor)의 제조방법에 관한 것으로, 특히 누설전류를 감소시키는데 적당하도록 한 박막트랜지스터 제조방법에 관한 것이다.
종래기술에 의한 폴리실리콘 박막트랜지스터 단면구조를 제1도에 도시한 바, 이를 참조하여 종래의 박막트랜지스터 제조방법을 설명하면 다음과 같다.
먼저, 기판(1)상에 형성된 절연층(2)상에 게이트전극(3)을 형성하고, 그 전면을 게이트절연층(4)을 형성한 후, 게이트절연막(4)상부에 바디층으로서, 폴리실리콘층(5)을 증착하고 이 폴리실리콘층(5)에 선택적으로 불순물을 도핑하여 소오스영역(6)과 드레인영역(7)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀을 통해 소오스영역(6) 및 드레인영역(7)과 각각 금속전극(9)을 형성함으로써 박막트랜지스터를 제조한다.
이와 같은 방법에 의해 예컨대 PMOS TFT를 구성한 경우에는 게이트전극(3)에 소오스에 대해 0 또는 (+)전압을 인가하고, 드레인영역(7)에 소오스에 대해 (-)의 전압을 인가함으로써 TFT OFF상태로 만들고, 같은 드레인전압에서 TFT 게이트전압만을 소오스에 대해 (-)전압을 인가하면 TFT ON상태가 되어 소오스와 드레인간에 전류가 흐르게 된다.
상기 종래기술에 의한 TFT의 동작시 특히 OFF상태에서는 소오스에 대해 (+)로 인가된 게이트와 (-)전압이 인가된 드레인간에 전계가 형성되는데, 이 전계에 의해 드레인 접합부에 존재하는 트랩(Trap)에서의 전자-정공쌍(Electron Hole Pair)의 생성이 강화되므로 이에 의한 누설전류의 증가가 일어난다. 이러한 누설전류 성분을 줄이기 위해 게이트로부터 일정거리를 두고 드레인접합부를 형성하는 방법(Drain to Grat Offset)이 일반적으로 채용되었으나, 그 효과를 크게 하기 위해서는 오프셋영역으 길이가 매우 길어져야 하는데 이는 온전류의 저감이라는 좋지 않은 결과를 초래한다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 박막트랜지스터에서의 누설전류를 줄일 수 있는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은 기판상에 형성된 절연층상부에 게이트전극을 형성하는 공정과, 상기 게이트전극이 형성된 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트전극 측면의 게이트절연막상에 도전 물질로 된 전계차폐층을 형성하는 공정, 기판 전면에 폴리실리콘층을 형성하는 공정, 및 상기 폴리실리콘층 소정부위에 불순물을 선택적으로 도핑하여 소오스영역과 드레인영역을 형성하는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 박막트랜지스터 제조방법을 공정순서에 따라 도시하였다. 먼저 제2도 (a)에 도시된 바와 같이 기판(1)상에 절연층(2)으로서, 예컨대 산화막을 형성하고, 이 위에 도전층으로서, 예컨대 폴리실리콘을 증착하고 이를 사진식각공정을 통해 소정패턴을 패터닝하여 게이트전극(3)을 형성한 후, 그 전면에 게이트절연막(4)으로서, 산화막을 형성한다.
이어서 제2도 (b)에 도시된 바와 같이 상이 게이트절연막(4)상부에 게이트와 드레인사이의 전계차폐층 형성을 위한 도전물질로서, 폴리실리콘을 증착한 후, 이를 이방성식각하여 상기 게이트전극(3)측면부에 전계차폐층(10)을 형성한다.
다음에 제2도 (c)에 도시된 바와 같이 기판 전면에 폴리실리콘(5)으로서, 폴리실리콘을 증착하고 이 위에 포토레지스트(PR)를 도포한 후, 이를 선택적으로 노광 및 현상하여 상기 폴리실리콘(5)의 소오스 및 드레인이 형성될 영역을 노출시킨 다음, 불순물을 이온주입하여 상기 폴리실리콘(5) 소정부위에 소오스영역(6)과 드레인영역(7)을 형성한다.
이어서 제2도 (d)에 도시된 바와 같이 기판전면에 절연층(8)을 형성하고 이를 선택적으로 제거하여 상기 소오스영역(6) 및 드레인영역(7)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀을 통해 소오스영역(6) 및 드레인영역(7)과 각각 접속되는 금속전극(9)을 형성함으로써 박막트랜지스터 제조한다.
이상과 같이 제조되는 본 발명의 박막트랜지스터의 동작은 상술한 종래의 박막트랜지스터의 동작과 동일하므로 그 설명은 생략한다.
이상 상술한 바와 같이 본 발명은 박막트랜지스터의 게이트와 드레인사이에 전기적으로 플로팅(Floating)된 폴리실리콘층(5)을 형성함으로써 이 폴리실리콘층이 박막트랜지스터 OFF상태에서 게이트로 드레인까지의 전계를 차폐시키는 역할을 하게 되어 드레인접합부에서의 전자-정공쌍의 생선율이 저하되고 이에 따라 누설전류가 감소하게 된다.
따라서 동일한 게이트에서 드레인사이의 오프셋 길이를 갖는 박막트랜지스터를 비교하면 본 발명의 경우, 누설전류 감소효과가 있으며, 오프셋 길이와 트레이드오프(Trade Off)조건을 갖는 온전류를 크게 하기 위해서는 박막트랜지스터 오프전류를 종래기술과 같게 하는 범위까지 오프셋 길이를 줄일 수 있다.
즉, 오프셋 길이에 대해 박막트랜지스터 특성의 변화가 둔감해지므로 하부게이(Bottom Gate)구조의 박막트랜지스터에 있어서 오프셋 마스크의 부정합에 따른 개별박막트랜지스터간의 특성편차가 줄어 들게 되는 효과도 아울러 가지게 된다.
Claims (2)
- 기판상에 형성된 절연층상부에 게이트전극을 형성하는 공정과,상기 게이트전극이 형성된 기판 전면에 게이트절연막을 형성하는 공정,상기 게이트전극 측면의 게이트절연막상에 도전물질로 된 전계차폐층을 형성하는 공정,기판 전면에 폴리실리콘층을 형성하는 공정, 및상기 폴리실리콘층 소정부위에 불순물을 선택적으로 도핑하여 소오스영역과 드레인영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 전계 차폐층은 상기게이트절연막상부에 폴리실리콘을 증착한 후, 이를 이방성식각하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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